JP2019504463A - 活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法 - Google Patents

活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法 Download PDF

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Abstract

本開示は、活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法を提供する。薄膜トランジスタ内の活性層を製造する方法は、直流（ＤＣ）スパッタリング処理により薄膜を形成する工程と、薄膜をエッチングして活性層を形成する工程とにより提供される。薄膜は、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度とを活性層に与えるように選択される材料からなる。

Description

関連出願の相互参照
1本出願は、２０１６年１月１５日に提出した中国特許出願Ｎｏ．２０１６１００２７６７９．２の優先権を主張し、その内容が全て本出願に援用される。
技術分野
本開示は一般的にフラットパネル表示技術に関し、特に、活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法に関する。
フラットパネルディスプレイ、特にエレクトロルミネッセンスディスプレイにおいて、主要部品である薄膜トランジスタ（ＴＦＴ）に対する注目が益々高まっている。一般に、薄膜トランジスタは、基板、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。活性層を覆うソース及びドレイン電極は、活性層とともにバックチャネル構造を形成し、薄膜トランジスタの寸法と寄生容量を低減する。
一般に、薄膜トランジスタ内のバックチャネル構造はシリコン及びその他の半導体酸化物材料からなる。酸化スズや酸化亜鉛等の酸化物系半導体材料からなるバックチャネルエッチ型薄膜トランジスタは、移動度が高く、可視光線に対する所望の透明性を得られ、広面積において均一性が確保されることから広く使用されている。しかし、酸化物系半導体材料は伝導性が低く、通常、無線周波数（ＲＦ）スパッタリング処理により製造される。
開示する活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法は上記の一つ以上の課題を少なくとも部分的に解決するとともに、本技術分野の他の課題を解決することを目的とする。
本開示は、活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法を提供する。
薄膜トランジスタ内の活性層を製造する方法は、直流スパッタリング処理により薄膜を形成する工程と、薄膜をエッチングして活性層を形成する工程とにより提供される。薄膜は、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度を活性層に与えるように選択された材料からなる。
活性層におけるキャリア濃度は約１×１０１８ｃｍ−３以上であってもよく、活性層におけるキャリア移動度は約３０ｃｍ２／Ｖｓ以上であってもよい。
材料としては、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛及びＬｎドープ酸化亜鉛から選択される一つ以上を含んでもよい。
酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０であってもよい。
薄膜はウェットエッチング処理によりエッチングしてもよい。
ウェットエッチング処理は、重量パーセント濃度が約４０％から６０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、空気中において約１５０℃から２２０℃の間の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含んでもよい。アニール後の酸化ジルコニウムインジウム薄膜のエッチング速度は１０ｎｍ／ｍｉｎ以下まで低下する。
ウェットエッチング処理は、重量パーセント濃度が約５０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、空気中において約２００℃の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含んでもよい。アニール後の酸化ジルコニウムインジウム薄膜のエッチング速度は約５ｎｍ／ｍｉｎ以下まで低下する。
薄膜トランジスタの製造方法は、直流（ＤＣ）スパッタリング処理により基板上にゲート電極薄膜を形成する工程と、ゲート電極薄膜をエッチングしてゲート電極を形成する工程と、ゲート電極上にゲート絶縁層を形成する工程と、ＤＣスパッタリング処理によりゲート絶縁層上に活性層薄膜を形成する工程と、ウェットエッチング処理により活性層薄膜をエッチングした後、アニール処理により活性層を形成する工程と、ＤＣスパッタリング処理により活性層上にソース／ドレイン薄膜を形成する工程と、ソース／ドレイン薄膜をエッチングし、ソース電極とドレイン電極を形成する工程とにより提供される。
薄膜トランジスタの製造方法は、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と、少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度を活性層に与える、活性層薄膜を形成するためのＤＣスパッタリング処理に適した材料を選択する工程をさらに含んでもよい。
活性層におけるキャリア濃度は約１×１０１８ｃｍ−３以上であってもよく、活性層におけるキャリア移動度は約３０ｃｍ２／Ｖｓ以上であってもよい。
材料は、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛、Ｌｎドープ酸化亜鉛、及びそれらの組合せから選択してもよい。
酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０であってもよい。
活性層薄膜をエッチングするウェットエッチング処理は、重量パーセント濃度が約４０％から６０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、空気中において約１５０℃と２２０℃の間の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含んでもよい。アニール後の酸化ジルコニウムインジウム薄膜のエッチング速度は１０ｎｍ／ｍｉｎ以下まで低下する。
活性層薄膜をエッチングするウェットエッチング処理は、重量パーセント濃度が約５０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、空気中において約２００℃の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含んでもよい。アニール後の酸化ジルコニウムインジウム薄膜のエッチング速度は約５ｎｍ／ｍｉｎ以下まで低下する。
ゲート絶縁層は電気化学酸化法によりゲート電極上に形成されてもよい。
ゲート電極薄膜のエッチングとソース／ドレイン薄膜のエッチングは各々ウェットエッチング処理を含んでもよい。
薄膜トランジスタは、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と、少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度とを活性層に与える直流スパッタリング処理された材料からなる活性層を含む。薄膜トランジスタにはエッチング停止層の配置を省略する。
活性層におけるキャリア濃度は約１×１０１８ｃｍ−３以上であり、活性層におけるキャリア移動度は約３０ｃｍ２／Ｖｓ以上であってもよい。
直流スパッタリング処理された材料は、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛及びＬｎドープ酸化亜鉛から選択される一つ以上を含んでもよい。
酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０であってもよい。
薄膜トランジスタは、基板上のゲート電極と、ゲート電極を覆うゲート絶縁層と、ソース電極とドレイン電極とをさらに含んでもよい。活性層はゲート絶縁層上に設けられ、ソース電極とドレイン電極は活性層に設けられかつ両方とも活性層と接触する。
ゲート電極の厚さは約１００ｎｍから８００ｎｍであり、ゲート絶縁層の厚さは約３０ｎｍから６００ｎｍであり、活性層の厚さは約１０ｎｍから２００ｎｍであり、ソース電極とドレイン電極の厚さは約１００ｎｍから１０００ｎｍであってもよい。
ゲート電極は、アルミニウム、アルミニウム合金、タンタル、タンタル合金及びモリブデンの一つ以上を含む材料からなってもよい。
ゲート絶縁層は、酸化アルミニウム、酸化モリブデン、酸化タンタル、酸化アルミニウムネオジム、及びそれらの組合せから選択される絶縁酸化物からなってもよい。
ソース電極とドレイン電極は、アルミニウム、モリブデン、タンタル及びアルミニウム−ネオジム合金から選択される一つ以上の導電性の金属からなってもよい。
基板は、バッファ層又は水・酸素バリア層によりコーティングされてもよい。
開示された薄膜トランジスタを含むアレイ基板を提供する。
開示されたアレイ基板を含む表示装置を提供する。
本開示の別の方面は、本開示の明細書、請求の範囲及び図面から当業者に明らかである。
以下の図面は開示された様々な実施形態の例にすぎず、本開示の範囲を限定するものではない。
図１は、本開示のいくつかの実施形態による例示的なバックチャネルエッチ型酸化物薄膜トランジスタを示す概略図である。 図２は、本開示のいくつかの実施形態による別のバックチャネルエッチ型酸化物薄膜トランジスタの偏光顕微鏡によるスキャン図を示す。 図３は、本開示のいくつかの実施形態による特定のバックチャネルエッチ型酸化物薄膜トランジスタの出力特性曲線を示す。 図４は、本開示のいくつかの実施形態による例示的な活性層の製造方法のフローチャートを示す。 図５は、本開示のいくつかの実施形態による例示的な薄膜トランジスタの製造方法のフローチャートを示す。
以下では、添付図面に示す本発明の例示的な実施形態を詳細に参照する。可能な限り、図面全体を通して同一の参照番号を使用して同一もしくは同等の部品を指すこととする。図面における形状や寸法は部品の実際の割合を反映するものではない。なお、例示的な実施形態に関する説明は本発明を説明するためのものに過ぎず、本発明を限定するものではない。他の応用、効果、交替、変更又は開示された実施形態の同等物は当業者に明らかであり、本開示の範囲内にある。
本開示のいくつかの実施形態により、活性層、薄膜トランジスタ、アレイ基板及び表示装置、並びにそれらの製造方法を提供する。例えば、直流（ＤＣ）スパッタリング処理により薄膜を形成して薄膜トランジスタ内の活性層を製造し、薄膜をエッチングして活性層を形成してもよい。薄膜は、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と、少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度とを活性層に与える材料を選択して作製することができる。
いくつかの実施例において、薄膜を形成する、従って活性層を形成するために選択される「材料」を「活性層材料」とも呼び、場合によっては「直流スパッタリング処理された材料」又は「ＤＣスパッタリング処理された材料」とも呼ぶものとする。薄膜を「活性層薄膜」と呼ぶ場合もある。
酸化物系半導体材料を形成する従来の方法には無線周波数（ＲＦ）スパッタリング処理が含まれる。ＤＣスパッタリング処理に比べ、ＲＦスパッタリング処理には、低速で、調整を要し、再現性が低く、多元フィルムの構成が不均一であり、無線周波数照射が大きいといった難点がある。このような理由から、ＲＦスパッタリング処理は業界内であまり利用されていない。加えて、酸化物系半導体材料の大部分は酸の影響を受けやすく、エッチングの過程で腐食しやすいことから、直接エッチングにより酸化物系半導体材料にソース電極とドレイン電極を形成するのは実用的でない。結果として、酸化物系半導体材料の大規模応用には限界がある。
このため、いくつかの実施例においては、選択された材料を用いてＤＣスパッタリング処理により例示的な活性層を形成する。この場合、活性層は所望のキャリア濃度とキャリア移動度を有する。ＤＣスパッタリング処理を活性層用に選択された材料と組み合わせることで、従来の方法においてしばしば生じる困難を克服することができる。上記のように、例えば、従来の方法が抱える欠陥のために生じるアーク放電現象が避けられることができる。
様々な実施形態においては、ＤＣスパッタリング処理により活性層を形成するのに加え、ゲート電極とソース／ドレイン電極についてもＤＣスパッタリング処理により形成することで所望の薄膜トランジスタ（ＴＦＴ）を形成できる。場合によっては、薄膜トランジスタ全体を主にＤＣスパッタリング処理により製造してもよい。こうすれば、ＴＦＴのプロセス全般が大幅に簡素化され、ＴＦＴ技術の打開策となろう。
選択される活性層材料は、例えば、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛、Ｌｎドープ酸化亜鉛及びそれらの組合せを含むことができる。
一つの実施形態において、活性層は酸化ジルコニウムインジウムからなる。酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙを含んでもよく、ここで、０．１≦ｘ≦２０、ｙ＞０である。例えば、ｘは０．１、０．３、０．５、０．７、０．９、１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０又は開示した範囲間の任意の値であってもよく、ｙは１、５、１０、１５、２０、２５、３０、３５、４０、４５、５０、５５、６０、６５、７０、７５、８０、８５、９０、９５、１００又は開示した範囲内の任意の値であってもよい。
化学構造式ＺｒｘＩｎ１００−ｘＯｙを有する酸化ジルコニウムインジウムには、移動度が高く、光学バンドギャップが広く、安定性が高く、伝導性に優れる等の利点がある。直流（ＤＣ）スパッタリングにより形成される酸化ジルコニウムインジウム薄膜にも同様の利点がある。アニール前において、酸化ジルコニウムインジウム薄膜は非晶状態にあり、酸エッチングレートが高くなるため、ウェットエッチングパターニング処理に適している。アニール後、酸化ジルコニウムインジウム薄膜は非晶状態から結晶状態へと変わる。この時点で、酸化ジルコニウムインジウム薄膜は、酸エッチングレートが極めて低くなるか、又は酸の影響を受けにくくなり、エッチングバリア層の構成が不要となる。直接エッチングパターニングによりソースとドレイン電極が酸化ジルコニウムインジウム薄膜に形成されると、活性層はエッチングされない。
活性層が上記の特性を有する場合、そのような活性層を含む薄膜トランジスタでは対応するゲート電極、活性層、ソース電極及びドレイン電極を順次形成するのにすべてＤＣスパッタリング処理を用いてもよい。加えて、ゲート電極を形成した後、電気化学酸化処理によりゲート絶縁層を直接形成してもよい。この場合、薄膜トランジスタをボトムゲートスタガ構造等の様々な種類の構造に形成してもよい。このような薄膜トランジスタは、キャリア移動度が高く、所望の電気的均一性を有し、ゲート絶縁層の厚さが制御可能である。
一つの実施形態において、活性層におけるキャリア濃度が約１×１０１７ｃｍ−３以上であると、ＤＣスパッタリングの過程でアーク放電に起因する欠陥が発生するのを回避できる。活性層におけるキャリア濃度は約１×１０１８ｃｍ−３以上であるのが好ましい。活性層におけるキャリア移動度は約２０ｃｍ２／Ｖｓ以上である。活性層におけるキャリア移動度は約３０ｃｍ２／Ｖｓ以上であるのが好ましい。上記の活性層は伝導性も高く、ＤＣスパッタリング蒸着により適するようになる。従って、成膜レートを改善し、製造工程を簡素化し、成膜コストを低減することができる。
さらに、重量パーセント濃度が約４０％から６０％、例えば約５０％のリン酸に活性層を浸した場合、エッチング速度は約６０ｎｍ／ｍｉｎ以上となる。約１５０℃から２２０℃、例えば、約１６０℃、１８０℃又は２００℃で約３０分間活性層をアニールすると、重量パーセント濃度が約４０％から６０％のリン酸中の活性層のエッチング速度は１０ｎｍ／ｍｉｎ以下まで低下する。
このため、本開示における活性層は、アニール前において酸エッチング速度が高く、アニール後において酸エッチング速度が低い。活性層はアニール後耐酸性を有する。アニール前、パターニング処理により活性層をウェットエッチングする。活性層をアニールした後、パターニング処理によりソース電極とドレイン電極が活性層上に形成されると、活性層がエッチング用酸によりエッチングされないため、バックチャネルエッチ型酸化物薄膜トランジスタの形成に適するようになる。
本開示は薄膜トランジスタをさらに提供する。薄膜トランジスタは開示された活性層を含む。
本開示による薄膜トランジスタには開示された活性層材料を用いるため、全プロセスーＤＣスパッタリング処理により薄膜トランジスタを形成させてもよい。ゲート電極、活性層、ソース電極及びドレイン電極を順次形成してもよい。加えて、ゲート電極を形成した後、電気化学酸化処理によりゲート絶縁層を直接形成してもよい。この場合、薄膜トランジスタはボトムゲートスタガ構造等の様々な種類の構造に形成してもよい。このような薄膜トランジスタは、キャリア移動度が高く、所望の電気的均一性を有し、ゲート絶縁層の厚さを制御できるため、液晶ディスプレイ（ＬＣＤ）やアクティブマトリクス式有機発光ダイオードディスプレイ（ＡＭＯＬＥＤ）等のフラットパネルディスプレイに一層応用しやすいものとなる。
例えば、本発明はバックチャネルエッチ型酸化物薄膜トランジスタを提供する。図１は、本開示の様々な実施形態による例示的なバックチャネルエッチ型酸化物薄膜トランジスタの概略図を示す。図２は、本開示の様々な実施形態による別の例示的なバックチャネルエッチ型酸化物薄膜トランジスタの偏光顕微鏡によるスキャン図を示す。図１〜２に示すように、薄膜トランジスタは広範に使用されているボトムゲートスタガ構造を有することから、基板１、ゲート電極２、ゲート絶縁層３、活性層４、ソース電極５０１及びドレイン電極５０２を含んでもよい。
ゲート電極２は基板１上に形成される。ゲート絶縁層３はゲート電極２を覆うように基板１上に構成される。活性層４はゲート絶縁層３上に構成され、ゲート電極２に対応する。ソース電極５０１とドレイン電極５０２は活性層４の両端にそれぞれ電気的に接続される。加えて、活性層４上にバックチャネル構造が形成される。あるいは、ソース電極５０１とドレイン電極５０２の両方をゲート絶縁層３の一方の端上に構成してもよい。
具体的には、基板１は、ガラス基板、可撓性ポリマー基板、シリコンウェハ、金属箔、石英基板又はその他の適切な材料による基板であってもよい。ゲート電極２は、アルミニウム層、アルミニウム合金層、タンタル層、タンタル合金層、モリブデン層、或いはアルミニウム、アルミニウム合金、タンタル、タンタル合金から選択される２つ以上のサブ層の組合せを積層したもの、又は任意の適切なゲート構造であってもよい。
活性層４は開示された酸化ジルコニウムインジウムからなってもよい。絶縁酸化層はゲート絶縁層３としてゲート電極２上に直接形成されてもよい。言い換えれば、ゲート絶縁層３は電気化学酸化処理により形成される絶縁酸化物からなってもよい。例えば、絶縁酸化物は酸化アルミニウム、酸化モリブデン、酸化タンタル又は酸化アルミニウムネオジムであってもよい。
バックチャネルエッチ型酸化物薄膜トランジスタを製造する際、ソース電極５０１とドレイン電極５０２は酸によるエッチングが可能な導電性の金属からなってもよい。例えば、導電性の金属は、アルミニウム、モリブデン、タンタル又はアルミニウム−ネオジム合金であってもよい。一つの実施形態において、ソース電極５０１とドレイン電極５０２は真ん中にエッチングバリア層を挟まずに活性層と直接接触してもよい。
さらに、一つの実施形態において、基板のバリア性能を高めるため、基板１をバッファ層又は水・酸素バリア層でコーティングしてもよい。例えば、バッファ層は、窒化ケイ素、二酸化ケイ素、酸窒化けい素及び酸化アルミニウム等からなってもよい。
別の実施形態では、本開示による薄膜トランジスタにおいて、ゲート電極２の厚さは約１００ｎｍから８００ｎｍである。例えば、ゲート電極２の厚さは１５０ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ又は７００ｎｍ等であってもよい。ゲート絶縁層３の厚さは約３０ｎｍから６００ｎｍである。例えば、ゲート絶縁層３の厚さは５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ又は５００ｎｍ等であってもよい。活性層４の厚さは約１０ｎｍから２００ｎｍである。例えば、活性層４の厚さは２０ｎｍ、４０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍ、１３０ｎｍ、１５０ｎｍ又は１８０ｎｍ等であってもよい。
ソース電極５０１とドレイン電極５０２の厚さは約１００ｎｍから１０００ｎｍである。例えば、ソース電極５０１とドレイン電極５０２の厚さは１５０ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ又は９００ｎｍ等であってもよい。バックチャネルの幅は約３μｍから３０μｍである。例えば、バックチャネルの幅は５μｍ、１０μｍ、１５μｍ、２０μｍ又は２５μｍ等であってもよい。薄膜トランジスタの各部品の厚さを調整することで、薄膜トランジスタは異なる特性や性能を実現できる。従って、このような薄膜トランジスタは様々に応用することが可能である。
本開示はアレイ基板をさらに提供する。アレイ基板は開示された任意の薄膜トランジスタを含む。一つの実施形態において、本開示によるアレイ基板には、キャリア移動度が高く、所望の電気的均一性を有するという利点がある。
本開示は表示装置をさらに提供する。表示装置は開示された任意のアレイ基板を含む。一つの実施形態において、本開示による表示装置には、キャリア移動度が高く、所望の電気的均一性が得られるという利点がある。
本開示は活性層の製造方法をさらに提供する。図４は、本開示による例示的な活性層の製造方法を示すフローチャートである。図４に示すように、活性層の製造方法は次の工程を含む。
工程Ｓ０１：ＤＣスパッタリング処理により、所定の厚さを有する酸化ジルコニウムインジウム薄膜を形成する。
具体的には、ＤＣスパッタリング処理により、所定の厚さを有する酸化ジルコニウムインジウム薄膜を形成する。一つの実施形態において、酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０である。
工程Ｓ０２：ウェットエッチングパターニング処理により、酸化ジルコニウムインジウム薄膜をエッチングして活性層を形成する。
本開示による活性層の製造方法には、成膜レートが高く、製造工程が簡素化されているという利点がある。加えて、活性層上にバリア層を設けるのを省略することで成膜コストを低減できる。
さらに、重量パーセント濃度が約４０％から６０％のリン酸中で酸化ジルコニウムインジウム薄膜をウェットエッチングした後、酸化ジルコニウムインジウム薄膜を約１５０℃から２２０℃で約３０分間アニールして所望の活性層を形成する。その証拠として、活性層をアニールした後、活性層は非晶状態から、耐酸性の高い結晶状態へと変化する。
本開示は薄膜トランジスタの製造方法をさらに提供する。図５は本開示による例示的な薄膜トランジスタの製造方法のフローチャートを示す。図５に示すように、製造方法は次の工程を含む。
工程Ｓ１０１：ＤＣスパッタリング処理により、ゲート電極材料を用いて所定の厚さを有する第１薄膜層を基板上に形成した後、ウェットエッチングパターニング処理によりゲート電極を形成する。
例えば、ＤＣスパッタリング処理により基板上に第１薄膜層を形成する。次に、ウェットエッチングパターニング処理により第１薄膜層をエッチングして第１パターニング薄膜層を形成する。第１パターニング薄膜層はゲート電極の形状を有する。
工程Ｓ１０２：電気化学酸化法により、所定の厚さを有するゲート絶縁層をゲート絶縁層材料によりゲート電極上に形成する。
例えば、ゲート絶縁層は、ゲート電極を形成した後に電気化学酸化処理により直接形成されてもよい。この場合、薄膜トランジスタは、ボトムゲートスタガ構造等の様々な種類の構造に形成される。このような薄膜トランジスタは、キャリア移動度が高く、所望の電気的均一性を有し、ゲート絶縁層の厚さが制御可能である。
工程Ｓ１０３：ＤＣスパッタリング処理により所定の厚さを有する酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成し、パターニングされた酸化ジルコニウムインジウム薄膜をウェットエッチングパターニング処理により取得した後、パターニングされた酸化ジルコニウムインジウム薄膜をアニールして活性層を形成する。
例えば、ＤＣスパッタリング処理により、所定の厚さを有する酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成する。次に、ウェットエッチングパターニング処理により酸化ジルコニウムインジウム薄膜をエッチングして、パターニングされた酸化ジルコニウムインジウム薄膜を形成する。パターニングされた酸化ジルコニウムインジウム薄膜は活性層の形状を有する。酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０である。
工程Ｓ１０４：ＤＣスパッタリング処理により所定の厚さを有する第２薄膜層を活性層上に形成した後、ウェットエッチングパターニング処理によりソース電極とドレイン電極を形成する。
例えば、ＤＣスパッタリング処理により、所定の厚さを有する第２薄膜層を活性層上に形成する。次に、ウェットエッチングパターニング処理により第２薄膜層をエッチングし、ソース電極とドレイン電極を形成する。
さらに、第１薄膜層、酸化ジルコニウムインジウム薄膜及び第２薄膜層を形成する際、ＤＣスパッタリング処理を複数工程行って複数の層を蒸着させ、実際の設計要件に基づき所定の厚さに形成する。本開示においてＤＣスパッタリング処理と電気化学酸化処理は制限を受けずに薄膜トランジスタの製造に用いられる。
例えば、電気化学酸化処理は次の工程を含んでもよい。ゲート電極を形成した基板は電解質溶液の一方の側に浸又は挿入されて、電源のアノードと電気的に接続される。ゲート絶縁層を形成する材料である導電性の金属は、電解質溶液の他方の側に浸され、電源のカソードと電気的に接続される。するとアノードからカソードへと電流が供給され、電気化学酸化が行われて、ゲート電極と基板の任意の露出面上に導電性の金属の絶縁酸化物が形成される。金属酸化物層はゲート絶縁層として利用される。上記は例示に過ぎず、詳しい金属酸化の作業方法を限定するものではない。
本開示による薄膜トランジスタの製造工程ではＤＣスパッタリング処理によりゲート電極を形成し、電気化学酸化処理によりゲート電極上にゲート絶縁層を形成した後、ＤＣスパッタリング処理により活性層、ソース電極及びドレイン電極を順次形成する。ソース電極とドレイン電極は、ウェットエッチングパターニング処理により、活性層を損なわずに活性層上に直接形成される。この結果、ゲート絶縁層の厚さが制御された様々な種類の薄膜トランジスタ構造が形成される。このような製造工程は簡単で、低コストであり、広範囲に適用される。
本発明についてより詳しく説明するためさらに実施例を提供する。任意の作業において特定の条件への言及がない場合、正常な作業条件又はメーカー推奨の条件によることとする。特定メーカーの材料が指定又は特定されない場合、その材料は商業的に利用可能な製品とする。
一つの実施形態において、本発明は活性層を提供する。活性層の厚さは約２０ｎｍである。活性層は酸化ジルコニウムインジウムからなり、そのおおよその化学式はＺｒ１Ｉｎ９１Ｏ１００である。キャリア濃度は約１．５×１０１８ｃｍ−３である。キャリア移動度は約３１ｃｍ２／Ｖｓである。アニール前、重量パーセント濃度が約５０％のリン酸溶液における活性層のエッチング速度は約６０ｎｍ／ｍｉｎに等しい。空気中において約２００℃の温度で約３０分間アニールした後、リン酸溶液中の活性層のエッチング速度は５ｎｍ／ｍｉｎに等しい。
別の実施形態において、本発明は活性層を提供する。活性層の厚さは約２５ｎｍである。活性層は酸化ジルコニウムインジウムからなり、そのおおよその化学式はＺｒ６Ｉｎ９４Ｏ１００である。キャリア濃度は約１．０×１０１８ｃｍ−３である。キャリア移動度は約３０ｃｍ２／Ｖｓである。アニール前、重量パーセント濃度が約５０％のリン酸溶液における活性層のエッチング速度は約６５ｎｍ／ｍｉｎに等しい。空気中において約２１０℃の温度で約３５分間アニールした後、リン酸溶液中の活性層のエッチング速度は約４ｎｍ／ｍｉｎに等しい。
別の実施形態において、本発明は活性層を提供する。活性層の厚さは約２２ｎｍである。活性層は酸化ジルコニウムインジウムからなり、そのおおよその化学式はＺｒ１１Ｉｎ８９Ｏ１００である。キャリア濃度は約２．５×１０１９ｃｍ−３である。キャリア移動度は約３５ｃｍ２／Ｖｓである。アニール前、重量パーセント濃度が約５０％のリン酸溶液における活性層のエッチング速度は約６３ｎｍ／ｍｉｎに等しい。空気中において約２１０℃の温度で約３０分間アニールした後、リン酸溶液中の活性層のエッチング速度は約３ｎｍ／ｍｉｎに等しい。
別の実施形態において、本発明は活性層を提供する。活性層の厚さは約２０ｎｍである。活性層は酸化ジルコニウムインジウムからなり、そのおおよその化学式はＺｒ１６Ｉｎ８４Ｏ１００である。キャリア濃度は約１．０×１０２０ｃｍ−３である。キャリア移動度は約５５ｃｍ２／Ｖｓである。アニール前、重量パーセント濃度が約５０％のリン酸溶液における活性層のエッチング速度は約６７ｎｍ／ｍｉｎに等しい。空気中において約２００℃の温度で約３０分間アニールした後、リン酸溶液中の活性層のエッチング速度は約３．５ｎｍ／ｍｉｎに等しい。
別の実施形態において、本発明はバックチャネルエッチ型酸化物薄膜トランジスタを提供する。薄膜トランジスタはボトムゲートスタガ構造を有する。薄膜トランジスタは、基板、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。基板は、厚さが約０．７ｍｍのガラス基板である。ゲート電極は、基板上に形成され、アルミニウムからなり、厚さが約３００ｎｍである。
ゲート電極を覆うように基板上に形成されるゲート絶縁層は、酸化アルミニウムからなり、厚さが約２００ｎｍである。活性層はゲート絶縁層上に形成され、ゲート電極に対応する。ソース電極とドレイン電極は、活性層の両端にそれぞれ電気的に接続されて、約５μｍ厚さのバックチャネルを活性層上に形成する。ソース電極とドレイン電極はゲート絶縁層の両端にも配置される。ソース電極とドレイン電極はアルミニウムからなり、厚さが約５００ｎｍである。
上記バックチャネルエッチ型酸化物薄膜トランジスタの製造方法は、次の工程を含む。
工程Ｓ２０１：ＤＣスパッタリング処理により厚さ約３００ｎｍのアルミニウム薄膜を基板上に蒸着させた後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ゲート電極を形成する。
工程Ｓ２０２：電気化学酸化処理により厚さ約２００ｎｍの酸化アルミニウム薄膜をゲート絶縁層としてゲート電極上に形成する。
工程Ｓ２０３：ＤＣスパッタリング処理により厚さ約２０ｎｍの酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成し、重量パーセント濃度が約５０％のリン酸を用いて酸化ジルコニウムインジウム薄膜をエッチングし、パターニングされた酸化ジルコニウムインジウム薄膜を形成させた後、パターニングされた酸化ジルコニウムインジウム薄膜を空気中において約２００℃の温度で約３０分間アニールし、活性層を形成する。
工程Ｓ２０４：ＤＣスパッタリング処理により厚さ約５００ｎｍのアルミニウム薄膜を活性層上に形成した後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ソース電極とドレイン電極を形成する。
別の実施形態において、本発明はバックチャネルエッチ型酸化物薄膜トランジスタを提供する。薄膜トランジスタはボトムゲートスタガ構造を有する。薄膜トランジスタは、基板、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。基板は、厚さ約０．７ｍｍの石英基板である。基板は厚さ約５０ｎｍの水・酸素バリア層に覆われる。ゲート電極は、基板上に形成され、タンタルからなり、厚さが約４００ｎｍである。
ゲート電極を覆うように基板上に形成されるゲート絶縁層は、酸化タンタルからなり、厚さが約３５０ｎｍである。活性層はゲート絶縁層上に形成され、ゲート電極に対応する。ソース電極とドレイン電極は、活性層の両端にそれぞれ電気的に接続され、厚さ約６μｍのバックチャネルを活性層上に形成する。ソース電極とドレイン電極はゲート絶縁層の両端にも配置される。ソース電極とドレイン電極は、タンタルからなり、厚さが約７００ｎｍである。
上記バックチャネルエッチ型酸化物薄膜トランジスタの製造方法は、次の工程を含む。
工程Ｓ３０１：ＤＣスパッタリング処理により厚さ約４００ｎｍのタンタル薄膜を基板上に蒸着させた後、重量パーセント濃度が約５０％のリン酸を用いてタンタル薄膜をエッチングし、ゲート電極を形成する。
工程Ｓ３０２：電気化学酸化処理により厚さ約３５０ｎｍの酸化タンタル薄膜をゲート絶縁層としてゲート電極上に形成する。
工程Ｓ３０３：ＤＣスパッタリング処理により厚さ約２５ｎｍの酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成し、重量パーセント濃度が約５０％のリン酸を用いて酸化ジルコニウムインジウム薄膜をエッチングし、パターニングされた酸化ジルコニウムインジウム薄膜を形成した後、パターニングされた酸化ジルコニウムインジウム薄膜を空気中において約２００℃の温度で約３０分間アニールし、活性層を形成する。
工程Ｓ３０４：ＤＣスパッタリング処理により厚さ約７００ｎｍのタンタル薄膜を活性層上に形成した後、重量パーセント濃度が約５０％のリン酸を用いてタンタル薄膜をエッチングし、ソース電極とドレイン電極を形成する。
別の実施形態において、本発明はバックチャネルエッチ型酸化物薄膜トランジスタを提供する。薄膜トランジスタはボトムゲートスタガ構造を有する。薄膜トランジスタは、基板、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。基板は厚さが約０．７ｍｍのガラス基板である。ゲート電極は、基板上に形成され、アルミニウムからなり、厚さが約３００ｎｍである。
ゲート電極を覆うように基板上に形成されるゲート絶縁層は、酸化アルミニウムからなり、厚さが約２００ｎｍである。活性層はゲート絶縁層上に形成され、ゲート電極に対応する。ソース電極とドレイン電極は、活性層の両端にそれぞれ電気的に接続され、厚さ約３μｍのバックチャネルを活性層上に形成する。ソース電極とドレイン電極は、ゲート絶縁層の両端にも配置される。ソース電極とドレイン電極は、アルミニウムからなり、厚さが約５００ｎｍである。
上記バックチャネルエッチ型酸化物薄膜トランジスタの製造方法は、次の工程を含む。
工程Ｓ４０１：ＤＣスパッタリング処理により厚さ約３００ｎｍのアルミニウム薄膜を基板上に蒸着させた後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ゲート電極を形成する。
工程Ｓ４０２：電気化学酸化処理により厚さ約２００ｎｍの酸化アルミニウム薄膜をゲート絶縁層としてゲート電極上に形成する。
工程Ｓ４０３：ＤＣスパッタリング処理により厚さ約２０ｎｍの酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成し、重量パーセント濃度が約５０％のリン酸を用いて酸化ジルコニウムインジウム薄膜をエッチングし、パターニングされた酸化ジルコニウムインジウム薄膜を形成した後、パターニングされた酸化ジルコニウムインジウム薄膜を空気中において約２００℃の温度で約３０分間アニールし、活性層を形成する。
工程Ｓ４０４：ＤＣスパッタリング処理により厚さ約５００ｎｍのアルミニウム薄膜を活性層上に形成した後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ソース電極とドレイン電極を形成する。
別の実施形態において、本発明はバックチャネルエッチ型酸化物薄膜トランジスタを提供する。薄膜トランジスタはボトムゲートスタガ構造を有する。薄膜トランジスタは、基板、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。基板は厚さが約０．７ｍｍのガラス基板である。ゲート電極は、基板上に形成され、アルミニウムからなり、厚さが約３００ｎｍである。
ゲート電極を覆うように基板上に形成されるゲート絶縁層は、酸化アルミニウムからなり、厚さが約２００ｎｍである。活性層はゲート絶縁層上に形成され、ゲート電極に対応する。ソース電極とドレイン電極は、活性層の両端にそれぞれ電気的に接続され、厚さ約４．３μｍのバックチャネルを活性層上に形成する。ソース電極とドレイン電極は、ゲート絶縁層の両端にも配置される。ソース電極とドレイン電極は、アルミニウムからなり、厚さが約５００ｎｍである。
上記バックチャネルエッチ型酸化物薄膜トランジスタの製造方法は次の工程を含む。
工程Ｓ５０１：ＤＣスパッタリング処理により厚さ約３００ｎｍのアルミニウム薄膜を基板上に蒸着させた後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ゲート電極を形成する。
工程Ｓ５０２：電気化学酸化処理により厚さ約２００ｎｍの酸化アルミニウム薄膜をゲート絶縁層としてゲート電極上に形成する。
工程Ｓ５０３：ＤＣスパッタリング処理により厚さ約２０ｎｍの酸化ジルコニウムインジウム薄膜をゲート絶縁層上に形成し、重量パーセント濃度が約５０％のリン酸を用いて酸化ジルコニウムインジウム薄膜をエッチングし、パターニングされた酸化ジルコニウムインジウム薄膜を形成した後、パターニングされた酸化ジルコニウムインジウム薄膜を空気中において約２００℃の温度で約３０分間アニールし、活性層を形成する。
工程Ｓ５０４：ＤＣスパッタリング処理により厚さ約５００ｎｍのアルミニウム薄膜を活性層上に形成した後、重量パーセント濃度が約５０％のリン酸を用いてアルミニウム薄膜をエッチングし、ソース電極とドレイン電極を形成する。
別の実施形態において、上記実施例で示した各バックチャネルエッチ型酸化物薄膜トランジスタをそれぞれ測定し、複数の出力特性曲線を取得する。図３は、本開示によるある例示的なバックチャネルエッチ型酸化物薄膜トランジスタの出力特性曲線を示す。図３に示すように、出力特性曲線は、様々な実施形態による異なるバックチャネルエッチ型酸化物薄膜トランジスタに対応する、各ゲート電極電圧（ボルト単位）におけるドレイン電極電流（アンペア単位）とドレイン電極電圧（ボルト単位）の間の関係を示すものである。４つの出力特性曲線は形状が似通っているが、互いに交差しない。
曲線Ｉは、工程Ｓ２０１からＳ２０４を有する製造工程により形成されるバックチャネルエッチ型酸化物薄膜トランジスタに対応する。曲線ＩＩは、工程Ｓ３０１からＳ３０４を有する製造工程により形成されるバックチャネルエッチ型酸化物薄膜トランジスタに対応する。曲線ＩＩＩは、工程Ｓ４０１からＳ４０４を有する製造工程により形成されるバックチャネルエッチ型酸化物薄膜トランジスタに対応する。曲線ＩＶは、工程Ｓ５０１からＳ５０４を有する製造工程により形成されるバックチャネルエッチ型酸化物薄膜トランジスタに対応する。図３に示すように、本開示によるバックチャネルエッチ型酸化物薄膜トランジスタのゲート電極電圧を調整してドレイン電極電流を制御し、所望の出力特性を実現してもよい。開示された薄膜トランジスタが組み込まれたアレイ基板及び表示装置は、所望の性能及び品質を得ることができる。
作業方法や例示的な実施態様を示すために様々な実施形態について記載したが、これらは例示的なものに過ぎない。他の応用、利点、交替、変更又は開示された実施形態の均等物は当業者にとって明らかであり、本開示の範囲内に含まれる。

Claims (28)

  1. 直流（ＤＣ）スパッタリング処理により薄膜を形成する工程と、
    前記薄膜をエッチングして活性層を形成する工程と、
    を含み、
    前記薄膜は、少なくとも約１×１０１７ｃｍ−３のキャリア濃度と少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度を前記活性層に与えるように選択された材料からなる、薄膜トランジスタ内の活性層を製造する方法。
  2. 前記活性層における前記キャリア濃度は約１×１０１８ｃｍ−３以上であり、
    前記活性層における前記キャリア移動度は約３０ｃｍ２／Ｖｓ以上である、請求項１に記載の薄膜トランジスタ内の活性層を製造する方法。
  3. 前記材料は、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛及びＬｎドープ酸化亜鉛から選択される一つ以上を含む、請求項１に記載の薄膜トランジスタ内の活性層を製造する方法。
  4. 前記酸化ジルコニウムインジウムは化学式がＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０である、請求項３に記載の薄膜トランジスタ内の活性層を製造する方法。
  5. 前記薄膜はウェットエッチング処理によりエッチングされる、請求項４に記載の薄膜トランジスタ内の活性層を製造する方法。
  6. 前記ウェットエッチング処理は、
    重量パーセント濃度が約４０％から６０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、
    空気中において約１５０℃から２２０℃の間の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含み、
    アニール後の前記酸化ジルコニウムインジウム薄膜のエッチング速度は１０ｎｍ／ｍｉｎ以下まで低下する、請求項５に記載の薄膜トランジスタ内の活性層を製造する方法。
  7. 前記ウェットエッチング処理は、
    重量パーセント濃度が約５０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、
    空気中において約２００℃の温度で少なくとも約３０分間前記酸化ジルコニウムインジウム薄膜をアニールする工程とを含み、
    アニール後の前記酸化ジルコニウムインジウム薄膜のエッチング速度は約５ｎｍ／ｍｉｎ以下まで低下する、請求項５に記載の薄膜トランジスタ内の活性層を製造する方法。
  8. 直流（ＤＣ）スパッタリング処理により基板上にゲート電極薄膜を形成する工程と、
    前記ゲート電極薄膜をエッチングしてゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁層を形成する工程と、
    ＤＣスパッタリング処理により前記ゲート絶縁層上に活性層薄膜を形成する工程と、
    ウェットエッチング処理により前記活性層薄膜をエッチングした後、アニール処理により活性層を形成する工程と、
    前記活性層上にＤＣスパッタリング処理によりソース／ドレイン薄膜を形成する工程と、
    前記ソース／ドレイン薄膜をエッチングしてソース電極とドレイン電極を形成する工程とを含む、薄膜トランジスタの製造方法。
  9. 少なくとも約１×１０１７ｃｍ−３のキャリア濃度と、少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度とを有する前記活性層が形成されるように、前記活性層薄膜を形成する前記ＤＣスパッタリング処理に適した材料を選択する工程をさらに含む、請求項８に記載の薄膜トランジスタの製造方法。
  10. 前記活性層における前記キャリア濃度は約１×１０１８ｃｍ−３以上であり、
    前記活性層における前記キャリア移動度は約３０ｃｍ２／Ｖｓ以上である、請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記材料は、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛、Ｌｎドープ酸化亜鉛、及びそれらの組合せから選択される、請求項９に記載の薄膜トランジスタの製造方法。
  12. 前記酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０である、請求項１１に記載の薄膜トランジスタの製造方法。
  13. 前記活性層薄膜をエッチングする前記ウェットエッチング処理は、
    重量パーセント濃度が約４０％から６０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、
    空気中において約１５０℃と２２０℃の間の温度で少なくとも約３０分間酸化ジルコニウムインジウム薄膜をアニールする工程とを含み、
    アニール後の前記酸化ジルコニウムインジウム薄膜のエッチング速度は１０ｎｍ／ｍｉｎ以下まで低下する、請求項１２に記載の薄膜トランジスタの製造方法。
  14. 前記活性層薄膜をエッチングする前記ウェットエッチング処理は、
    重量パーセント濃度が約５０％のリン酸中において約６０ｎｍ／ｍｉｎ以上のエッチング速度で酸化ジルコニウムインジウム薄膜をエッチングする工程と、
    空気中において約２００℃の温度で少なくとも約３０分間前記酸化ジルコニウムインジウム薄膜をアニールする工程とを含み、
    アニール後の前記酸化ジルコニウムインジウム薄膜のエッチング速度は約５ｎｍ／ｍｉｎ以下まで低下する、請求項１２に記載の薄膜トランジスタの製造方法。
  15. 前記ゲート絶縁層は電気化学酸化法により前記ゲート電極上に形成される、請求項８に記載の薄膜トランジスタの製造方法。
  16. 前記ゲート電極薄膜と前記ソース／ドレイン薄膜のエッチングには各々ウェットエッチング処理が含まれる、請求項８に記載の薄膜トランジスタの製造方法。
  17. 少なくとも約１×１０１７ｃｍ−３のキャリア濃度と、少なくとも約２０ｃｍ２／Ｖｓのキャリア移動度とを活性層に与える直流スパッタリング処理された材料からなる活性層を含み、
    前記薄膜トランジスタではエッチング停止層の配置を省略する、薄膜トランジスタ。
  18. 前記活性層における前記キャリア濃度は約１×１０１８ｃｍ−３以上であり、
    前記活性層における前記キャリア移動度は約３０ｃｍ２／Ｖｓ以上である、 請求項１７に記載の薄膜トランジスタ。
  19. 前記直流スパッタリング処理された材料は、酸化ジルコニウムインジウム、酸化ハフニウム亜鉛、酸化インジウムスズ、酸化亜鉛及びＬｎドープ酸化亜鉛から選択される一つ以上を含む、請求項１７に記載の薄膜トランジスタ。
  20. 前記酸化ジルコニウムインジウムの化学式はＺｒｘＩｎ１００−ｘＯｙであり、ここで、０．１≦ｘ≦２０、ｙ＞０である、請求項１９に記載の薄膜トランジスタ。
  21. 前記基板上のゲート電極と、
    前記ゲート電極を覆うゲート絶縁層と、
    ソース電極とドレイン電極とをさらに含み、
    前記活性層は前記ゲート絶縁層上に設けられ、
    前記ソース電極と前記ドレイン電極は前記活性層上に設けられ、両方とも前記活性層と接触する、請求項１７に記載の薄膜トランジスタ。
  22. 前記ゲート電極の厚さは約１００ｎｍから８００ｎｍであり、
    前記ゲート絶縁層の厚さは約３０ｎｍから６００ｎｍであり、
    前記活性層の厚さは約１０ｎｍから２００ｎｍであり、
    前記ソース電極と前記ドレイン電極の厚さは約１００ｎｍから１０００ｎｍである、請求項２１に記載の薄膜トランジスタ。
  23. 前記ゲート電極は、アルミニウム、アルミニウム合金、タンタル、タンタル合金及びモリブデンを含む一つ以上の材料からなる、請求項２１に記載の薄膜トランジスタ。
  24. 前記ゲート絶縁層は、酸化アルミニウム、酸化モリブデン、酸化タンタル、酸化アルミニウムネオジム及びそれらの組合せから選択される絶縁酸化物からなる、請求項２１に記載の薄膜トランジスタ。
  25. 前記ソース電極と前記ドレイン電極は、アルミニウム、モリブデン、タンタル及びアルミニウム−ネオジム合金から選択される一つ以上の導電性の金属からなる、請求項２１に記載の薄膜トランジスタ。
  26. 前記基板はバッファ層又は水・酸素バリア層によりコーティングされる、請求項２１に記載の薄膜トランジスタ。
  27. 請求項１７から２６のいずれか１項に記載の薄膜トランジスタを含む、アレイ基板。
  28. 請求項２７に記載の前記アレイ基板を含む、表示装置。
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