JP2019218221A - ２次元材料デバイスおよびその作製方法 - Google Patents

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Abstract

【課題】基板上の任意の箇所に形成した広い面積の２次元材料の層によりデバイスを構成する。【解決手段】凹部１０４の底面の結晶表面のテラスを加熱によるステップフローでより広することで、凹部１０４の底面に平坦面１０１ａを形成し、形成した平坦面１０１ａの上に２次元材料からなる２次元材料層（不図示）を形成し、次いで、２次元材料層からなるデバイス（不図示）を作製する。【選択図】 図１Ｄ

Description

本発明は、グラフェンなどの２次元材料から構成された２次元材料デバイスおよびその作製方法に関する。
グラフェン、六方晶窒化ホウ素（ｈ−ＢＮ）、遷移金属ダイカルコゲナイド（ＭＸ2；Ｍ＝遷移金属、Ｘ＝硫黄、セレン、テルルなどの１６族カルコゲナイド）などの、層厚が原子層レベルの２次元材料が注目されている。これら２次元材料は、電気的、光学的、機械的、化学的に様々な優れた特性を示し、これらのヘテロ接合デバイスなど応用が期待されている。
しかし、２次元材料は、非常に薄いために、その特性は基板の凹凸の影響を受けやすく、特性のよいデバイスを得ることが容易ではない。図６に示すように、一般に市販されている基板２０１の表面は、結晶の格子面２１１から傾斜角２１２で傾いているために原子レベルでは平坦でなく、原子ステップ２０２と、サブμｍサイズのテラス２０３が存在している。原子層厚の２次元材料の特性は、原子ステップ２０２の影響を強く受ける。炭化シリコン（ＳｉＣ）基板上に成長したグラフェンを例にとると、ＳｉＣの原子ステップをグラフェンがまたぐ領域で電気特性が劣化することが知られている（非特許文献１参照）。
一方、テラスは安定な結晶面であり、原子的に平坦な面である。しかし、サブμｍ幅の小さなテラスにデバイスを作製するのは困難である。このテラス幅は、基板の表面と結晶面の傾斜角に依存する。例えば、ＳｉＣの場合、主表面の傾斜角が（０００１）面から０．１°で、ステップ高さが１ｎｍの場合、テラス幅は０．５７μｍである。
単結晶の材料では、高温処理によるステップバンチングで、以下に説明するように、より広いテラスを形成することができる。
ＳｉＣの場合、図７Ａに示すように、各々異なる結晶多形の層Ａと層Ｂとが交互に積層しており、高温処理によるステップフローの速度が層Ａと層Ｂとで異なる。例えば、層Ｂのステップフローの速度ＶBは、層Ａのステップフローの速度ＶAの２倍となる。このため、高温処理をすることで、図７Ａ、図７Ｂに示すように、層Ａの原子ステップの側方に形成される層Ｂの上のテラスは、徐々に小さくなる。この後、図７Ｃに示すように、層Ａの原子ステップと層Ｂの原子ステップとが重なれば、層Ｂの原子ステップの側方に形成される層Ａの上のテラスが、より広くなる。
S. H. Ji et al., "Atomic-scale transport in epitaxial graphene", NATURE Materials, vol. 11, pp. 114-119, 2012.
しかしながら、上述した技術では、所望とする特定の場所のテラスを広げることができない。特性のよいデバイスとするための２次元材料は、原子ステップをまたがないよう配置する必要があり、テラスを広げるだけでは、基板上の任意の場所にデバイスを作製することはできない。
現在、平坦な面に２次元材料を作製する技術としては、剥離・転写法がある。この技術では、平坦面にｈ−ＢＮを用い、この上に２次元材料を形成する。まず、ｈ−ＢＮのバルク結晶から剥離した薄膜のｈ−ＢＮをシリコンＳｉなどの基板に転写する。このようにしてシリコン基板の上に配置したｈ−ＢＮ薄膜の上に、２次元材料のバルク結晶から剥離した原子層厚の２次元材料を転写する。この技術によれば、原子的に平坦で高品質な２次元材料の作製が可能である。
しかし、作製できる２次元材料の層の大きさはμｍ程度であり、デバイス応用に不可欠な大面積化が困難である。このように、従来では、デバイス応用に必要な広い面積の２次元材料の層を、基板上の任意の箇所に形成することができず、基板上の任意の箇所に形成した広い面積の２次元材料の層により、デバイスを構成することができないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、基板上の任意の箇所に形成した広い面積の２次元材料の層によりデバイスを構成することを目的とする。
本発明に係る２次元材料デバイスは、結晶からなる基板の表面に凹部を形成する第１工程と、凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成する第２工程と、平坦面の上に２次元材料からなる２次元材料層を形成する第３工程と、２次元材料層からなるデバイスを作製する第４工程とを備える。
上記２次元材料デバイスの作製方法において、第２工程では、ステップフローによりテラスを凹部の底面の全域に広げて凹部の底面の全域に平坦面を形成する。
上記２次元材料デバイスの作製方法において、基板はＳｉＣから構成し、２次元材料層は、凹部のＳｉＣからなる底面に加熱により形成したグラフェンである。
また、本発明に係る２次元材料デバイスは、結晶からなる基板の表面に形成された凹部と、凹部の底面に形成された平坦面と、平坦面の上に形成された２次元材料からなる２次元材料層と、２次元材料層からなるデバイスとを備え、平坦面は、凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面である。
上記２次元材料デバイスにおいて、平坦面は、ステップフローによりテラスを凹部の底面の全域に広げて凹部の底面の全域に形成された面である。
上記２次元材料デバイスにおいて、基板は、ＳｉＣから構成され、２次元材料層は、グラフェンから構成されている。
以上説明したように、本発明によれば、結晶からなる基板の表面に形成した凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成して２次元材料層を形成するので、基板上の任意の箇所に形成した広い面積の２次元材料の層によりデバイスを構成することができるという優れた効果が得られる。
図１Ａは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図１Ｂは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図１Ｃは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図１Ｄは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図２Ａは、本発明の実施の形態における２次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。 図２Ｂは、本発明の実施の形態における２次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。 図２Ｃは、本発明の実施の形態における２次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。 図２Ｄは、本発明の実施の形態における２次元材料デバイスの作製方法におけるより詳細な途中工程の状態を模式的に示す断面図である。 図３は、実施の形態における作製方法で作製したＳｉＣ基板の凹部に形成されたグラフェンの微分干渉顕微鏡像を示す写真である。 図４は、実施の形態における作製方法で作製したＳｉＣ基板の凹部に形成されたグラフェンの散乱分光スペクトルを示す特性図である。 図５Ａは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図５Ｂは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図５Ｃは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図５Ｄは、本発明の実施の形態における２次元材料デバイスの作製方法を説明する途中工程の状態を示す断面図である。 図６は、結晶からなる基板２０１の表面状態を示す断面図である。 図７Ａは、ステップバンチングによるテラス拡張について説明するための説明図である。 図７Ｂは、ステップバンチングによるテラス拡張について説明するための説明図である。 図７Ｃは、ステップバンチングによるテラス拡張について説明するための説明図である。
以下、本発明の実施の形態おける２次元材料デバイスの作製方法について図１Ａ〜図１Ｄを参照して説明する。
まず、図１Ａに示すように、結晶からなる基板１０１の上に、フォトレジストを塗布してレジスト層１０２を形成する。基板１０１は、例えば、主表面を（０００１）面としたＳｉＣから構成されている。フォトレジストは、例えば、ポジ型のＳ１８１３（ロームアンドハース社製）を用いればよい。
次に、公知のフォトリソグラフィ技術により、所定のパターンを露光してレジスト層１０２に、平面視５０〜１００μｍ角の矩形状の潜像を形成し、この後アルカリ現像液により現像処理をすることで、図１Ｂに示すように、レジスト層１０２に開口部１０３を形成する。開口部１０３は、平面視で５０〜１００μｍ角の矩形に形成される。
次に、開口部１０３を形成したレジスト層１０２をマスクとして基板１０１をエッチングすることで、図１Ｃに示すように、基板１０１の表面に凹部１０４を形成する（第１工程）。例えば、ＣＦ4などの反応性ガスを用いた反応性イオンエッチングにより、凹部１０４を形成すればよい。
次に、レジスト層１０２を除去した後、凹部１０４の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで、図１Ｄに示すように、凹部１０４の底面に平坦面１０１ａを形成する（第２工程）。例えば、ステップフローによりテラスを凹部１０４の底面の全域に広げて凹部１０４の底面の全域に平坦面１０１ａを形成する。
ステップフローについて説明すると、まず、図２Ａに示すように、凹部１０４を形成すると、基板１０１の表面にはテラス１２１が存在し、凹部１０４の底面にはテラス１２２が存在する状態となっている。この状態において、加熱することで、ステップフローにより原子ステップが移動する。このステップフローにおいて、凹部１０４の底面の一端側が凹部１０４の壁となっているテラス１２２は、壁の側には原子ステップがないので、他端側の原子ステップが移動することになる。この結果、図２Ｂ〜図２Ｄに示すように、加熱によるステップフローにより、凹部１０４の底面の一端側が凹部１０４の壁となっているテラス１２２は、より広くなる。なお、ステップフローにより、凹部１０４の深さは徐々に浅くなる。
以上のことにより、凹部１０４の底面に広い平坦面１０１ａが形成されるようになる。このようにして、平坦面１０１ａを形成した後、この後、平坦面１０１ａの上に２次元材料からなる２次元材料層（不図示）を形成し（第３工程）、次いで、２次元材料層からなるデバイス（不図示）を作製する（第４工程）。例えば、凹部１０４のＳｉＣからなる底面（平坦面１０１ａ）に加熱により形成したグラフェンを２次元材料層とすればよい。
実施の形態によれば、平坦面１０１ａの上に形成した２次元材料層は、原子ステップをまたぐことなく形成することができる。また、凹部１０４は、基板１０１の任意の箇所に形成可能であり、２次元材料層を基板１０１の任意の箇所に形成できる。
ここで、凹部１０４の深さは、基板１０１の表面の格子面（結晶面）からの傾斜角、作製するテラス幅などの条件により、適宜に設定する。例えば、凹部１０４の深さが足りない場合、ステップフローにより凹部の深さが浅くなるため、凹部形状が崩れることになる。一般に販売されているＳｉＣ基板の傾斜角は、０．１°程度である。この場合、凹部１０４の深さを１００ｎｍとすれば、５０μｍのテラス（平坦面１０１ａ）が作製できる。
例えば、凹部１０４を形成した後、水素雰囲気下で基板１０１を１５７０℃に加熱することで、ステップフローにより、凹部１０４の底に原子的に平坦なテラスによる平坦面１０１ａが形成できる。加熱の時間は、加熱温度だけでなく、基板１０１の表面の傾斜角や傾斜の方位にも依存するが、３０分程度の加熱で、５０μｍ程度のテラス（平坦面１０１ａ）が作製できる。
上述した実施の形態における作製方法により、結晶からなる基板１０１の表面に形成された凹部１０４と、凹部１０４の底面に形成された平坦面と、平坦面の上に形成された２次元材料からなる２次元材料層と、２次元材料層からなるデバイスとを備える２次元材料デバイスが得られる。平坦面は、凹部１０４の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面である。
ここで、基板１０１は、安定な結晶面を持ち、ステップフローをおこす結晶材料から構成されていればよく、適用範囲は広い。基板１０１は、ＳｉＣに限らず、例えば、単結晶シリコンから構成されていてもよい。
次に、２次元材料層は、グラフェン、ｈ−ＢＮ、ＭＸ2などから構成すればよい。これらは、金属基板上に化学気相成長法(ＣＶＤ)により、大面積に成長できる。ＭＸ2としては、例えば、ＭｏＳ2、ＷＳｅ2などがある。このように大面積に形成した２次元材料を凹部１０４の平坦面１０１ａへ転写することで、２次元材料層を形成してもよい。凹部１０４の平面視の寸法を、数十μｍとし、凹部１０４の深さを数十ｎｍとすれば、２次元材料の転写により、吊り橋状になることなく、平坦面１０１ａの上に２次元材料層が形成された状態が得られる。
また、基板１０１をＳｉＣから構成した場合、前述したように、ＳｉＣ表面熱分解法により平坦面１０１ａの上に、グラフェンを成長させることで、グラフェンからなる２次元材料層を形成することができる。
ここで、ＳｉＣ表面熱分解法によるグラフェンの作製について説明する。主表面を（０００１）面としたＳｉＣ基板を加熱すると、基板表面では、選択的にＳｉが脱離し、残った炭素（Ｃ）がＳｉＣ基板の表面にハニカム構造を形成する。最初に形成されるハニカム構造は、Ｃの一部がＳｉＣ基板のＳｉと結合した絶縁体であるバッファー層である。この後、さらなるＳｉの脱離により、最初のバッファー層の下に、２番目のバッファー層が形成される。この２番目のバッファー層の形成により、最初のバッファー層はＳｉＣ基板から切り離され、グラフェンとなる。これが、一般的なＳｉＣ表面熱分解法によるグラフェン成長方法である。
また、バッファー層とＳｉＣ基板の間に水素などをインターカレーションし、Ｃ−Ｓｉ結合を切断することで、バッファー層をグラフェンにできる。このインターカレーションによるグラフェン成長では、ＳｉＣ上にバッファー層のみを成長するため、成長温度を低くできる。成長温度が低いことは、凹部での平坦なテラスの保持に有利である。
以下、バッファー層からの水素インターカレーションにより、実際にグラフェンを作製した結果について示す。ＳｉＣ基板の表面に凹部を形成し、この後、アルゴン雰囲気下において、１５７０℃で数分加熱することで、ＳｉＣ基板の表面（凹部の底面を含む）にバッファー層を成長した。この後、水素雰囲気下、７００℃で加熱し、形成されているバッファー層とＳｉＣ基板の間に水素をインターカレーションし、グラフェンを作製した。
上述したことにより作製したグラフェンの状態を観察した微分干渉顕微鏡像を図３に示す。平面視の形状が幅５０μｍ、長さ１００μｍの凹部の底（の全域）に形成された、平坦なテラスが観察される。凹部の外は、通常のステップとテラスの構造である。基板上の任意に設計された場所に、数十μｍ四方のテラスが作製できることが分かる。
次に、上述した凹部に形成されたグラフェンのラマン散乱分光スペクトルについて、図４に示す。グラフェンに特徴的な２Ｄピークが２６８０ｃｍ-1に観測される。２Ｄピークの半値幅により、グラフェン品質を評価できる。凹部の底面の平坦なテラス上に成長したグラフェンの２Ｄ半値幅は２１ｃｍ-1となり、凹部以外の領域の原子ステップをまたぐように形成されているグラフェンの半値幅は２４ｃｍ-1であった。凹部の底面の平坦なテラス上に成長したグラフェンの小さな２Ｄ半値幅は、吊り橋型グラフェンと同程度であり、高品質なグラフェンが成長していることを示している。デバイス性能は、２次元材料の品質により大きく影響を受けるため、凹部の底部に形成した広くしたテラスによる平坦面上に形成したグラフェンを用いることで、高性能デバイスが作製できる。
また、基板１０１をＳｉＣから構成した場合、高い耐熱性を備えて高温においても安定なテラス構造が維持できるため、ＣＶＤによりグラフェンを成長することでグラフェンからなる２次元材料層を形成することができる。また、ｈ−ＢＮまたはＭＸ2をＣＶＤや分子線エピタキシー法（ＭＢＥ）により成長することで、平坦面１０１ａの上に、ｈ−ＢＮまたはＭＸ2などによる２次元材料層が形成できる。
ＳｉＣに限らず、窒化ガリウム(ＧａＮ)、サファイアなどの基板上においては、高温でも凹部におけるテラスの状態を保持したまま２次元材料が直接成長できる。形成した凹部におけるテラスの状態が保持される温度に関しては、平坦面１０１ａ形成のためのステップフローの温度が参考になる。この温度は、Ｓｉでは１２００℃程度、サファイアでは１４００℃程度、ＧａＮでは１１００℃程度、ＳｉＣでは１６００℃程度である。
一方、２次元材料の成長温度は、ＳｉＣ基板の場合には以下になる。グラフェンのＳｉＣ表面熱分解法の温度、およびＣＶＤによる成長温度は１６００℃程度である。ｈ−ＢＮのＭＢＥ、ＣＶＤによる成長温度は１０００℃である。ＭｏＳ2のＣＶＤによる成長温度は１１００℃程度である。ＷＳｅ2のＣＶＤによる成長温度は８００℃程度である。ＳｉＣ上のグラフェン成長温度は、凹部テラス作製温度と同程度であるが、他の２次元材料は成長温度が低く、凹部におけるテラス構造を保持できる。
次に、実施の形態におけるグラフェンからなる２次元材料層による２次元材料デバイスについて、電界効果トランジスタを例に説明する。
まず、図５Ａに示すように、凹部１０４が形成されたＳｉＣからなる基板１０１の上に、グラフェン層１０５を形成する。凹部１０４の底面には、加熱によるステップフローで、平坦面１０１ａが形成されている。次に、公知のリソグラフィ技術およびエッチング技術によりグラフェン層１０５をパターニングすることで、図５Ｂに示すように、平坦面１０１ａの上に、２次元材料層１０５ａが形成された状態とする。エッチングは、例えば酸素プラズマによるドライエッチングを用いればよい。
次に、図５Ｃに示すように、２次元材料層１０５ａの一端および他端に接続するソース電極１０６およびドレイン電極１０７を形成する。例えば、各電極形成領域に開口部を備えるレジストパターンを形成する。次いで、チタン、クロム、ニッケル、パラジウムなどの接着層を蒸着により形成し、続いて、金を蒸着して電極金属層とする。この後、レジストパターンを除去（リフトオフ）することで、電極形成領域以外の電極金属層を除去すれば、ソース電極１０６およびドレイン電極１０７が形成できる。
次に、図５Ｄに示すように、ソース電極１０６およびドレイン電極１０７に挾まれた領域の２次元材料層１０５ａの上に、ゲート絶縁層１０８およびゲート電極１０９を形成する。例えば、ゲート形成領域に開口部を備えるレジストパターンを形成する。次いで、アルミナ、酸化イットリウム、酸化シリコンなどの絶縁材料を酸素雰囲気中で蒸着して絶縁層を形成し、続いてチタン、クロム、ニッケル、パラジウムなどの接着層を蒸着により形成し、続いて金を蒸着してゲート金属層を形成する。
この後、レジストパターンを除去（リフトオフ）することで、ゲート形成領域以外の絶縁層およびゲート金属層を除去すれば、ゲート絶縁層１０８およびゲート電極１０９が形成できる。以上の工程、ソース電極１０６およびドレイン電極１０７に挾まれた領域の２次元材料層１０５ａがチャネルとなる電界効果トランジスタ（２次元材料デバイス）が得られる。
以上に説明したように、本発明によれば、結晶からなる基板の表面に形成した凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成して２次元材料層を形成するので、基板上の任意の箇所に形成したより広い面積の２次元材料の層によりデバイスを構成することができるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０１ａ…平坦面、１０２…レジスト層、１０３…開口部、１０４…凹部、１０５…グラフェン層、１０５ａ…２次元材料層、１０６…ソース電極、１０７…ドレイン電極、１０８…ゲート絶縁層、１０９…ゲート電極。

Claims (6)

  1. 結晶からなる基板の表面に凹部を形成する第１工程と、
    前記凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くして平坦面を形成する第２工程と、
    前記平坦面の上に２次元材料からなる２次元材料層を形成する第３工程と、
    前記２次元材料層からなるデバイスを作製する第４工程と
    を備えることを特徴とする２次元材料デバイスの作製方法。
  2. 請求項１記載の２次元材料デバイスの作製方法において、
    前記第２工程では、ステップフローにより前記テラスを前記凹部の底面の全域に広げて前記凹部の底面の全域に前記平坦面を形成することを特徴とする２次元材料デバイスの作製方法。
  3. 請求項１または２記載の２次元材料デバイスの作製方法において、
    前記基板はＳｉＣから構成し、前記２次元材料層は、前記凹部のＳｉＣからなる底面に加熱により形成したグラフェンであることを特徴とする２次元材料デバイスの作製方法。
  4. 結晶からなる基板の表面に形成された凹部と、
    前記凹部の底面に形成された平坦面と、
    前記平坦面の上に形成された２次元材料からなる２次元材料層と、
    前記２次元材料層からなるデバイスと
    を備え、
    前記平坦面は、前記凹部の底面の結晶表面のテラスを加熱によるステップフローでより広くすることで形成された面であることを特徴とする２次元材料デバイス。
  5. 請求項４記載の２次元材料デバイスにおいて、
    前記平坦面は、ステップフローにより前記テラスを前記凹部の底面の全域に広げて前記凹部の底面の全域に形成された面であることを特徴とする２次元材料デバイス。
  6. 請求項４または５記載の２次元材料デバイスにおいて、
    前記基板は、ＳｉＣから構成され、
    前記２次元材料層は、グラフェンから構成されている
    ことを特徴とする２次元材料デバイス。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009527127A (ja) * 2006-02-16 2009-07-23 アルカテル−ルーセント ユーエスエー インコーポレーテッド 単結晶基板上にエピタキシャル成長したグラフェン層を含むデバイス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3360706B2 (ja) * 1994-09-14 2002-12-24 日本電信電話株式会社 シリコン基板の表面処理方法
CA2669581A1 (en) * 2006-11-21 2009-05-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
KR20090130017A (ko) * 2007-04-05 2009-12-17 스미토모덴키고교가부시키가이샤 반도체 장치 및 그 제조 방법
US7858990B2 (en) * 2008-08-29 2010-12-28 Advanced Micro Devices, Inc. Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein
JP5644175B2 (ja) * 2010-04-27 2014-12-24 和人 山内 ＳｉＣ基板へのグラフェン成膜方法
JP6923288B2 (ja) * 2015-08-24 2021-08-18 富士通株式会社 共鳴トンネルダイオードの製造方法
EP3450394A4 (en) * 2016-04-27 2020-05-06 Kwansei Gakuin Educational Foundation METHOD FOR PRODUCING SIC SUBSTRATE HAVING GRAPHENE PRECURSOR AND METHOD FOR SURFACE TREATMENT OF SIC SUBSTRATE

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009527127A (ja) * 2006-02-16 2009-07-23 アルカテル−ルーセント ユーエスエー インコーポレーテッド 単結晶基板上にエピタキシャル成長したグラフェン層を含むデバイス

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
FUKIDOME, H. ET AL.: "Precise control of epitaxy of graphene by microfabricating SiC substrate", APPLIED PHYSICS LETTERS, vol. 101, JPN7019002584, 2012, pages 041605 - 1, ISSN: 0004571089 *
HEER, WALT A. ET AL.: "Large area and structured epitaxial graphene produced by confinement controlled sublimation of silic", PROCEEDINGS OF THE NATIONAL ACADEMY OF SCIENCES OF THE UNITED STATES OF AMERICA, vol. Volume 108, Number 41, JPN7019002585, 2011, pages 16900 - 16905, ISSN: 0004571091 *
吹留博一: "基板微細加工の援用による超高品質グラフェンの作製", MATERIAL STAGE, vol. 第13巻3号, JPN6019031417, 2013, pages 23 - 26, ISSN: 0004571092 *
関根佳明 他: "SiC単一テラス上のグラフェン成長", 応用物理学会春季学術講演会講演予稿集, JPN6019031415, 5 March 2018 (2018-03-05), JP, ISSN: 0004571090 *

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