JP2019207973A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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敬一 澤
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和久 松田
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Abstract

【課題】半導体層の特性を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、金属原子を含有する半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下である。前記半導体層内の前記金属原子の濃度は、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下である。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体メモリのチャネル半導体層の特性は、メモリセルの性能への影響が大きい。例えば、チャネル半導体層の移動度が低いと、メモリセルの閾値電圧が高くなり、メモリセルの動作電圧が高くなってしまう。
W. Knaepen et al. "In-situ X-ray Diffraction study of Metal Induced Crystallization of amorphous silicon" Thin Solid Films 516 (2008) 4946-4952
半導体層の特性を向上させることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、金属原子を含有する半導体層と、前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備える。前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下である。前記半導体層内の前記金属原子の濃度は、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下である。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態のチャネル半導体層内の金属原子について説明するためのグラフである。 第１実施形態のチャネル半導体層内の結晶粒の粒径について説明するための模式図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図６において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元半導体メモリを備えている。
図１の半導体装置は、基板１と、下部絶縁膜２と、ソース側導電層３と、上部絶縁膜４と、複数の電極層５と、複数の絶縁層６と、カバー絶縁膜７と、ドレイン側導電層８と、第１層間絶縁膜９と、第２層間絶縁膜１０と、複数のコンタクトプラグ１１と、第２絶縁膜の例であるブロック絶縁膜１２と、電荷蓄積層１３と、第１絶縁膜の例であるトンネル絶縁膜１４と、チャネル半導体層１５と、コア絶縁膜１６とを備えている。
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
下部絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、下部絶縁膜２上に形成されている。上部絶縁膜４は、ソース側導電層３上に形成されている。
複数の電極層５と複数の絶縁層６は、上部絶縁膜４上に交互に積層されている。電極層５は、例えば金属層であり、ワード線や選択線として機能する。電極層５の層数は、例えば６４層以上である。絶縁層６は、例えばＳｉＯ２膜（シリコン酸化膜）である。絶縁層６の層数は、例えば６４層以上である。図１は、電極層５および絶縁層６を貫通するメモリホールＭと、電極層５および絶縁層６の階段領域上に形成されたコンタクトホールＨとを示している。
カバー絶縁膜７は、これらの電極層５および絶縁層６上に形成されている。ドレイン側導電層８は、階段領域に隣接するようにカバー絶縁膜７上に形成されている。第１層間絶縁膜９は、階段領域上の空間を埋め込むようにカバー絶縁膜７上に形成されている。第２層間絶縁膜１０は、ドレイン側導電層８および第１層間絶縁膜９上に形成されている。
複数のコンタクトプラグ１１は、カバー絶縁膜７、第１層間絶縁膜９、および第２層間絶縁膜１０を貫通するコンタクトホールＨ内に形成されている。これらのコンタクトプラグ１１は、互いに異なる電極層５に電気的に接続されている。各コンタクトプラグ１１は例えば、Ｔｉ（チタン）含有層などのバリアメタル層と、Ｗ（タングステン）層などのプラグ材層により形成されている。
ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜１６は、下部絶縁膜２、ソース側導電層３、上部絶縁膜４、電極層５、絶縁層６、カバー絶縁膜７、ドレイン側導電層８、および第２層間絶縁膜１０を貫通するメモリホールＭの側面に順に形成されている。ブロック絶縁膜１２は、例えばＳｉＯ２膜である。電荷蓄積層１３は、例えばＳｉＮ膜（シリコン窒化膜）であるが、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜１４は、例えばＳｉＯ２膜である。チャネル半導体層１５は、例えばポリシリコン層であり、基板１に電気的に接続されている。コア絶縁膜１６は、例えばＳｉＯ２膜である。
ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、チャネル半導体層１５、およびコア絶縁膜１６は、例えば以下の手順で形成される。まず、メモリホールＭの側面および底面に、ブロック絶縁膜１２、電荷蓄積層１３、およびトンネル絶縁膜１４を順に形成する。次に、メモリホールＭの底面から、トンネル絶縁膜１４、電荷蓄積層１３、およびブロック絶縁膜１２を除去する。その後、メモリホールＭ内にチャネル半導体層１５とコア絶縁膜１６とを順に埋め込む。
次に、本実施形態のチャネル半導体層１５およびトンネル絶縁膜１４の詳細について説明する。
本実施形態のチャネル半導体層１５は、微量の金属原子を含有している。チャネル半導体層１５内の金属原子の濃度は例えば、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下である。本実施形態では、これらの金属原子がチャネル半導体層１５内にほぼ一様に分布している。これらの金属原子は、例えばＮｉ（ニッケル）原子である。また、本実施形態のトンネル絶縁膜１４の膜厚は、５ｎｍ以上かつ１０ｎｍ以下である。
本実施形態では、チャネル半導体層１５の表面に金属原子を付着させた後に、チャネル半導体層１５を結晶化する。これにより、チャネル半導体層１５を低温で結晶化することができ、チャネル半導体層１５内の結晶粒の粒径を大きくすることができる。その結果、チャネル半導体層１５の移動度を増加させることが可能となり、３次元半導体メモリのメモリセルの閾値電圧を低下させることが可能となる。チャネル半導体層１５が結晶化される際に、これらの金属原子はチャネル半導体層１５内に入り込む。
チャネル半導体層１５の表面に金属原子を付着させずにチャネル半導体層１５を結晶化する場合には、チャネル半導体層１５を高温で結晶化する必要がある。例えば、チャネル半導体層１５を６５０℃〜８００℃で結晶化することで、チャネル半導体層１５内の結晶粒の粒径が２００ｎｍ程度になる。一方、本実施形態によれば、チャネル半導体層１５を５００℃〜６００℃で結晶化することが可能となり、チャネル半導体層１５内の結晶粒の粒径を、例えば２０００ｎｍ以上にすることが可能となる。このような粒径は例えば、チャネル半導体層１５内の金属原子の濃度が上述の範囲内になるような量の金属原子を、チャネル半導体層１５の表面に付着させることで実現できる。
なお、チャネル半導体層１５の表面に付着させる金属原子が少なすぎると、チャネル半導体層１５内の金属原子の濃度が５．０×１０１７［個／ｃｍ３］よりも小さくなる。この場合、チャネル半導体層１５内の結晶粒の粒径が十分に大きくならない可能性がある。一方、チャネル半導体層１５の表面に付着させる金属原子が多すぎると、金属原子がトンネル絶縁膜１４にまで入り込みやすくなる。この場合、トンネル絶縁膜１４でリーク電流が生じるおそれが懸念される。そのため、本実施形態のチャネル半導体層１５内の金属原子の濃度は、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下としている。
５．０×１０１７［個／ｃｍ３］以上の濃度によれば、例えば２０００ｎｍ以上の粒径を実現することが可能となる。一方、１．３×１０２０［個／ｃｍ３］以下の濃度によれば、例えばトンネル絶縁膜１４でのリーク電流を抑制することが可能となる。後者の濃度の詳細については、図２を参照して後述する。
本実施形態の金属原子は、例えばＮｉ原子であるが、その他の金属原子でもよい。本実施形態の金属原子は、例えばＡｕ（金）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、およびＰｔ（白金）の少なくともいずれかの原子を含むことが望ましい（第１の例）。また、本実施形態の金属原子は、例えばＭｎ（マンガン）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｔｉ（チタン）、Ｎｂ（ニオブ）、Ｉｒ（イリジウム）、Ｔａ（タンタル）、Ｒｅ（レニウム）、Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｈｆ（ハフニウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、およびＷ（タングステン）の少なくともいずれかの原子を含んでいてもよい（第２の例）。第１の例の金属原子も第２の例の金属原子も、チャネル半導体層１５の結晶化温度を低下させる作用を有するが、第１の例の方が第２の例よりも一般にその作用が大きい。
例えばＡｌやＴｉを使用することには、チャネル半導体層１５の結晶化後に酸化処理や窒化処理を行うことで、チャネル半導体層１５の表面に絶縁膜を形成できるという利点がある。チャネル半導体層１５中にＡｌやＴｉが存在すると、トンネル絶縁膜１４やチャネル半導体層１５のショートチャネル特性が劣化するおそれがある。しかしながら、Ａｌを含むチャネル半導体層１５を酸化または窒化すれば、チャネル半導体層１５の表面に絶縁膜としてＡｌＯＸ膜やＡｉＮ膜が形成され、ショートチャネル特性の劣化を抑制することが可能となる。同様に、Ｔｉを含むチャネル半導体層１５を酸化すれば、チャネル半導体層１５の表面に絶縁膜としてＴｉＯＸ膜が形成され、ショートチャネル特性の劣化を抑制することが可能となる。
図２は、第１実施形態のチャネル半導体層１５内の金属原子について説明するためのグラフである。
図２の横軸は、チャネル半導体層１５内の金属原子（Ｎｉ原子）の濃度を示し、図２の縦軸は、トンネル絶縁膜１４内の欠陥の２次元濃度を示している。具体的には、この２次元濃度は、トンネル絶縁膜１４の側面を単位面積ごとに分割した場合に、各単位面積の膜厚方向に存在する欠陥の個数を示している。図２は、これらの濃度の測定結果をプロットし、プロットされた点同士を直線で結んだものである。図２によれば、チャネル半導体層１５内の金属原子濃度が増加するほど、トンネル絶縁膜１４内の欠陥濃度が増加することが分かる。
本実施形態のトンネル絶縁膜１４は薄膜であり、具体的には、５ｎｍ以上かつ１０ｎｍ以下の膜厚を有している。トンネル絶縁膜１４が薄膜の場合には、トンネル絶縁膜１４でリーク電流が生じる可能性が高い。そのため、このようなリーク電流を抑制するために、トンネル絶縁膜１４内に欠陥が生じることをできるだけ抑制することが望ましく、具体的には、トンネル絶縁膜１４内の欠陥濃度を５．０［個／ｃｍ２］以下に抑制することが望ましい。よって、この欠陥濃度を図５のグラフに当てはめると、チャネル半導体層１５内の金属原子濃度は１．３×１０２０［個／ｃｍ３］以下とすることが望ましい。
以上の理由から、本実施形態のチャネル半導体層１５内の金属原子濃度は例えば、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下に設定されている。これにより、トンネル絶縁膜１４でのリーク電流を抑制しつつ、チャネル半導体層１５内の結晶粒の粒径を２０００ｎｍ以上にすることが可能となる。
図３は、第１実施形態のチャネル半導体層１５内の結晶粒の粒径について説明するための模式図である。
図３(ａ)は、チャネル半導体層１５の表面に金属原子を付着させずにチャネル半導体層１５を結晶化した場合の、チャネル半導体層１５のある断面Ｓ１を示している。図３(ａ)に示す符号Ｐ１は、断面Ｓ１内のある結晶粒Ｐ１を示す。図３(ｂ)は、結晶粒Ｐ１の断面と同じ面積を有する円Ｃ１を示している。符号Ｄ１は、円Ｃ１の直径を示す。
図３(ｃ)は、チャネル半導体層１５の表面に金属原子を付着させた後にチャネル半導体層１５を結晶化した場合の、チャネル半導体層１５のある断面Ｓ２を示している。図３(ｃ)に示す符号Ｐ２は、断面Ｓ２内のある結晶粒Ｐ２を示す。図３(ｄ)は、結晶粒Ｐ２の断面と同じ面積を有する円Ｃ２を示している。符号Ｄ２は、円Ｃ２の直径を示す。
本実施形態の結晶粒Ｐ２の粒径は、円Ｃ２の直径Ｄ２とする。例えば、チャネル半導体層１５の断面Ｓ２の顕微鏡画像を取得し、顕微鏡画像を用いて断面Ｓ２内の結晶粒Ｐ２の断面積を算出し、結晶粒Ｐ２の断面積から直径Ｄ２を算出することで、結晶粒Ｐ２の粒径を算出可能である。結晶粒Ｐ２の断面積は例えば、顕微鏡画像内の結晶粒Ｐ２のピクセル数から算出可能である。同様に、本実施形態の結晶粒Ｐ１の粒径は、円Ｃ１の直径Ｄ１とする。
本実施形態では、断面Ｓ２内の個々の結晶粒の粒径を算出し、これらの結晶粒の粒径の平均値を算出することにより、チャネル半導体層１５内の結晶粒の平均粒径を算出可能である。本実施形態のチャネル半導体層１５内の結晶粒の平均粒径は、例えば２０００ｎｍ以上である。
図４および図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図１に示すように、基板１上に、下部絶縁膜２、ソース側導電層３、および上部絶縁膜４を順に形成する。次に、上部絶縁膜４上に、複数の犠牲層２１と複数の絶縁層６とを交互に形成する（図４(ａ)）。犠牲層２１は、例えばＳｉＮ膜である。絶縁層６は、上述のように例えばＳｉＯ２膜である。犠牲層２１は第１膜の例であり、絶縁層６は第２膜の例である。
犠牲層２１は、後の工程で電極層５に置き換えられる。なお、図４(ａ)の工程で複数の電極層５と複数の絶縁層６とを交互に形成する場合には、犠牲層２１から電極層５への置き換えは不要となる。この場合の電極層５も、第１膜の例である。
次に、これらの犠牲層２１および絶縁層６を貫通し基板１に到達するメモリホールＭを形成する（図４(ａ)）。次に、メモリホールＭ内の犠牲層２１および絶縁層６の側面に、ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、およびチャネル半導体層１５を順に形成する（図４(ａ)）。
図４(ａ)のチャネル半導体層１５は、例えばアモルファスシリコン層である。チャネル半導体層１５は例えば、４００℃〜６００℃の温度および１Ｐａ〜５００Ｐａの圧力にてＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により形成される。チャネル半導体層１５のソースガスの例は、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、Ｓｉを含む有機ガスなどである（Ｈは水素を表す）。また、図４(ａ)のトンネル絶縁膜１４の膜厚は、５ｎｍ以上かつ１０ｎｍ以下に設定される。
次に、チャネル半導体層１５の側面に拡散層２２を形成する（図４(ｂ)）。拡散層２２は例えば、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯＮ膜、ｈｉｇｈ−ｋ絶縁膜、有機絶縁膜などの絶縁膜であり、３００℃〜６００℃でＬＰＣＶＤにより形成される。
次に、拡散層２２の側面に金属層２３を形成する（図４(ｃ)）。金属層２３は、上述した金属原子を含有する層であり、例えばＮｉ層である。金属層２３は例えば、室温にてＰＶＤ（Physical Vapor Deposition）により形成されるか、Ｎｉを含むソースガスを用いて３００℃〜６００℃でＣＶＤにより形成される。
次に、チャネル半導体層１５、拡散層２２、金属層２３等を、３００℃〜４５０℃の温度および１００Ｐａ〜常圧の圧力にてアニールする（図５(ａ)）。その結果、金属層２３内の金属原子２４が、拡散層２２を通過してチャネル半導体層１５へと拡散し、チャネル半導体層１５の側面に付着する。本実施形態の金属原子２４は、Ｎｉ原子である。
次に、拡散層２２の側面から金属層２３を除去する（図５(ｂ)）。金属層２３は例えば、硫酸と過酸化水素水とを用いて除去される。
次に、チャネル半導体層１５等を、５００℃〜６００℃の温度および１００Ｐａ〜常圧の圧力にてアニールする（図５(ｂ)）。その結果、金属原子２４がチャネル半導体層１５内に入り込み、チャネル半導体層１５が結晶化される。チャネル半導体層１５は例えば、アモルファスシリコン層からポリシリコン層に結晶化される。
チャネル半導体層１５は例えば、チャネル半導体層１５内の金属原子２４の濃度が５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下となるように５００℃〜６００℃で結晶化される。これにより、チャネル半導体層１５内の結晶粒の粒径が２０００ｎｍ以上となるように、チャネル半導体層１５を結晶化することができる。
なお、チャネル半導体層１５の側面に付着させる金属原子２４が少なすぎると、チャネル半導体層１５内の金属原子２４の濃度が５．０×１０１７［個／ｃｍ３］よりも小さくなる。この場合、チャネル半導体層１５内の結晶粒の粒径が十分に大きくならない可能性がある。一方、チャネル半導体層１５の側面に付着させる金属原子２４が多すぎると、金属原子２４がトンネル絶縁膜１４にまで入り込みやすくなる。この場合、トンネル絶縁膜１４でリーク電流が生じるおそれが懸念される。そのため、本実施形態のチャネル半導体層１５内の金属原子２４の濃度は、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下としている。
なお、拡散層２２は例えば、金属層２３からチャネル半導体層１５に金属原子２４が拡散しすぎないようにする作用を有する。また、図５(ｂ)の工程で金属層２３を除去することで、金属層２３からチャネル半導体層１５に金属原子２４が拡散しすぎないようにすることができる。
次に、チャネル半導体層１５の側面から拡散層２２を除去する（図５(ｃ)）。その後、メモリホールＭ内のチャネル半導体層１５の側面にコア絶縁膜１６が形成される。また、犠牲層２１が電極層５に置き換えられる。こうして、図１の半導体装置が製造される。
なお、本実施形態では、チャネル半導体層１５を低温（例えば５００℃〜６００℃）のアニールにより結晶化することで、粒径の大きな結晶粒を形成している。しかしながら、チャネル半導体層１５の結晶化後には、チャネル半導体層１５が高温（例えば９００℃以上）で加熱されるようなアニールを実施してもよい。これは、後述する第２実施形態でも同様である。
また、チャネル半導体層１５の結晶化後には、任意の方法でチャネル半導体層１５から金属原子２４を除去してもよい。理由は、粒径の大きな結晶粒がすでに形成されているからである。一方、本実施形態のように、チャネル半導体層１５の結晶化後には、チャネル半導体層１５内に金属原子２４を残存させてもよい。あるいは、チャネル半導体層１５の結晶化後には、チャネル半導体層１５から一部の金属原子２４を除去し、チャネル半導体層１５内に残りの一部の金属原子２４を残存させてもよい。これは、後述する第２実施形態でも同様である。
以上のように、本実施形態のチャネル半導体層１５は、チャネル半導体層１５内の金属原子の濃度が５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下となるように５００℃〜６００℃で結晶化され、チャネル半導体層１５内の結晶粒の粒径が２０００ｎｍ以上となっている。よって、本実施形態によれば、チャネル半導体層１５の移動度を増加させるなど、チャネル半導体層１５の特性を向上させることが可能となる。
（第２実施形態）
図６は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、図４(ａ)の工程と同様に、犠牲層２１および絶縁層６を貫通し基板１に到達するメモリホールＭを形成する（図６(ａ)）。次に、メモリホールＭ内の犠牲層２１および絶縁層６の側面に、ブロック絶縁膜１２、電荷蓄積層１３、トンネル絶縁膜１４、およびチャネル半導体層１５を順に形成する（図６(ａ)）。
図６(ａ)のチャネル半導体層１５は、例えばアモルファスシリコン層である。チャネル半導体層１５は例えば、４００℃〜６００℃の温度および１Ｐａ〜５００Ｐａの圧力にてＬＰＣＶＤにより形成される。チャネル半導体層１５のソースガスの例は、ＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、Ｓｉを含む有機ガスなどである。
次に、上述した金属原子２４を含有する液体２５を基板１に供給する。その結果、メモリホールＭ内に液体２５が侵入し（図５(ａ)）、液体２５内の金属原子２４がチャネル半導体層１５の側面に付着する（図５(ｂ)）。液体２５の例は、Ｎｉイオンを含有するイオン水溶液である。その後、基板１を水でリンスしてからＮ２ガスで乾燥させる。チャネル半導体層１５の側面に付着した金属原子（Ｎｉ原子）２４の２次元濃度は例えば、１．０×１０９［個／ｃｍ２］以上、かつ、１．０×１０１３［個／ｃｍ２］以下となる。
次に、図５(ｂ)の工程と同様に、チャネル半導体層１５等を、５００℃〜６００℃の温度および１００Ｐａ〜常圧の圧力にてアニールする。その結果、金属原子２４がチャネル半導体層１５内に入り込み、チャネル半導体層１５が結晶化される。チャネル半導体層１５は例えば、アモルファスシリコン層からポリシリコン層に結晶化される。
チャネル半導体層１５は例えば、チャネル半導体層１５内の金属原子２４の濃度が５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下となるように５００℃〜６００℃で結晶化される。これにより、チャネル半導体層１５内の結晶粒の粒径が２０００ｎｍ以上となるように、チャネル半導体層１５を結晶化することができる。
その後、メモリホールＭ内のチャネル半導体層１５の側面にコア絶縁膜１６が形成される。また、犠牲層２１が電極層５に置き換えられる。こうして、図１の半導体装置が製造される。
以上のように、本実施形態のチャネル半導体層１５は、第１実施形態と同様に、チャネル半導体層１５内の金属原子の濃度が５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下となるように５００℃〜６００℃で結晶化され、チャネル半導体層１５内の結晶粒の粒径が２０００ｎｍ以上となっている。よって、本実施形態によれば、チャネル半導体層１５の移動度を増加させるなど、チャネル半導体層１５の特性を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部絶縁膜、３：ソース側導電層、４：上部絶縁膜、
５：電極層、６：絶縁層、７：カバー絶縁膜、８：ドレイン側導電層、
９：第１層間絶縁膜、１０：第２層間絶縁膜、１１：コンタクトプラグ、
１２：ブロック絶縁膜、１３：電荷蓄積層、１４：トンネル絶縁膜、
１５：チャネル半導体層、１６：コア絶縁膜、２１：犠牲層、
２２：拡散層、２３：金属層、２４：金属原子、２５：液体

Claims (15)

  1. 金属原子を含有する半導体層と、
    前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、
    前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備え、
    前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下であり、
    前記半導体層内の前記金属原子の濃度は、５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下である、
    半導体装置。
  2. 前記半導体層内の結晶粒の粒径は、２０００ｎｍ以上である、請求項１に記載の半導体装置。
  3. 金属原子を含有する半導体層と、
    前記半導体層の表面に第１絶縁膜を介して設けられた電荷蓄積層と、
    前記電荷蓄積層の表面に第２絶縁膜を介して設けられた電極層とを備え、
    前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下であり、
    前記半導体層内の結晶粒の粒径は、２０００ｎｍ以上である、
    半導体装置。
  4. 前記金属原子は、Ａｕ（金）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、およびＰｔ（白金）の少なくともいずれかの原子を含む、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記金属原子は、Ｍｎ（マンガン）、Ｒｈ（ロジウム）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｔｉ（チタン）、Ｎｂ（ニオブ）、Ｉｒ（イリジウム）、Ｔａ（タンタル）、Ｒｅ（レニウム）、Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｈｆ（ハフニウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、およびＷ（タングステン）の少なくともいずれかの原子を含む、請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記半導体層は、ポリシリコン層である、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記電極層として、基板上に複数の絶縁層と交互に設けられた複数の電極層を備える、請求項１から６のいずれか１項に記載の半導体装置。
  8. 半導体層の表面に金属原子を付着させ、
    前記金属原子が付着した前記半導体層をアニールする、
    ことを含み、
    前記半導体層は、前記アニールにより、前記半導体層内の前記金属原子の濃度が５．０×１０１７［個／ｃｍ３］以上、かつ、１．３×１０２０［個／ｃｍ３］以下となるように結晶化される、半導体装置の製造方法。
  9. 前記半導体層は、前記アニールにより、前記半導体層内の結晶粒の粒径が２０００ｎｍ以上となるように結晶化される、請求項８に記載の半導体装置の製造方法。
  10. 前記半導体層は、５００℃〜６００℃でアニールされることで結晶化される、請求項８または９に記載の半導体装置の製造方法。
  11. 前記半導体層が結晶化された後に、前記半導体層を９００℃以上でアニールすることをさらに含む、請求項８から１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記金属原子を含有する金属層を前記半導体層の表面に形成し、前記金属層から前記半導体層の表面に前記金属原子を拡散させることで、前記半導体層の表面に前記金属原子を付着させる、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記金属層は、前記半導体層の表面に絶縁膜を介して形成される、請求項１２に記載の半導体装置の製造方法。
  14. 前記金属原子を含有する液体を前記半導体層の表面に供給することで、前記半導体層の表面に前記金属原子を付着させる、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
  15. 基板上に複数の第１膜と複数の第２膜とを交互に形成し、
    前記第１および第２膜の側面に第２絶縁膜を介して電荷蓄積層を形成し、
    前記電荷蓄積層の側面に第１絶縁膜を介して前記半導体層を形成する、
    ことをさらに含み、
    前記第１絶縁膜の膜厚は、５ｎｍ以上かつ１０ｎｍ以下である、請求項８から１４のいずれか１項に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
US11398494B2 (en) 2019-07-11 2022-07-26 Kioxia Corporation Semiconductor storage device and method of manufacturing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144977A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体装置の製造方法
WO2022204844A1 (en) * 2021-03-29 2022-10-06 Yangtze Memory Technologies Co., Ltd. Ladder annealing process for increasing polysilicon grain size in semiconductor device
KR20230055281A (ko) * 2021-10-18 2023-04-25 삼성전자주식회사 이차원 물질을 포함하는 박막 구조체 및 전자 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW279275B (ja) 1993-12-27 1996-06-21 Sharp Kk
JPH09148245A (ja) 1995-11-17 1997-06-06 Sharp Corp 半導体装置およびその製造方法
US6093809A (en) 1996-10-01 2000-07-25 University Technology Corporation Telomerase
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2003100629A (ja) 2001-09-19 2003-04-04 Sharp Corp 半導体装置及びその製造方法
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
US9941295B2 (en) * 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11398494B2 (en) 2019-07-11 2022-07-26 Kioxia Corporation Semiconductor storage device and method of manufacturing the same
US11751397B2 (en) 2019-07-11 2023-09-05 Kioxia Corporation Semiconductor storage device and method of manufacturing the same

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