JP2019194760A - 信号制御回路 - Google Patents
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Abstract
Description
図1は、第1の実施形態にかかる信号制御回路を適用した伝送局の構成の一例を示すブロック図である。本実施形態にかかる伝送局は、プラントや製造設備等の状態監視や自動制御に用いられる産業用制御ネットワーク内において、他の伝送局との間で、サイクリック伝送を行う。
本実施形態は、トレース回路が、高速シリアルバスI/F回路から入力されたパラレルデータと、1フレーム前のパラレルデータとを比較してその差異を検出し、差異が検出された場合に、当該入力されたパラレルデータから変換したトレースデータをメモリ調停回路に出力する例である。以下の説明では、第1の実施形態と同様の構成については説明を省略する。
本実施形態は、トレース回路が、単位時間毎に、コモンメモリ領域に対するコモンデータの保存によるアクセス時間の和を算出し、当該アクセス時間の和が所定閾値以下である場合に、トレースデータをメモリ調停回路に出力する例である。以下の説明では、第1の実施形態と同様の構成については説明を省略する。
101 高速シリアルバスI/F回路
102 データ変換回路
103,501,701 トレース回路
103a リングバッファ
103b 異常データトレース部
104 メモリ調停回路
200 メモリ
200a コモンメモリ領域
200b トレースメモリ領域
502 データ比較部
502a 第1メモリバッファ
502b 第2メモリバッファ
503 トレースデータ変換部
702 アクセス時間加算部
703 トレースデータ変換部
Claims (5)
- 高速シリアルバス通信によって外部装置からシリアルデータを受信し、かつ前記シリアルデータをパラレルデータに変換する高速シリアルバスI/F回路と、
前記パラレルデータのうち一方を、外部メモリへの保存用のコモンデータに変換するデータ変換回路と、
前記パラレルデータのうち他方を、前記外部メモリへの保存用のトレースデータに変換するトレース回路と、
前記外部メモリのコモンメモリ領域に対して前記コモンデータを保存し、前記外部メモリの前記コモンメモリ領域とは異なるトレースメモリ領域に対して前記トレースデータを保存し、外部からヌルが入力された場合、前記トレースデータの前記トレースメモリ領域への保存を行わないメモリ調停回路と、
を備える信号制御回路。 - 前記トレース回路は、前記トレースデータを記憶するリングバッファを有し、前記パラレルデータに異常が検出された場合、前記リングバッファに記憶される前記トレースデータのうち、異常が検出された前記パラレルデータから変換した前記トレースデータおよび当該トレースデータの前後の前記トレースデータを前記メモリ調停回路に出力し、前記パラレルデータに異常が検出されなかった場合、前記メモリ調停回路にヌルを出力する請求項1に記載の信号制御回路。
- 前記トレース回路は、最後に前記シリアルデータから変換された前記パラレルデータと1フレーム前の前記パラレルデータとを比較してその差異を検出し、前記差異が検出された場合、前記トレースデータを前記メモリ調停回路に出力し、前記差異が検出されなかった場合、前記メモリ調停回路にヌルを出力する請求項1に記載の信号制御回路。
- 前記トレース回路は、単位時間毎に、前記コモンメモリ領域に対する前記コモンデータの保存によるアクセス時間の和を算出し、前記アクセス時間の和が所定閾値以下である場合、前記トレースデータを前記メモリ調停回路に出力し、前記アクセス時間の和が前記所定閾値より長い場合、前記メモリ調停回路にヌルを出力する請求項1に記載の信号制御回路。
- 前記トレース回路は、
前記トレースデータを記憶するリングバッファを有し、前記パラレルデータに異常が検出された場合、前記リングバッファに記憶される前記トレースデータのうち、異常が検出された前記パラレルデータから変換した前記トレースデータおよび当該トレースデータの前後の前記トレースデータを前記メモリ調停回路に出力し、前記パラレルデータに異常が検出されなかった場合、前記メモリ調停回路にヌルを出力する第1出力方法と、
最後に前記シリアルデータから変換された前記パラレルデータと1フレーム前の前記パラレルデータとを比較してその差異を検出し、前記差異が検出された場合、前記トレースデータを前記メモリ調停回路に出力し、前記差異が検出されなかった場合、前記メモリ調停回路にヌルを出力する第2出力方法と、
単位時間毎に、前記コモンメモリ領域に対する前記コモンデータの保存によるアクセス時間の和を算出し、前記アクセス時間の和が所定閾値以下である場合、前記トレースデータを前記メモリ調停回路に出力し、前記アクセス時間の和が前記所定閾値より長い場合、前記メモリ調停回路にヌルを出力する第3出力方法と、
のうちユーザにより選択された出力方法に従って前記トレースデータを前記メモリ調停回路に出力する請求項1に記載の信号制御回路。
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