JP2019176026A - 積層電子部品 - Google Patents

Abstract

【課題】高い比誘電率を維持したまま高温負荷寿命および絶縁破壊強度を向上させた積層電子部品を得る。【解決手段】誘電体層と内部電極層とが交互に形成された素子本体と、内部電極層に接続する外部電極と、を有する積層電子部品である。誘電体層はペロブスカイト型化合物からなる主相と、二次相とを含む。素子本体の中心部を通過し、かつ積層方向に沿った積層電子部品の切断面において、内部電極層の端部のうち前記外部電極と接続していない端部を自由端部、素子本体の中心部を素子中心部とする。自由端部における誘電体層に含まれる二次相の面積分率をＳ（Ｌ）、素子中心部における誘電体層に含まれる二次相の面積分率をＳ（Ｏ）として、Ｓ（Ｏ）＞Ｓ（Ｌ）である。【選択図】図３

Description

本発明は、積層電子部品に関する。

特にペロブスカイト型化合物を誘電体層に含む積層電子部品については、近年、小型化および大容量化を目的として誘電体層および内部電極層の薄層化が検討されている。しかし、薄層化するほど積層電子部品の信頼性、特に高温負荷寿命および絶縁破壊強度を維持することが困難となる。

特に、電界集中が発生しやすい内部電極の端部近傍が起点となって高温負荷寿命および絶縁破壊強度の低下が生じやすい。

特許文献１では、ペロブスカイト型構造を有する誘電体結晶粒子の組成を限定することで信頼性を向上させた積層セラミックコンデンサが記載されている。特許文献２では、セラミック焼結体粒子の粒径のバラツキを小さくすることで電界周長を抑制する発明が記載されている。特許文献３では、誘電体層の原料であるペロブスカイト化合物粉末について粒子径の不均一を低減することで電界集中を抑制する発明が記載されている。特許文献４では、積層方向において誘電体セラミック層の中央部と内部電極近傍とで希土類元素の濃度を変化させることで電界集中を抑制する発明が記載されている。

しかし、現在ではさらに薄層化しても信頼性、特に高温負荷寿命および絶縁破壊強度を維持することが求められている。

特開２０１３−１７９１６０号公報 特開２０１３−２２７１８６号公報 特開２００８−７４６３０号公報 特開２００３−１４２３３１号公報

本発明は、上記の実状に鑑みてなされたものであり、高い比誘電率を維持したまま高温負荷寿命および絶縁破壊強度を向上させた積層電子部品を得ることを目的とする。

上記目的を達成するため、本発明の積層電子部品は、
誘電体層と内部電極層とが交互に形成された素子本体と、前記内部電極層に接続する外部電極と、を有する積層電子部品であって、
前記誘電体層はペロブスカイト型化合物からなる主成分と、二次相とを含み、
前記素子本体の中心部を通過し、かつ前記積層方向に沿った前記積層電子部品の切断面において、
前記内部電極層の端部のうち前記外部電極と接続していない端部を自由端部、
前記素子本体の中心部を素子中心部とし、
前記自由端部における前記誘電体層に含まれる前記二次相の面積分率をＳ（Ｌ）、前記素子中心部における前記誘電体層に含まれる前記二次相の面積分率をＳ（Ｏ）として、Ｓ（Ｏ）＞Ｓ（Ｌ）であることを特徴とする。

本発明は上記の特徴を有することにより、高い比誘電率を維持したまま高温負荷寿命および破壊電圧が高い積層電子部品となる。

本発明の積層電子部品は、前記素子中心部から前記自由端部へ向けて前記二次相の面積分率が漸次減っていってもよい。

本発明の積層電子部品は、Ｓ（Ｏ）が０．１０％以上０．２０％以下であり、Ｓ（Ｌ）が０．０６％以下であってもよい。

本発明の積層電子部品は、前記自由端部において、円相当径１００ｎｍを超える二次相の面積分率が０．０４％以下であってもよい。

本発明の積層電子部品は、前記内部電極層の端部のうち前記外部電極と接続している端部を接続端部とし、
前記接続端部から前記素子中心部に向かって３０μｍ以内の接続端部周辺領域において、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が存在してもよい。

図１は、本発明の実施形態に係る積層セラミックコンデンサの概略断面図である。 図２は、図１に示すII‐II線に沿う断面図である。 図３は、二次相の面積割合の変化を表すグラフである。 図４は、二次相の面積割合の変化を表すグラフである。 図５は、実施例１における自由端部のＳＥＭ画像である。 図６は、比較例２における自由端部のＳＥＭ画像である。

本実施形態に基づき、図面を参照しつつ詳細に説明するが、本発明は以下に説明する実施形態のみに限定されない。

また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。

以下、本発明を、図面に示す実施形態に基づき説明する。

積層セラミックコンデンサの全体構成
本実施形態に係る積層電子部品の一実施形態として、積層セラミックコンデンサの全体構成について説明する。

図１および図２に示すように、本実施形態に係る積層セラミックコンデンサ２は、素子本体３と、外部電極６とを有する。

素子本体３は、Ｘ軸およびＹ軸を含む平面に実質的に平行な内側誘電体層１０と内部電極層１２とを有し、内側誘電体層１０の間に内部電極層１２がＺ軸の方向に沿って交互に積層してある。ここで、「実質的に平行」とは、ほとんどの部分が平行であるが、多少平行でない部分を有していてもよいことを意味し、内部電極層１２と内側誘電体層１０は、多少、凹凸があったり、傾いていたりしてもよいという趣旨である。また、素子本体３のＸ軸方向の長さをＸ_１、Ｙ軸方向の長さをＹ_１、Ｚ軸方向の長さをＺ_１とする。

また、素子本体３は、その積層方向Ｚ（Ｚ軸）の両端面に、外側誘電体層１１を有する。外側誘電体層１１の厚さには特に制限はないが、通常は内側誘電体層１０よりも厚い。

内側誘電体層１０および外側誘電体層１１からなる誘電体層は一般式ＡＢＯ_３で表されるペロブスカイト化合物からなる主成分を含む。なお、一般式ＡＢＯ_３のＡはペロブスカイト型化合物のＡサイトを表し、Ｂはペロブスカイト型化合物のＢサイトを表す。

ＡおよびＢの種類には特に制限はない。Ａとして、例えばＣａおよびＢａから選択される少なくとも１種を含む。Ｂとして、例えばＴｉおよびＺｒから選択される少なくとも１種を含む。Ａ／Ｂのモル比（以下、Ａ／Ｂ比とも呼ぶ）は任意である。例えば誘電体層全体の平均で０．９８０〜１．０２０である。

このほか、副成分として、任意の化合物を含んでもよい。例えば、二酸化珪素、酸化アルミニウム、酸化マグネシウム、アルカリ金属化合物、酸化マンガン、希土類元素酸化物、酸化バナジウム等が挙げられる。副成分の含有量も組成等に応じて適宜決定すればよい。

なお、副成分として、二酸化珪素、酸化アルミニウムを用いることで、焼成温度を低下させることができる。また、副成分として、酸化マグネシウム、アルカリ金属化合物、酸化マンガン、希土類元素酸化物、酸化バナジウム等を用いることで、高温負荷寿命を改善できる。

本実施形態の内側誘電体層１０および外側誘電体層１１の積層数は、用途に応じて適宜決定すればよい。

内部電極層１２に含有される導電材の主成分はＮｉであるが、副成分として誘電体層を構成する成分等を含有してもよい。内部電極層１２は、市販の電極用ペーストを使用して形成してもよく、内部電極層１２の厚みは用途等に応じて適宜決定すればよい。

外部電極６の材質は任意である。例えばＮｉ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ｒｈ、Ｒｕ、Ｉｒ等から選択される１種以上を含んでいてもよい。また、導電性樹脂などの公知の導電材を含んでいてもよい。外部電極６の厚さは用途等に応じて適宜決定すればよい。

なお、図１および図２において、Ｘ軸、Ｙ軸およびＺ軸は、相互に垂直であり、Ｚ軸が、内側誘電体層１０および内部電極層１２の積層方向に一致する。

図１および図２の切断面は、素子本体３の中心１４ａを通過している。素子本体３の中心１４ａは、例えば素子本体３の重心であってもよい。また、Ｘ軸方向、Ｙ軸方向およびＺ軸方向のいずれの方向から素子本体を見ても中心である点としてもよい。そして、図１および図２に示すように素子本体３の中心１４ａを中心としてＸ軸方向の長さＸ_２、Ｙ軸方向の長さＹ_２、Ｚ軸方向の長さＺ_２の範囲である素子中心部１４を設定する。なお、Ｘ_２＝１／３０Ｘ_１、Ｙ_２＝１／３０Ｙ_１、Ｚ_２＝１／２Ｚ_１である。

また、図１および図２に示すように、内部電極層１２の端部のうち外部電極６と接続していない端部であって、素子中心部１４をＺ軸方向に垂直に移動させた範囲である自由端部１６を設定する。

ここで、図１に示すように、素子本体３の中心１４ａのＹ座標をＯ_Ｙ、自由端部１６の中心１６ｙのＹ座標をＬ_Ｙとする。また、図２に示すように、素子本体３の中心１４ａのＸ座標をＯ_Ｘ、自由端部１６の中心１６ｘのＸ座標をＬ_Ｘとする。

ここで、誘電体層は主相の他に二次相を含む。二次相の組成は任意であるが、例えばＡ_２ＳｉＯ_４、より具体的には（Ｂａ，Ｃａ）_２ＳｉＯ_４が挙げられる。なお、（Ｂａ，Ｃａ）_２ＳｉＯ_４におけるＢａ：Ｃａの比率は任意である。各二次層の組成は例えばＥＰＭＡ（電子線マイクロアナライザ）で確認できる。

本実施形態に係る積層セラミックコンデンサ２は、二次相の面積分率が素子本体３全体で均一ではない。具体的には、自由端部１６における二次相の面積分率をＳ（Ｌ）（％）、素子中心部１４における前記二次相の面積分率をＳ（Ｏ）（％）として、Ｓ（Ｏ）＞Ｓ（Ｌ）である。また、Ｓ（Ｏ）（％）−Ｓ（Ｌ）（％）≧０．０１（％）であってもよい。

より具体的には、図１では、Ｓ（Ｏ_Ｙ）＞Ｓ（Ｌ_Ｙ）である。図２では、Ｓ（Ｏ_ｘ）＞Ｓ（Ｌ_Ｘ）である。

Ｓ（Ｏ）＞Ｓ（Ｌ）とは、外部電極６に接続していない自由端部１６において二次相（Ａ_２ＳｉＯ_４）が比較的少ないことを意味する。そして、本実施形態に係る積層セラミックコンデンサ２は、素子中心部１４において二次相が比較的多く自由端部１６において二次相が比較的少ないため、比誘電率を良好に維持したまま、高温負荷寿命を向上させることができる。

二次相の面積分率（Ｓ（Ｏ），Ｓ（Ｌ）等）を測定する方法は任意である。例えばＳＥＭを用いる以下の方法が挙げられる。

まず、積層セラミックコンデンサ２の素子本体３をＸ軸方向、Ｙ軸方向およびＺ軸方向から見て中心１４ａを特定する。そして、Ｚ軸方向に沿って中心１４ａを通過する平面で切断する。次に、切断面を観察して素子中心部１４および自由端部１６を特定する。次に、素子中心部１４および自由端部１６についてＳＥＭを用いて観察する。この際に、素子中心部１４および自由端部１６について均等に観察範囲を設定する。測定倍率は任意であるが、例えば４０００〜３００００倍とする。観察範囲１つあたりの大きさは任意であるが、例えば（２４〜３２）μｍ×（３〜４）μｍとする。そして、観察範囲の数も任意であるが、少なくとも１０個、設定する。

そして、観察範囲全体の面積に対する二次相の面積を測定し、全ての観察範囲における面積分率を算出して平均することでＳ（Ｏ）およびＳ（Ｌ）を算出する。

後述するＳ（Ｏ），Ｓ（Ｌ）以外の二次相の面積分率についても同様の方法により算出できる。

素子中心部１４において二次相が比較的多く自由端部１６において二次相が比較的少ない場合に上記の効果を奏する理由は以下に示す理由であると考えられる。

一般的には二次相が多いほど積層セラミックコンデンサ２の高温負荷寿命が向上し、誘電体層１２の比誘電率が低下する。

ただし、積層セラミックコンデンサ２における電界強度は不均一であり、具体的には素子中心部１４で低くなり自由端部１６で高くなる傾向にある。そして、積層セラミックコンデンサ２全体に均一に二次相が存在する場合には、自由端部１６にも二次相が存在する。そして、特に自由端部１６に存在する二次相に電界集中してしまう。そして、自由端部１６に存在する二次相が高温負荷寿命および絶縁破壊強度に悪影響を及ぼすことになる。特に自由端部１６に存在する二次相が粗大である場合には絶縁破壊強度に及ぼす悪影響が大きい。

本実施形態では、素子中心部１４で二次相が比較的多く、自由端部１６で二次相が比較的少ない。この場合には、二次相がセラミックコンデンサ２全体に均一に存在する場合と比較して、自由端部１６における電界集中が小さくなる。そして、上記の悪影響が小さくなる。その結果、比誘電率を良好に維持したまま、高温負荷寿命を向上させ、絶縁破壊強度を高くし、絶縁破壊電圧を大きくすることができる。

図５は後述する実施例１の自由端部１６のＳＥＭ画像、図６は後述する比較例２の自由端部１６のＳＥＭ画像である。図６では粗大な二次相が多数存在している。これに対し、図５では粗大な二次相が観察されず、粒界三重点に小さい二次相がわずかに存在する程度である。なお、二次相は図５および図６の黒い部分である。

本実施形態では、二次相の面積分率は、素子中心部１４から自由端部１６へ向けて漸次減っていくことが好ましい。すなわち、素子本体３の中心１４ａから自由端部１６の中心１６ａまでの距離をＬとし、素子中心部１４をＺ軸方向に垂直にＬ／３だけ移動させた範囲である部分における二次相の面積分率をＳ（Ｌ／３）、素子中心部１４をＺ軸方向に垂直に２Ｌ／３だけ移動させた範囲である部分における二次相の面積分率をＳ（２Ｌ／３）として、Ｓ（Ｏ）＞Ｓ（Ｌ）かつＳ（Ｏ）≧Ｓ（Ｌ／３）≧Ｓ（２Ｌ／３）≧Ｓ（Ｌ）であってもよい。

具体的には、図１に示すように素子中心部１４から自由端部１６までの間を３等分し、素子中心部１４（Ｙ座標Ｏ_Ｙ）から自由端部１６（Ｙ座標Ｌ_Ｙ）に向かってＹ座標Ｌ_Ｙ／３、Ｙ座標２Ｌ_Ｙ／３の部分を設定した場合において、Ｓ（Ｏ_Ｙ）＞Ｓ（Ｌ_Ｙ）かつＳ（Ｏ_Ｙ）≧Ｓ（Ｌ_Ｙ／３）≧Ｓ（２Ｌ_Ｙ／３）≧Ｓ（Ｌ_Ｙ）である。また、図２に示すような場合には、Ｓ（Ｏ_Ｘ）＞Ｓ（Ｌ_Ｘ）かつＳ（Ｏ_Ｘ）≧Ｓ（Ｌ_Ｘ／３）≧Ｓ（２Ｌ_Ｘ／３）≧Ｓ（Ｌ_Ｘ）である。

本実施形態では、Ｓ（Ｏ）およびＳ（Ｌ）の値は任意であるが、Ｓ（Ｏ）は０．１０％以上０．２０％以下であることが好ましく、Ｓ（Ｌ）は０．０６％以下（０％を含む）であることが好ましい。Ｓ（Ｏ）およびＳ（Ｌ）が上記の範囲内であることにより、さらに比誘電率を良好に維持したまま、高温負荷寿命を向上させる効果が大きくなる。

さらに、自由端部１６における二次相は、１個あたりのサイズが大きいほど絶縁破壊電圧が小さくなる。すなわち、絶縁破壊が起きやすくなってしまう。そのため、自由端部１６において大きなサイズの二次相が少ないほど好ましい。具体的には、自由端部１６において、円相当径１００ｎｍを超える二次相の面積分率が０．０４％以下であることが好ましい。なお、二次相の円相当径とは、二次相の面積と等しい面積である円の直径のことである。

また、内部電極層１２の端部のうち外部電極６と接続している端部を接続端部とし、接続端部から素子中心部１４に向かって３０μｍ以内である接続端部周辺領域において、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が存在することが好ましい。なお、接続端部周辺領域には自由端部１６が含まれない。

接続端部周辺領域において、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が存在する場合には、熱衝撃試験後の端部構造欠陥発生率が低下する。すなわち、積層セラミックコンデンサ２が熱衝撃に強くなる。

Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相とは、当該二次相全体に対してＢａ，Ｔｉ，ＳｉおよびＯの各元素の存在比率が合計９０ａｔ％以上であり、Ｂａ，Ｔｉ，ＳｉおよびＯ以外の各元素の存在比率が合計１０ａｔ％以下である相のことである。当該二次相に含まれる化合物としては、具体的にはＢａ_２ＴｉＳｉ_２Ｏ_８が挙げられるが、その他の化合物を含んでもよい。

積層セラミックコンデンサの製造方法
次に、本発明の一実施形態としての積層セラミックコンデンサ２の製造方法について具体的に説明するが、積層セラミックコンデンサ２の製造方法は下記の方法に限定されない。

まず、焼成後に図１に示す内側誘電体層１０および外側誘電体層１１を構成することになるグリーンシートを製造するために、グリーンシート用ペーストを準備する。

グリーンシート用ペーストは、通常、セラミック粉末と有機ビヒクルとを混練して得られた有機溶剤系ペースト、または水系ペーストで構成される。

セラミック粉末の原料は、仮焼によりペロブスカイト型化合物（ＡＢＯ_３）を含むセラミック粉末が得られるように適宜選択される。そして、原料粉末を混合後に仮焼することでセラミック粉末を得ることができる。また、原料粉末としてＳｉを含む粉末を用いることで、セラミック粉末がＳｉを含むようにする。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、通常の各種バインダから適宜選択すればよい。用いる有機溶剤も特に限定されず、通常の各種有機溶剤から適宜選択すればよい。

また、グリーンシート用ペースト中には、必要に応じて、各種分散剤、可塑剤、誘電体、副成分化合物、ガラスフリット、絶縁体などから選択される添加物が含有されていてもよい。

次に、焼成後に内部電極層１２を構成することになる内部電極パターン層を製造するために、内部電極層用ペーストを準備する。内部電極層用ペーストは、上記した各種導電性金属や合金からなる導電材と、上記した有機ビヒクルとを混練して調製する。

導電材としてＮｉを用いる場合は、例えば、市販のＣＶＤ法、湿式化学還元法等を用いて作製したＮｉの粉体を用いてもよい。

本実施形態では、まず、上記した各種導電性金属や合金からなる導電材と、上記した有機ビヒクルとを混練して内部電極層用ペーストを作製する。

次に、ドクターブレード法などにより、支持体としてのキャリアシート（たとえばＰＥＴフィルム）上に、グリーンシートを形成する。グリーンシートは、キャリアシート上に形成された後に乾燥される。

次に、グリーンシートの表面に、内部電極層用ペーストを用いて内部電極パターン層を形成する。

次に、内部電極パターン層が形成されたグリーンシートを所定数積層することで、内部電極パターン層と内側グリーンシートとが交互に所定数積層された、内部積層体を製造する。

そして、内部積層体を製造した後に、グリーンシート用ペーストを使用して内部電極パターン層を形成していないグリーンシートを形成して内部積層体の積層方向上下に配置する。そして、積層方向に加圧してグリーン積層体を得る。そして、グリーン積層体を積層方向に沿って適宜切断して所定形状のグリーンチップを得る。

本実施形態では、後述する脱バインダ工程（脱バインダ工程を行わない場合には焼成工程）の前にグリーンチップを水に浸漬させる浸漬処理を行う。

浸漬処理を行うことで、Ａサイト原子（Ｂａ，Ｃａ等）がグリーンチップから水へ溶出する。そのため、特にグリーンチップのうち表面に近い部分のＡサイト原子が溶出し、Ａ／Ｂ比が部分的に低下する。一方、グリーンチップのうち中心１４ａに近い部分（浸漬時に水からの距離が遠い部分）についてはＡ／Ｂ比がほとんど変化しない。この結果、後述する焼成時に生じるＡ_２ＳｉＯ_４からなる二次相がグリーンチップのうち表面に近い部分ほど減少することになる。そして、最終的にＳ（Ｏ）＞Ｓ（Ｌ）である積層セラミックコンデンサが得られる。

浸漬処理時の水温は任意である。水温が高いほど短時間で溶出が進む傾向にある。また、浸漬時間も任意である。例えば５分以上２４０分以下としてもよい。

なお、Ａ／Ｂ比を変化させてＸ線回折測定を行った結果によれば、Ａ_２ＳｉＯ_４からなる二次相を表すピークはＡ／Ｂ比が大きいほど強くなる。そして、Ａ／Ｂ比が概ね１．００６以下であるとＡ_２ＳｉＯ_４からなる二次相が存在することをＸ線回折測定で確認することが困難になる。また、Ａ／Ｂ比を１．００１程度まで減少させるとＢａ_２ＴｉＳｉ_２Ｏ_８からなる二次相を表すピークがＸ線回折測定で確認できるようになる。なお、Ａ／Ｂ比が概ね１．００６以下であってもＳＥＭを用いればＡ_２ＳｉＯ_４からなる二次相が存在することを確認できる場合がある。逆に、Ａ／Ｂ比が１．００１以上であっても、ＳＥＭを用いればＢａ_２ＴｉＳｉ_２Ｏ_８からなる二次相が存在することを確認できる場合がある。

本実施形態においては、浸漬処理後に脱バインダ、焼成およびアニールを行う。脱バインダ工程は、公知の条件とすればよい。焼成およびアニールは還元雰囲気で行う。雰囲気以外の焼成条件またはアニール条件は、公知の条件とすればよく、例えば、焼成時の保持温度は１１００℃〜１３００℃であり、アニール時の保持温度は８００℃〜１０００℃である。焼成時間およびアニール時間も任意である。

焼成工程およびアニール工程は、連続して行なっても、独立して行なってもよい。

上記のようにして得られた素子本体３のＹ軸方向の両端面に、必要に応じて、例えばバレル研磨やサンドブラストなどにより端面研磨を施す。

次に、素子本体３のＹ軸方向の両端面に、外部電極用ペーストを塗布して焼き付けし、外部電極６を形成する。外部電極用ペーストは、上記した内部電極層用ペーストと同様にして調製すればよい。

外部電極６，８の形成方法は任意である。外部電極用ペーストの塗布・焼き付け、メッキ、蒸着、スパッタリングなどの適宜の方法を用いることができる。

そして、必要に応じ、外部電極６表面に、めっき等により被覆層を形成する。

このようにして製造された本実施形態の積層セラミックコンデンサ２は、例えば、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。

以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。

また、本発明の積層電子部品は、積層セラミックコンデンサに限らず、その他の積層電子部品に適用することが可能である。その他の積層電子部品としては、誘電体層が内部電極を介して積層される全ての電子部品であり、たとえばバンドパスフィルタ、チップインダクタ、積層三端子フィルタ、圧電素子、チップサーミスタ、チップバリスタ、チップ抵抗、その他の表面実装（ＳＭＤ）チップ型電子部品などが例示される。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

実験例１
実施例１〜６
下記の方法でコンデンサ試料を作製して、測定と評価を行った。

まず、主成分であるペロブスカイト型化合物ＡＢＯ_３（ＡはＢａおよびＣａ、ＢはＴｉ）のセラミック粉末（仮焼原料粉末）を作製した。

セラミック粉末の原料として、炭酸バリウム（ＢａＣＯ_３）、炭酸カルシウム（ＣａＣＯ_３）および酸化チタン（ＴｉＯ_２）を、それぞれ準備した。また、副成分の原料としてＳｉ、Ｍｇ、Ｙ、Ｍｎ、Ｖの酸化物を準備した。

実施例１〜６では、仮焼後のセラミック粉末におけるＢａ／Ｃａがモル比で２０であり、Ａ／Ｂ比、すなわち（Ｂａ＋Ｃａ）／Ｔｉが表１に示す設計となるように秤量した。また、セラミック粉末の原料全体に対して各酸化物換算で、ＳｉＯ_２が１．２ｍｏｌ％、ＭｇＯが２．０ｍｏｌ％、Ｙ_２Ｏ_３が１．０ｍｏｌ％、ＭｎＯが０．１ｍｏｌ％、Ｖ_２Ｏ_５が０．１ｍｏｌ％となるように酸化物を秤量した。

秤量後に各原料を混合した。具体的には、ボールミルで湿式混合撹拌を２０時間行った。湿式混合撹拌後の配合物を脱水乾燥した。脱水乾燥後に、９００℃で３時間、仮焼成し、必要に応じ粉砕することでセラミック粉末（仮焼原料粉末）を作製した。

次に、セラミック粉末：１００重量部と、ポリビニルブチラール樹脂：１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）：５重量部と、溶媒としてのアルコール：１００重量部とをボールミルで混合してペースト化し、グリーンシート用ペーストを得た。

また、上記とは別に、Ｎｉ粒子：４４．６重量部と、テルピネオール：５２重量部と、エチルセルロース：３重量部と、ベンゾトリアゾール：０．４重量部とを、３本ロールにより混練し、スラリー化して内部電極層用ペーストを作製した。

上記にて作製したグリーンシート用ペーストを用いて、ＰＥＴフィルム上にグリーンシートを形成した。次に、内部電極層用ペーストを用いてグリーンシート上に内部電極パターン層を形成した。その後、ＰＥＴフィルムからシートを剥離し、内部電極パターン層を有するグリーンシートを得た。

内部電極パターン層を有するグリーンシートを積層することで、内部電極パターン層とグリーンシートとを交互に積層し、内部積層体を作製した。

次に、内部積層体の上下に内部電極パターン層を有さないグリーンシートを形成した。そして、積層方向に加圧接着してグリーン積層体を得た。

次に、グリーン積層体を適宜切断して直方体形状のグリーンチップを得た。

次に、グリーンチップを表１に記載の時間だけ純水に浸漬させる浸漬処理を行った。浸漬処理後、側面（Ｘ軸方向の端面およびＹ軸方向の端面）に残る水溶液が側面上で乾燥しないように水分をエアーで吹き飛ばした。
次に、保持温度：２６０℃、保持時間：８時間、雰囲気：大気中で脱バインダ処理を行った。

次に、焼成およびアニールを下記条件にて行って、素子本体を得た。

焼成条件は、保持温度１１５０℃〜１２５０℃とし、温度保持時間を０．１時間とした。焼成時の雰囲気ガスは、加湿したＮ_２＋０．５％Ｈ_２混合ガスとした。

アニール条件は、保持温度：８５０℃〜９５０℃、温度保持時間：１時間、雰囲気ガス：加湿したＮ_２ガスとした。

なお、焼成およびアニールの際の雰囲気ガスの加湿には、ウェッターを使用した。

得られた素子本体のＹ軸方向の端面をバレル処理により研磨した。

次に、平均粒径０．４μｍの球状のＣｕ粒子とフレーク状のＣｕ粉の混合物１００重量部と、有機ビヒクル（エチルセルロース樹脂５重量部をブチルカルビトール９５重量部に溶解したもの）３０重量部、およびブチルカルビトール６重量部とを混練し、ペースト化した外部電極用ペーストを得た。

得られた外部電極用ペーストを素子本体のＹ軸方向の端面に転写し、Ｎ_２雰囲気で８５０℃にて１０分間焼成して外部電極を形成し、積層セラミックコンデンサを得た。

上記のようにして製造したコンデンサ試料（積層セラミックコンデンサ）のサイズは、Ｘ×Ｙ×Ｚ＝０．６ｍｍ×０．３ｍｍ×０．３ｍｍであり、内側誘電体層は２５０層であった。なお、内側誘電体層の厚みは０．５０μｍであり、内部電極層の厚みは約０．４５μｍであった。

得られたコンデンサ試料等を下記の方法で測定または評価した。

＜二次相の面積分率の測定＞
本実施例では、まず、素子本体３をＸ軸方向、Ｙ軸方向およびＺ軸方向から見ることで、中心１４ａを特定した。次に、中心１４ａを通るＹ−Ｚ断面が見えるように切断した。次に、当該Ｙ−Ｚ断面を観察して素子中心部１４および自由端部１６を特定した。

次に、素子本体３の中心１４ａから自由端部１６の中心１６ａまでの距離をＬ_Ｙとし、素子中心部１４をＹ軸方向にＬ／３だけ移動させた範囲である部分における二次相の面積分率をＳ（Ｌ_Ｙ／３）、素子中心部１４をＹ軸方向に２Ｌ_Ｙ／３だけ移動させた範囲である部分における二次相の面積分率をＳ（２Ｌ_Ｙ／３）として走査電子顕微鏡を用いて倍率１５０００倍で６μｍ×８μｍの範囲を観察した。各部分において均等に１０個の観察範囲を設定して観察した。

そして、観察した結果から各部分における二次相の面積分率を測定した。すなわち、Ｓ（Ｏ_Ｙ）、Ｓ（Ｌ_Ｙ／３）、Ｓ（２Ｌ_Ｙ／３）およびＳ（Ｌ_Ｙ）を測定した。さらに、実施例１〜５については、自由端部における円相当径１００ｎｍ以上の二次相の面積分率を測定した。結果を表１および図３に示す。

また、二次相が（Ｂａ，Ｃａ）_２ＳｉＯ_４であることをＥＰＭＡを用いて確認した。

＜高温負荷寿命の測定＞
コンデンサ試料に対し、１５０℃にて１０Ｖ／μｍの電界下で直流電圧の印加状態を保持し、コンデンサ試料の絶縁劣化時間を測定することにより、高温負荷寿命を評価した。本実施例においては、電圧印加開始から絶縁抵抗が１桁落ちるまでの時間を寿命とし定義した。また、本実施例では、上記の評価を１０個のコンデンサ試料について行い、これをワイブル解析することにより算出した平均故障時間（ＭＭＴＦ）をその試料の高温負荷寿命と定義した。本実施例では３０時間以上を良好とした。

＜比誘電率の測定＞
コンデンサ試料に対し、ＬＣＲメータを用いて、温度２５℃、周波数１ｋＨｚで比誘電率を測定した。結果を表１に示す。なお、本実施例では、比誘電率３０００以上を良好とし、３４００以上をさらに良好とした。

＜絶縁破壊電圧の測定＞
絶縁破壊電圧の測定機により、コンデンサ試料に電圧を昇圧速度１０Ｖ／ｓｅｃで連続印加した。そして、１０ｍＡの電流が流れたときの電圧を絶縁破壊電圧とした。５０個のコンデンサ試料に対して絶縁破壊電圧を測定し、絶縁破壊電圧が４０Ｖ未満である製品の割合を表１に示す。なお、絶縁破壊電圧が４０Ｖ未満である製品の割合が０／５０である場合を良好とした。ただし、絶縁破壊電圧が４０Ｖ未満である製品があっても不良ではない。また、本実施例で破壊電圧を測定した全てのコンデンサ試料は絶縁破壊電圧が３０Ｖ以上であった。

比較例１
比較例１では、Ａ／Ｂ比が１．０１０になるようにした点、および、浸漬処理を行わなかった点以外は実施例１〜６と同様にしてコンデンサ試料を作製し、評価した。ただし、絶縁破壊電圧は測定しなかった。

比較例２
比較例２では、Ａ／Ｂ比が１．００４になるようにした点、および、浸漬処理を行わなかった点以外は実施例１〜６と同様にしてコンデンサ試料を作製し、評価した。ただし、絶縁破壊電圧は測定しなかった。

比較例３
比較例３では、Ａ／Ｂ比が１．００４になるようにした点、および、浸漬処理を行う代わりにグリーンチップ側面にＢａを含む溶液、具体的には純水１００ｇに対して炭酸バリウム０．００１４ｇを溶かした水溶液を滴下し、乾燥させた点以外は実施例１〜６と同様にしてコンデンサ試料を作製し、評価した。Ｂａを含む溶液を滴下する場合には、自由端部のＡ／Ｂ比を上昇させて自由端部の二次相の面積分率を上昇させることができる。ただし、絶縁破壊電圧は測定しなかった。

比較例１〜３の結果を表１および図４に示す。

表１より、実施例１〜６は全てＳ（Ｏ_Ｙ）＞Ｓ（Ｌ_Ｙ）であった。さらに、全ての実施例で素子中心部から自由端部へ向けて二次相の面積分率が漸次減っていることが確認できた。結果、全ての実施例で高温負荷寿命および比誘電率が良好であった。

また、Ｓ（Ｏ_Ｙ）が０．１０％以上０．２０％以下であり、Ｓ（Ｌ_Ｙ）が０．０６％以下である実施例２，４〜６は特に高温負荷寿命が良好となった。

さらに、円相当径１００ｎｍを超える二次相の面積分率が０．０４％以下である実施例２〜５は特に絶縁破壊電圧が良好であった。

これに対し、Ｓ（Ｏ_Ｙ）≦Ｓ（Ｌ_Ｙ）である比較例１〜３は全て高温負荷寿命が著しく劣った。

実験例２
実験例２ではＡ／Ｂ比および浸漬時間を下表２に記載の時間とした点以外は実施例１〜６と同様にして実施例１１〜１４のコンデンサ試料を作製した。そして、接続端部から素子中心部に向かって３０μｍ以内の接続端部周辺領域において、走査電子顕微鏡を用いて倍率４０００倍で２４μｍ×３２μｍの範囲を観察した。そして、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相、具体的にはＢａ_２ＴｉＳｉ_２Ｏ_８からなる二次相の面積割合を特定した。なお、二次相がＢａ_２ＴｉＳｉ_２Ｏ_８からなることはＥＰＭＡで確認した。結果を表２に示す。また、実施例１１〜１４のコンデンサ試料が全てＳ（Ｏ_Ｙ）＞Ｓ（Ｌ_Ｙ）であり、素子中心部から自由端部へ向けて二次相の面積分率が漸次減っていることが確認できた。さらに、高温負荷寿命および比誘電率が良好であることを確認した。高温負荷寿命、比誘電率および絶縁破壊電圧について実験例１と同様に測定した結果を表２に示す。

＜熱衝撃試験後の欠陥発生割合の測定方法＞
コンデンサ試料５０個について、２５０℃の溶融はんだに１０ｃｍ／ｓｅｃの速度で浸漬し、１０秒後、１０ｃｍ／ｓｅｃにて引き上げ、これを１０回繰り返した後、絶縁抵抗を測定して、ショート欠陥発生割合を調べた。具体的には、絶縁抵抗が１００Ω以下である場合にショート欠陥が発生している。なお、欠陥発生割合は２／５０以下が良好であり、０／５０であることがさらに良好である。

表２より、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が接続端部周辺領域に存在する実施例１２〜１４はＢａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が接続端部周辺領域に存在しない実施例１１と比較して熱衝撃試験後の端部構造欠陥発生率が良好であった。さらに、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相の面積割合が０．１０％以上であった実施例１３および実施例１４は特に熱衝撃試験後の端部構造欠陥発生割合が良好であった。

２… 積層セラミックコンデンサ
３… 素子本体
６… 外部電極
１０… 内側誘電体層
１２… 内部電極層
１４… 素子中心部
１６… 自由端部

Claims (5)

1. 誘電体層と内部電極層とが交互に形成された素子本体と、前記内部電極層に接続する外部電極と、を有する積層電子部品であって、
   前記誘電体層はペロブスカイト型化合物からなる主相と、二次相とを含み、
   前記素子本体の中心部を通過し、かつ前記積層方向に沿った前記積層電子部品の切断面において、
   前記内部電極層の端部のうち前記外部電極と接続していない端部を自由端部、
   前記素子本体の中心部を素子中心部とし、
   前記自由端部における前記誘電体層に含まれる前記二次相の面積分率をＳ（Ｌ）、前記素子中心部における前記誘電体層に含まれる前記二次相の面積分率をＳ（Ｏ）として、Ｓ（Ｏ）＞Ｓ（Ｌ）であることを特徴とする積層電子部品。
2. 前記素子中心部から前記自由端部へ向けて前記誘電体層に含まれる前記二次相の面積分率が漸次減っていく請求項１に記載の積層電子部品。
3. Ｓ（Ｏ）が０．１０％以上０．２０％以下であり、Ｓ（Ｌ）が０．０６％以下である請求項１または２に記載の積層電子部品。
4. 前記自由端部において、前記誘電体層に含まれる円相当径１００ｎｍを超える二次相の面積分率が０．０４％以下である請求項１〜３のいずれかに記載の積層電子部品。
5. 前記内部電極層の端部のうち前記外部電極と接続している端部を接続端部とし、
   前記接続端部から前記素子中心部に向かって３０μｍ以内の接続端部周辺領域において、Ｂａ−Ｔｉ−Ｓｉ−Ｏ系の二次相が前記誘電体層中に存在する請求項１〜４のいずれかに記載の積層電子部品。

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