JP2019152772A - 半導体装置および表示装置 - Google Patents
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Abstract
【課題】トランジスタの信頼性の低下を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供する。
【解決手段】樹脂材料を含み、対向する表面S1および裏面S2を有する基板11と、前記基板の表面に設けられ、半導体層131、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極135A,135Bとを有するトランジスタと、前記基板の第2面に設けられた導電膜15と、前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部16とを備えた半導体装置。
【選択図】図1
【解決手段】樹脂材料を含み、対向する表面S1および裏面S2を有する基板11と、前記基板の表面に設けられ、半導体層131、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極135A,135Bとを有するトランジスタと、前記基板の第2面に設けられた導電膜15と、前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部16とを備えた半導体装置。
【選択図】図1
Description
本技術は、基板上にトランジスタを有する半導体装置および、この半導体装置を用いた表示装置に関する。
近年、薄膜トランジスタ(TFT:Thin Film Transistor)は、様々な分野の電子機器に活用されている(例えば、特許文献1参照)。薄膜トランジスタは、例えば基板上に設けられている。
基板およびトランジスタを含む半導体装置では、トランジスタの信頼性の低下を抑えることが望まれている。
トランジスタの信頼性の低下を抑えることが可能な半導体装置および、この半導体装置を用いた表示装置を提供することが望ましい。
本技術の一実施の形態に係る半導体装置は、樹脂材料を含み、対向する第1面および第2面を有する基板と、基板の第1面に設けられ、半導体層と、半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、基板の第2面に設けられた導電膜と、導電膜に、ソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部とを備えたものである。
本技術の一実施の形態に係る表示装置は、樹脂材料を含み、対向する第1面および第2面を有する基板と、基板の第1面に設けられ、半導体層と、半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、基板の第2面に設けられた導電膜と、導電膜に、ソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、トランジスタを間にして基板の第1面に設けられ、複数の画素を含む表示素子層とを備えたものである。
本技術の一実施の形態に係る半導体装置および表示装置では、導電膜にソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかが供給されるので、基板中に電荷が生じにくくなる。
本技術の一実施の形態に係る半導体装置および表示装置によれば、導電膜にソース電位と同じ電位、ドレイン電位と同じ電位、またはソース電位とドレイン電位との間の電位のいずれかを供給するようにしたので、基板中の電荷に起因したトランジスタの特性の変化を抑えることができる。よって、トランジスタの信頼性の低下を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.実施の形態(導電膜に接続された電圧印加部を有する表示装置の例)
2.表示装置の機能構成例
3.撮像装置の例
4.電子機器の例
1.実施の形態(導電膜に接続された電圧印加部を有する表示装置の例)
2.表示装置の機能構成例
3.撮像装置の例
4.電子機器の例
<実施の形態>
[構成]
図1は、本技術の一実施の形態に係る表示装置(表示装置1)の断面構成を模式的に表したものである。表示装置1は、例えば有機電界発光(EL:Electro-Luminescence)装置であり、半導体装置10上に表示素子層20を備えたものである。半導体装置10は、複数のTFT10aを有している。表示素子層20は、複数の有機EL素子20Aを有している。図1には、1つのTFT10aおよび1つの有機EL素子20Aを表す。
[構成]
図1は、本技術の一実施の形態に係る表示装置(表示装置1)の断面構成を模式的に表したものである。表示装置1は、例えば有機電界発光(EL:Electro-Luminescence)装置であり、半導体装置10上に表示素子層20を備えたものである。半導体装置10は、複数のTFT10aを有している。表示素子層20は、複数の有機EL素子20Aを有している。図1には、1つのTFT10aおよび1つの有機EL素子20Aを表す。
半導体装置10は、基板11の表面S1(第1面)上に、例えばUC(Under Coat)膜12およびTFT層13をこの順に有している。このTFT層13にTFT10aが設けられている。基板11の裏面S2(表面S1に対向する面、第2面)には、接着層14を介して導電膜15が貼り合わされている。
基板11は、例えば可撓性基板(可撓性を有する基板)である。この基板11は、樹脂材料を含んでおり、基板11の厚み(図1のZ方向の大きさ)は、例えば5μm〜40μmである。基板11に含まれる樹脂材料としては、例えばPET(ポリエチレンテレフタレート),PI(ポリイミド),PC(ポリカーボネート),ポリアミド,ポリエーテルサルフォン(PES)またはPEN(ポリエチレンナフタレート)などが挙げられる。基板11は、PIを含んでいることが好ましい。基板11がPIを含むことにより、耐熱性が向上し、TFT層13を作成する際のプロセス温度を高くすることができる。
UC膜12は、基板11から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン(SiN)膜および酸化シリコン(SiO)膜等の絶縁材料により構成されている。例えば、UC膜12は、基板11に近い位置から順に窒化シリコン(SiN)膜および酸化シリコン(SiO)膜が積層された積層膜であってもよい。UC膜12は、基板11全面にわたって設けられている。
TFT層13のTFT10aは、例えば、トップゲート型の薄膜トランジスタであり、UC膜12上の選択的な領域に半導体層131を有している。この半導体層131上に、ゲート絶縁膜132を介してゲート電極133が形成されている。このゲート電極133を覆うように、層間絶縁膜134が設けられている。層間絶縁膜134およびゲート絶縁膜には、半導体層131の一部に対向して、コンタクトホールH1A,H1Bが設けられている。層間絶縁膜134上には、そのコンタクトホールH1A,H1Bを埋め込むように、一対のソース・ドレイン電極135A,135Bが形成され、これらの層間絶縁膜134およびソース・ドレイン電極135A,135Bを覆って、パッシベーション膜136が形成されている。パッシベーション膜136と表示素子層20(後述の第1電極21)との間には、平坦化膜137が設けられている。TFT10aが、本技術の「トランジスタ」の一具体例に相当する。
半導体層131は、UC膜12上にパターン形成されている。この半導体層131は、ゲート電極133と対向する領域にチャネル領域(活性層)を含んでいる。半導体層131は、例えば、インジウム(In),ガリウム(Ga),亜鉛(Zn),スズ(Sn),チタン(Ti)およびニオブ(Nb)等のうちの少なくとも1種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、酸化インジウム錫亜鉛(ITZO),酸化インジウムガリウム亜鉛(IGZO: InGaZnO),酸化亜鉛(ZnO),酸化インジウム亜鉛(IZO),酸化インジウムガリウム(IGO),酸化インジウム錫(ITO)および酸化インジウム(InO)等が挙げられる。あるいは、半導体層131は、低温多結晶シリコン(LTPS)または非結晶シリコン(a−Si)等から構成されていても構わない。
ゲート絶縁膜132は、例えば酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸窒化シリコン(SiON)および酸化アルミニウム(AlOx)等のうちの1種よりなる単層膜、またはそれらのうちの2種以上よりなる積層膜から構成されている。ゲート絶縁膜132は、例えば、半導体層131を覆い、基板11の全面に設けられている。ゲート絶縁膜132は、半導体層131のチャネル領域上に設けられ、ゲート電極133と同一の平面形状を有していてもよい。
ゲート電極133は、印加されるゲート電圧(Vg)によって半導体層131中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極133の構成材料は、例えば、チタン(Ti),タングステン(W),タンタル(Ta),アルミニウム(Al),モリブデン(Mo),銀(Ag),ネオジウム(Nd)および銅(Cu)のうちの1種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも1種を含む化合物および2種以上を含む積層膜であってもよい。また、例えばITO等の透明導電膜が用いられても構わない。
層間絶縁膜134は、例えば、アクリル系樹脂、ポリイミド(PI)、ノボラック系樹脂等の有機材料により構成されている。あるいは、層間絶縁膜134には、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および酸化アルミニウム等の無機材料が用いられてもよい。
ソース・ドレイン電極135A,135Bは、TFT10aのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極133の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極135A,135Bとしては、電気伝導性の良い材料が選択されることが望ましい。例えば、ソース・ドレイン電極135AがTFT10aのソース、ソース・ドレイン電極135BがTFT10aのドレインとして機能する。このとき、ソース・ドレイン電極135Aにはソース電位(ソース電位PS)が供給され、ソース・ドレイン電極135Bにはドレイン電位(ドレイン電位PD)が供給されるようになっている。
パッシベーション膜136は、ソース・ドレイン電極135A,135Bを覆い、層間絶縁膜134上に設けられている。パッシベーション膜136は、例えば酸化シリコン(SiO)または窒化シリコン(SiN)等により構成されている。平坦化膜137は、このパッシベーション膜136を介してTFT10aを覆っている。
平坦化膜137上に設けられた表示素子層20は、複数の画素(後述の図2の画素pr,pg,pb)を含むと共に、TFT10aが複数配置されたバックプレーンにより表示駆動される有機EL素子20Aを含んでいる。有機EL素子20Aは、TFT層13側から順に、例えば第1電極21、発光層を含む有機層23および第2電極24を有する。第1電極21は、例えば、アノードとして機能し、TFT10aのソース・ドレイン電極135Aに接続されている。第2電極24は、例えば、カソードとして機能する。この第2電極24には、例えば共通電位線(カソード線)を通じて、各画素に共通のカソード電位が供給されるようになっている。第1電極21と有機層23との間には、隔壁22が設けられている。第2電極24は、保護膜25に覆われている。
第1電極21は、平坦化膜137上の選択的な領域に、例えば画素毎に設けられている。第1電極21は、例えば有機層23の発光層に正孔を注入する電極である。第1電極21は、例えば、光反射性を有する導電材料により構成されている。例えば、第1電極21は、銀(Ag)およびアルミニウム(Al)などの金属元素の単体または合金により構成されている。第1電極21は、例えば、平坦化膜137およびパッシベーション膜136に設けられたコンタクトホールH2を介してソース・ドレイン電極135Aに電気的に接続されている。
隔壁22は、隣り合う第1電極21の間に設けられており、第1電極21の端部を覆っている。この隔壁22は、画素毎に設けられた第1電極21を電気的に分離するとともに、第1電極21と第2電極24との間の絶縁性を確保するためのものである。隔壁22は、例えばアクリル樹脂またはポリイミド樹脂により構成されている。
第1電極21と第2電極24との間の有機層23は、有機化合物からなる発光層を含むものである。有機層23は、例えば、画素毎に赤色発光層,緑色発光層,青色発光層を含んでいる。発光層では、第1電極21および第2電極24を通じて注入される電子と正孔との再結合により励起子を生じて発光がなされるようになっている。有機層23は、発光層と第1電極21との間に正孔輸送層および正孔注入層を有していてもよく、発光層と第2電極24との間に電子輸送層および電子注入層を有していてもよい。
第2電極24は、有機層23を間にして第1電極21に対向している。この第2電極24は、画素部(後述の図2の画素部2)の全面にわたり、各画素に共通に設けられている。第2電極24は、例えば有機層23の発光層に電子を注入する電極として機能するものである。第2電極24は、例えば光透過性の導電材料により構成されている。第2電極24は、例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)およびインジウム・ガリウム・亜鉛酸化物(IGZO)等の透明導電膜により構成されている。
第2電極24を覆う保護膜25は、例えば、窒化シリコンおよび酸化シリコンなどの無機材料を含んで構成されている。
基板11の裏面S2には、接着層14を介して導電膜15が貼り合わされている。導電膜15は、基板11に対向して設けられ、基板11と略同じ平面形状を有している。本実施の形態では、この導電膜15に電圧印加部16が電気的に接続されている。この電圧印加部16は、TFT10aの駆動時に、導電膜15にソース電位PSと同じ電位、ドレイン電位PDと同じ電位、またはソース電位PSとドレイン電位PDとの間の電位のいずれかの電位(電位P15)を供給するものである。詳細は後述するが、これにより、樹脂材料を含む基板11に電荷が生じにくくなり、TFT10aの信頼性の低下が抑えられる。
導電膜15は、例えば鉄(Fe),アルミニウム(Al)およびニッケル(Ni)等の金属材料により構成されており、その厚みは、例えば1μm〜200μmである。導電膜15は、金属以外の導電材料により構成されていてもよい。導電膜15は、基板11を保護および補強等する機能を有していることが好ましい。導電膜15と基板11との間の接着層14は、例えば導電性を有している。この接着層14は、例えば、アクリルまたはウレタン等の脂材料に金属の導電性粒子が分散されたものである。導電性の接着層14を用いることにより、基板11にかかる電界(後述の図6の電界F1)をより小さくすることができる。接着層14は、絶縁性であってもよい。
電圧印加部16は、例えばDC電源により構成されている。電圧印加部16により導電膜15に供給される電位P15は、ドレイン電位PDがソース電位PSよりも高いとき、PS≦P15≦PDの関係を有している。TFT10aが駆動トランジスタ(後述の図2の駆動トランジスタDsTr)であるとき、第1電極21には、ソース電位PSと同じ電位が供給されている。電圧印加部16は、TFT10aの非駆動時には、接地(GND)電位に接続されるようになっている。
図2は、表示装置1の全体構成を表すブロック図である。表示装置1は、マトリクス状に2次元配置された複数の画素(画素pr,pg,pb)を有する画素部2と、この画素部2を駆動するための回路部(走査線駆動部3、信号線駆動部4および電源線駆動部5)とを備える。表示装置1では、例えば、画素prから赤色、画素pgから緑色、画素pbから青色の光が各々取りだされるようになっている。
画素部2は、例えばアクティブマトリクス方式により、外部から入力される映像信号に基づいて画像を表示するものである。この画素部2には、画素配列の行方向に沿って延在する複数の走査線WSLと、列方向に沿って延在する複数の信号線DTLと、行方向に沿って延在する複数の電源線DSLとが設けられている。これらの走査線WSL、信号線DTLおよび電源線DSLは、各画素pr,pg,pbと電気的に接続されている。画素pr,pg,pbは、例えばそれぞれがサブピクセルに相当し、これらの画素pr,pg,pbの組が1つのピクセル(画素PX)を構成する。
画素prは、例えば赤色光を出射する有機EL素子20ARを含んで構成されている。画素pgは、例えば緑色光を出射する有機EL素子20AGを含んで構成されている。画素pbは、例えば青色光を出射する有機EL素子20ABを含んで構成されている。以下では、画素pr,pg,pbのそれぞれを特に区別する必要のない場合には、「画素P」と称して説明を行う。また、有機EL素子20AR,20AG,20ABのそれぞれを特に区別する必要のない場合には、「有機EL素子20A」と称して説明を行う。
走査線WSLは、画素部2に配置された複数の画素Pを、行毎に選択するための選択パルスを各画素Pに供給するためのものである。この走査線WSLは、走査線駆動部3の出力端(図示せず)と、後述の書き込みトランジスタWsTrのゲート電極とに接続されている。信号線DTLは、映像信号に応じた信号パルス(信号電位Vsigおよび基準電位Vofs)を、各画素Pへ供給するためのものである。この信号線DTLは、信号線駆動部4の出力端(図示せず)と、後述の書き込みトランジスタWsTrのソース電極またはドレイン電極とに接続されている。電源線DSLは、各画素Pに、電力として固定電位(Vcc)を供給するためのものである。この電源線DSLは、電源線駆動部5の出力端(図示せず)と、後述の駆動トランジスタDsTrのソース電極またはドレイン電極とに接続されている。尚、有機EL素子20Aのカソード(第2電極24)は、共通電位線(カソード線)に接続されている。
走査線駆動部3は、各走査線WSLに所定の選択パルスを線順次で出力することにより、例えばアノードリセット、Vth補正、信号電位Vsigの書き込み、移動度補正および発光動作等の各動作を、各画素Pに所定のタイミングで実行させるものである。信号線駆動部4は、外部から入力されたデジタルの映像信号に対応するアナログの映像信号を生成し、各信号線DTLに出力するものである。電源線駆動部5は、各電源線DSLに対して、定電位を出力するものである。これらの走査線駆動部3、信号線駆動部4および電源線駆動部5は、図示しないタイミング制御部により出力されるタイミング制御信号により、それぞれが連動して動作するように制御される。また、外部から入力されるデジタルの映像信号は、図示しない映像信号受信部により補正された後、信号線駆動部4に入力される。
半導体装置10には、各有機EL素子20Aを駆動するための画素回路PXLCが設けられている。画素回路PXLCは、有機EL素子20Aの発光および消光を制御するものであり、例えば有機EL素子20A(有機EL素子20AR,20AG,20ABのいずれか1つ)と、保持容量Csと、書き込みトランジスタWsTrと、駆動トランジスタDsTrとを含んで構成されている。
書き込みトランジスタWsTrは、駆動トランジスタDsTrのゲート電極に対する、映像信号(信号電圧)の印加を制御するものである。具体的には、書き込みトランジスタWsTrは、走査線WSLへの印加電圧に応じて信号線DTLの電圧(信号電圧)をサンプリングすると共に、その信号電圧を駆動トランジスタDsTrのゲート電極に書き込むものである。駆動トランジスタDsTrは、有機EL素子20Aに直列に接続されており、書き込みトランジスタWsTrによってサンプリングされた信号電圧の大きさに応じて有機EL素子20Aに流れる電流を制御するものである。これらの駆動トランジスタDsTrおよび書き込みトランジスタWsTrは、例えば、nチャネルMOS型またはpチャネルMOS型の薄膜トランジスタ(TFT:Thin Film Transistor)により形成される。これらの駆動トランジスタDsTrおよび書き込みトランジスタWsTrは、また、シングルゲート型であってもよいし、デュアルゲート型であってもよい。保持容量Csは、駆動トランジスタDsTrのゲート電極およびソース電極間に所定の電圧を保持するものである。
書き込みトランジスタWsTrのゲート電極は、走査線WSLに接続されている。書き込みトランジスタWsTrのソース電極およびドレイン電極のうちの一方の電極が信号線DTLに接続され、他方の電極が駆動トランジスタDsTrのゲート電極に接続されている。駆動トランジスタDsTrのソース電極およびドレイン電極のうちの一方の電極が電源線DSLに接続され、他方の電極が有機EL素子20Aのアノード(後述の第1電極21)に接続されている。保持容量Csは、駆動トランジスタDsTrのゲート電極と有機EL素子20A側の電極との間に挿入されている。
図2にはTFT10aを図示していないが、例えば、駆動トランジスタDsTrがTFT10aにより構成されている。書き込みトランジスタWsTrをTFT10aにより構成するようにしてもよい。
尚、ここでは、画素回路PXLCとして、2Tr1Cの回路構成を例示したが、画素回路PXLCの構成はこれに限定されるものではない。画素回路PXLCは、このような2Tr1Cの回路に対して、更に各種容量やトランジスタ等を付加した回路構成を有していてもよい。
[作用、効果]
本実施の形態の表示装置1では、外部から入力される映像信号に基づいて、表示素子層20の各画素pr,pg,pbが表示駆動され、映像表示がなされる。このとき、半導体装置10のTFT層13では、例えば画素pr,pg,pb毎にTFT10aが電圧駆動される。具体的には、ある画素(画素pr,pg,pbのいずれか)のTFT10aのゲート電極133に閾値電圧以上の電圧が供給されると、半導体層131が活性化され(チャネルを形成し)、これにより、一対のソース・ドレイン電極135A,135B間に電流が流れる。
本実施の形態の表示装置1では、外部から入力される映像信号に基づいて、表示素子層20の各画素pr,pg,pbが表示駆動され、映像表示がなされる。このとき、半導体装置10のTFT層13では、例えば画素pr,pg,pb毎にTFT10aが電圧駆動される。具体的には、ある画素(画素pr,pg,pbのいずれか)のTFT10aのゲート電極133に閾値電圧以上の電圧が供給されると、半導体層131が活性化され(チャネルを形成し)、これにより、一対のソース・ドレイン電極135A,135B間に電流が流れる。
本実施の形態の半導体装置10では、電圧印加部16により、導電膜15に電位P15が供給される。電位P15は、ソース電位PSと同じ電位、ドレイン電位PDと同じ電位、またはソース電位PSとドレイン電位PDとの間の電位のいずれかである。これにより、基板11にかかる電界(後述の図6の電界F1)が小さくなるので、樹脂材料を含む基板11中に電荷が生じにくくなり、TFT10aの信頼性の低下を抑えることができる。以下、この作用・効果について、比較例を用いて説明する。
図3は、比較例1に係る半導体装置101の模式的な断面構成を表している。この半導体装置101では、基板11の裏面S2に導電膜115が貼り合わされている。この導電膜115は、可撓性の基板11の保護および補強等を行うものである。導電膜115は、接地電位に接続されている。
図4は、この半導体装置101のTFT10aを駆動する際に、基板11にかかる電界(電界F101)を表したものである。半導体装置101では、TFT10aが駆動すると、ソース・ドレイン電極135Aにソース電位PSが供給され、ソース・ドレイン電極135Bにドレイン電位PDが供給される。このとき、導電膜115の電位は接地電位(0V)であり、TFT10a(半導体層131)と導電膜115との電位差が大きくなる。したがって、基板11には、大きな電界F101がかかる。樹脂材料を含む基板11は、ガラス基板に比べて、電荷が発生しやすい。基板11中に発生した大量の電荷に起因して、TFT10aの特性が変化し、信頼性を損なうおそれがある。TFT10aの特性とは、例えば閾値電圧等である。
図5は、比較例2に係る半導体装置102の模式的な断面構成を表している。この半導体装置102は、基板11と半導体層131との間に、電界遮蔽層112を有している。電界遮蔽層112は、例えば、導電性の金属膜により構成されている。このような電界遮蔽層112を設けることにより、基板11にかかる電界は小さくすることができる。しかし、電界遮蔽層112を設けると、電界遮蔽層112とTFT10aまたは他の配線との間で寄生容量が発生する。また、電界遮蔽層112に起因して半導体装置102のコストがかさむ。さらに、電界遮蔽層112を形成する工程が増えるので、歩留まりが低下する。
これに対し、半導体装置10では、半導体装置101に比べて、TFT10a(半導体層131)と導電膜15との間の電位差が小さくなるように、導電膜15に電位P15が供給される。
図6は、半導体装置10のTFT10aを駆動する際に、基板11にかかる電界(電界F1)を表したものである。導電膜15に電位P15が供給されることにより、基板11にかかる電界F1は、電界F101に比べて小さくなる(電界F1<電界F101)。よって、半導体装置101に比べて基板11中には電荷が発生しにくくなり、閾値電圧等のTFT10aの特性の変化が抑えられる。
図7は、導電膜15に供給される電位P15の大きさと、TFT10aの閾値電圧の変動との関係を表したものである。このとき、ソース電位PSを7V、ドレイン電位PDを16Vとした。この結果より、電位P15が0Vのときに比べて、PS≦P15≦PDでは、TFT10aの閾値電圧の変動が小さくなることが確認できた。
このように、本実施の形態の半導体装置10では、電圧印加部16により、導電膜15に電位P15が供給されるので、半導体装置101に比べて、基板11にかかる電界F1が小さくなり、TFT10aの特性の変化が抑えられる。
また、半導体装置10では、電界遮蔽層112(図5)が不要となるので、電界遮蔽層112に起因した寄生容量の発生、コストの増加および歩留まりの低下も生じない。
以上説明したように本実施の形態では、導電膜15にソース電位PSと同じ電位、ドレイン電位PDと同じ電位、またはソース電位PSとドレイン電位PDとの間の電位のいずれかの電位P15を供給するようにしたので、基板11中の電荷に起因したTFT10aの特性の変化を抑えることができる。よって、TFT10aの信頼性の低下を抑えることが可能となる。
また、電界遮蔽層が不要となるので、電界遮蔽層に起因した寄生容量の発生、コストの増加および歩留まりの低下を抑えることができる。
<機能構成例>
図8は、上記実施の形態において説明した表示装置1の機能ブロック構成を表すものである。
図8は、上記実施の形態において説明した表示装置1の機能ブロック構成を表すものである。
表示装置1は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ELディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置1は、例えばタイミング制御部61と、信号処理部62と、駆動部63と、表示画素部64とを備えている。
タイミング制御部61は、各種のタイミング信号(制御信号)を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部62等の駆動制御を行うものである。信号処理部62は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部63に出力するものである。駆動部63は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部64の各画素を駆動するものである。表示画素部64は、例えば有機EL素子または液晶表示素子等の表示素子(上述の表示素子層20)と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部63または表示画素部64の一部を構成する各種回路に、上述のTFT10aが用いられる。
<表示装置以外の適用例>
上記実施の形態等では、半導体装置10の適用例として表示装置1を例に挙げて説明したが、半導体装置10は、表示装置1の他にも、図9に示したような撮像装置(撮像装置6)に用いられてもよい。
上記実施の形態等では、半導体装置10の適用例として表示装置1を例に挙げて説明したが、半導体装置10は、表示装置1の他にも、図9に示したような撮像装置(撮像装置6)に用いられてもよい。
撮像装置6は、例えば画像を電気信号として取得する固体撮像装置であり、例えばCCD(Charge Coupled Device)またはCMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置6は、例えばタイミング制御部65と、駆動部66と、撮像画素部67と、信号処理部68とを備えている。
タイミング制御部65は、各種のタイミング信号(制御信号)を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部66の駆動制御を行うものである。駆動部66は、例えば行選択回路、AD変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部67の各画素から信号を読み出す駆動を行うものである。撮像画素部67は、例えばフォトダイオードなどの撮像素子(光電変換素子)と、信号読み出しのための画素回路とを含んで構成されている。信号処理部68は、撮像画素部67から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部66または撮像画素部67の一部を構成する各種回路に、上述のTFT10aが用いられる。
<電子機器の例>
上記実施の形態等において説明した表示装置1(または撮像装置6)は、様々なタイプの電子機器に用いることができる。図10に、電子機器7の機能ブロック構成を示す。電子機器7としては、例えばテレビジョン装置、パーソナルコンピュータ(PC)、スマートフォン、タブレット型PC、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
上記実施の形態等において説明した表示装置1(または撮像装置6)は、様々なタイプの電子機器に用いることができる。図10に、電子機器7の機能ブロック構成を示す。電子機器7としては、例えばテレビジョン装置、パーソナルコンピュータ(PC)、スマートフォン、タブレット型PC、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
電子機器7は、例えば上述の表示装置1(または撮像装置6)と、インターフェース部70とを有している。インターフェース部70は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部70は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
また、上記実施の形態では、トップゲート構造のTFT10aを例示したが、本技術はボトムゲート構造のTFT10aを有する半導体装置にも適用可能である。
また、上記実施の形態では、TFT10aが駆動トランジスタDsTrを構成する場合について説明したが、TFT10aは他の機能を担っていてもよい。
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
尚、本技術は以下のような構成を取ることも可能である。
(1)
樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と
を備えた半導体装置。
(2)
更に、前記基板と前記導電膜との間に接着層を有し、
前記接着層を介して、前記導電膜が前記基板の第2面に貼り合わされている
前記(1)に記載の半導体装置。
(3)
前記接着層は導電性を有する
前記(2)に記載の半導体装置。
(4)
前記トランジスタは、更に、前記半導体層に対向するゲート電極と、前記ゲート電極と前記半導体層との間のゲート絶縁膜とを有する
前記(1)ないし(3)のうちいずれか1つに記載の半導体装置。
(5)
前記樹脂材料はポリイミドを含む
前記(1)ないし(4)のうちいずれか1つに記載の半導体装置。
(6)
前記導電膜は金属材料を含む
前記(1)ないし(5)のうちいずれか1つに記載の半導体装置。
(7)
前記電圧印加部は、接地電位に接続可能に構成されている
前記(1)ないし(6)のうちいずれか1つに記載の半導体装置。
(8)
樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、
前記トランジスタを間にして前記基板の第1面に設けられ、複数の画素を含む表示素子層と
を備えた表示装置。
(9)
前記表示素子層は、対向する第1電極および第2電極と、前記第1電極と前記第2電極との間の有機層とを含む
前記(8)に記載の表示装置。
(10)
前記一対のソース・ドレイン電極の一方は、前記第1電極に電気的に接続されている
前記(9)に記載の表示装置。
(1)
樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と
を備えた半導体装置。
(2)
更に、前記基板と前記導電膜との間に接着層を有し、
前記接着層を介して、前記導電膜が前記基板の第2面に貼り合わされている
前記(1)に記載の半導体装置。
(3)
前記接着層は導電性を有する
前記(2)に記載の半導体装置。
(4)
前記トランジスタは、更に、前記半導体層に対向するゲート電極と、前記ゲート電極と前記半導体層との間のゲート絶縁膜とを有する
前記(1)ないし(3)のうちいずれか1つに記載の半導体装置。
(5)
前記樹脂材料はポリイミドを含む
前記(1)ないし(4)のうちいずれか1つに記載の半導体装置。
(6)
前記導電膜は金属材料を含む
前記(1)ないし(5)のうちいずれか1つに記載の半導体装置。
(7)
前記電圧印加部は、接地電位に接続可能に構成されている
前記(1)ないし(6)のうちいずれか1つに記載の半導体装置。
(8)
樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、
前記トランジスタを間にして前記基板の第1面に設けられ、複数の画素を含む表示素子層と
を備えた表示装置。
(9)
前記表示素子層は、対向する第1電極および第2電極と、前記第1電極と前記第2電極との間の有機層とを含む
前記(8)に記載の表示装置。
(10)
前記一対のソース・ドレイン電極の一方は、前記第1電極に電気的に接続されている
前記(9)に記載の表示装置。
1…表示装置、2…画素部、3…走査線駆動部、4…信号線駆動部、5…電源線駆動部、10…半導体装置、10a…TFT、11…基板、12…UC膜、13…TFT層、14…接着層、15…導電膜、16…電圧印加部、20…表示素子層、21…第1電極、22…隔壁、23…有機層、24…第2電極、25…保護膜、131…半導体層、132…ゲート絶縁膜、133…ゲート電極、134…層間絶縁膜、135A,135B…ソース・ドレイン電極、136…パッシベーション膜、137…平坦化膜、6…撮像装置、7…電子機器、61,65…タイミング制御部、62,68…信号処理部、63,66…駆動部、64…表示画素部、67…撮像画素部、70…インターフェース部、H1A,H1B,H2…コンタクトホール。
Claims (10)
- 樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と
を備えた半導体装置。 - 更に、前記基板と前記導電膜との間に接着層を有し、
前記接着層を介して、前記導電膜が前記基板の第2面に貼り合わされている
請求項1に記載の半導体装置。 - 前記接着層は導電性を有する
請求項2に記載の半導体装置。 - 前記トランジスタは、更に、前記半導体層に対向するゲート電極と、前記ゲート電極と前記半導体層との間のゲート絶縁膜とを有する
請求項1に記載の半導体装置。 - 前記樹脂材料はポリイミドを含む
請求項1に記載の半導体装置。 - 前記導電膜は金属材料を含む
請求項1に記載の半導体装置。 - 前記電圧印加部は、接地電位に接続可能に構成されている
請求項1に記載の半導体装置。 - 樹脂材料を含み、対向する第1面および第2面を有する基板と、
前記基板の第1面に設けられ、半導体層と、前記半導体層に電気的に接続されて、ソース電位、ドレイン電位が各々印加されるように構成された一対のソース・ドレイン電極とを有するトランジスタと、
前記基板の第2面に設けられた導電膜と、
前記導電膜に、前記ソース電位と同じ電位、前記ドレイン電位と同じ電位、または前記ソース電位と前記ドレイン電位との間の電位のいずれかを供給するように構成された電圧印加部と、
前記トランジスタを間にして前記基板の第1面に設けられ、複数の画素を含む表示素子層と
を備えた表示装置。 - 前記表示素子層は、対向する第1電極および第2電極と、前記第1電極と前記第2電極との間の有機層とを含む
請求項8に記載の表示装置。 - 前記一対のソース・ドレイン電極の一方は、前記第1電極に電気的に接続されている
請求項9に記載の表示装置。
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