JP2019138976A - 表示装置及び表示システム - Google Patents

Abstract

【課題】簡単な構成でありながら画素素子を駆動させ、表示確認を容易に行うことができる表示装置及び表示システムを提供する。【解決手段】画素素子を有する画素部を複数備え、複数の画素部に画像表示用信号を入力する表示装置は、画像表示用信号と、外部から入力するテスト用信号を選択し複数の画素部に入力するテスト用ターミナルを備える。画素素子を有する画素部を複数備え、複数の画素部に画像表示用信号を入力するドライバ回路部を設けた表示装置は、画像表示用信号と、外部から入力するテスト用信号を選択し複数の画素部に入力するテスト用ターミナルを備えるか、又は、ドライバ回路部は、外部から入力するテスト用信号により、テスト信号を発生させ、複数の画素部に入力する。【選択図】図２

Description

本発明は、表示装置及び表示システムに関する。

表示装置では、例えば、ドライバ回路部は外部より入力される画像データを、複数の画素部に画像表示用信号に変換し、複数の画素を駆動回路により駆動させて画像を表示する。かかる表示装置は、例えば、画素素子を駆動する駆動回路と画素素子とが一体形成され、ドライバ回路部が後工程で搭載される。この場合、駆動回路を搭載した表示装置とドライバ回路部とが良品か否かの良否テストが個別に実施され、その後、駆動回路を搭載した表示装置にドライバ回路部が搭載される。そして、最終確認として、外部より入力される画像データとドライバ回路部とを用いて各画素素子の表示確認テストが行われていた。すなわち、ドライバ回路部を動作させることにより、各画素素子の表示確認テストを行う。

特開２０１５−５９７８１号公報

しかしながら、このような表示装置では、ドライバ回路部が正常に動作しないと、各画素素子の表示確認テストを行うことができない。すなわち、各画素素子の表示確認テストを行ったときに各画素素子が意図した動作を行わない場合には、画素素子側に不具合があるのか或いはドライバ回路部又は、駆動回路側に不具合があるのかを特定することができない。

この点に関し、特許文献１には、ＰＬ（フォトルミネッセンス）を利用したＰＬ検査法により不具合を判定する技術が開示されている。ところが、特許文献１に記載の技術では、ＬＥＤ光源、電源、撮影部といった構成が必要となり、不具合を判定するための構成が複雑化する。

例えば、ドライバ回路部と画素素子を駆動する駆動回路とが（例えば同一基板、具体的にはシリコン基板上の回路で、以下、単にＬＳＩと表記することがある。）一体的１チップに形成もしくは後工程で搭載され、画素素子が後工程で貼り合わされる表示装置においては、ＬＳＩ状態でドライバ回路部と画素素子を駆動する駆動回路をチップ単体で動作テストすることは困難である。このため、画素素子を後工程で貼り合せたあとに各画素の表示確認を行う必要がある。このとき、ドライバ回路部と画素素子を駆動する駆動回路の不具合の切り分けが必要であり表示確認テストを行うためにはドライバ回路部を動作させる必要がある。

さらに言えば、ＬＳＩの状態では、複数存在する画素ごとの画素素子が接続される端子にテスト用のプローブを準備する必要あり、画素素子を駆動する駆動回路のテストが複雑で多数のプローブが必要なためテストコストが高くなる。

例えば、画素素子（具体的にはＬＥＤ）をＬＳＩに貼り合わせる場合、画素素子の表示確認テストをするたには、外部より入力される画像データによりドライバ回路部を動作させて表示確認テストを行う必要があり、そのためには画像データを入力できる高価なテスト設備が必要で、コストがかかる。また、画像データの入力には、ＭＩＰＩ（登録商標）（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）に代表されるようなシリアルデータ入力を用いるため、データ入力には多数のクロックが必要となりテスト時間が長くなり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の長期化やテストコストの増加の課題が発生する。

また、貼り合わせ工程以降の工程毎の出来栄え確認の際に高価なテスタを毎回使用し画素素子の表示確認テストを行うことは費用と手間がかかり現実的ではない。

そこで、本発明は、簡単な構成でありながら画素素子を駆動させ、表示確認を容易に行うことができる表示装置及び表示システムを提供することを目的とする。

前記課題を解決するために、次の第１態様から第３態様の表示装置及び表示システムを提供する。

（１）第１態様の表示装置
本発明に係る第１態様の表示装置は、画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力する表示装置であって、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナルを備えることを特徴とする。

（２）第２態様の表示装置
本発明に係る第２態様の表示装置は、画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力するドライバ回路部を設けた表示装置であって、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナルを備えることを特徴とする。

（３）第３態様の表示装置
本発明に係る第３態様の表示装置は、画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力するドライバ回路部を設けた表示装置であって、前記ドライバ回路部は、外部から入力するテスト用信号により、テスト信号を発生させ、前記複数の画素部に入力することを特徴とする。

（４）表示システム
本発明に係る表示システムは、前記本発明に係る表示装置を含む。

本発明によると、外部より入力される画像データを用いず、ドライバ回路部を動作させることなく簡単な構成でありながら画素素子を駆動させ、表示確認を容易に行うことが可能となる。

本発明の実施の形態に係る表示装置の回路構成を概略的に示す回路図である。 本実施の形態に係る表示装置の基本概念を模式的に示す回路図である。 第１実施形態に係る表示装置の画素部及びテスト用ターミナル部部分を拡大した回路図である。 図３に示す回路図の画素部部分を拡大した回路図である。 第１のドライバ回路部での信号の流れを示すブロック図である。 第２のドライバ回路部での信号の流れを示すブロック図である。 第１実施形態に係る表示装置の回路構成の一例を示す回路図である。 第１実施形態に係る表示装置の回路構成の他の例を示す回路図である。 第１実施形態に係る表示装置の回路構成のさらに他の例を示す回路図である。 第２実施形態に係る表示装置の回路構成の一例を示す回路図である。 図８Ａに示す表示装置におけるゲート側のサンプリングホールドメモリ回路部の一部を拡大した回路図である。 図８Ａに示す表示装置におけるゲート側のシフトレジスタ回路部の一部を拡大した回路図である。 第２実施形態に係る表示装置の回路構成の他の例を示す回路図である。 図９Ａに示す表示装置におけるゲート側のサンプリングホールドメモリ回路部の一部を拡大した回路図である。 図９Ａに示す表示装置におけるゲート側のシフトレジスタ回路部の一部を拡大した回路図である。 第２実施形態に係る表示装置の回路構成のさらに他の例を示す回路図である。 図１０Ａに示す表示装置におけるゲート側のサンプリングホールドメモリ回路部の一部を拡大した回路図である。 図１０Ａに示す表示装置におけるゲート側のシフトレジスタ回路部の一部を拡大した回路図である。 第３実施形態に係る表示装置の一例におけるゲート側のシフトレジスタ回路部部分の概略構成を示す回路図である。 第３実施形態に係る表示装置の他の例におけるゲート側のシフトレジスタ回路部部分の概略構成を示す回路図である。 ゲート側のシフトレジスタ回路部の通常動作時でのタイミングチャートの一例である。 図１１Ａに示すゲート側のシフトレジスタ回路部のテスト動作時でのタイミングチャートの一例である。 図１１Ｂに示すゲート側のシフトレジスタ回路部のテスト動作時でのタイミングチャートの一例である。 通常信号と選択用信号とを識別する識別部の動作回路の一例である。 通常信号と選択用信号とを識別する識別部の動作チャートの一例である。 液晶素子を用いた表示装置の回路構成を概略的に示す回路図である。 液晶素子を用いた表示装置の画素部部分を拡大した回路図である。 図１４Ｂに示す回路図の画素部部分を拡大した回路図である。 表示装置の製造方法の一例の製造工程を説明するための説明図である。

以下、本発明に係る実施の形態について図面を参照しながら説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称及び機能も同じである。従って、それらについての詳細な説明は繰り返さない。

図１は、本発明の実施の形態に係る表示装置１０の回路構成を概略的に示す回路図である。また、図２は、本実施の形態に係る表示装置１０の基本概念を模式的に示す回路図である。表示装置１０において複数の画素部１１０〜１１０は何れも同様の構成とされている。従って、図２では、表示装置１０の複数の画素部１１０〜１１０のうちの１つの画素部１１０に代表させて示している。

図１及び図２に示すように、表示装置１０（表示パネル）は、行方向Ｘと列方向Ｙとに並設されたマトリクス状の複数の画素素子１１１〜１１１を備えている。この例では、画素素子１１１は、発光素子（具体的には発光ダイオード）とされている。

表示装置１０は、複数の画素素子１１１〜１１１をそれぞれ備えた複数の画素部１１０〜１１０と、複数の画素部１１０〜１１０に画像表示用信号Ｓ〜Ｓ（図２参照）を入力するドライバ回路部３００とを備えている。詳しくは、表示装置１０は、表示部１００と、制御部２００（表示制御部）と、第１のドライバ回路部３１０（３００）と、第２のドライバ回路部３２０（３００）とを備えている。第１のドライバ回路部３１０と、第２のドライバ回路部３２０のそれぞれには、図示を省略した電源回路部から電源が供給される。この例では、第１のドライバ回路部３１０は、ソースドライバ回路を備え、第２のドライバ回路部３２０は、ゲートドライバ回路を備えている。

ソースドライバ回路、ゲートドライバ回路は、外部の画像入力装置より入力される画像データを制御部２００により変換された各種信号から、各画素の発光強度を決める画像表示用信号に変換する役割を持つ。

表示部１００には、複数個（ｍ×ｎ個）（ｍ，ｎは正の整数）の画素部１１０〜１１０が搭載されている。表示部１００には、ｍ本のソース配線（データ線）ＳＬ１〜ＳＬｍと、ｎ本のゲート配線（走査線）ＧＬ１〜ＧＬｎとが設けられている。画素部１１０〜１１０は、ｍ本のソース配線ＳＬ１〜ＳＬｍとｎ本のゲート配線ＧＬ１〜ＧＬｎとの交差点に対応して設けられている。表示部１００では、１つの画素部１１０により１つの画素（カラー表示の場合には１つのサブ画素）が形成される。図２では、ソース配線ＳＬｉとゲート配線ＧＬｊとの交差点に対応して設けられたｉ行ｊ列目の画素部１１０を示している（ｉ＝１〜ｍ、ｊ＝１〜ｎ）。この例では、ｋを１以上の整数とすると、（３×ｋ−２）行目の画素部１１０〜１１０による画素が赤色（Ｒ）に対応する画素であり、（３×ｋ−１）行目の画素部１１０〜１１０による画素が緑色（Ｇ）に対応する画素であり、（３×ｋ）行目の画素部１１０〜１１０による画素が青色（Ｂ）に対応する画素である。この様な画素部の配置の場合、赤色（Ｒ）・緑色（Ｇ）・青色（Ｂ）は等間隔に配置されることになる。赤色・緑色・青色の順番は表示装置を白色にする場合の一例であり、赤色・緑色・青色の順番は問わない。また、黄色（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）を追加することも可能である。またフルカラーを目的としない表示装置については、任意の色を単色又は複数組み合わせることが可能である。また、ベイヤー配列に代表されるように複数の表示色が同一のソース配線ＳＬｉやゲート配線ＧＬｉに配置されてもよい。

図２に示すように、画素部１１０は、駆動回路１１２と画素素子１１１とで構成され、駆動回路１１２は、第１の駆動素子１１２ａ（Ｎｃｈ又はＰｃｈトランジスタ、図２に示す例ではＮｃｈトランジスタを使用）と、第２の駆動素子１１２ｂ（Ｎｃｈ又はＰｃｈトランジスタ、図２に示す例ではＮｃｈトランジスタを使用）とを備えている。第１の駆動素子１１２ａは、ゲート端子がゲート配線ＧＬｊに接続され、ソース端子がソース配線ＳＬｉに接続されている。第２の駆動素子１１２ｂは、ゲート端子が第１の駆動素子１１２ａのドレイン端子に接続され、ドレイン端子が画素素子１１１に接続されている。図２は一例であり、駆動回路１１２はソース信号とゲート信号とを受け画素素子１１１の駆動を制御できる回路構成であればよい。駆動回路１１２はＮｃｈとＰｃｈとを両方用いてもよく、第１の駆動素子１１２ａはＮｃｈとＰｃｈとを並列に接続したトランスファーゲートとすることで、ソース配線ＬＳＩの電圧の低下を最小限にして第２の駆動素子１１２ｂに伝達させることができる。第２の駆動素子１１２ｂは画素素子１１１のソース端子に接続することも可能である。このような駆動素子の組み合わせにより画素素子に印加される電圧又は電流を制御する駆動素子の組み合わせが駆動回路であり、画素素子の閾値調整などを行うために複数のトランジスタやキャパシタンス、抵抗を組み合わせることも可能である。

第１のドライバ回路部３１０及び第２のドライバ回路部３２０は、駆動回路１１２〜１１２を制御するためのものである。第１のドライバ回路部３１０は、複数の画素部１１０〜１１０の各行に第１の画像表示用信号Ｓ１を入力する。第２のドライバ回路部３２０は、複数の画素部１１０〜１１０の各列に第２の画像表示用信号Ｓ２を入力する。

そして、表示部１００は、画像表示用信号Ｓと、複数の画素部１１０〜１１０に対してドライバ回路部３００を介さずに外部から入力するテスト用信号Ｔ（図２参照）とを選択的に複数の画素部１１０〜１１０に入力する。

［第１実施形態］
図３は、第１実施形態に係る表示装置１０Ａ（１０）の画素部１１０〜１１０及びテスト用ターミナル部４００Ａ〜４００Ａ（４００）部分α１を拡大した回路図である。また、図４は、図３に示す回路図の画素部１１０部分α２を拡大した回路図である。

図３及び図４に示すように、表示装置１０Ａは、テスト用ターミナル部４００Ａ〜４００Ａを備えている。テスト用ターミナル部４００Ａ〜４００Ａは、第１の画像表示用信号Ｓ１〜Ｓ１と第１のテスト用信号Ｔ１（Ｔ）（図２参照）とを選択的に複数の画素部１１０〜１１０に入力することが可能とされている。また、テスト用ターミナル部４００Ａ〜４００Ａは、第２の画像表示用信号Ｓ２〜Ｓ２と第２のテスト用信号Ｔ２（Ｔ）（図２参照）とを選択的に複数の画素部１１０〜１１０に入力することが可能とされている。

ここで、第１の画像表示用信号Ｓ１及び第２の画像表示用信号Ｓ２は、表示部１００に画像を表示する信号（通常時の信号）である。第１のテスト用信号Ｔ１は、複数の画素部１１０〜１１０の各行に対して第１のドライバ回路部３１０を介さずに外部から入力する信号である。第２のテスト用信号Ｔ２は、複数の画素部１１０〜１１０の各列に対して第２のドライバ回路部３２０を介さずに外部から入力する信号である。

表示装置１０Ａによれば、テスト用信号Ｔ（Ｔ１，Ｔ２）は、外部から入力する信号もしくは、外部から入力された信号を専用回路（例えば、レベルシフタ回路、ＤＡコンバータ回路、出力回路）によりテスト用信号に変換された信号である。従って、ドライバ回路部３００（３１０，３２０）を動作させることはない。また、テスト用ターミナル部４００（４００Ａ〜４００Ａ）は、画像表示用信号Ｓ（Ｓ１〜Ｓ１，Ｓ２〜Ｓ２）とテスト用信号Ｔ（Ｔ１，Ｔ２）とを選択的に複数の画素部１１０〜１１０に入力する。これにより、複数の画素素子１１１〜１１１の表示確認テストを行うことができる。従って、構成を簡素化することができる。しかも、テスト用信号Ｔ（Ｔ１，Ｔ２）により駆動回路１１２側に不具合があるか否かを判定することができる。従って、簡単な構成でありながら、不具合箇所（駆動回路１１２側に不具合があるのか或いはドライバ回路部３００側に不具合があるのか）を容易に特定することができる。このことは、特に表示装置１０の修理時や交換時に有効となる。

テスト用ターミナル部４００Ａは、テスト用信号Ｔを複数の画素部１１０〜１１０に入力するためのテスト用ターミナル４１０を備える。詳しくは、テスト用ターミナル部４００Ａは、図４に示すように、第１のテスト用信号Ｔ１を各行に入力するための第１のテスト用ターミナル４１１（４１０）と、第２のテスト用信号Ｔ２を各列に入力するための第２のテスト用ターミナル４１２（４１０）とを備えている。

こうすることで、ドライバ回路部３００（３１０，３２０）に対してテスト用ターミナル４１０（４１１，４１２）をそれぞれ容易に付加するができる。これにより、ドライバ回路部３００（３１０，３２０）に対応してテスト用ターミナル４１０（４１１，４１２）をそれぞれ付加するといった簡単な構成で駆動回路１１２側に不具合があるか否かを判定することができる。

テスト用ターミナル４１０（４１１，４１２）は、セレクター回路（この例ではマルチプレクサ回路）を備える。

こうすることで、ドライバ回路部３００（３１０，３２０）からの画像表示用信号Ｓ（Ｓ１，Ｓ２）と、テスト用信号Ｔ（Ｔ１，Ｔ２）とを切り替えることができる。これにより、簡単な構成で画像表示用信号Ｓとテスト用信号Ｔとの切り替えを容易に実現させることができる。

表示装置１０Ａについてさらに詳しく説明すると、図５は、第１のドライバ回路部３１０での信号の流れを示すブロック図である。各ブロックの機能は、シフトレジスタ回路部３１１は、入力された信号を動作クロックに従い、データを順次次のレジスタに送る機能を持つ。サンプリングホールドメモリ回路部３１２は、シフトレジスタ回路部３１１のデータを保持する機能を持つ。レベルシフタ回路部３１３は、サンプリングホールドメモリ回路部３１２のデータを、次の回路ブロック（図５ではＤＡコンバータ回路部３１４）が動作する電圧に変換する機能を持つ。ＤＡコンバータ回路部３１４は、入力されたデジタルデータをアナログ値に変換する機能を持つ。出力回路部３１５は、ＤＡコンバータ回路部３１４のアナログデータを増幅し、各画素素子１１１〜１１１へ信号を伝えるためのバッファー機能を持つ。本ブロック図は、第１のドライバ回路部の回路ブロックを特徴的な機能のみを抽出したものであり、その他の機能が省略されている場合もあり、また回路構成により順序を変更することや削除することも可能である。例えば、レベルシフタ回路部３１３は、入力信号である第１の画像表示用信号Ｓ１〜Ｓ１をＤＡコンバータ回路部３１４と同じ電圧とすることで、削除可能である。

図６は、第２のドライバ回路部３２０での信号の流れを示すブロック図である。各ブロックの機能は、コントロールロジック回路部３２１は、入力された信号を基に動作クロックや画像信号を生成する機能を持つ。レベルシフタ回路部３２３は、入力された信号を動作クロックに従い、データを順次次のレジスタに送る機能を持つ。レベルシフタ回路部３１３は、次の回路ブロック（図６では出力回路部３１５）が動作する電圧に変換する機能を持つ。出力回路部３２４は、レベルシフタ回路部３２３のデータを増幅し、各画素へ信号を伝えるためのバッファー機能を持つ。本ブロック図は、第２のドライバ回路部の回路ブロックを特徴的な機能のみを抽出したものであり、その他の機能が省略されている場合もあり、また回路構成により順序を変更することや削除することも可能である。

また、図７Ａは、第１実施形態に係る表示装置１０Ａの回路構成の一例を示す回路図である。なお、図７ＡにおいてＤＡコンバータ回路部３１４、出力回路部３１５，３２４は図示を省略している。このことは、後述する図７Ｂ，図７Ｃ、図８Ａ、図９Ａ、図１０Ａについても同様である。

〔第１実施形態の一例〕
図５に示すように、第１のドライバ回路部３１０は、シフトレジスタ回路部３１１、サンプリングホールドメモリ回路部３１２、レベルシフタ回路部３１３（電圧変換回路部）、ＤＡコンバータ回路部３１４（デジタル／アナログ変換回路部）及び出力回路部３１５を備えている。第１のドライバ回路部３１０は、制御部２００（図１参照）から出力される各種信号を受け取り、各ソース配線ＳＬ１〜ＳＬｍに第１の画像表示用信号Ｓ１〜Ｓ１（データ信号）を供給する。第１の画像表示用信号Ｓ１〜Ｓ１は、シフトレジスタ回路部３１１、サンプリングホールドメモリ回路部３１２、レベルシフタ回路部３１３、ＤＡコンバータ回路部３１４及び出力回路部３１５を介して複数の画素部１１０〜１１０に入力される。本ブロック構成は、本形態を説明するうえで便宜上必要な機能を模式的に示したものであり、ブロック構成や順序はこれに限るものではない。一方、第１のテスト用信号Ｔ１は、レベルシフタ回路部３１３、ＤＡコンバータ回路部３１４及び出力回路部３１５を介して複数の画素部１１０〜１１０に入力される。或いは、第１のテスト用信号Ｔ１は、レベルシフタ回路部３１３、ＤＡコンバータ回路部３１４及び出力回路部３１５を介さずに複数の画素部１１０〜１１０に入力される。

図６に示すように、第２のドライバ回路部３２０は、コントロールロジック回路部３２１、シフトレジスタ回路部３２２、レベルシフタ回路部３２３（電圧変換回路）及び出力回路部３２４を備えている。第２のドライバ回路部３２０は、制御部２００から出力される各種信号に基づいて各ゲート配線ＧＬ１〜ＧＬｎに第２の画像表示用信号Ｓ２〜Ｓ２（走査信号）を供給する。第２の画像表示用信号Ｓ２は、コントロールロジック回路部３２１、シフトレジスタ回路部３２２、レベルシフタ回路部３２３及び出力回路部３２４を介して複数の画素部１１０〜１１０に入力される。一方、第２のテスト用信号Ｔ２は、レベルシフタ回路部３２３及び出力回路部３２４を介して複数の画素部１１０〜１１０に入力される。

図７Ａに示すように、第１のテスト用ターミナル４１１〜４１１は、ｍ本のソース配線ＳＬ１〜ＳＬｍにそれぞれ設けられている。第２のテスト用ターミナル４１２〜４１２は、ｎ本のゲート配線ＧＬ１〜ＧＬｎにそれぞれ設けられている。

第１のテスト用ターミナル４１１及び第２のテスト用ターミナル４１２は、図４に示すように、第１の入力端子ＩＮ１，ＩＮ１、第２の入力端子ＩＮ２，ＩＮ２、出力端子ＯＵＴ，ＯＵＴ及びモード端子ＭＴ，ＭＴを備えている。第１のテスト用ターミナル４１１及び第２のテスト用ターミナル４１２は、モード端子ＭＴ，ＭＴに入力される選択用信号ＭＳ，ＭＳに応じて第１の入力端子ＩＮ１，ＩＮ１に入力される信号（Ｓ）及び第２の入力端子ＩＮ２，ＩＮ２に入力される信号（Ｔ）のうち何れか一方の信号を出力端子ＯＵＴ，ＯＵＴから出力する。すなわち、選択用信号ＭＳは、テスト用信号Ｔ及び画像表示用信号Ｓのうち何れか一方を選択するための信号である。

第１のテスト用ターミナル４１１において、第１の入力端子ＩＮ１には、第１のドライバ回路部３１０のシフトレジスタ回路部３１１に接続されたソース配線ＳＬｉが接続されている。第２の入力端子ＩＮ２には、図示を省略した１つの第１のテスト端子に接続された１つの第１のテスト配線ＴＬ１が接続されている。出力端子ＯＵＴには、画素部１１０に接続されたソース配線ＳＬｉが接続されている。

第２のテスト用ターミナル４１２において、第１の入力端子ＩＮ１には、第２のドライバ回路部３２０のシフトレジスタ回路部３２２に接続されたゲート配線ＧＬｉが接続されている。第２の入力端子ＩＮ２〜ＩＮ２には、図示を省略した１つの第２のテスト端子に接続された１つの第２のテスト配線ＴＬ２が接続されている。出力端子ＯＵＴには、画素部１１０〜１１０に接続されたゲート配線ＧＬ１〜ＧＬｎがそれぞれ接続されている。

そして、第１のテスト用ターミナル４１１〜４１１及び第２のテスト用ターミナル４１２〜４１２では、画像表示モードのときにモード端子（ＭＴ〜ＭＴ），（ＭＴ〜ＭＴ）の選択用信号ＭＳ，ＭＳがオフされ、第１の画像表示用信号Ｓ１及び第２の画像表示用信号Ｓ２を出力端子（ＯＵＴ〜ＯＵＴ），（ＯＵＴ〜ＯＵＴ）から出力する。また、第１のテスト用ターミナル４１１〜４１１及び第２のテスト用ターミナル４１２〜４１２では、テストモードのときにモード端子（ＭＴ〜ＭＴ），（ＭＴ〜ＭＴ）の選択用信号ＭＳ，ＭＳがオンされ、第１のテスト端子及び第２のテスト端子からの第１のテスト用信号Ｔ１及び第２のテスト用信号Ｔ２を出力端子（ＯＵＴ〜ＯＵＴ），（ＯＵＴ〜ＯＵＴ）から出力する。

かかる構成を備えた表示装置１０Ａでは、テスト用信号Ｔ（Ｔ１，Ｔ２）と選択用信号ＭＳとにより複数の画素素子１１１〜１１１を全表示させることができる。全表示とは、すべての画素素子を動作することをさすだけでなく、表示確認で必要な箇所を選択し（例えば、右半分や左半分を別々に表示させる場合や、４分割等複数に分割することも可能である）表示させることも含めることができる。これは、テスト設備の能力の制限から、全体の確認が一度にできない場合に複数回に分けて確認を行うことができる様にすることが可能となる。また表示に必要な電力を下げる事にも貢献できる。

こうすることで、複数の画素素子１１１の全体の表示状態により駆動回路１１２側に不具合があるか否かの判定を容易に行うことができる。

また、各画素の発光具合を観測することで、画素に対する輝度補正信号の強度を決めるデータを取得し、フィードバックすることが可能となる。補正信号は、表示装置内部にメモリ機能を持たせることで、装置内部に記憶させることができ、また表示システム内のメモリに記憶させることも可能である。

〔第１実施形態の他の例〕
図７Ｂは、第１実施形態に係る表示装置１０Ａの回路構成の他の例を示す回路図である。

図７Ｂに示す例では、複数（３つ）の第１のテスト用信号Ｔ１１，Ｔ１２，Ｔ１３（Ｔ１）により複数の画素素子１１１〜１１１において連続する複数行毎（３行毎）の画素素子１１１〜１１１を表示させる。

こうすることで、カラー表示装置に好適に用いることができる。例えば、各色の発色テストを容易に行うことができる。

図７Ｂに示す回路図では、図７Ａに示す回路図において１つの第１のテスト配線ＴＬ１を３つの第１のテスト配線ＴＬ１１，ＴＬ１２，ＴＬ１３とし、３つの第１のテスト配線ＴＬ１１，ＴＬ１２，ＴＬ１３にそれぞれ独立した３つの第１のテスト用信号Ｔ１１，Ｔ１２，Ｔ１３を入力するようにしている。そして、（３×ｋ−２）行目の第１のテスト用ターミナル４１１において、第２の入力端子ＩＮ２には、１つ目の第１のテスト配線ＴＬ１１が接続されている。（３×ｋ−１）行目の第１のテスト用ターミナル４１１において、第２の入力端子ＩＮ２には、２つ目の第１のテスト配線ＴＬ１２が接続されている。また、（３×ｋ）行目の第１のテスト用ターミナル４１１において、第２の入力端子ＩＮ２には、３つ目の第１のテスト配線ＴＬ１３が接続されている。

こうすることで、複数の画素素子１１１〜１１１の表示確認テストとして全ての（３×ｋ−２）行（赤色行）の表示、全ての（３×ｋ−１）行（緑色行）の表示、全ての（３×ｋ）行（青色行）の表示を個別に又は組み合わせて行うことが可能である。

また、複数の画素素子１１１〜１１１の全体を表示させる全表示テストを行うことも可能である。

なお、かかる構成又は図７Ａに示す構成において、複数の第２のテスト用信号Ｔ２により複数の画素素子１１１〜１１１において連続する複数列毎（例えば３列毎）の画素素子１１１〜１１１を表示させてもよい。

例えば、図７Ｂに示す回路図では、図７Ａに示す回路図において１つの第２のテスト配線ＴＬ２を３つの第２のテスト配線とし、３つの第２のテスト配線にそれぞれ独立した３つの第２のテスト用信号を入力するようにする。そして、ｈを１以上の整数とすると、（３×ｈ−２）列目の第２のテスト用ターミナル４１２において、第２の入力端子ＩＮ２には、１つ目の第２のテスト配線が接続される。（３×ｈ−１）列目の第２のテスト用ターミナル４１２において、第２の入力端子ＩＮ２には、２つ目の第２のテスト配線が接続される。また、（３×ｈ）列目の第２のテスト用ターミナル４１２において、第２の入力端子ＩＮ２には、３つ目の第２のテスト配線が接続される。

こうすることで、複数の画素素子１１１〜１１１の表示確認テストとして全ての（３×ｈ−２）列の表示、全ての（３×ｈ−１）列の表示、全ての（３×ｈ）列の表示を個別に又は組み合わせて行うことが可能である。

また、複数の画素素子１１１〜１１１の全体を表示させる全表示テストを行うことも可能である。

連続する複数行毎のテストは、テスト用信号Ｔとテスト用ターミナル４１０に入力させる選択用信号ＭＳとを複数用い、同時に確認したいターミナルごとに異なる選択用信号ＭＳを入力ことで、テスト用信号Ｔを増やさずに実現することも可能である。

赤色・緑色・青色の順番は表示装置を白色にする場合の一例であり、赤色・緑色・青色の順番は問わない。また、黄色（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）を追加することも可能でありその場合は、テスト配線を各色分増やせばよく、複数の色を同時にテストすることで、テスト信号を減らすことも可能である。またフルカラーを目的としない表示装置については、任意の色を単色又は複数組み合わせることが可能であり、前記と同様に各色に対しテスト配線を用意することで同様の機能を持たせることが可能となる。また、ベイヤー配列のように同一のソース配線ＳＬｉ、ゲート配線ＧＬｉ上に複数の発光色が存在する場合は、第１のテスト配線ＴＬ１１，ＴＬ１２，ＴＬ１３と第２のテスト配線ＴＬ２１，ＴＬ２２，ＴＬ２３とを組み合わせることで同様の表示テストが可能となる。

本機能は、テスト時に有効なだけでなく、複数の画素素子１１１〜１１１を同時に駆動することが可能なため、通常画像表示からの高速なシャットダウンや、表示画像のリセットに用いることも可能である。

〔第１実施形態のさらに他の例〕
図７Ｃは、第１実施形態に係る表示装置１０Ａの回路構成のさらに他の例を示す回路図である。

図７Ｃに示す例では、複数（２つ）の第１のテスト用信号Ｔ１１，Ｔ１２（Ｔ１）により複数の画素素子１１１〜１１１において連続する複数行毎（２行毎）の画素素子１１１〜１１１を表示させ、複数（２つ）の第２のテスト用信号Ｔ２１，Ｔ２２（Ｔ２）により連続する複数列毎（２行毎）の画素素子１１１〜１１１を表示させる。

こうすることで、カラー表示装置に好適に用いることができる。例えば、各色の発色テストを容易に行うことができる。

図７Ｃに示す回路図では、図７Ａに示す回路図において１つの第１のテスト配線ＴＬ１を２つの第１のテスト配線ＴＬ１１，ＴＬ１２とし、２つの第１のテスト配線ＴＬ１１，ＴＬ１２にそれぞれ独立した２つの第１のテスト用信号Ｔ１１，Ｔ１２を入力するようにしている。そして、（２×ｋ−１）行目の第１のテスト用ターミナル４１１において、第２の入力端子ＩＮ２には、１つ目の第１のテスト配線ＴＬ１１が接続されている。また、（２×ｋ）行目の第１のテスト用ターミナル４１１において、第２の入力端子ＩＮ２には、２つ目の第１のテスト配線ＴＬ１２が接続されている。

こうすることで、複数の画素素子１１１〜１１１の表示確認テストとして全ての（２×ｋ−１）行（赤色行）と全ての（２×ｋ）行（青色行）との表示、全ての（２×ｋ＋１）行（緑色行）と全ての（２×ｋ＋２）行（赤色行）との表示を個別に行うことが可能である。

さらに、１つの第２のテスト配線ＴＬ２を２つの第２のテスト配線ＴＬ２１，ＴＬ２２とし、２つの第２のテスト配線ＴＬ２１，ＴＬ２２にそれぞれ独立した２つの第２のテスト用信号Ｔ２１，Ｔ２２を入力するようにしている。そして、（２×ｈ−１）列目の第２のテスト用ターミナル４１２において、第２の入力端子ＩＮ２には、１つ目の第２のテスト配線ＴＬ２１が接続されている。また、（２×ｈ）行目の第２のテスト用ターミナル４１２において、第２の入力端子ＩＮ２には、２つ目の第２のテスト配線ＴＬ２２が接続されている。

こうすることで、全ての（２×ｈ−１）列と全ての（２×ｈ）列との表示、全ての（２×ｈ＋１）列と全ての（２×ｈ＋２）列との表示を個別に行うことが可能である。

また、複数の画素素子１１１〜１１１の全体を表示させる全表示テストを行うことも可能である。

なお、図７Ａに示す一例と図７Ｂに示す他の例と図７Ｃに示すさらに他の例とのうち少なくとも２つを組み合わせてもよい。

また、第１実施形態において、４以上の第１のテスト用信号Ｔ１により複数の画素素子１１１〜１１１において連続する４行以上毎の画素素子１１１〜１１１を表示させ、４以上の第２のテスト用信号Ｔ２により連続する４列以上毎の画素素子１１１〜１１１を表示させてもよい。

テスト用ターミナル部４００（４００Ａ）は、ドライバ回路部３００（３１０、３２０）と駆動回路を接続する間に設置する事により、ドライバ回路の状態によらず画素部１１０〜１１０のテストが可能となる。また、テスト用ターミナル部４００（４００Ａ）は、ドライバ回路内の回路ブロックを接続する部分に設置する事も可能であり、この場合はドライバ内の回路の一部を流用することでテスト信号用の専用回路を削減可能となり、チップの小面積化が可能となる。例えば、第１のドライバ回路部３１０の場合、図５に示す、ＤＡコンバータ回路部３１４と出力回路部３１５との間に具備させることで、各画素素子１１１〜１１１を駆動するのに必要な電圧は、出力回路部３１５で生成することが可能となり、専用回路が不要となる。このような場合、画素素子１１１〜１１１の駆動に必要な電圧を内部で生成する為、外部から高い電圧をテスト用に印加する必要がなくなる為、配線幅を狭くする等が可能となり、チップの小面積化が可能になる。

選択用信号ＭＳは、外部から専用に入力するだけでなく、テスト用信号Ｔを用いてもよく、またテスト用信号Ｔやその他の信号から生成しテスト用信号Ｔとして使用することが可能である。

［第２実施形態］
図８Ａは、第２実施形態に係る表示装置１０Ｂ（１０）の回路構成の一例を示す回路図である。図８Ｂは、図８Ａに示す表示装置１０Ｂにおけるゲート側のサンプリングホールドメモリ回路部３１２の一部β１を拡大した回路図である。図８Ｃは、図８Ａに示す表示装置１０Ｂにおけるゲート側のシフトレジスタ回路部３２２の一部β２を拡大した回路図である。

図８Ａから図８Ｃに示すように、テスト用ターミナル部４００Ｂ（４００）は、ドライバ回路の一部を流用、もしくは機能を追加する構成とすることが可能である。

こうすることで、テスト用ターミナル部４００Ｂを別途設けることなく表示確認が可能となる。

テスト用ターミナル部４００Ｂは、セット機能を内蔵することができ、テスト用信号Ｔ（Ｔ１，Ｔ２）または、切り替え信号である選択用信号ＭＳをセット機能のセット信号に用いる。

こうすることで、セット機能を内蔵させるといった簡単な構成でテスト用ターミナル部を構成できる。ここで、セット機能は、セット信号ＳＥＴ，ＳＥＴが入力されることで、第１実施形態においてテスト用信号Ｔ（Ｔ１，Ｔ２）がオンしたときの機能と同じ機能になる。セット信号とは、出力をイネーブル（オン）するための信号であり、駆動回路１１２，１１２に接続された画素素子１１１〜１１１を駆動させるのに必要な信号を出力することができる。

テスト用ターミナル部４００Ｂは、サンプリングホールドメモリ回路部３１２及びゲート側のシフトレジスタ回路部３２２にセット機能が付加されたものの一例であり、セット機能と同様に信号によりテスト用信号が出力される構成であればよく、回路機能を限定するものではない。

第２実施形態に係る表示装置１０Ｂでは、既存回路を修正して第１実施形態と同じ動作を行うようにすることが可能であり、また新規に回路を追加しても構わない。

〔第２実施形態の一例〕
ソース側のシフトレジスタ回路部３１１は、クロック信号ＣＬに基づいて、シフト動作（クロック動作）を行うことにより、接続されたソース配線ＳＬ１〜ＳＬｍに対して、出力すべき第１の画像表示用信号Ｓ１のデータを選択する。サンプリングホールドメモリ回路部３１２は、シフトレジスタ回路部３１１により選択されたデータをサンプリングして記憶する。また、サンプリングホールドメモリ回路部３１２には、セット機能が追加されており、サンプリングホールドメモリ回路部３１２にセット信号ＳＥＴ（第１のテスト用信号Ｔ１または選択用信号ＭＳ）が入力されると、サンプリングホールドメモリ回路部３１２に接続された画素素子１１１が駆動される。ゲート側のシフトレジスタ回路部３２２は、クロック信号ＣＬに基づいて、シフト動作（クロック動作）を行うことにより、接続されたゲート配線ＧＬ１〜ＧＬｎに対して、出力すべき第２の画像表示用信号Ｓ２のデータを選択する。また、ゲート側のシフトレジスタ回路部３２２には、セット機能が追加されており、ゲート側のシフトレジスタ回路部３２２にセット信号ＳＥＴ（第２のテスト用信号Ｔ２または選択用信号ＭＳ）が入力されると、ゲート側のシフトレジスタ回路部３２２に接続された画素素子１１１が駆動される。

かかる構成を備えた表示装置１０Ｂでは、サンプリングホールドメモリ回路部３１２、ゲート側のシフトレジスタ回路部３２２において、通常時（リセット時）には、サンプリングホールドメモリ回路部３１２及びゲート側のシフトレジスタ回路部３２２は、セット信号がオフ状態となる。一方、セット信号ＳＥＴ（Ｔ１またはＭＳ），ＳＥＴ（Ｔ２またはＭＳ）の入力時には、第１のドライバ回路部３１０の出力、第２のドライバ回路部３２０の出力にオン信号が出力される。こうすることで、表示装置１０Ｂでは、第１実施形態（図４参照）において、第１のテスト用ターミナル４１１及び第２のテスト用ターミナル４１２の第２の入力端子ＩＮ２，ＩＮ２に第１のテスト用信号Ｔ１及び第２のテスト用信号Ｔ２のオンが入力された状態と同じ状態になる。

図８Ｂに示すように、サンプリングホールドメモリ回路部３１２において、第１のセット端子３１２ａ〜３１２ａには、図示を省略した１つの第１のテスト端子に接続された１つの第１のテスト配線ＴＬ１が接続されている。出力端子ＯＵＴ〜ＯＵＴには、画素部１１０〜１１０に接続されたソース配線ＳＬ１〜ＳＬｍがそれぞれ接続されている。

図８Ｃに示すように、ゲート側のシフトレジスタ回路部３２２において、第２のセット端子３２２ａ〜３２２ａには、図示を省略した１つの第２のテスト端子に接続された１つの第２のテスト配線ＴＬ２が接続されている。出力端子ＯＵＴ〜ＯＵＴには、画素部１１０〜１１０に接続されたゲート配線ＧＬ１〜ＧＬｎがそれぞれ接続されている。

これにより、通常時（リセット時）には、画像表示モードとして、サンプリングホールドメモリ回路部３１２及びゲート側のシフトレジスタ回路部３２２は、第１の画像表示用信号Ｓ１〜Ｓ１及び第２の画像表示用信号Ｓ２を出力端子（ＯＵＴ〜ＯＵＴ），（ＯＵＴ〜ＯＵＴ）から出力することができる。一方、セット信号ＳＥＴ（Ｔ１），ＳＥＴ（Ｔ２）の入力時には、テストモードとして、サンプリングホールドメモリ回路部３１２及びゲート側のシフトレジスタ回路部３２２は、第１のテスト用信号Ｔ１及び第２のテスト用信号Ｔ２または、画素を表示させるのに必要な出力を出力端子（ＯＵＴ〜ＯＵＴ），（ＯＵＴ〜ＯＵＴ）から出力することができる。

かかる構成を備えた表示装置１０Ｂでは、テスト用信号Ｔ（Ｔ１，Ｔ２）または選択用信号ＭＳにより複数の画素素子１１１〜１１１を全表示させることができる。

こうすることで、複数の画素素子１１１の全体の表示状態により駆動回路１１２側に不具合があるか否かの判定を容易に行うことができる。

なお、テスト用ターミナル部４００Ｂは、サンプリングホールドメモリ回路部３１２に代えてシフトレジスタ回路部３１１にセット機能が付加されたものであってもよい。

このように、ドライバ回路の一部ブロックを用いて、第１実施形態と同様の機能を持たせることが可能であり、この機能はドライバ回路とは別途設けることも可能となる。

〔第２実施形態の他の例〕
図９Ａは、第２実施形態に係る表示装置１０Ｂの回路構成の他の例を示す回路図である。図９Ｂは、図９Ａに示す表示装置１０Ｂにおけるゲート側のサンプリングホールドメモリ回路部３１２の一部β１を拡大した回路図である。図９Ｃは、図９Ａに示す表示装置１０Ｂにおけるゲート側のシフトレジスタ回路部３２２の一部β２を拡大した回路図である。

図９Ａから図９Ｃに示す例では、複数（３つ）の第１のテスト用信号Ｔ１１，Ｔ１２，Ｔ１３により複数の画素素子１１１〜１１１において連続する複数行毎（３行毎）の画素素子１１１〜１１１を表示させる。こうすることで、図７Ｂに示す例と同様の効果を奏することができる。

図９Ａから図９Ｃに示す回路図では、図８Ａから図８Ｃに示す回路図において１つの第１のテスト配線ＴＬ１を３つの第１のテスト配線ＴＬ１１，ＴＬ１２，ＴＬ１３とし、３つの第１のテスト配線ＴＬ１１，ＴＬ１２，ＴＬ１３にそれぞれ独立した３つの第１のテスト用信号Ｔ１１，Ｔ１２，Ｔ１３を入力するようにしている。そして、サンプリングホールドメモリ回路部３１２において、図９Ｂに示すように、（３×ｋ−２）行目の第１のセット端子３１２ａ〜３１２ａには、１つ目の第１のテスト配線ＴＬ１１が接続されている。（３×ｋ−１）行目の第１のセット端子３１２ａ〜３１２ａには、２つ目の第１のテスト配線ＴＬ１２が接続されている。また、（３×ｋ）行目の第１のセット端子３１２ａ〜３１２ａには、３つ目の第１のテスト配線ＴＬ１３が接続されている。

なお、かかる構成又は図８Ａに示す構成において、複数の第２のテスト用信号Ｔ２により複数の画素素子１１１〜１１１において連続する複数列毎（例えば３列毎）の画素素子１１１〜１１１を表示させてもよい。

例えば、図９Ａから図９Ｃに示す回路図では、図８Ａから図８Ｃに示す回路図において１つの第２のテスト配線ＴＬ２を３つの第２のテスト配線とし、３つの第２のテスト配線にそれぞれ独立した３つの第２のテスト用信号を入力するようにする。そして、ゲート側のシフトレジスタ回路部３２２において、（３×ｈ−２）列目の第２のセット端子３２２ａ〜３２２ａには、１つ目の第２のテスト配線が接続される。（３×ｈ−１）列目の第２のセット端子３２２ａ〜３２２ａには、２つ目の第２のテスト配線が接続される。また、（３×ｈ）列目の第２のセット端子３２２ａ〜３２２ａには、３つ目の第２のテスト配線が接続される。

こうすることで、複数の画素素子１１１〜１１１の表示確認テストとして全ての（３×ｈ−２）列の表示、全ての（３×ｈ−１）列の表示、全ての（３×ｈ）列の表示を個別に又は組み合わせて行うことが可能である。

また、複数の画素素子１１１〜１１１の全体を表示させる全表示テストを行うことも可能である。

本例では、複数列毎の切り替えをテスト用信号Ｔ（Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３）で行う場合を例示したが、同様の機能は選択用信号ＭＳを複数用いることでも可能である。

〔第２実施形態のさらに他の例〕
図１０Ａは、第２実施形態に係る表示装置１０Ｂの回路構成のさらに他の例を示す回路図である。図１０Ｂは、図１０Ａに示す表示装置１０Ｂにおけるゲート側のサンプリングホールドメモリ回路部３１２の一部β１を拡大した回路図である。図１０Ｃは、図１０Ａに示す表示装置１０Ｂにおけるゲート側のシフトレジスタ回路部３２２の一部β２を拡大した回路図である。

図１０Ａから図１０Ｃに示す例では、複数（２つ）の第１のテスト用信号Ｔ１１，Ｔ１２（Ｔ１）により複数の画素素子１１１〜１１１において連続する複数行毎（２行毎）の画素素子１１１〜１１１を表示させ、複数（２つ）の第２のテスト用信号Ｔ２１，Ｔ２２（Ｔ２）により連続する複数列毎（２行毎）の画素素子１１１〜１１１を表示させる。こうすることで、図７Ｃに示す例と同様の効果を奏することができる。

図１０Ａから図１０Ｃに示す回路図では、図８Ａから図８Ｃに示す回路図において１つの第１のテスト配線ＴＬ１を２つの第１のテスト配線ＴＬ１１，ＴＬ１２とし、２つの第１のテスト配線ＴＬ１１，ＴＬ１２にそれぞれ独立した第１のテスト用信号Ｔ１１，Ｔ１２を入力するようにしている。そして、サンプリングホールドメモリ回路部３１２において、図１０Ｂに示すように、（２×ｋ−１）行目の第１のセット端子３１２ａ〜３１２ａには、１つ目の第１のテスト配線ＴＬ１１が接続されている。また、（２×ｋ）行目の第１のセット端子３１２ａ〜３１２ａには、２つ目の第１のテスト配線ＴＬ１２が接続されている。

さらに、１つの第２のテスト配線ＴＬ２を２つの第２のテスト配線ＴＬ２１，ＴＬ２２とし、２つの第２のテスト配線ＴＬ２１，ＴＬ２２にそれぞれ独立した２つの第２のテスト用信号Ｔ２１，Ｔ２２を入力するようにしている。そして、ゲート側のシフトレジスタ回路部３２２において、図１０Ｃに示すように、（２×ｈ−１）列目の第２のセット端子３２２ａ〜３２２ａには、１つ目の第２のテスト配線ＴＬ２１が接続されている。また、（２×ｈ）行目の第２のセット端子３２２ａ〜３２２ａには、２つ目の第２のテスト配線ＴＬ２２が接続されている。

なお、図８Ａに示す一例と図９Ａに示す他の例と図１０Ａに示すさらに他の例とのうち少なくとも２つを組み合わせてもよい。

また、第２実施形態において、４以上の第１のテスト用信号Ｔ１により複数の画素素子１１１〜１１１において連続する４行以上毎の画素素子１１１〜１１１を表示させ、４以上の第２のテスト用信号Ｔ２により連続する４列以上毎の画素素子１１１〜１１１を表示させてもよい。

また、テスト用ターミナル部４００Ｂは、ソース側のシフトレジスタ回路部３１１にセット機能が付加されたものであってもよい。

［第３実施形態］
図１１Ａは、第３実施形態に係る表示装置１０Ｃ（１０）の一例におけるゲート側のシフトレジスタ回路部３２２部分の概略構成を示す回路図である。また、図１１Ｂは、第３実施形態に係る表示装置１０Ｃ（１０）の他の例におけるゲート側のシフトレジスタ回路部３２２部分の概略構成を示す回路図である。

図１１Ａ及び図１１Ｂに示すように、テスト用ターミナル部４００Ｃ（４００）は、複数の画素素子１１１〜１１１を駆動する駆動回路１１２〜１１２の上流側に設けられている。

こうすることで、駆動回路１１２〜１１２の上流側にテスト用ターミナル部４００Ｃを追加するといった簡単な構成で駆動回路１１２側に不具合があるか否かの判定を容易に行うことができる。また、例えば、第２のテスト用信号Ｔ２により複数の画素素子１１１〜１１１が正常に動作すれば、駆動回路１１２〜１１２の下流側が正常で、駆動回路１１２〜１１２の上流側に不具合があることを確認することができる。

駆動回路１１２〜１１２は、シフトレジスタ回路部３２２を含んでいる。テスト用ターミナル部４００Ｃは、シフトレジスタ回路部３２２に接続されている。

こうすることで、シフトレジスタ回路部３２２と第２のテスト用信号Ｔ２とで複数の画素素子１１１〜１１１の表示確認テストを実施することができる。これにより、シフトレジスタ回路部３２２により第２のテスト用信号Ｔ２を確実に複数の画素部１１０〜１１０に入力することができる。

〔第３実施形態の一例〕
図１１Ａに示すように、ゲート側のシフトレジスタ回路部３２２には、テスト用ターミナル部４００Ｃが接続されている。テスト用ターミナル部４００Ｃは、第３のテスト用ターミナル４１３（４１０）を備えている。第３のテスト用ターミナル４１３は、セレクター回路（この例ではマルチプレクサ回路）である。

こうすることで、第２の画像表示用信号Ｓ２と第２のテスト用信号Ｔ２とを切り替えることができる。これにより、簡単な構成で第２の画像表示用信号Ｓ２と第２のテスト用信号Ｔ２との切り替えを容易に実現させることができる。

図１１Ａに示す例では、第２のテスト用信号Ｔ２により複数の画素素子１１１〜１１１において連続する複数列毎（例えば２列毎）の画素素子１１１〜１１１を表示させる。こうすることで、図７Ｃ及び図１０Ａに示す例と同様の効果を奏することができる。

第３のテスト用ターミナル４１３は、第１のテスト用ターミナル４１１及び第２のテスト用ターミナル４１２と同様の構成である。第３のテスト用ターミナル４１３において、第１の入力端子ＩＮ１には、第２の画像表示用信号Ｓ２が入力される。第２の入力端子ＩＮ２には、第２のテスト用信号Ｔ２が入力される。出力端子ＯＵＴは、ゲート側のシフトレジスタ回路部３２２のイネーブル端子３２２ｂに接続されている。ゲート側のシフトレジスタ回路部３２２のクロック端子３２２ｃにクロック信号ＣＬが入力される。

図１１Ａに示す例では、例えば、次のような動作を行うことができる。図１２Ａは、ゲート側のシフトレジスタ回路部３２２の通常動作時でのタイミングチャートの一例である。また、図１２Ｂは、図１１Ａに示すゲート側のシフトレジスタ回路部３２２のテスト動作時でのタイミングチャートの一例である。

図１２Ａに示す例の通常動作時では、モード端子ＭＴの選択用信号ＭＳがオフされ、画像表示モードとなり、シフトレジスタ回路部３２２のイネーブル端子３２２ｂには、第２の画像表示用信号Ｓ２が最終列の駆動後に再入力されるところ、順次入力される。これにより、複数列の画素素子１１１〜１１１に対して駆動動作を行う。すなわち、第２の画像表示用信号Ｓ２は、（１）１列目の画素素子１１１〜１１１、（２）２列目の画素素子１１１〜１１１、（３）３列目の画素素子１１１〜１１１、・・・を駆動する。一方、図１２Ｂに示す例のテスト動作時では、モード端子ＭＴの選択用信号ＭＳがオンされ、テストモードとなり、シフトレジスタ回路部３２２のイネーブル端子３２２ｂに入力される第２のテスト用信号Ｔ２は、（１）１列目の画素素子１１１〜１１１、（２）２列目の画素素子１１１〜１１１、（３）１列目、３列目の画素素子１１１〜１１１、（４）１列目、３列目の画素素子１１１〜１１１、（５）２列目の画素素子１１１〜１１１、・・・、最終列目の画素素子１１１〜１１１を駆動（偶数列駆動）し、（６）１列目、３列目の画素素子１１１〜１１１、・・・を駆動（奇数列駆動）する。このような順次入力を進めることにより、交互駆動（もしくは任意部分の駆動）を行う。

〔第３実施形態の他の例〕
図１１Ｂに示す例の表示装置１０Ｃは、図１１Ａに示す例の表示装置１０Ｃにおいて第４のテスト用ターミナル４１４（４１０）を備えたものである。

図１１Ｂに示すように、ゲート側のシフトレジスタ回路部３２２には、テスト用ターミナル部４００Ｄ（４００）が接続されている。テスト用ターミナル部４００Ｄは、第３のテスト用ターミナル４１３と、第４のテスト用ターミナル４１４とを備えている。第４のテスト用ターミナル４１４は、セレクター回路（この例ではマルチプレクサ回路）である。

こうすることで、第２の画像表示用信号Ｓ２と第２のテスト用信号Ｔ２１とを切り替えることができると共に、クロック信号ＣＬと第２のテスト用信号Ｔ２２とを切り替えることができる。これにより、簡単な構成で第２の画像表示用信号Ｓ２及びクロック信号ＣＬと第２のテスト用信号Ｔ２１，Ｔ２２との切り替えを容易に実現させることができる。

図１１Ｂに示す例では、第２のテスト用信号Ｔ２１，Ｔ２２により複数の画素素子１１１〜１１１において連続する複数列毎（例えば２列毎）の画素素子１１１〜１１１を表示させる。こうすることで、図７Ｃ及び図１０Ａに示す例と同様の効果を奏することができる。

第３のテスト用ターミナル４１３において、第３のテスト用ターミナル４１３の第２の入力端子ＩＮ２には、第２のテスト用信号Ｔ２１が入力される。第４のテスト用ターミナル４１４は、第１のテスト用ターミナル４１１及び第２のテスト用ターミナル４１２と同様の構成である。

第４のテスト用ターミナル４１４において、第１の入力端子ＩＮ１には、クロック信号ＣＬが入力される。第２の入力端子ＩＮ２には、第２のテスト用信号Ｔ２２が入力される。出力端子ＯＵＴは、ゲート側のシフトレジスタ回路部３２２のクロック端子３２２ｃに接続されている。

図１１Ｂに示す例では、例えば、次のような動作を行うことができる。図１２Ｃは、図１１Ｂに示すゲート側のシフトレジスタ回路部３２２のテスト動作時でのタイミングチャートの一例である。

図１２Ｃに示す例のテスト動作時では、図１２Ｂに示す例のテスト動作時と基本動作は同じで、クロック制御を追加することにより、駆動時間を制御することが可能となる。シフトレジスタ回路部３２２のイネーブル端子３２２ｂに入力される第２のテスト用信号Ｔ２１は、（１）２列目、４列目、・・・、最終列目（偶数列）の画素素子１１１〜１１１をシフトレジスタ回路部３２２のクロック端子３２２ｃに入力される次の第２のテスト用信号Ｔ２２の立ち上がりまで駆動し、（２）１列目、３列目、・・・、（奇数列）の画素素子１１１〜１１１を次の第２のテスト用信号Ｔ２２の立ち上がりまで駆動する。この例では、偶数列と奇数列とを例示したが、駆動列は第２のテスト用信号Ｔ２１，Ｔ２２の入力状態により任意設定が可能である。

なお、第３実施形態において、第２のテスト用信号Ｔ２により連続する３列以上毎の画素素子１１１〜１１１を表示させてもよい。

［第４実施形態］
第４実施形態に係る表示装置１０は、第１実施形態及び第３実施形態に係る表示装置１０において、選択用信号ＭＳを複数の画素部１１０〜１１０に対して通常動作時に入力する通常信号Ｇと共有する構成とされている。

こうすることで、通常信号Ｇと選択用信号ＭＳとが共通の端子を共有することができる。

図１３Ａは、通常信号Ｇと選択用信号ＭＳとを識別する識別部４２０の動作回路の一例である。

図１３Ａに示すように、表示装置１０は、通常信号Ｇと選択用信号ＭＳとを識別する識別部４２０を備えている。識別部４２０は、共通の端子ＣＯＭと出力端子４２２とを有している。

こうすることで、識別部４２０の出力端子４２２から出力される出力信号Ｒにより共通の端子ＣＯＭに入力される入力信号Ｑが通常信号Ｇ〔例えば画像表示用信号Ｓ（Ｓ１，Ｓ２）〕なのか或いは選択用信号ＭＳなのかを容易に判別することができる。

第１実施形態のテスト用ターミナル４１０において、第１の画像表示用信号Ｓ１と選択用信号ＭＳとを識別部４２０の共通の端子ＣＯＭに入力する場合、識別部４２０の出力端子４２２は、ソース配線ＳＬｉ及びモード端子ＭＴに接続される。また、第１実施形態及び第３実施形態のテスト用ターミナル４１０において、第２の画像表示用信号Ｓ２と選択用信号ＭＳとを識別部４２０の共通の端子ＣＯＭに入力する場合、識別部４２０の出力端子４２２は、ゲート配線ＧＬｊ及びモード端子ＭＴに接続される。

選択用信号ＭＳは、通常信号Ｇと識別するための識別情報を含んでいる。

こうすることで、共通の端子ＣＯＭに入力される入力信号Ｑが通常信号Ｇなのか或いは選択用信号ＭＳなのかの識別部４２０の判別を簡単な構成で実現させることができる。

詳しくは、図１３Ａに示す識別部４２０は、選択用信号ＭＳに付加された電圧やコマンド等の識別情報（この例では電圧）を検知する検知回路４２１（この例では比較回路）をさらに有している。検知回路４２１は、基準端子４２３を備えている。基準端子４２３には、基準電圧Ｖｔｈが印加される。

図１３Ｂは、通常信号Ｇと選択用信号ＭＳとを識別する識別部４２０の動作チャートの一例である。

図１３Ｂに示すように、識別部４２０では、共通の端子ＣＯＭに入力された入力信号Ｑの電圧Ｖが基準電圧Ｖｔｈ（例えば４Ｖ）以下か否かで、通常信号Ｇなのか或いは選択用信号ＭＳなのかを識別する。この例では、識別部４２０は、共通の端子ＣＯＭに入力された入力信号Ｑの電圧Ｖが基準電圧Ｖｔｈ以下のときに出力信号Ｒが「Ｌｏｗ」になり、通常信号Ｇを選択し、基準電圧Ｖｔｈを超えているときに出力信号Ｒが「Ｈｉｇｈ」になり、選択用信号ＭＳを選択する。

なお、識別情報を含む選択用信号ＭＳは、通常信号Ｇを生成する回路部もしくは通常信号Ｇが通過する回路部〔例えばドライバ回路部３００（３１０，３２０）〕内で生成することができ、外部より入力することも可能である。

［第５実施形態］
通常信号Ｇについては、テスト用信号Ｔの選択用信号ＭＳと、画像表示用信号Ｓとの共有のみではなく、それ以外の信号、例えば、選択用信号ＭＳと、表示部１００（画像表示部）の輝度補正信号等の補正信号とを共有するようにしてもよい。

［第６実施形態］
本実施の形態では、画素素子１１１として、発光素子を用いたが、液晶素子を用いてもよい。

図１４Ａは、液晶素子を用いた表示装置１０Ｄ（１０）の回路構成を概略的に示す回路図である。図１４Ｂは、液晶素子を用いた表示装置１０Ｄの画素部１１０〜１１０部分γ１を拡大した回路図である。また、図１４Ｃは、図１４Ｂに示す回路図の画素部１１０部分γ２を拡大した回路図である。

図１４Ａに示す例において、第１のドライバ回路部３１０は、ソースドライバ回路を備え、第２のドライバ回路部３２０は、ゲートドライバ回路を備えている。図１４Ａ及び図１４Ｂに示すように、画素部１１０は、駆動素子１１２ｃ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、と画素素子１１１とを備えている。駆動素子１１２ｃは、ゲート配線ＧＬｊに接続され、ソース端子がソース配線ＳＬｉに接続されている。また、駆動素子１１２ｃは、ドレイン端子が画素素子１１１に接続されている。表示装置１０Ｄは、駆動回路１１２と画素素子１１１とが一体形成されている。

本発明は、図１４Ａに示すような液晶の表示装置１０Ｄにも適用することができる。

［第７実施形態］
ここで、ドライバ回路部３００（３１０，３２０）を未接続状態で表示確認テストを行うことが考えられる。例えば、第２実施形態では、テスト用ターミナル部４００Ｂは、サンプリングホールドメモリ回路部３１２及びシフトレジスタ回路部３２２を一部共有しているが、液晶表示装置ではドライバ回路部３００を外した表示装置とすることができる。

［第８実施形態］
複数の画素素子１１１〜１１１の表示確認テストは、ドライバ回路部３００（３１０，３２０の両方又は、どちらか一方）と駆動回路１１２とが１チップに形成された表示装置、もしくは後工程で一体的に形成される表示装置１０Ｅ（１０）に関して特に有効となる。

＜表示装置１０Ｅの製造方法の一例＞
次に、ドライバ回路部３００（３１０，３２０の両方又は、どちらか一方）と駆動回路１１２とが１チップ形成もしくは後工程で搭載され、画素素子１１１〜１１１が後工程で貼り合わされる表示装置及び表示確認テスト方法に関し、対象となる表示装置１０Ｅの製造方法の一例について図１５を参照しながら以下に説明する。なお、複数の画素素子１１１〜１１１の表示確認テストは、ドライバ回路部３００（３１０，３２０の両方又は、どちらか一方）と駆動回路１１２と複数の画素素子１１１〜１１１とを同一基板に一体的に形成された表示装置、もしくは後工程でそれぞれ基板に搭載されて一体的に形成される表示装置に適用してもよい。

図１５は、表示装置１０Ｅの製造方法の一例の製造工程を説明するための説明図である。表示装置１０Ｅの製造方法について説明する前に、電極２０及び金属配線１２について説明する。

電極２０は、例えば金（Ａｕ）またはＡｕ−Ｓｎ（表面はＡｕ）からなる電極であり、基板１１と画素素子（この例では青色発光素子３０）とを電気的に接続するためのものである。具体的には、電極２０は、金属配線１２と青色発光素子３０の表面に設けられた金属端子（図示せず）とを電気的に接続するパッド電極として機能するもので、バンプとも呼ばれる。後の工程で、青色発光素子３０と電極２０とは接続する為、電極２０の表面は平坦もしくはなだらかな曲面であることが望ましく、テスト用プローブ等の接触により発生する傷や凹凸を発生させないことが望ましい。

金属配線１２は、青色発光素子３０に制御電圧を供給する制御回路を少なくとも含む配線である。電極２０における金属配線１２に接続される第１部分は基板側電極２０１であり、電極２０における、青色発光素子３０の表面に設けられた金属端子（図示せず）に接続される第２部分は、発光素子側電極２０２である。

（青色発光素子３０の形成工程）
まず、図１５の（ａ）に示すように、成長基板１８に青色発光素子３０を設ける。成長基板１８は、青色発光素子３０の半導体層をエピタキシャル成長させる基板である。ＩＩＩ−Ｖ族化合物半導体及びＩＩＩ族窒化物半導体における基板としては、公知のものを利用できる。また、ＩＩＩ−Ｖ族化合物半導体及びＩＩＩ族窒化物半導体としては、公知のものを利用できる。

（発光素子側電極２０２の形成工程）
青色発光素子３０の形成後、図１５の（ｂ）に示すように、青色発光素子３０の上に複数の発光素子側電極２０２を形成する。この形成には、周知の一般的な電極形成技術が使用される。発光素子側電極２０２の代表的な材料は、例えば金（Ａｕ）である。

（分離溝１９の形成工程）
発光素子側電極２０２の形成後、図１５の（ｃ）に示すように、青色発光素子３０に複数の分離溝１９を形成する。この形成には、標準的な半導体選択エッチングプロセスが使用される。図１５では、隣り合う発光素子側電極２０２の間に、分離溝１９を形成する。形成される分離溝１９は、成長基板１８の表面にまで達する。分離溝１９が形成されることによって、一枚の青色発光素子３０が、成長基板１８の表面において複数の個別の青色発光素子３０に分割される。

（２つの基板の位置合わせ工程）
分離溝１９の形成後、図１５の（ｄ）に示すように、金属配線１２、絶縁層１３、及び基板側電極２０１が予め形成され、駆動回路を有する基板１１を用意する。絶縁層１３は、酸化膜、樹脂膜、及び樹脂層によって構成される絶縁性の層である。絶縁層１３は、基板１１と電極２０とが直接接触することを防ぐ。基板１１に対する基板側電極２０１の形成には、周知の一般的な電極形成技術が使用される。基板側電極２０１の代表的な材料は、例えば金（Ａｕ）である。基板１１の用意と並行して、図１５の（ｄ）に示すように、成長基板１８を反転させる。反転後、各基板側電極２０１と各発光素子側電極２０２とが対向するように、基板１１と成長基板１８とを位置合わせする。

（基板１１の貼り合わせ工程）
位置合わせの完了後、図１５の（ｅ）に示すように、基板１１と成長基板１８とを貼り合わせる。その際、既存の貼り合わせ技術を使用して、対応する基板側電極２０１及び発光素子側電極２０２が接合するように、基板１１及び成長基板１８を加圧によって上下から抑える。加えて、基板１１の貼り合わせ工程中に基板１１を加熱する処理により基板側電極２０１及び発光素子側電極２０２の反応性を向上させたり、基板１１の貼り合わせ前のプラズマ処理などにより、電極２０の清浄表面を露出させたりすることができる。基板１１を加熱する処理及びプラズマ処理により、対応する基板側電極２０１及び発光素子側電極２０２をより強固に接合することができる。このように、対応する基板側電極２０１及び発光素子側電極２０２が一体化され、電極２０を構成する。

（第１の表示確認テスト工程）
基板１１の貼り合わせ工程後で次の樹脂５０の形成工程前に、その状態での良否判定のため画素素子１１１〜１１１の表示確認テスト（全画素点灯の確認テスト）を行う。この判定で、良の判定の場合には、次の工程へ移行し、否の判定の場合には、テスト品は不良品となり、リワーク（修正）もしくは排除される。

（樹脂５０の形成工程）
貼り合わせ工程の完了後、基板１１と成長基板１８との間にできた空隙内に、液状樹脂５０ａを充填する。充填後の状態を図１５の（ｆ）に示す。この際、例えば、液状樹脂５０ａで満たされた容器内に、貼り合わせ後の状態で浸せばよい。液状樹脂５０ａの主材料は特に限定されないが、例えばエポキシ樹脂である。なお、液状樹脂５０ａの注入方法は上記以外に注射針、特に基板１１と青色発光素子３０との間にできた空隙のサイズに合ったマイクロニードルで液状樹脂５０ａを注入する方法でもよい。この場合の注射針の材料としては金属製、またはプラスチック製などが用いられる。

充填工程では、液状樹脂５０ａを５０℃〜２００℃の温度範囲内の温度下で充填することが好ましい。これにより、液状樹脂５０ａを空隙内に正常に充填しやすくなる。さらに、温度範囲は、８０℃〜１７０℃であることがより好ましい。これにより、樹脂５０の特性（硬化プロセス後の密着性、放熱性など）を損なう恐れを減少させることができる。また、温度範囲は、１００℃〜１５０℃であることがなお一層好ましい。これにより、前記空隙に発生する気泡などを少なくすることができ、対流などが発生することなくほぼ完全に充填することができ、表示装置１０Ｅを製造し易くなる。

特に、個々の青色発光素子３０の大きさを、例えば縦幅及び横幅が２０μｍ以下、より好ましくは数μｍ〜１０数μｍ、青色発光素子３０の厚さを１０μｍ前後（２μｍ〜１５μｍ）程度の微小サイズとした場合を考える。この場合、基板剥離及び剥離後の工程において液状樹脂５０ａは固着力向上のための補強部材としてより有用に機能する。これにより、樹脂５０の製品間の特性のバラツキをより小さくできるため、表示装置１０Ｅを製造し易くできる。上記製品とは、個々の青色発光素子３０の大きさが、上面視において、縦幅及び横幅が２０μｍ以下、より好ましくは数μｍ〜１０数μｍの製品である。

空隙内に充填された液状樹脂５０ａは、図１５の（ｆ）に示すように、空隙内に完全に埋め込まれる。これにより、青色発光素子３０の側面、電極２０の側面及び段差面、並びに基板１１の上部に、液状樹脂５０ａが埋め込まれる。液状樹脂５０ａの充填完了後、液状樹脂５０ａを硬化させる。なお、液状樹脂５０ａを硬化させる方法については特に限定されないが、例えば、液状樹脂５０ａを加熱することにより、または、液状樹脂５０ａに紫外線を照射することにより液状樹脂５０ａを硬化させてもよい。

（第２の表示確認テスト工程）
樹脂５０の形成工程後で次の成長基板１８の剥離工程前に、その状態での良否判定のため画素素子１１１〜１１１の表示確認テスト（全画素点灯の確認テスト）を行う。この判定で、良の判定の場合には、次の工程へ移行し、否の判定の場合には、テスト品は不良品となり、リワーク（修正）もしくは排除される。

（成長基板１８の剥離工程）
充填工程の完了後、図１５の（ｇ）に示すように、成長基板１８を剥離させる。この工程には、既存の剥離技術が使用される。既存の剥離手段の一例として、レーザー光の照射を利用した剥離技術を利用することができる。例えば、青色発光素子３０の成長基板にサファイアなどの透明基板を用い、発光素子層としてＩＩＩ族窒化物半導体を結晶成長した場合、透明基板側からレーザー光を一定条件で照射することにより結晶成長層に与えるダメージを軽減することが可能である。なお、その他の手段としては湿式エッチング法、研削、または研磨法などを用いた成長基板１８の剥離も可能である。

樹脂５０が電極２０及び青色発光素子３０を基板１１に密着固定しているので、成長基板１８を剥離する際、青色発光素子３０及び電極２０が一緒に剥離されることを防止できる。成長基板１８の剥離後、青色発光素子３０の光出射面及び樹脂５０の上面が露出される。また、成長基板１８の剥離後、青色発光素子３０の光出射面と、樹脂５０の上面とは、略同一平面上にある。

レーザー光の照射による影響は、青色発光素子３０における成長基板１８側の数ｎｍ〜数十ｎｍの部分に及ぶだけであり、その影響は十分に小さい。

また、成長基板１８の剥離後に、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）及び／又は湿式エッチングを用いて、剥離後の青色発光素子３０の光出射面を含む面の平滑性を向上させることができる。また、剥離後残渣を取り除くこともできる。平滑性の向上、及び剥離後残渣を取り除くことにより、次の工程である色変換層４０の形成がより容易になり、青色発光素子３０から出射される光の光取出し効率を向上させることができる。

ＧａＮ材料及びＩｎＧａＮ系材料からなる青色発光素子３０を用いた場合、本剥離工程にて成長基板１８が剥離されることで、ＧａＮ系材料からなる光射出面が形成されることになる。なお、成長基板１８の剥離後の青色発光素子３０の光出射面はＧａとＮとから構成されることが一般的である。ただし、青色発光素子３０の製造条件及び剥離条件によっては、青色発光素子３０の光出射面がＧａのみから構成される場合、及び、Ｎのみから構成される場合もあり得る。本実施の形態においては、光出射面がＧａのみから構成される場合、及び、光出射面がＮのみから構成される場合を含めて、青色発光素子３０の光出射面をＧａＮ系材料からなる面としている。

（第３の表示確認テスト工程）
成長基板１８の剥離工程後で次の色変換層４０の形成工程前に、その状態での良否判定のため画素素子１１１〜１１１の表示確認テスト（全画素点灯の確認テスト）を行う。この判定で、良の判定の場合には、次の工程へ移行し、否の判定の場合には、テスト品は不良品となり、リワーク（修正）もしくは排除される。

（色変換層４０の形成工程）
剥離工程の完了後、以下の（１）〜（３）のうちの１つの工程により、色変換層４０を形成することができる。以下の（１）〜（３）の工程は、色変換層４０を形成する工程の一例である。

（１）蛍光体物質を感光性硬化樹脂（フォトレジスト）に混錬して、混錬したものを青色発光素子３０の光出射面及び樹脂５０の上面に塗布する。一般的なフォトリソグラフィ工程により、必要な蛍光体が入ったレジストを残すことにより蛍光体パターンを形成する。

（２）蛍光体パターンを残さない位置に一般的なフォトプロセスを用いてリフトオフ用のフォトレジストパターンを形成する。このフォトレジストパターンの上に蛍光体が入った樹脂の塗布を行った後、フォトレジストパターンをリフトオフすることで蛍光体が入った樹脂パターン（色変換層４０）が形成される。蛍光体が入った樹脂の塗布は、スプレーにて行ってもよい。

（３）蛍光体が入ったインクを一般的な印刷技術を利用して直接形成する。このとき、インクには、蛍光体と共に色素を入れることが可能である。

（第４の表示確認テスト工程）
色変換層４０の形成工程後で次の固定樹脂６０の形成工程前に、その状態での良否判定のため画素素子１１１〜１１１の表示確認テスト（各色の発光確認テスト）を行う。この判定で、良の判定の場合には、次の工程へ移行し、否の判定の場合には、テスト品は不良品となり、リワーク（修正）もしくは排除される。また、それぞれの発光色の強度を確認することで、画像データから生成される信号の強度を補正するデータ作成に使用可能となる。

（固定樹脂６０の形成工程）
青色発光素子３０の光出射面と同じ面積である面を有する色変換層４０（板状の色変換層）を作成し、その色変換層４０を青色発光素子３０の上に配置する。色変換層４０の側面及び上面、並びに樹脂５０の上面を樹脂（固定樹脂６０が固体になる前の液体状態の樹脂）で覆うことにより、色変換層４０を青色発光素子３０及び樹脂５０に固定させる。固定樹脂６０の形成工程が完了後、表示装置１０Ｅの製造が完了する。ここで説明した固定樹脂６０の形成工程は、一例である。

以上により、表示装置１０Ｅの製造では、成長基板１８（サファイア基板）を剥離させているので、成長基板１８を含む表示装置と比べて、成長基板１８の厚さ（通常１００μｍ程度）の分だけ薄い表示装置１０Ｅを製造することができる。これにより、表示装置１０Ｅにおいて、色変換層４０は、青色発光素子３０の光出射面と直接接触することになる。つまり、青色発光素子３０に対する色変換層４０の接触面全てが、青色発光素子３０の光出射面と直接接触する。

色変換層４０と青色発光素子３０との間には成長基板１８がなく、色変換層４０と青色発光素子３０の光出射面とが直接接触することにより、色変換層の発熱を放熱する経路が短くなり、放熱性を向上させることができる。成長基板１８による光の散乱を低減することができるので、光取り出し効率、及び発光の均一性を向上させることができる。よって、色変換層４０から高輝度の光を出射することができる。また、成長基板１８を取り除いているので、表示装置１０Ｅの全体的なサイズが小さくなる。

上述した製造方法は、あくまで、表示装置１０Ｅを製造可能とする方法の一例に過ぎない。ここに説明された各工程は、表示装置１０Ｅを製造し易くするためのものであり、表示装置１０Ｅの製造方法を構成する工程は、これらに限定されるものではない。

また、発光素子の一例として青色発光素子としているが、発色は問わず複数の発光色の発光素子を組み合わせてもよい。例えば、波長が４１０ｎｍ以下の紫外光を用いれば、蛍光体を変更・追加することで、白色表示が可能となる。また、赤（Ｒ）・緑（Ｇ）・青（Ｂ）を組み合わせることも可能である。

［その他の実施の形態］
なお、画素素子は、発光素子、液晶素子等を例示できる。発光素子としては、発光ダイオード素子、半導体レーザー素子、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子、スピン発光ダイオード素子を例示できる。上記実施の形態における複数の画素素子１１１〜１１１は、上記実施の形態で示した青色発光素子３０ばかりでなく、赤色発光素子、緑色発光素子、青色発光素子から構成されていてもよく、さらに複数種の発色発光ダイオード素子の組み合わせが可能である。また蛍光体を用いて色変換をおこなうことも可能である。特に白色表示する場合は、赤（Ｒ）・緑（Ｇ）・青（Ｂ）それぞれの発光色を持つ発光素子を用いることで、色再現性を高くすることが可能となる。この場合、それぞれの発光素子は後工程で接続されるため、本技術が有効となる。また液晶素子としては、液晶パネル素子を例示できる。

また、ドライバ回路部３１０，３２０は両方又は、どちらか一方と駆動回路１１２は１チップ構造とされていてもよい。特に、第７実施形態に示すような製造方法で、ドライバ回路部３００（３１０，３２０）、駆動回路１１２が、１チップ構造とされたチップ上に後工程で画素素子が接合されるものにおいては、画素分の駆動回路と画素素子とを接続する端子があり、画素素子が接合される前工程では、駆動回路部の端子はオープン状態であり、ＬＳＩ状態でテストする場合は、各駆動回路部の端子に、テスト用のプローブを準備する必要があり、ｍ×ｎのマトリクスの場合においては、ｍ×ｎ個以上のプローブが必要となる為、全回路をテストすることが困難となる。また接続用の端子は後工程で画素素子を接合させるため、接合時の表面は平坦もしくはなだらかな曲面であることが望ましく、テスト時にプローブを接触させないことが望ましいため、駆動回路のテストを行わないことが望ましい。例えば、外部画像信号入力端子・電源、制御用端子とドライバ回路出力部（ＳＬｉ、ＧＬｉの少なくとも一方または両方）をテスト用のＰＡＤを設け、プローブすることでドライバ回路の動作確認が行える。一方で駆動回路部にはプローブせず動作確認をしないといった方法が考えられる。動作確認方法は一例であり限定するものではなく、駆動回路の一部にはプローブを当て動作確認する方法もある。そのためＬＳＩ上の一部の回路はテストが実施されず、後工程で画素素子が接合されるため、もともとの駆動回路の不具合や、接合時のチップ破損や接合箇所の非接触などによる不具合があった場合に、ドライバ回路部３００（３１０，３２０）及び駆動回路１１２又は、画素素子の何れで不具合が発生しているかを把握することができる。

また、１チップ構造とされたドライバ回路部３００（３１０，３２０）と駆動回路１１２とが、ダイレクト又はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）接続された場合にも、接続後の破損を含め、その何れの箇所で不具合が発生しているかを把握することができる。

また、画素部１１０〜１１０を構成する画素素子１１１〜１１１と、画素素子１１１〜１１１を駆動する駆動回路とがスタック構造（積層構造）で形成されていてもよい。

また、本発明に係る表示装置は、特に限定されないが、例えば、液晶ディスプレイ、ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）システム、ＡＲ（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）システム、ＭＲ（Ｍｉｘｅｄ Ｒｅａｌｉｔｙ）システム、レーザー投影装置、ＬＥＤ投影装置などのシステムに好適に使用することができる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部と、前記複数の画素部に画像表示用信号を入力し、かつ、前記画素素子をそれぞれ駆動する駆動回路と、ドライバ回路とが基板に形成され、前記画素部を構成する画素素子と、画素素子を駆動する駆動回路とがスタック構造で形成されている表示装置において、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナル部を備えることができる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部と、前記複数の画素部に画像表示用信号を入力するドライバ回路部とを備え、前記画素素子をそれぞれ駆動する駆動回路と、ドライバ回路とが基板に形成され、前記画素部を構成する画素素子と、画素素子を駆動する駆動回路とがスタック構造で形成されている表示装置において、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナル部を備えることがきる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部と、前記複数の画素部に画像表示用信号を入力するドライバ回路部とを備え、前記画素素子をそれぞれ駆動する駆動回路と、ドライバ回路とが基板に形成され、前記画素部を構成する画素素子と、画素素子を駆動する駆動回路とがスタック構造で形成されている表示装置において、前記ドライバ回路は、外部から入力するテスト用信号により、テスト信号を発生させ、前記複数の画素部に入力することができる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部を備え、前記複数の画素部に画像表示用信号を入力する表示装置の前記複数の画素素子の表示確認テストを行う表示確認テスト方法において、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力することができる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部と、前記複数の画素部に画像表示用信号を入力するドライバ回路部とを備えた表示装置の前記複数の画素素子の表示確認テストを行う表示確認テスト方法において、前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力することができる。

本実施の形態では、複数の画素素子をそれぞれ備えた複数の画素部と、前記複数の画素部に画像表示用信号を入力するドライバ回路部とを備えた表示装置の前記複数の画素素子の表示確認テストを行う表示確認テスト方法において、前記ドライバ回路部は、外部から入力するテスト用信号により、テスト信号を発生させ、前記複数の画素部に入力することができる。

本実施の形態の表示確認テスト方法において、前記ドライバ回路部と前記複数の画素素子を駆動する駆動回路とが１チップに形成された表示装置、もしくは後工程で一体的に形成される表示装置に対して前記表示確認テストを行うことができる。

本発明は、以上説明した実施の形態に限定されるものではなく、他のいろいろな形で実施することができる。そのため、かかる実施の形態はあらゆる点で単なる例示にすぎず、限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに、請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内のものである。

１０ 表示装置
１００ 表示部
１１０ 画素部
１１１ 画素素子
１１２ 駆動回路
２００ 制御部
３００ ドライバ回路部
３１０ 第１のドライバ回路部
３１１ シフトレジスタ回路部
３１２ サンプリングホールドメモリ回路部
３１２ａ 第１のセット端子
３１３ レベルシフタ回路部
３２０ 第２のドライバ回路部
３２２ シフトレジスタ回路部
３２２ａ 第２のセット端子
３２２ｂ イネーブル端子
３２２ｃ クロック端子
３２３ レベルシフタ回路部
４００ テスト用ターミナル部
４１０ テスト用ターミナル
４１１ 第１のテスト用ターミナル
４１２ 第２のテスト用ターミナル
４１３ 第３のテスト用ターミナル
４１４ 第４のテスト用ターミナル
４２０ 識別部
４２１ 検知回路
４２２ 出力端子
４２３ 基準端子
ＣＬ クロック信号
ＣＯＭ 共通の端子
Ｇ 通常信号
Ｑ 入力信号
Ｒ 出力信号
Ｓ 画像表示用信号
Ｓ１ 第１の画像表示用信号
Ｓ２ 第２の画像表示用信号
ＳＥＴ セット信号
Ｔ テスト用信号
Ｔ１ 第１のテスト用信号
Ｔ２ 第２のテスト用信号
Ｖｔｈ 基準電圧

Claims (9)

1. 画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力する表示装置であって、
   前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナルを備えることを特徴とする表示装置。
2. 画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力するドライバ回路部を設けた表示装置であって、
   前記画像表示用信号と、外部から入力するテスト用信号を選択し前記複数の画素部に入力するテスト用ターミナルを備えることを特徴とする表示装置。
3. 画素素子を有する画素部を複数備え、前記複数の画素部に画像表示用信号を入力するドライバ回路部を設けた表示装置であって、
   前記ドライバ回路部は、外部から入力するテスト用信号により、テスト信号を発生させ、前記複数の画素部に入力することを特徴とする表示装置。
4. 請求項１または請求項２に記載の表示装置であって、
   前記画素素子をそれぞれ駆動する駆動回路と、前記テスト用ターミナルとが基板に形成されていることを特徴とする表示装置。
5. 請求項２または請求項３に記載の表示装置であって、
   前記画素素子をそれぞれ駆動する駆動回路と、前記ドライバ回路部とが基板に形成されていることを特徴とする表示装置。
6. 請求項１から請求項５までの何れか１つに記載の表示装置であって、
   前記画素部を構成する画素素子と、前記画素素子を駆動する駆動回路とがスタック構造で形成されていることを特徴とする表示装置。
7. 請求項１から請求項６までの何れか１つに記載の表示装置であって、
   外部から入力するテスト用信号により２５％以上の画素素子を表示させることを特徴とする表示装置。
8. 請求項１から請求項６までの何れか１つに記載の表示装置であって、
   外部から入力するテスト用信号により等間隔に画素素子のアレイを動作させることを特徴とする表示装置。
9. 請求項１から請求項８までの何れか１つに記載の表示装置を含む表示システム。

Images