JP2019129228A - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
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啓太 畑佐
Keita Hatasa
啓太 畑佐
洋之 竹田
Hiroyuki Takeda
洋之 竹田
智 高萩
Satoshi Takahagi
智 高萩
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Toyota Motor Corp
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Abstract

【課題】余剰なはんだに起因する半導体装置の信頼性低下を回避又は低減する。【解決手段】本明細書が開示する半導体装置は、半導体素子と、半導体素子の上面にはんだ層を介して接合される第１導体と、第１導体の上面にはんだ層を介して接合される第２導体とを備える。第１導体の上面に隣接する側面には、半導体素子、第１導体及び第２導体の積層方向に沿って延びる少なくとも一つの溝が設けられている。その溝は、第１導体の上面と下面との少なくとも一方まで延びていてもよい。【選択図】図２

Description

本明細書が開示する技術は、半導体装置及びその製造方法に関する。
特許文献１には、半導体装置が開示されている。この半導体装置は、半導体素子と、半導体素子の上面にはんだ層を介して接合される第１導体と、第１導体の上面にはんだ層を介して接合される第２導体とを備える。この半導体装置では、第２導体の下面に、はんだ層を取り囲む溝が形成されており、その溝の内部において、余剰なはんだが収容される。このような構成によると、第１導体と第２導体との間をはんだ付けする際に、余剰なはんだが意図しない範囲まで濡れ広がることが防止される。
特開２００５−１３６０１８号公報
上記の半導体装置では、余剰なはんだが第２導体の溝で十分に吸収できないときに、その余剰なはんだが第１導体の側面に沿って濡れ広がり、第１導体の上面から側面を通って下面に至るまで、はんだが繋がるおそれがある。この場合、はんだが繋がった部位において、はんだから半導体素子へと大きな応力が作用しやすい。その結果、半導体装置の信頼性が低下することがある。本明細書は、余剰なはんだに起因する半導体装置の信頼性低下を回避又は低減し得る技術を提供する。
本明細書が開示する半導体装置は、半導体素子と、半導体素子の上面にはんだ層を介して接合される第１導体と、第１導体の上面にはんだ層を介して接合される第２導体とを備える。第１導体の上面に隣接する側面には、半導体素子、第１導体及び第２導体の積層方向に沿って延びる少なくとも一つの溝が設けられている。
上記した半導体装置は、第１導体の上面に隣接する側面において、半導体素子、第１導体及び第２導体の積層方向に沿って延びる少なくとも一つの溝が設けられている。このような構成によると、第１導体と第２導体とのはんだ付けの際に、あるいは、第１導体と半導体素子との間のはんだ付けの際に、余剰なはんだが第１導体の側面に形成された溝に誘導される。即ち、余剰なはんだが濡れ広がる位置を、溝が形成された位置に制限することができる。そのことから、一例ではあるが、第１導体の側面に形成する溝の位置を、はんだから半導体素子に作用する応力が本来的に小さい範囲に設定してもよい。これにより、仮に第１導体の上面から側面を通って下面まではんだが繋がった場合でも、はんだから半導体素子へ作用する応力が過大となることを避けることができる。これにより、半導体装置の信頼性低下を回避又は低減することができる。
本明細書では、上記した半導体装置の製造方法を開示する。この製造方法は、半導体素子の上面に第１導体をはんだ接合し、積層体を形成する第１リフロー工程と、積層体における第１導体の上面に、第２導体をはんだ接合する第２リフロー工程とを備える。この半導体装置における第１導体の上面に隣接する側面には、積層体の積層方法に沿って延びる少なくとも一つの溝が設けられており、少なくとも一つの溝は、第１導体の上面まで延びている。また、第２リフロー工程では、第２導体が積層体の下側に配置される。
このような構成によると、第２リフロー工程において、第１導体と第２導体との間に位置するはんだが、溝の端部と直接的に接触しているため、第１導体の側面に形成された溝に、余剰なはんだが誘導され易い。一方で、溝は第１導体の下面（第１導体と半導体素子との接合面）までは延びていないため、溝に誘導されたはんだが、第１導体の下面に到達せず、これによって、第１導体の上面から側面を通って下面まではんだが繋がることは抑制される。
実施例の半導体装置１０の内部構造を示す断面図。 半導体装置１０の導体スペーサ１４の平面図（Ａ）及び側面図（Ｂ）を示す。 下側放熱板１８、半導体素子１２及び導体スペーサ１４の順に積層し、はんだ付けによって、積層体Ｘを形成する第１リフロー工程を示す。 積層体Ｘを上側放熱板１６上に配置する工程を示す。 積層体Ｘを上側放熱板１６上にはんだ付けする第２リフロー工程を示す。 第２リフロー工程において、導体スペーサ１４と上側放熱板１６との間に位置するはんだ２４の挙動を模式的に示す。 従来技術の導体スペーサ１１４を用いた場合に、導体スペーサ１１４と上側放熱板１６との間に位置するはんだ２４の挙動を模式的に示す。 導体スペーサ１１４の上面１１４ａから下面１１４ｂに至るまで、側面１１４ｃの全体に亘ってはんだが繋がっている状態を示す。 導体スペーサ１４の側面１４ｃにおいて溝１４ｄを設ける位置（角部）を変更したいくつかの変形例（Ａ）−（Ｄ）を示す。 導体スペーサ１４の側面１４ｃにおいて溝１４ｄを設ける角部の形状を変更した変形例を示す。 導体スペーサ１４の側面１４ｃにおける溝１４ｄの形状を変更したいくつかの変形例（Ａ）−（Ｃ）を示す。
本技術の一実施形態では、第１導体の少なくとも一つの溝は、第１導体の上面と下面との少なくとも一方まで延びているとよい。この場合、第１導体の上面及び／又は下面におけるはんだ付けの際に、はんだが溝の端部に直接的に接触するため、余剰なはんだが、第１導体の側面に形成された溝へ誘導され易くなる。
本技術の一実施形態では、第１導体の少なくとも一つの溝は、第１導体の上面と下面との一方まで延びており、第１導体の上面と下面との他方までは延びていないとよい。即ち、溝の一方の端部は、第１導体の上面と下面との一方に位置し、溝の他方の端部は、第１導体の上面と下面との他方から離れているとよい。この場合、第１導体の上面と下面の一方では、溝の一方の端部がはんだに直接的に接触するため、余剰なはんだが第１導体の側面に形成された溝に誘導されやすい。その一方で、溝の他方の端部は、第１導体の上面と下面との他方から離れているので、溝に沿って濡れ広がるはんだが、第１導体の上面と下面との他方へ達することが抑制される。これにより、第１導体と第２導体との間のはんだと、第１導体と半導体素子との間のはんだが、第１導体の側面に沿って繋がることが抑制される。
本技術の一実施形態では、第１導体の少なくとも一つの溝は、第１導体の側面において半導体素子の角部に対応する範囲に設けられていてよい。上記の構成によると、余剰なはんだが、半導体素子の角部に対応する範囲（半導体素子の角部に対して最寄りの位置を含む範囲）に誘導されやすい。ここで、半導体素子の角部では、はんだから半導体素子へと作用する応力が本来的に小さい。そのため、仮に第１導体の上面から側面を通って下面まではんだが繋がった場合でも、はんだから半導体素子へ過大な応力が作用することを避けることができる。
本技術の一実施形態では、第１導体の少なくとも一つの溝は、複数の溝を含んでいてよい。これにより、第１導体に形成された溝の数が多くなるほど、それらの溝へ余剰なはんだをより多く誘導及び収容することができ、本技術の適用による作用効果がより高められる。
図面を参照して、実施例の半導体装置１０とその製造方法について説明する。本実施例の半導体装置１０は、例えば電気自動車、ハイブリッド車、燃料電池車といった電動自動車において、コンバータやインバータといった電力変換回路に用いることができる。但し、半導体装置１０の用途は特に限定されない。半導体装置１０は、様々な装置や回路に広く採用することができる。
図１に示すように、半導体装置１０は半導体素子１２と、封止体３０と、複数の外部接続端子１７、１９、２０とを備える。半導体素子１２は封止体３０の内部に封止されている。封止体３０は、特に限定されないが、例えばエポキシ樹脂といった熱硬化樹脂で構成されている。各々の外部接続端子は、封止体３０の外部から内部に亘って延びており、封止体３０の内部で電気的に接続されている。一例ではあるが、複数の外部接続端子１７、１９、２０には、電力用端子１７、１９と、信号用端子２０が含まれる。
半導体素子１２は、上面電極１２ａと、下面電極１２ｂと、信号パッド１２ｃとを有する。上面電極１２ａ及び信号パッド１２ｃは、半導体素子１２の上面に位置しており、下面電極１２ｂは、半導体素子１２の下面に位置している。半導体素子１２は、上下一対の電極１２ａ、１２ｂを有する縦型の半導体素子である。本実施例における半導体素子は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子である。また、半導体素子１２は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）といった各種の半導体材料を用いて構成されることができる。上面電極１２ａ、下面電極１２ｂ及び信号パッド１２ｃを構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。
半導体装置１０は、導体スペーサ１４と、上側放熱板１６と、下側放熱板１８とを備える。導体スペーサ１４は、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されている。導体スペーサ１４は、概して板形状あるいはブロック形状の部材であり、上面１４ａと、上面１４ａとは反対側に位置する下面１４ｂと、上面１４ａと下面１４ｂとの間に広がる四つの側面１４ｃを有する。導体スペーサ１４は封止体３０内に位置している。導体スペーサ１４の上面１４ａは、後述する上側放熱板１６に接合されている。導体スペーサ１４の下面１４ｂは、半導体素子１２の上面電極１２ａにはんだ層２６を介して接合されている。即ち、導体スペーサ１４は、半導体素子１２に電気的に接続されている。導体スペーサ１４は、信号用端子２０を半導体素子１２に接続する際のスペースを確保する。ここで、導体スペーサ１４は、本明細書が開示する技術における第１導体の一例である。
上側放熱板１６及び下側放熱板１８は、例えば銅、アルミニウム又はその他の金属といった熱伝導性に優れた材料で構成されている。下側放熱板１８は、概して直方体形状又は板形状の部材であり、上面１８ａと、上面１８ａとは反対側に位置する下面１８ｂを有している。下側放熱板１８の上面１８ａは、半導体素子１２の下面電極１２ｂにはんだ層２８を介して接合されている。即ち、下側放熱板１８は、半導体素子１２と電気的及び熱的に接続されている。これにより、下側放熱板１８においても半導体装置１０の電気回路の一部を構成するだけでなく、半導体素子１２の熱を外部に放出する放熱板としても機能する。
上側放熱板１６は、概して直方体形状又は板形状の部材であり、上面１６ａと、上面１６ａとは反対側に位置する下面１６ｂを有している。上側放熱板１６の上面１６ａは、封止体３０の外部に露出されている。また上側放熱板１６の下面１６ｂは、前述した導体スペーサ１４の上面１４ａにはんだ層２４を介して接合されている。即ち、上側放熱板１６は導体スペーサ１４を介して半導体素子１２と電気的及び熱的に接続されている。これにより、上側放熱板１６は、半導体装置１０の電気回路の一部を構成するだけでなく、半導体素子１２の熱を外部に放出する放熱板としても機能する。このように、本実施例の半導体装置１０は、封止体３０の両面３０ａ、３０ｂに上側放熱板１６及び下側放熱板１８が露出される両面冷却構造を有する。ここで、上側放熱板１６は本明細書が開示する技術における第２導体の一例である。
上述したように、半導体装置１０は、複数の外部接続端子として、複数の電力用端子１７、１９及び信号用端子２０を備える。一例ではあるが電力用端子１７は、上側放熱板１６の下面１６ｂ側に接合されており、電力用端子１９は、下側放熱板１８の上面１８ａ側に接合されている。これらの接合は、溶接等による接合方法を採用することができるが、特に限定されず、他の接合手法を採用してもよい。また、信号用端子２０はボンディングワイヤ２２を介して半導体素子１２の信号パッド１２ｃ上に接続されている。
上側放熱板１６の下面１６ｂには、はんだ層２４を取り囲むように溝１６ｃが設けられている。この溝１６ｃにより、導体スペーサ１４と上側放熱板１６とをはんだ付けする際に、余剰なはんだは収容され、意図しない範囲まで濡れ広がることを防止することができる。
しかしながら、余剰なはんだが上側放熱板１６の溝１６ｃで十分に吸収できないときに、その余剰なはんだが導体スペーサ１４の側面１４ｃに沿って濡れ広がることがある。仮に、導体スペーサ１４の上面１４ａから側面１４ｃを通って下面１４ｂに至るまで、はんだが繋がってしまうと、はんだが繋がった部位において、はんだから半導体素子１２へと大きな応力が作用しやすい。その結果、半導体装置１０の信頼性が低下するおそれがある。
上記課題を鑑み、本明細書が開示する技術では、図２に示すように、導体スペーサ１４の側面１４ｃにおいて、複数の溝１４ｄが設けられており、それらの溝１４ｄは、半導体装置１０の積層方向に沿って延びている。このような構成によると、導体スペーサ１４と上側放熱板１６とのはんだ付けの際に、あるいは、導体スペーサ１４と半導体素子１２との間のはんだ付けの際に、余剰なはんだが導体スペーサ１４の側面１４ｃに形成された溝１４ｄに誘導される。即ち、余剰なはんだが濡れ広がる位置を、溝１４ｄが形成された位置に制限することができる。
このことから、本実施例では、図２に示すように、導体スペーサ１４の側面１４ｃに形成する溝１４ｄの位置は、導体スペーサ１４の四つの角部であって、半導体素子１２の四つの角部に対応する範囲に設けられている。このような構成によると、余剰なはんだが、半導体素子１２の角部に対応する範囲に誘導されやすい。ここでいう、導体スペーサ１４の側面１４ｃにおいて、半導体素子１２の角部に対応する範囲とは、半導体素子１２の角部に対して最寄りの位置を含む範囲を意味し、本実施例の導体スペーサ１４では、平面視（図２（Ａ）参照）における導体スペーサ１４の四つの角部に位置する部分に相当する。この導体スペーサ１４の四つの角部において面取りを実施し、その面取りされた面に対して溝１４ｄは設けられている。半導体素子１２の角部では、はんだから半導体素子１２へと作用する応力が本来的に小さい。そのため、仮に導体スペーサ１４の上面１４ａから側面１４ｃを通って下面１４ｂまではんだが繋がった場合でも、はんだから半導体素子１２へ過大な応力が作用することを避けることができる。これにより、半導体装置１０の信頼性低下を回避又は低減することができる。
加えて、一例ではあるが、導体スペーサ１４の側面１４ｃにおける溝１４ｄは、導体スペーサ１４の上面１４ａまで延びており、導体スペーサ１４の下面１４ｂまで延びていない。即ち、溝１４ｄの導体スペーサ１４の上面１４ａ側の端部は、導体スペーサ１４の上面１４ａに位置し、溝１４ｄの導体スペーサ１４の下面１６ｂ側の端部は、導体スペーサ１４の下面１４ｂから離れている。この場合、導体スペーサ１４の上面１４ａでは、溝１４ｄの導体スペーサ１４の上面１４ａ側の端部がはんだ２４に直接的に接触するため、余剰なはんだが導体スペーサ１４の側面１４ｃに形成された溝１４ｄに誘導されやすい。その一方で、溝１４ｄの導体スペーサ１４の下面１４ｂ側の端部は、導体スペーサ１４の下面１４ｂから離れているので、溝１４ｄに沿って濡れ広がるはんだが、導体スペーサ１４の下面１４ｂへ達することが抑制される。これにより、導体スペーサ１４と上側放熱板１６との間のはんだ２４が、導体スペーサ１４の側面１４ｃに沿って繋がることが抑制される。但し、溝１４ｄが延びている方向は、導体スペーサ１４の上面１４ａに限定されず、下面１４ｂに延びていてもよい。この場合、導体スペーサ１４と半導体素子１２との間のはんだ２６が、導体スペーサ１４の側面１４ｃに沿って繋がることが抑制される。但し、他の実施形態として、溝１４ｄは、導体スペーサ１４の上面１４ａから下面１４ｂまで延びていてもよい。
ここで、これらのはんだ２４、２６は、前述したはんだ層２４、２６を構成することから、ここでは同じ符号を付して説明する。同様に後述するはんだ２８についても、前述したはんだ層２８を構成することから、同じ符号を付して説明する。
図３−８を参照して、実施例の半導体装置１０の製造方法について説明する。先ず、下側放熱板１８と半導体素子１２と導体スペーサ１４を準備する。ここで、下側放熱板１８は、例えば外部接続端子１９、２０と一体になったリードフレームを採用することができる。次いで、下側放熱板１８と半導体素子１２と導体スペーサ１４とを順に配置し、各部材間をはんだ付けすることによって、積層体Ｘを形成する（第１リフロー工程）。このとき下側放熱板１８の上面１８ａと半導体素子１２の下面電極１２ｂとの間、半導体素子１２の上面電極１２ａと導体スペーサ１４の下面との間ははんだ層２８、２６がそれぞれ形成される。これらの各部材間に配置されるはんだ２６、２８には、一例ではあるが、シート形状のはんだを採用することができる。
次いで、図４に示すように、準備した上側放熱板１６の下面１４ｂ上に、第１リフロー工程で形成した積層体Ｘを反転させ、導体スペーサ１４が下側になるように配置する。配置後、図５に示すように、導体スペーサ１４と上側放熱板１６とをはんだ付けする（第２リフロー工程）。このとき上側放熱板１６の下面１６ｂと導体スペーサ１４の上面１４ａとの間に、はんだ層２４が形成される。上側放熱板１６と導体スペーサ１４との間に配置されるはんだ２４は、一例ではあるが、シート形状のはんだを採用することができる。ここで、第２リフロー工程後の導体スペーサ１４と半導体素子１２との間に位置するはんだのフィレット形状が成す角度θ（図５参照）は、９０度以上になると半導体装置の信頼性が著しく低下することが明らかになっている。そのため、導体スペーサ１４と半導体素子１２との間に位置するはんだのフィレット形状が成す角度θが９０度未満であることが好ましい。
一方で、仮に導体スペーサ１４と半導体素子１２との間に位置するはんだのフィレット形状が成す角度θが９０度以上であったとしても、本技術の適用によって余剰なはんだが濡れ広がる位置を、溝１４ｄが形成された位置に制限することによって、はんだから半導体素子１２へと大きな応力が作用することを防ぐことができる。
本実施例では、前述したが、導体スペーサ１４の溝１４ｄは、導体スペーサ１４の側面１４ｃの角部に位置する。このため、図６に示すように、導体スペーサ１４と上側放熱板１６との間に位置するはんだ２４の余剰はんだは、半導体素子１２の角部に対応する範囲へと優先的に誘導される。半導体素子１２の角部では、はんだから半導体素子１２へと作用する応力が本来的に小さい。そのため、仮に導体スペーサ１４の上面１４ａから側面１４ｃを通って下面１４ｂまではんだが繋がった場合でも、このように余剰はんだが濡れ広がる範囲を制限することで、はんだから半導体素子１２へ過大な応力が作用することを避けることができる。
加えて、本実施例における導体スペーサ１４の溝１４ｄは、導体スペーサ１４の下面１４ｂ（導体スペーサ１４と半導体素子１２との接合面）までは延びていないため、溝１４ｄに誘導されたはんだ２４が、導体スペーサ１４の下面１４ｂに到達せず、これによって、導体スペーサ１４の上面１４ａから側面１４ｃを通って下面１４ｂまではんだ２４、２６が繋がることが抑制される。
一方、従来の半導体装置の構成では、図７に示すように、導体スペーサ１１４と上側放熱板１６との間に位置するはんだ２４の余剰はんだは、導体スペーサ１１４の側面１１４ｃの全体に濡れ広がる。このはんだ２４の濡れ広がりがさらに進行すると、導体スペーサ１１４の上面１１４ａから下面１１４ｂに至るまで、側面１１４ｃの全体に亘ってはんだが繋がるおそれがある（図８参照）。その結果、導体スペーサ１１４と半導体素子１２との間に位置するはんだのフィレット形状が成す角度θは、９０度以上になり、その半導体装置の信頼性は著しく低下する。但し、この場合、導体スペーサ１１４と半導体素子１２との間に位置するはんだのフィレット形状が成す角度θには、導体スペーサ１４と上側放熱板１６との間に位置するはんだ２４の余剰はんだが濡れ広がって繋がった分の角度も含まれる。
上記した第２リフロー工程後、半導体素子１２、導体スペーサ１４、上側放熱板１６及び下側放熱板１８を封止体３０で封止する。但し、例えば封止後に各放熱板１６、１８の表面１６ａ、１８ｂが露出していない場合は封止体３０の表面３０ａ、３０ｂを研削して、各放熱板１６、１８の表面１６ａ、１８ｂを露出させる。最後に、例えば不要部（例えばリードフレームのタイバー）の切除等を行い、電気回路を独立させることで、半導体装置１０は完成する。
本明細書が開示する技術における導体スペーサ１４の側面１４ｃの角部に溝１４ｄを設ける位置は、様々に変更可能である。図９、図１０を参照して導体スペーサ１４の変形例について説明する。本実施例では、溝１４ｄが全ての角部（即ち、四つの角部）に設けられており、例えば切削又はプレス加工等により面取りを実施し、その面取りされた面に対して溝１４ｄが設けられている。この溝１４ｄが設けられる位置は、導体スペーサ１４の全ての角部に限定されず、一つの角部、二又は三つの角部に対してそれぞれ溝１４ｄが設けられていてもよい。具体例を以下に示す。溝１４ｄが設けられている位置は、図９（Ａ）に示すように、四つの角部のうち一つの角部に設けられていてもよい。また、溝１４ｄが設けられている位置は、図９（Ｂ）に示すように、導体スペーサ１４の側面１４ｃの隣り合う二つの角部に設けられていてもよく、図９（Ｃ）に示すように、対角上の二つの角部に設けられていてもよい。さらに、溝１４ｄが設けられている位置は、図９（Ｄ）に示すように、三つの角部に対して設けられていてもよい。
また、本実施例の導体スペーサ１４の側面１４ｃの溝１４ｄは、導体スペーサ１４の四つの角部において、例えば切削又はプレス加工等による面取りを実施し、その面取りされた面に対して溝１４ｄが設けられていたが、溝１４ｄが設けられる面の形状はそれに限定されない。図１０に示すように、導体スペーサ１４を平面視したときに、例えば、導体スペーサ１４が概して十字形状になるように角部を導体スペーサの内側に切削又はプレス加工等をし、その加工された面に対して溝１４ｄが設けられていてもよい。
同様に、図１１に示すように、導体スペーサ１４の側面１４ｃの溝１４ｄの形状も、様々に変更可能である。以下にそれらの変形例について説明する。図１１（Ａ）に示すように、溝１４ｄは、導体スペーサ１４の上面１４ａ（上側放熱板１６側）から下面１４ｂ（半導体素子１２側）に亘って延びていてもよい。一方、図１１（Ｂ）に示すように、溝１４ｄの長さ寸法は、溝１４ｄが導体スペーサ１４の上面１４ａから、導体スペーサ１４の下面１４ｂに向かって略半分の長さまで延びているような、本実施例の溝１４ｄの長さ寸法よりも比較的に小さい長さ寸法であってよい。また、溝１４ｄは、直線形状に限定されず、図１１（Ｃ）に示すような波線形状、又は他の線形状であってもよい。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
１０：半導体装置
１２：半導体素子
１２ａ：上面電極
１２ｂ：下面電極
１２ｃ：信号パッド
１４：導体スペーサ
１４ｃ：導体スペーサの側面
１４ｄ：導体スペーサの溝
１６：上側放熱板
１６ｃ：上側放熱板の溝
１７、１９：電力用端子
１８：下側放熱板
２０：信号用端子
２２：ボンディングワイヤ
２４、２６、２８：はんだ（層）
３０：封止体
Ｘ：積層体

Claims (6)

  1. 半導体素子と、
    前記半導体素子の上面にはんだ層を介して接合される第１導体と、
    前記第１導体の上面にはんだ層を介して接合される第２導体と、
    を備え、
    前記第１導体の前記上面に隣接する側面には、前記半導体素子、前記第１導体及び前記第２導体の積層方向に沿って延びる少なくとも一つの溝が設けられている、半導体装置。
  2. 前記第１導体の前記少なくとも一つの溝は、前記第１導体の前記上面と下面との少なくとも一方まで延びている、請求項１に記載の半導体装置。
  3. 前記第１導体の前記少なくとも一つの溝は、前記第１導体の前記上面と前記下面との一方まで延びており、前記第１導体の前記上面と前記下面との他方までは延びていない、請求項２に記載の半導体装置。
  4. 前記第１導体の前記少なくとも一つの溝は、前記第１導体の前記側面において前記半導体素子の角部に対応する範囲に設けられている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１導体の前記少なくとも一つの溝は、複数の溝を含む、請求項１から４のいずれか一項に記載の半導体装置。
  6. 半導体素子の上面に第１導体をはんだ接合し、積層体を形成する第１リフロー工程と、
    前記積層体における前記第１導体の上面に、第２導体をはんだ接合する第２リフロー工程と、を備え、
    前記第１導体の前記上面に隣接する側面には、前記積層体の積層方法に沿って延びる少なくとも一つの溝が設けられており、
    前記少なくとも一つの溝は、前記第１導体の前記上面まで延びており、
    前記第２リフロー工程では、前記第２導体が前記積層体の下側に配置される、
    半導体装置の製造方法。
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