JP2019121722A - パッケージ基板の製造方法 - Google Patents

パッケージ基板の製造方法 Download PDF

Info

Publication number
JP2019121722A
JP2019121722A JP2018001631A JP2018001631A JP2019121722A JP 2019121722 A JP2019121722 A JP 2019121722A JP 2018001631 A JP2018001631 A JP 2018001631A JP 2018001631 A JP2018001631 A JP 2018001631A JP 2019121722 A JP2019121722 A JP 2019121722A
Authority
JP
Japan
Prior art keywords
mold resin
mold
flat surface
temperature
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018001631A
Other languages
English (en)
Inventor
関家 一馬
Kazuma Sekiya
一馬 関家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2018001631A priority Critical patent/JP2019121722A/ja
Priority to CN201910003750.7A priority patent/CN110034024A/zh
Priority to US16/241,285 priority patent/US11096287B2/en
Publication of JP2019121722A publication Critical patent/JP2019121722A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0014Shaping of the substrate, e.g. by moulding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1283After-treatment of the printed patterns, e.g. sintering or curing methods
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305Moulding and encapsulation
    • H05K2203/1316Moulded encapsulation of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】厚みが均一なパッケージ基板を製造することができるパッケージ基板の製造方法を提供する。【解決手段】パッケージ基板の製造方法は、複数のデバイス8が配設された配線基板2をモールド金型12で囲繞しモールド樹脂22を供給するモールド樹脂供給工程と、モールド樹脂22を本焼成の温度に至らない比較的低い温度で仮焼成する仮焼成工程と、モールド金型12から配線基板2を外すモールド金型外し工程と、第一の平坦面26aを備えた第一の基台26に配線基板2を載置し、第一の平坦面26aと平行な第二の平坦面28aを備えた第二の基台28で配線基板2を押圧すると共に本焼成の温度で加熱し、仮焼成されたモールド樹脂22の厚みを均一にして本焼成する本焼成工程と、から少なくとも構成される。【選択図】図8

Description

本発明は、デバイスに対応した配線パターンが分割予定ラインによって区画されて複数形成された配線基板に複数のデバイスが配設されモールド樹脂で封止されたパッケージ基板の製造方法に関する。
IC、LSI等の複数のデバイスが分割予定ラインによって区画され表面に形成されたウエーハはダイシング装置、レーザー加工装置によって個々のデバイスに分割され、分割された各デバイスは携帯電話、パソコン等の電気機器に利用される。また、デバイスはモールド樹脂で封止されたCSP(Chip Size Package)と称される形態で使用される(たとえば特許文献1参照。)。
特開2006−32471号公報
しかし、配線基板をモールド金型で囲繞しモールド樹脂を供給して複数のデバイスをパッケージして形成されるパッケージ基板の厚みは、必ずしも均一ではなく品質の安定が図れないという問題がある。
上記事実に鑑みてなされた本発明の課題は、厚みが均一なパッケージ基板を製造することができるパッケージ基板の製造方法を提供することである。
上記課題を解決するために本発明が提供するのは以下のパッケージ基板の製造方法である。すなわち、デバイスに対応した配線パターンが分割予定ラインによって区画されて複数形成された配線基板に複数のデバイスが配設されモールド樹脂で封止されたパッケージ基板の製造方法であって、複数のデバイスが配設された配線基板をモールド金型で囲繞しモールド樹脂を供給するモールド樹脂供給工程と、モールド樹脂を本焼成の温度に至らない比較的低い温度で仮焼成する仮焼成工程と、該モールド金型から配線基板を外すモールド金型外し工程と、第一の平坦面を備えた第一の基台に配線基板を載置し、該第一の平坦面と平行な第二の平坦面を備えた第二の基台で配線基板を押圧すると共に本焼成の温度で加熱し、仮焼成されたモールド樹脂の厚みを均一にして本焼成する本焼成工程と、から少なくとも構成されるパッケージ基板の製造方法である。
好ましくは、配線基板は、2以上のグループに分けて配線パターンが形成されている。該モールド樹脂は液状エポキシ樹脂であり、仮焼成の温度は160〜180℃であり、本焼成の温度は250〜270℃であるのが好適である。
本発明が提供するパッケージ基板の製造方法は、複数のデバイスが配設された配線基板をモールド金型で囲繞しモールド樹脂を供給するモールド樹脂供給工程と、モールド樹脂を本焼成の温度に至らない比較的低い温度で仮焼成する仮焼成工程と、該モールド金型から配線基板を外すモールド金型外し工程と、第一の平坦面を備えた第一の基台に配線基板を載置し、該第一の平坦面と平行な第二の平坦面を備えた第二の基台で配線基板を押圧すると共に本焼成の温度で加熱し、仮焼成されたモールド樹脂の厚みを均一にして本焼成する本焼成工程と、から少なくとも構成されているので、厚みが均一なパッケージ基板を製造することができる。
複数のデバイスが配線基板に配設される状態を示す斜視図。 複数のデバイスが配設された配線基板の正面図。 デバイスが2段積層された場合の配線基板の一部拡大正面図。 複数のデバイスが配設された配線基板およびモールド金型の斜視図。 (a)モールド樹脂供給工程が実施されている状態を示す斜視図、(b)モールド樹脂供給工程が実施された状態を示す配線基板の断面図。 仮焼成される際の配線基板の状態を示す斜視図。 モールド金型から配線基板が外された状態を示す斜視図。 本焼成工程が実施される状態を示す斜視図。 パッケージ基板の斜視図。
以下、本発明のパッケージ基板の製造方法の実施形態について図面を参照しつつ説明する。
図1に示す配線基板2は、格子状の分割予定ライン4によって複数の矩形領域6に区画され、複数の矩形領域6のそれぞれにはデバイス8に対応した配線パターン(図示していない。)が形成されている。図示の実施形態における配線基板2は、第一のグループGaおよび第二のグループGbの2つのグループに分けて複数の配線パターンが形成されているが、配線基板2に形成される配線パターンのグループは単一であってもよく、あるいは3以上であってもよい。図1および図2に示すとおり、各矩形領域6にはデバイス8が配設され、各デバイス8の接続端子(図示していない。)と各矩形領域6に形成された配線パターンの電極(図示していない。)とがワイヤー10によって接続される。また、図3に示すとおり、デバイス8a、8bが2段積層される場合もあり、この場合にはデバイス8a、8bの接続端子と配線パターンの電極とがそれぞれワイヤー10a、10bによって接続される。デバイスは3段以上積層される場合もある。なお、ボール電極(図示していない。)を介してデバイス8の接続端子と配線パターンの電極とが接続されていてもよい。
図示の実施形態では、まず、複数のデバイス8が配設された配線基板2をモールド金型で囲繞しモールド樹脂を供給するモールド樹脂供給工程を実施する。図示の実施形態では図4に示すとおり、モールド金型12は、矩形状の上壁14と、上壁14の周縁から垂下する4枚の側壁16とを備え、下端側が開放されている。また上壁14には、モールド樹脂を供給するための供給開口18と、供給開口18から供給されたモールド樹脂の余剰分を排出するための排出開口20とが形成されている。モールド樹脂供給工程では、まず、図4および図5(a)に示すとおり、配線基板2のデバイス8側の面にモールド金型12を被せ、複数のデバイス8が配設された配線基板2をモールド金型12で囲繞する。次いで、モールド金型12の内面と配線基板2のデバイス8側の面との間に液状エポキシ樹脂等のモールド樹脂22を供給開口18から供給して充填すると共に、供給開口18から供給したモールド樹脂22の余剰分を排出開口20から排出する。これによって図5(b)に示すとおり、配線基板2に配設された複数のデバイス8をモールド樹脂22で封止することができる。なお、モールド樹脂22には、剛性や熱伝導性等の向上のためにシリカ等により構成される粒径数十μm程度のフィラーが混入されていてもよい。
モールド樹脂供給工程を実施した後、モールド樹脂22を本焼成の温度に至らない比較的低い温度で仮焼成する仮焼成工程を実施する。仮焼成工程は、仮焼成中におけるモールド樹脂22の変形を防止するため、図6に示すとおり配線基板2にモールド金型12を被せた状態で実施する。たとえば、モールド樹脂供給工程において供給したモールド樹脂22が液状エポキシ樹脂である場合には、160〜180℃程度の温度で15〜20分程度の時間をかけて仮焼成工程を実施する。このように、モールド樹脂22を本焼成の温度に至らない比較的低い温度で仮焼成することにより、モールド樹脂22は、完全には硬化せず変形する余地があるものの、モールド金型12から配線基板2を外してもモールド金型12の形状が保持される程度に硬化する。
仮焼成工程を実施した後、図7に示すとおり、モールド金型12から配線基板2を外すモールド金型外し工程を実施する。
モールド金型外し工程を実施した後、第一の平坦面を備えた第一の基台に配線基板2を載置し、第一の平坦面と平行な第二の平坦面を備えた第二の基台で配線基板2を押圧すると共に本焼成の温度で加熱し、仮焼成されたモールド樹脂22の厚みを均一にして本焼成する本焼成工程を実施する。本焼成工程は、たとえば図8に一部を示すプレス装置24を用いて実施することができる。プレス装置24は、第一の平坦面26aを上端に備えた円柱状の第一の基台26と、第一の平坦面26aと平行な第二の平坦面28aを下端に備えた円柱状の第二の基台28とを含む。第一の基台26は床に固定されている。一方、第二の基台28は、昇降自在に構成されており、油圧シリンダ等から構成され得る適宜の昇降手段(図示していない。)により昇降される。この第二の基台28には第二の平坦面28aを加熱するヒーター(図示していない。)が内蔵されており、第二の平坦面28aはアルミニウム合金や銅合金等の熱伝導率の比較的高い適宜の金属材料から形成されている。
図8を参照して説明を続けると、本焼成工程では、まず、モールド樹脂22を上に向けて配線基板2を第一の平坦面26aに載置する。次いで、昇降手段で第二の基台28を下降させ、第二の平坦面28aでモールド樹脂22を押圧する。また、ヒーターを作動させ、仮焼成の温度よりも高い本焼成の温度で、かつ仮焼成の時間よりも長い時間をかけてモールド樹脂22を加熱する。たとえば、モールド樹脂供給工程において供給したモールド樹脂22が液状エポキシ樹脂である場合には、250〜270℃程度の温度で20〜25分程度の時間をかけて本焼成工程を実施する。また、第二の平坦面28aでモールド樹脂22を押圧する際の押圧力は0.5〜1.0N/cm程度でよい。これによって、モールド樹脂22を完全に硬化させると共にモールド樹脂22の厚みを均一にすることができ、図9に示すとおりの厚みが均一なパッケージ基板30を製造することができる。
2:配線基板
8:デバイス
12:モールド金型
22:モールド樹脂
26:第一の基台
26a:第一の平坦面
28:第二の基台
28a:第二の平坦面
30:パッケージ基板

Claims (3)

  1. デバイスに対応した配線パターンが分割予定ラインによって区画されて複数形成された配線基板に複数のデバイスが配設されモールド樹脂で封止されたパッケージ基板の製造方法であって、
    複数のデバイスが配設された配線基板をモールド金型で囲繞しモールド樹脂を供給するモールド樹脂供給工程と、
    モールド樹脂を本焼成の温度に至らない比較的低い温度で仮焼成する仮焼成工程と、
    該モールド金型から配線基板を外すモールド金型外し工程と、
    第一の平坦面を備えた第一の基台に配線基板を載置し、該第一の平坦面と平行な第二の平坦面を備えた第二の基台で配線基板を押圧すると共に本焼成の温度で加熱し、仮焼成されたモールド樹脂の厚みを均一にして本焼成する本焼成工程と、
    から少なくとも構成されるパッケージ基板の製造方法。
  2. 配線基板は、2以上のグループに分けて配線パターンが形成されている請求項1記載のパッケージ基板の製造方法。
  3. 該モールド樹脂は液状エポキシ樹脂であり、仮焼成の温度は160〜180℃であり、本焼成の温度は250〜270℃である請求項1記載のパッケージ基板の製造方法。
JP2018001631A 2018-01-10 2018-01-10 パッケージ基板の製造方法 Pending JP2019121722A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018001631A JP2019121722A (ja) 2018-01-10 2018-01-10 パッケージ基板の製造方法
CN201910003750.7A CN110034024A (zh) 2018-01-10 2019-01-03 封装基板的制造方法
US16/241,285 US11096287B2 (en) 2018-01-10 2019-01-07 Method of manufacturing packaged board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018001631A JP2019121722A (ja) 2018-01-10 2018-01-10 パッケージ基板の製造方法

Publications (1)

Publication Number Publication Date
JP2019121722A true JP2019121722A (ja) 2019-07-22

Family

ID=67140281

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018001631A Pending JP2019121722A (ja) 2018-01-10 2018-01-10 パッケージ基板の製造方法

Country Status (3)

Country Link
US (1) US11096287B2 (ja)
JP (1) JP2019121722A (ja)
CN (1) CN110034024A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019121722A (ja) * 2018-01-10 2019-07-22 株式会社ディスコ パッケージ基板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917816A (ja) * 1995-06-29 1997-01-17 Nec Kyushu Ltd 半導体装置の製造方法
JP2001024001A (ja) * 1999-07-12 2001-01-26 Matsushita Electronics Industry Corp 樹脂封止型半導体装置の製造方法及びリードフレーム
JP2003246838A (ja) * 2002-02-27 2003-09-05 Arakawa Chem Ind Co Ltd エポキシ樹脂組成物、電子材料用樹脂組成物、電子材料用樹脂、コーティング剤およびコーティング剤硬化膜の製造方法
JP2005123456A (ja) * 2003-10-17 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006032471A (ja) * 2004-07-13 2006-02-02 Disco Abrasive Syst Ltd Csp基板の製造方法
JP2011054771A (ja) * 2009-09-02 2011-03-17 Elpida Memory Inc 半導体装置製造用冶具及び半導体装置製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2890662B2 (ja) * 1990-04-25 1999-05-17 ソニー株式会社 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム
JPH11121488A (ja) * 1997-10-15 1999-04-30 Toshiba Corp 半導体装置の製造方法及び樹脂封止装置
JP3876109B2 (ja) * 2000-03-29 2007-01-31 松下電器産業株式会社 電子回路形成品の製造方法
JP5465042B2 (ja) * 2010-03-01 2014-04-09 株式会社ディスコ パッケージ基板の加工方法
JP2019121722A (ja) * 2018-01-10 2019-07-22 株式会社ディスコ パッケージ基板の製造方法
FR3093230B1 (fr) * 2019-02-27 2023-01-06 St Microelectronics Tours Sas Boîtier de puce électronique

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917816A (ja) * 1995-06-29 1997-01-17 Nec Kyushu Ltd 半導体装置の製造方法
JP2001024001A (ja) * 1999-07-12 2001-01-26 Matsushita Electronics Industry Corp 樹脂封止型半導体装置の製造方法及びリードフレーム
JP2003246838A (ja) * 2002-02-27 2003-09-05 Arakawa Chem Ind Co Ltd エポキシ樹脂組成物、電子材料用樹脂組成物、電子材料用樹脂、コーティング剤およびコーティング剤硬化膜の製造方法
JP2005123456A (ja) * 2003-10-17 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006032471A (ja) * 2004-07-13 2006-02-02 Disco Abrasive Syst Ltd Csp基板の製造方法
JP2011054771A (ja) * 2009-09-02 2011-03-17 Elpida Memory Inc 半導体装置製造用冶具及び半導体装置製造方法

Also Published As

Publication number Publication date
CN110034024A (zh) 2019-07-19
US20190215966A1 (en) 2019-07-11
US11096287B2 (en) 2021-08-17

Similar Documents

Publication Publication Date Title
WO2017029876A1 (ja) 静電チャックヒータ
JP6496675B2 (ja) 静電チャックヒータ
TWI535673B (zh) 曲面玻璃成型方法及其採用之模具
CN101180247A (zh) 陶瓷基板的制造方法以及陶瓷基板
US5302219A (en) Method for obtaining via patterns in ceramic sheets
JP5670806B2 (ja) セラミック基板及びその製造方法
KR20140111576A (ko) 패키지­온­패키지 구조물 및 그 형성 방법
US9960097B2 (en) Semiconductor device
WO2019019857A1 (zh) 散热元件及其制备方法和igbt模组
JP2019121722A (ja) パッケージ基板の製造方法
KR20190068489A (ko) 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법
KR20170007739A (ko) 대형 동시소성 물품의 개선된 제조방법
CN107845610B (zh) 基板结构及其制作方法
CN112239365A (zh) 一种一次性烧结多层压电陶瓷片的方法
JP7519168B2 (ja) セラミックス部材の製造方法
US20040046285A1 (en) Manufacturing method of ceramic electronic components and its manufacturing equipment
CN116154048A (zh) 一种基于表面贴片制备led器件的方法
CN113213950B (zh) 陶瓷封装基座的制备方法
JP6677530B2 (ja) ガラス成形型および曲面ガラスの製造方法
JPH11186448A (ja) 積層セラミック回路基板の製造方法
JP2016058415A (ja) 半導体パワーモジュールの製造方法
TWI836144B (zh) 陶瓷加熱器及其製造方法
TW201812977A (zh) 在微機械與半導體處理中的工件載體的層壓頂板
KR101542149B1 (ko) 정전척의 제조방법
JP2007243088A (ja) 多層セラミック基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220705