JP2019102484A - Compound semiconductor device and manufacturing method therefor, receiver and power generator - Google Patents
Compound semiconductor device and manufacturing method therefor, receiver and power generator Download PDFInfo
- Publication number
- JP2019102484A JP2019102484A JP2017228060A JP2017228060A JP2019102484A JP 2019102484 A JP2019102484 A JP 2019102484A JP 2017228060 A JP2017228060 A JP 2017228060A JP 2017228060 A JP2017228060 A JP 2017228060A JP 2019102484 A JP2019102484 A JP 2019102484A
- Authority
- JP
- Japan
- Prior art keywords
- nanowire
- compound semiconductor
- metal
- layer
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、化合物半導体装置及びその製造方法、並びに受信装置及び発電装置に関するものである。 The present invention relates to a compound semiconductor device, a method of manufacturing the same, a receiving device, and a power generation device.
無線通信の受信装置や発電装置に用いられる能動素子として、ショットキーダイオードがある。より検波感度や変換効率が高い能動素子としては、バンド間トンネル現象を利用したバックワードダイオードが好適である。ダイオードを高効率化するためには、接合部の面積を縮小して接合容量を抑制することが効果的である。通常のメサ型のダイオードでは、接合部の縮小に限界があったため、能動素子をナノワイヤ化する方法が用いられる。例えば、ＧａＡｓ(１１１)Ｂ基板にｎ−ＩｎＡｓとｐ−ＧａＡｓＳｂとが接合されてなるナノワイヤ化したトンネルダイオードを形成する。このダイオードによれば、ｐｎ接合部の面積を縮小することが可能である。 There is a Schottky diode as an active element used for a receiver of wireless communication and a power generator. As an active element having higher detection sensitivity and conversion efficiency, a backward diode using an interband tunneling phenomenon is preferable. In order to increase the efficiency of the diode, it is effective to reduce the area of the junction to suppress the junction capacitance. In the case of a normal mesa diode, there is a limit to shrinking of the junction, so a method of making an active element into a nanowire is used. For example, a nanowired tunnel diode is formed on a GaAs (111) B substrate by bonding n-InAs and p-GaAsSb. According to this diode, it is possible to reduce the area of the pn junction.
ナノワイヤトンネルダイオードでは、ＩｎＡｓ系のナノワイヤはＧａＡｓ基板上に成長させることから、ＧａＡｓに対してオーミック接触させて電極を形成する必要がある。ＧａＡｓにオーミック接触する金属として一般的なものとしては、ＡｕＧｅを用いたＡｕＧｅ（下層）／Ｎｉ（中間層）／Ａｕ（上層）がある。 In a nanowire tunnel diode, since InAs-based nanowires are grown on a GaAs substrate, it is necessary to form an electrode in ohmic contact with GaAs. As a metal generally in ohmic contact with GaAs, there is AuGe (lower layer) / Ni (intermediate layer) / Au (upper layer) using AuGe.
ＡｕＧｅのＧｅをＧａＡｓに拡散させ、オーミック接触を形成するためには、熱処理を行うことを要する。通常では、３５０℃〜４５０℃の熱処理を行うことにより、ＡｕＧｅをＧａＡｓに対してオーミック接触させることができる。 In order to diffuse AuGe Ge into GaAs and form an ohmic contact, it is necessary to carry out heat treatment. Usually, AuGe can be brought into ohmic contact with GaAs by heat treatment at 350 ° C. to 450 ° C.
しかしながら、この熱処理が能動素子にとって問題となる場合がある。能動素子としてナノワイヤトンネルダイオードを形成する際には、例えばVapor-Liquid-Solid法（ＶＬＳ法）により例えばＡｕ触媒を用いてＩｎＡｓ系のナノワイヤを成長する。そのため、ナノワイヤの先端にはＡｕ触媒が残存することになる。この状態でオーミック接触を形成するための熱処理が施されると、Ａｕ触媒がナノワイヤと反応し、ナノワイヤトンネルダイオードの動作の不安定化を惹起することが懸念される。 However, this heat treatment can be a problem for active devices. When forming a nanowire tunnel diode as an active element, InAs-based nanowires are grown using, for example, an Au catalyst by, for example, Vapor-Liquid-Solid method (VLS method). Therefore, the Au catalyst remains at the tip of the nanowire. When heat treatment is performed to form an ohmic contact in this state, there is a concern that the Au catalyst may react with the nanowire to cause the operation of the nanowire tunnel diode to become unstable.
本発明は、ナノワイヤと金属層との間でオーミック接触を得るための熱処理が不要であって、能動素子に負担なく確実にオーミック接触が形成され、能動素子の安定動作に寄与する化合物半導体装置及びその製造方法を提供することを目的とする。 The present invention does not require a heat treatment for obtaining an ohmic contact between the nanowire and the metal layer, and the compound semiconductor device contributes to the stable operation of the active device by reliably forming the ohmic contact without burdening the active device. It aims at providing the manufacturing method.
一つの態様では、化合物半導体装置は、導電層と、前記導電層上に設けられた能動素子と、前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、前記ナノワイヤの上面及び側面を前記金属で覆う金属層とを備えている。 In one aspect, the compound semiconductor device includes a conductive layer, an active element provided on the conductive layer, and In, which is electrically connected to the active element, standing up on the conductive layer. A nanowire comprising a compound semiconductor in ohmic contact with a metal, and a metal layer covering the top and side surfaces of the nanowire with the metal.
一つの態様では、化合物半導体装置の製造方法は、導電層上に能動素子を形成する工程と、前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤを形成する工程と、前記ナノワイヤの上面及び側面を前記金属で覆う金属層を形成する工程とを備えている。 In one aspect, a method of manufacturing a compound semiconductor device includes the steps of: forming an active element on a conductive layer; and a metal containing In electrically connected to the active element and standing on the conductive layer. And forming a metal layer covering the top and side surfaces of the nanowire with the metal.
一つの側面では、ナノワイヤと金属層との間でオーミック接触を得るための熱処理が不要であって、能動素子に負担なく確実にオーミック接触が形成され、能動素子の安定動作に寄与する化合物半導体装置が実現する。 In one aspect, a compound semiconductor device that does not require a heat treatment for obtaining an ohmic contact between the nanowires and the metal layer, reliably forms an ohmic contact without burdening the active device, and contributes to the stable operation of the active device. Is realized.
［第１の実施形態］
以下、第１の実施形態について説明する。本実施形態では、能動素子としてナノワイヤトンネルダイオードを備えた化合物半導体装置を例示し、その構成及び製造方法について図面を参照しながら詳細に説明する。
図１〜図４は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
First Embodiment
The first embodiment will be described below. In the present embodiment, a compound semiconductor device provided with a nanowire tunnel diode as an active element is exemplified, and the configuration and manufacturing method thereof will be described in detail with reference to the drawings.
1 to 4 are schematic cross sectional views showing a method of manufacturing a compound semiconductor device according to the first embodiment in the order of steps.
先ず、図１（ａ）に示すように、基板１上に導電層２及び絶縁膜３を順次形成する。
詳細には、基板１として、例えば半絶縁性のＧａＡｓ(１１１)Ｂ基板を用意する。基板１上にｎ+−ＧａＡｓを成長し、導電層２を形成する。導電層２は、ｎ型不純物（Ｓｉ，Ｇｅ等）の不純物濃度が５×１０18／ｃｍ2程度で２００ｎｍ程度の厚みに形成される。
次に、導電層２上に例えばシリコン酸化膜を５０ｎｍ程度の厚みに形成し、絶縁膜３を形成する。
First, as shown in FIG. 1A, the
In detail, for example, a semi-insulating GaAs (111) B substrate is prepared as the
Next, for example, a silicon oxide film is formed to a thickness of about 50 nm on the
続いて、図１（ｂ）に示すように、絶縁膜３に開口３ａ，３ｂを形成する。
詳細には、絶縁膜３上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜３のナノワイヤ形成領域を露出させる開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜３の複数のナノワイヤ形成領域に導電層２の表面の一部を露出させる開口３ａ，３ｂを形成する。開口３ａ，３ｂは、１００ｎｍ程度以下の所定のサイズに形成される。開口３ａは、能動素子であるナノワイヤトンネルダイオードの形成領域である素子形成領域１０ａに形成される。開口３ｂ、ここでは複数の開口３ｂは、電極のオーミック接触を形成するためのナノワイヤの形成領域であるオーミック形成領域１０ｂに並んで形成される。レジストは、ウェット処理又はアッシング処理により除去される。
Subsequently, as shown in FIG. 1B, the
In detail, a resist is applied on the
続いて、図１（ｃ）に示すように、Ａｕ触媒４を形成する。
詳細には、後述するナノワイヤを成長するために、開口３ａ，３ｂ内に３０ｎｍ程度の厚みのＡｕ触媒４を蒸着及びリフトオフにより形成する。
Subsequently, as shown in FIG. 1 (c), an
In detail, in order to grow nanowires described later, an
続いて、図２（ａ）に示すように、各種ナノワイヤを成長する。
詳細には、先ず、例えばVapor-Liquid-Solid法（ＶＬＳ法）を用いて、絶縁膜３の開口３ａ，３ｂ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、素子形成領域１０ａにはｎ型化合物半導体ナノワイヤ５ａが、オーミック形成領域１０ｂには複数のｎ型化合物半導体ナノワイヤ６が同一工程で形成される。ｎ−ＩｎＡｓ等は、ｎ−ＧａＡｓと格子定数が異なるために通常の薄膜成長では成長が困難であるところ、ナノワイヤ化することでｎ−ＧａＡｓに成長することができる。
Subsequently, as shown in FIG. 2A, various nanowires are grown.
Specifically, first, n-InAs having a predetermined diameter of 100 nm or less is about 0.5 μm in the
ｎ−ＩｎＡｓの成長に引き続き、１００ｎｍ以下の所定径のｐ−ＧａＡｓＳｂを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料としては、ｐ−ＧａＡｓＳｂの代わりに例えばｐ−ＧａＳｂ又はｐ−ＡｌＧａＳｂを用いても良い。これにより、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａ上にこれと接合されたｐ型化合物半導体ナノワイヤ５ｂが形成される。オーミック形成領域１０ｂにも同様に、各ｎ型化合物半導体ナノワイヤ６上にｐ型化合物半導体ナノワイヤ５ｂが形成される。ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとの接合部では、ナノワイヤトンネルダイオードがバックワードダイオード動作をするようにドーピング濃度が調節される。
Subsequently to the growth of n-InAs, p-GaAsSb having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm. As a material to be grown, for example, p-GaSb or p-AlGaSb may be used instead of p-GaAsSb. As a result, in the
続いて、図２（ｂ）に示すように、レジストマスク２０を形成する。
詳細には、感度の異なるレジストを２層塗布する。下層レジスト２０ａは、ｎ型化合物半導体ナノワイヤ５ａ，６のみを覆うように塗布される。上層レジスト２０ｂは、下層レジスト２０ａよりも高感度のレジストであり、ｐ型化合物半導体ナノワイヤ５ｂのみを覆うように塗布される。上層レジスト２０ｂのオーミック形成領域１０ｂ側のみをリソグラフィーにより除去し、オーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂを露出させる開口２０Ａを形成する。以上により、開口２０Ａを有するレジストマスク２０が形成される。
Subsequently, as shown in FIG. 2B, a resist
Specifically, two layers of resists with different sensitivities are applied. The lower layer resist 20 a is applied so as to cover only the n-type
続いて、図２（ｃ）に示すように、オーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂを除去する。
詳細には、レジストマスク２０を用いて、開口２０Ａから露出するオーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂをエッチングして除去する。ウェット処理又はアッシング処理によりレジストマスク２０を除去する。以上により、素子形成領域１０ａには、導電層２上に起立する、ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとがｐｎ接合されてなるナノワイヤトンネルダイオード５が形成される。オーミック形成領域１０ｂには、導電層２上に並んで起立する、複数のｎ型化合物半導体ナノワイヤ６が形成される。ｎ型化合物半導体ナノワイヤ６は、導電層２を介してナノワイヤトンネルダイオード５と電気的に接続されている。
Subsequently, as shown in FIG. 2C, the p-type
In detail, the resist
続いて、図３（ａ）に示すように、金属層７を形成する。
詳細には、先ず、素子形成領域１０ａのナノワイヤトンネルダイオード５を覆いオーミック形成領域１０ｂのｎ型化合物半導体ナノワイヤ６を露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂで各ｎ型化合物半導体ナノワイヤ６の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う金属層７が形成される。
Subsequently, as shown in FIG. 3A, the
Specifically, first, a resist mask (not shown) for covering the
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. As described above, the
ここで、ｎ型化合物半導体ナノワイヤ６のｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さいために、ｎ型化合物半導体ナノワイヤ６に接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本実施形態では、金属層７とｎ型化合物半導体ナノワイヤ６との間で熱処理することなくオーミック接触が形成される。ナノワイヤトンネルダイオード５の頭頂部にはＡｕ触媒４が残存しているところ、オーミック接触のための熱処理が不要である。そのため、熱処理に起因するＡｕ触媒４とナノワイヤトンネルダイオード５との反応が防止され、ナノワイヤトンネルダイオード５の安定動作に寄与する。
Here, n-InAs of the n-type
また、ｎ型化合物半導体ナノワイヤ６は極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本実施形態では、金属層７はｎ型化合物半導体ナノワイヤ６の上面及び側面を、導電層２に極めて近い当該側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
Further, the n-type
続いて、図３（ｂ）に示すように、パシベーション膜８を形成する。
詳細には、例えばＢＣＢ等の樹脂を用いて、ナノワイヤトンネルダイオード５及びｎ型化合物半導体ナノワイヤ６を埋め込む厚みに堆積し、パシベーション膜８を形成する。
Subsequently, as shown in FIG. 3B, a
In detail, for example, a resin such as BCB is used to deposit the
続いて、図３（ｃ）に示すように、パシベーション膜８の表面をエッチバックする。
詳細には、Ｆを含有するガスを用いて、パシベーション膜８の表面を、ナノワイヤトンネルダイオード５の頭頂部のＡｕ触媒４が露出するまでエッチバックする。これにより、パシベーション膜８の表面が平坦化され、当該平坦面からＡｕ触媒４が露出した形とされる。
Subsequently, as shown in FIG. 3C, the surface of the
In detail, the surface of the
続いて、図４（ａ）に示すように、パシベーション膜８にコンタクト孔８ａを形成する。
詳細には、フォトリソグラフィーによりパシベーション膜８のコンタクト孔の形成領域である金属層７の上方に位置する部位を開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、Ｆ及びＯを含有するガスでパシベーション膜８を、レジストマスクの開口下における金属層７の表面が露出するまでエッチングする。ウェット処理又はアッシング処理によりレジストマスクを除去する。以上により、パシベーション膜８にコンタクト孔８ａが形成される。
Subsequently, as shown in FIG. 4A, a
Specifically, a resist mask (not shown) is formed by photolithography to open a portion located above the
続いて、図４（ｂ）に示すように、アノード電極９及びカソード電極１１を形成する。
詳細には、先ず、パシベーション膜８の表面におけるアノード電極の形成領域（Ａｕ触媒４を含むナノワイヤトンネルダイオード５の上方の領域）及びカソード電極の形成領域（コンタクト孔８ａを含む領域）を開口するレジストマスク（不図示）を形成する。
Subsequently, as shown in FIG. 4B, the
In detail, first, a resist for opening the formation region of the anode electrode (region above the
次に、このレジストマスクを用いて、例えばメッキ法によりレジストマスクの開口内に電極材料として例えばＡｕを形成する。レジストマスクを除去することにより、Ａｕ触媒４を介してナノワイヤトンネルダイオード５と電気的に接続されたアノード電極９と、コンタクト孔８ａをＡｕで埋め込んで金属層７と電気的に接続されたカソード電極１１とが形成される。以上により、本実施形態による化合物半導体装置が形成される。
Next, using this resist mask, for example, Au is formed as an electrode material in the openings of the resist mask by plating, for example. The
以上説明したように、本実施形態によれば、ｎ型化合物半導体ナノワイヤ６と金属膜７との間でオーミック接触を得るための熱処理が不要である。そのため、ナノワイヤトンネルダイオード５に負担なく確実にオーミック接触が形成され、ナノワイヤトンネルダイオード５の安定動作に寄与する化合物半導体装置が実現する。
As described above, according to the present embodiment, the heat treatment for obtaining the ohmic contact between the n-type
（変形例）
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様に能動素子としてナノワイヤトンネルダイオードを備えた化合物半導体装置を例示するが、オーミック接触の形成態様が異なる点で第１の実施形態と相違する。
図５は、第１の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
(Modification)
Hereinafter, modifications of the first embodiment will be described. In this example, as in the first embodiment, a compound semiconductor device provided with a nanowire tunnel diode as an active element is illustrated, but this embodiment is different from the first embodiment in that the formation mode of the ohmic contact is different.
FIG. 5 is a schematic cross-sectional view showing the main steps of a method of manufacturing a compound semiconductor device according to a modification of the first embodiment.
先ず、第１の実施形態の図１（ａ）〜図１（ｃ）と同様の諸工程を行い、絶縁膜３の開口３ａ，３ｂ内にＡｕ触媒４を形成する。
続いて、図５（ａ）に示すように、各種ナノワイヤを成長する。
詳細には、先ず、例えばVapor-Liquid-Solid法（ＶＬＳ法）を用いて、絶縁膜３の開口３ａ，３ｂ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、素子形成領域１０ａにはｎ型化合物半導体ナノワイヤ５ａが、オーミック形成領域１０ｂには複数のｎ型化合物半導体ナノワイヤ５ａが同一工程で形成される。
First, the same steps as in FIGS. 1A to 1C of the first embodiment are performed to form the
Subsequently, as shown in FIG. 5A, various nanowires are grown.
Specifically, first, n-InAs having a predetermined diameter of 100 nm or less is about 0.5 μm in the
ｎ−ＩｎＡｓの成長に引き続き、１００ｎｍ以下の所定径のｐ−ＧａＡｓＳｂを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料としては、ｐ−ＧａＡｓＳｂの代わりに例えばｐ−ＧａＳｂ又はｐ−ＡｌＧａＳｂを用いても良い。これにより、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａ上にこれと接合されたｐ型化合物半導体ナノワイヤ５ｂが形成される。オーミック形成領域１０ｂにも同様に、各ｎ型化合物半導体ナノワイヤ５ａ上にｐ型化合物半導体ナノワイヤ５ｂが形成される。ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとの接合部では、ナノワイヤトンネルダイオードがバックワードダイオード動作をするようにドーピング濃度が調節される。
Subsequently to the growth of n-InAs, p-GaAsSb having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm. As a material to be grown, for example, p-GaSb or p-AlGaSb may be used instead of p-GaAsSb. As a result, in the
以上により、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとがｐｎ接合されてなるナノワイヤトンネルダイオード５が形成される。オーミック形成領域１０ｂには、ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとが接合されてなる複数の化合物半導体ナノワイヤ２１が形成される。化合物半導体ナノワイヤ２１は、導電層２を介してナノワイヤトンネルダイオード５と電気的に接続されている。
As described above, the
続いて、図５（ｂ）に示すように、金属層２２を形成する。
詳細には、先ず、素子形成領域１０ａのナノワイヤトンネルダイオード５を覆いオーミック形成領域１０ｂの化合物半導体ナノワイヤ２１を露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂで化合物半導体ナノワイヤ２１の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う金属層２２が形成される。
Subsequently, as shown in FIG. 5B, a
Specifically, first, a resist mask (not shown) is formed which covers the
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. As described above, the
ここで、化合物半導体ナノワイヤ２１のｎ型化合物半導体ナノワイヤ５ａのｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さい。そのため、ｎ型化合物半導体ナノワイヤ５ａに接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本例では、金属層２２と化合物半導体ナノワイヤ２１のｎ型化合物半導体ナノワイヤ５ａとの間で熱処理することなくオーミック接触が形成される。一方、金属層２２と化合物半導体ナノワイヤ２１のｐ型化合物半導体ナノワイヤ５ｂとの間ではショットキーライクな状態となるが、電流は主にｎ型化合物半導体ナノワイヤ５ａ側のオーミック接触を通って流れる。
Here, n-InAs of the n-type
ナノワイヤトンネルダイオード５の頭頂部にはＡｕ触媒４が残存しているところ、オーミック接触のための熱処理が不要である。そのため、熱処理に起因するＡｕ触媒４とナノワイヤトンネルダイオード５との反応が防止され、ナノワイヤトンネルダイオード５の安定動作に寄与する。
Where the
また、ｎ型化合物半導体ナノワイヤ５ａは極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本例では、金属層２２は化合物半導体ナノワイヤ２１の上面及び側面を、導電層２に極めて近いｎ型化合物半導体ナノワイヤ５ａの側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
In addition, the n-type
本例では、オーミック形成領域１０ｂにおいて、ｎ型化合物半導体ナノワイヤ５ａ上に形成されたｐ型化合物半導体ナノワイヤ５ｂを除去することなく、ｎ型化合物半導体ナノワイヤ５ａで金属層２２とオーミック接触を確保する。そのため、ｐ型化合物半導体ナノワイヤ５ｂを除去するためのリソグラフィー工程及びエッチング工程が不要となり、工程減が実現する。
In this example, the ohmic contact with the
続いて、第１の実施形態の図３（ｂ）〜図４（ｂ）と同様の諸工程を行い、図５（ｃ）に示すように、本例による化合物半導体装置が形成される。 Subsequently, the same steps as in FIGS. 3B to 4B of the first embodiment are performed, and as shown in FIG. 5C, a compound semiconductor device according to this example is formed.
以上説明したように、本例によれば、化合物半導体ナノワイヤ２１のｎ型化合物半導体ナノワイヤ５ａと金属膜７との間でナノワイヤトンネルダイオード５のカソード電極について、オーミック接触を得るための熱処理が不要である。そのため、ナノワイヤトンネルダイオード５に負担なく確実にオーミック接触が形成され、ナノワイヤトンネルダイオード５の安定動作に寄与する化合物半導体装置が実現する。
As described above, according to this example, the heat treatment for obtaining the ohmic contact is unnecessary for the cathode electrode of the
［第２の実施形態］
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に能動素子としてナノワイヤトンネルダイオードを備えた化合物半導体装置を例示するが、オーミック接触の形成態様が異なる点で第１の実施形態と相違する。
図６〜図８は、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
Second Embodiment
The second embodiment will be described below. The present embodiment exemplifies a compound semiconductor device provided with a nanowire tunnel diode as an active element as in the first embodiment, but differs from the first embodiment in that the formation aspect of the ohmic contact is different.
6 to 8 are schematic cross-sectional views showing main steps of a method of manufacturing a compound semiconductor device according to the second embodiment.
先ず、第１の実施形態の図１（ａ）と同様に、基板１上に導電層２及び絶縁膜３を順次形成する。
続いて、図６（ａ）に示すように、絶縁膜３に開口３ａ，３ｃを形成する。
詳細には、絶縁膜３上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜３のナノワイヤ形成領域を露出させる開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜３の複数のナノワイヤ形成領域に導電性基板１の表面の一部を露出させる開口３ａ，３ｃを形成する。開口３ａは、能動素子であるナノワイヤトンネルダイオードの形成領域である素子形成領域１０ａに、１００ｎｍ径程度以下の所定のサイズに形成される。開口３ｃは、電極のオーミック接触を形成するためのナノワイヤの形成領域であるオーミック形成領域１０ｂに亘って形成される。レジストは、ウェット処理又はアッシング処理により除去される。
First, as in FIG. 1A of the first embodiment, the
Subsequently, as shown in FIG. 6A, the
In detail, a resist is applied on the insulating
続いて、図６（ｂ）に示すように、Ａｕ触媒４を形成する。
詳細には、後述するナノワイヤを成長するために、開口３ａ，３ｃ内に３０ｎｍ程度の厚みのＡｕ触媒４を蒸着及びリフトオフにより形成する。開口３ｃについては、開口３ｃ内で複数のＡｕ触媒４が並んで接触するように形成される。
Subsequently, as shown in FIG. 6 (b), an
In detail, in order to grow a nanowire described later, an
続いて、図６（ｃ）に示すように、各種ナノワイヤを成長する。
詳細には、先ず、例えばＶＬＳ法を用いて、絶縁膜３の開口３ａ，３ｃ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、素子形成領域１０ａにはｎ型化合物半導体ナノワイヤ５ａが、オーミック形成領域１０ｂには複数のｎ型化合物半導体ナノワイヤ１２が同一工程で形成される。オーミック形成領域１０ｂでは、隣り合うｎ型化合物半導体ナノワイヤ１２同士が側面で接触して形成される。
Subsequently, as shown in FIG. 6C, various nanowires are grown.
Specifically, first, n-InAs having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm in the
ｎ−ＩｎＡｓの成長に引き続き、１００ｎｍ以下の所定径のｐ−ＧａＡｓＳｂを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料としては、ｐ−ＧａＡｓＳｂの代わりに例えばｐ−ＧａＳｂ又はｐ−ＡｌＧａＳｂを用いても良い。これにより、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａ上にこれと接合されたｐ型化合物半導体ナノワイヤ５ｂが形成される。オーミック形成領域１０ｂにも同様に、各ｎ型化合物半導体ナノワイヤ１２上にｐ型化合物半導体ナノワイヤ５ｂが形成される。オーミック形成領域１０ｂでは、ｎ型化合物半導体ナノワイヤ１２と同様に、隣り合うｐ型化合物半導体ナノワイヤ５ｂ同士が側面で接触して形成される。ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとの接合部では、ナノワイヤトンネルダイオードがバックワードダイオード動作をするようにドーピング濃度が調節される。
Subsequently to the growth of n-InAs, p-GaAsSb having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm. As a material to be grown, for example, p-GaSb or p-AlGaSb may be used instead of p-GaAsSb. As a result, in the
続いて、図７（ａ）に示すように、レジストマスク２０を形成する。
詳細には、感度の異なるレジストを２層塗布する。下層レジスト２０ａは、ｎ型化合物半導体ナノワイヤ５ａ，１２のみを覆うように塗布される。上層レジスト２０ｂは、下層レジスト２０ａよりも高感度のレジストであり、ｐ型化合物半導体ナノワイヤ５ｂのみを覆うように塗布される。上層レジスト２０ｂのオーミック形成領域１０ｂ側のみをリソグラフィーにより除去し、オーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂを露出させる開口２０Ａを形成する。以上により、開口２０Ａを有するレジストマスク２０が形成される。
Subsequently, as shown in FIG. 7A, a resist
Specifically, two layers of resists with different sensitivities are applied. The lower layer resist 20 a is applied so as to cover only the n-type
続いて、図７（ｂ）に示すように、オーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂを除去する。
詳細には、レジストマスク２０を用いて、開口２０Ａから露出するオーミック形成領域１０ｂ側のｐ型化合物半導体ナノワイヤ５ｂをエッチングして除去する。ウェット処理又はアッシング処理によりレジストマスク２０を除去する。以上により、素子形成領域１０ａには、導電層２上に起立する、ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとがｐｎ接合されてなるナノワイヤトンネルダイオード５が形成される。オーミック形成領域１０ｂには、導電層２上に並んで起立する、複数のｎ型化合物半導体ナノワイヤ１２が形成される。複数のｎ型化合物半導体ナノワイヤ１２は、隣り合うものと側面で接触してナノワイヤ集合体３１とされており、導電層２を介してナノワイヤトンネルダイオード５と電気的に接続されている。
Then, as shown in FIG.7 (b), the p-type
In detail, the resist
続いて、図８（ａ）に示すように、金属層３２を形成する。
詳細には、先ず、素子形成領域１０ａのナノワイヤトンネルダイオード５を覆いオーミック形成領域１０ｂのナノワイヤ集合体３１を露出させるレジストマスク（不図示）を形成する。
Subsequently, as shown in FIG. 8A, the
Specifically, first, a resist mask (not shown) is formed which covers the
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂでナノワイヤ集合体３１の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う金属層３２が形成される。
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. By the above, the
ここで、ｎ型化合物半導体ナノワイヤ１２のｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さいために、ｎ型化合物半導体ナノワイヤ１２に接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本実施形態では、金属層３２とナノワイヤ集合体３１との間で熱処理することなくオーミック接触が形成される。ナノワイヤトンネルダイオード５の頭頂部にはＡｕ触媒４が残存しているところ、オーミック接触のための熱処理が不要である。そのため、熱処理に起因するＡｕ触媒４とナノワイヤトンネルダイオード５との反応が防止され、ナノワイヤトンネルダイオード５の安定動作に寄与する。
Here, n-InAs of the n-type
また、ｎ型化合物半導体ナノワイヤ１２は極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本実施形態では、金属層３２は複数のｎ型化合物半導体ナノワイヤ１２が集合したナノワイヤ集合体３１の上面及び側面を、導電層２に極めて近い当該側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
Further, the n-type
続いて、第１の実施形態の図３（ｂ）〜図４（ｂ）と同様の諸工程を行い、図８（ｂ）に示すように、本実施形態による化合物半導体装置が形成される。 Subsequently, the same steps as in FIGS. 3B to 4B of the first embodiment are performed, and as shown in FIG. 8B, a compound semiconductor device according to the present embodiment is formed.
なお、本実施形態では、隣り合うｎ型化合物半導体ナノワイヤ６が接触してなるナノワイヤ集合体３１を形成する場合を例示したが、例えば以下の（１）又は（２）のようにしても良い。
（１）隣り合うＡｕ触媒４を開口３ｃ内で若干離れて形成し、ナノワイヤ集合体を、隣り合うｎ型化合物半導体ナノワイヤ１２が若干離れて（一部接触する部分があっても良い）林立するように形成する。
（２）絶縁膜３の素子形成領域１０ａに開口を形成する際に、複数の微細な開口を密集するように形成し、ナノワイヤ集合体を、隣り合うｎ型化合物半導体ナノワイヤ１２が若干離れて（一部接触する部分があっても良い）林立するように形成する。
In addition, although the case where the
(1)
(2) When forming an opening in the
以上説明したように、本実施形態によれば、ナノワイヤ集合体３１のｎ型化合物半導体ナノワイヤ１２と金属層３２との間でオーミック接触を得るための熱処理が不要である。そのため、ナノワイヤトンネルダイオード５に負担なく確実にオーミック接触が形成され、ナノワイヤトンネルダイオード５の安定動作に寄与する化合物半導体装置が実現する。
As described above, according to the present embodiment, the heat treatment for obtaining the ohmic contact between the n-type
（変形例）
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様に能動素子としてナノワイヤトンネルダイオードを備えた化合物半導体装置を例示するが、オーミック接触の形成態様が異なる点で第２の実施形態と相違する。
図９は、第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
(Modification)
Hereinafter, a modification of the second embodiment will be described. In this example, a compound semiconductor device provided with a nanowire tunnel diode as an active element is illustrated as in the second embodiment, but it is different from the second embodiment in that the formation mode of the ohmic contact is different.
FIG. 9 is a schematic cross-sectional view showing the main steps of a method of manufacturing a compound semiconductor device according to a modification of the second embodiment.
先ず、第１の実施形態の図１（ａ）、及び第２の実施形態の図６（ａ）〜図６（ｂ）と同様の諸工程を行い、絶縁膜３の開口３ａ，３ｃ内にＡｕ触媒４を形成する。
First, the same steps as in FIGS. 1A and 1B of the first embodiment and FIGS. 6A to 6B of the second embodiment are performed to form the
続いて、図９（ａ）に示すように、各種ナノワイヤを成長する。
詳細には、先ず、例えばＶＬＳ法を用いて、絶縁膜３の開口３ａ，３ｃ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、素子形成領域１０ａにはｎ型化合物半導体ナノワイヤ５ａが、オーミック形成領域１０ｂには複数のｎ型化合物半導体ナノワイヤ１３が同一工程で形成される。オーミック形成領域１０ｂでは、隣り合うｎ型化合物半導体ナノワイヤ１３同士が側面で接触して形成される。
Subsequently, as shown in FIG. 9A, various nanowires are grown.
Specifically, first, n-InAs having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm in the
ｎ−ＩｎＡｓの成長に引き続き、１００ｎｍ以下の所定径のｐ−ＧａＡｓＳｂを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料としては、ｐ−ＧａＡｓＳｂの代わりに例えばｐ−ＧａＳｂ又はｐ−ＡｌＧａＳｂを用いても良い。これにより、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａ上にこれと接合されたｐ型化合物半導体ナノワイヤ５ｂが形成される。オーミック形成領域１０ｂにも同様に、各ｎ型化合物半導体ナノワイヤ１３上にｐ型化合物半導体ナノワイヤ１４が形成される。オーミック形成領域１０ｂでは、ｎ型化合物半導体ナノワイヤ５ａと同様に、隣り合うｐ型化合物半導体ナノワイヤ５ｂ同士が側面で接触して形成される。ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとの接合部では、ナノワイヤトンネルダイオードがバックワードダイオード動作をするようにドーピング濃度が調節される。
Subsequently to the growth of n-InAs, p-GaAsSb having a predetermined diameter of 100 nm or less is grown only in the longitudinal direction to a length of about 0.5 μm. As a material to be grown, for example, p-GaSb or p-AlGaSb may be used instead of p-GaAsSb. As a result, in the
以上により、素子形成領域１０ａには、ｎ型化合物半導体ナノワイヤ５ａとｐ型化合物半導体ナノワイヤ５ｂとがｐｎ接合されてなるナノワイヤトンネルダイオード５が形成される。オーミック形成領域１０ｂには、ｎ型化合物半導体ナノワイヤ１３とｐ型化合物半導体ナノワイヤ１４とが接合されてなる複数の化合物半導体ナノワイヤ２１が形成される。複数の化合物半導体ナノワイヤ２１は、隣り合うものと側面で接触してナノワイヤ集合体４１とされており、導電層２を介してナノワイヤトンネルダイオード５と電気的に接続されている。
As described above, the
続いて、図９（ｂ）に示すように、金属層４２を形成する。
詳細には、先ず、素子形成領域１０ａのナノワイヤトンネルダイオード５を覆いオーミック形成領域１０ｂのナノワイヤ集合体４１を露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂでナノワイヤ集合体４１の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う金属層４２が形成される。
Subsequently, as shown in FIG. 9 (b), a
Specifically, first, a resist mask (not shown) is formed which covers the
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. As described above, the
ここで、化合物半導体ナノワイヤ２１のｎ型化合物半導体ナノワイヤ１３のｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さい。そのため、ｎ型化合物半導体ナノワイヤ１３に接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本例では、金属層４２とナノワイヤ集合体４１のｎ型化合物半導体ナノワイヤ１３との間で熱処理することなくオーミック接触が形成される。一方、金属層４２とナノワイヤ集合体４１のｐ型化合物半導体ナノワイヤ１３との間ではショットキーライクな状態となるが、電流は主にｎ型化合物半導体ナノワイヤ１３側のオーミック接触を通って流れる。
Here, n-InAs of the n-type
ナノワイヤトンネルダイオード５の頭頂部にはＡｕ触媒４が残存しているところ、オーミック接触のための熱処理が不要である。そのため、熱処理に起因するＡｕ触媒４とナノワイヤトンネルダイオード５との反応が防止され、ナノワイヤトンネルダイオード５の安定動作に寄与する。
Where the
また、ｎ型化合物半導体ナノワイヤ５ａは極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本例では、金属層４２はナノワイヤ集合体４１の上面及び側面を、導電層２に極めて近いｎ型化合物半導体ナノワイヤ１３の側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
In addition, the n-type
本例では、化合物半導体ナノワイヤ２１において、ｎ型化合物半導体ナノワイヤ５ａ上に形成されたｐ型化合物半導体ナノワイヤ５ｂを除去することなく、ｎ型化合物半導体ナノワイヤ１３で金属層４２とオーミック接触を確保する。そのため、ｐ型化合物半導体ナノワイヤ１４を除去するためのリソグラフィー工程及びエッチング工程が不要となり、工程減が実現する。
In this example, the ohmic contact with the
続いて、第１の実施形態の図３（ｂ）〜図４（ｂ）と同様の諸工程を行い、図９（ｃ）に示すように、本例による化合物半導体装置が形成される。 Subsequently, the same steps as in FIG. 3B to FIG. 4B of the first embodiment are performed to form a compound semiconductor device according to this example as shown in FIG. 9C.
以上説明したように、本例によれば、ナノワイヤ集合体４１のｎ型化合物半導体ナノワイヤ１３と金属層４２との間でオーミック接触を得るための熱処理が不要である。そのため、ナノワイヤトンネルダイオード５に負担なく確実にオーミック接触が形成され、ナノワイヤトンネルダイオード５の安定動作に寄与する化合物半導体装置が実現する。
As described above, according to this example, the heat treatment for obtaining the ohmic contact between the n-type
なお、第１及び第２の実施形態及びこれらの変形例において、ナノワイヤトンネルダイオードをＳｉＮ，ＳｉＯ2，Ａｌ2Ｏ3等の絶縁膜で被覆するようにしても良い。林立する複数のナノワイヤでは、その粗密度によってドーピング濃度を変化させることができる。ｎ型化合物半導体ナノワイヤと金属層とのオーミック接触の状況を、ｎ型化合物半導体ナノワイヤの粗密度によって制御するようにしても良い。 In the first and second embodiments and their modifications, the nanowire tunnel diode may be covered with an insulating film such as SiN, SiO 2 , Al 2 O 3 or the like. In a plurality of forested nanowires, the doping concentration can be changed according to the coarse density. The state of ohmic contact between the n-type compound semiconductor nanowires and the metal layer may be controlled by the rough density of the n-type compound semiconductor nanowires.
［第３の実施形態］
以下、第３の実施形態について説明する。本実施形態では、能動素子としてメサ型ダイオードを備えた化合物半導体装置を例示する。
図１０〜図１１は、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
Third Embodiment
The third embodiment will be described below. In the present embodiment, a compound semiconductor device provided with a mesa diode as an active element is illustrated.
10 to 11 are schematic cross-sectional views showing main steps of a method of manufacturing a compound semiconductor device according to the third embodiment.
先ず、図１０（ａ）に示すように、基板１上に導電層２、ｎ−ＧａＡｓ層５１、及びｐ−ＧａＡｓ層５２を順次形成する。
詳細には、基板１として、例えば半絶縁性のＧａＡｓ(１１１)Ｂ基板を用意する。基板１上にｎ+−ＧａＡｓ、ｎ−ＧａＡｓ、及びｐ−ＧａＡｓを順次成長する。以上により、基板１上に導電層２、ｎ−ＧａＡｓ層５１、及びｐ−ＧａＡｓ層５２が形成される。導電層２は、ｎ型不純物（Ｓｉ，Ｇｅ等）の不純物濃度が５×１０18／ｃｍ2程度で２００ｎｍ程度の厚みに形成される。
First, as shown in FIG. 10A, the
In detail, for example, a semi-insulating GaAs (111) B substrate is prepared as the
続いて、図１０（ｂ）に示すように、ｎ−ＧａＡｓ層５１及びｐ−ＧａＡｓ層５２を加工する。
詳細には、リソグラフィー及びエッチングによりｎ−ＧａＡｓ層５１及びｐ−ＧａＡｓ層５２を加工し、ｎ−ＧａＡｓ層５１及びｐ−ＧａＡｓ層５２をメサ型ダイオードの形成領域である素子形成領域１０ａに残す。
Subsequently, as shown in FIG. 10B, the n-
Specifically, the n-
続いて、図１０（ｃ）に示すように、第１金属層５３を形成する。
詳細には、先ず、素子形成領域１０ａを覆うように導電層２上に例えばシリコン酸化膜を５０ｎｍ程度の厚みに形成し、絶縁膜５４を形成する。
次に、絶縁膜５４をリソグラフィー及びエッチングで加工し、ｐ−ＧａＡｓ層５２の表面の一部を露出する開口５４ａを形成する。
Subsequently, as shown in FIG. 10C, a
Specifically, for example, a silicon oxide film is formed to a thickness of about 50 nm on the
Next, the insulating
次に、絶縁膜５４上を覆い開口５４ａを露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／２００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、開口５４ａ埋め込む第１金属層５３が形成される。ｐ−ＧａＡｓは金属とのショットキーバリアハイトが低い。そのため、ｐ−ＧａＡｓ層５２のｐ型不純物のドーピング濃度を高く調節しておくことにより、第１金属層５３とｐ−ＧａＡｓ層５２との間で熱処理することなくオーミック接触が形成される。以上により、素子形成領域１０ａに、ｎ−ＧａＡｓ層５１、ｐ−ＧａＡｓ層５２、及び第１金属層５３を有するメサ型ダイオードの主要構成が形成される。
Next, a resist mask (not shown) is formed to cover the insulating
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 200 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. Thus, the
続いて、図１１（ａ）に示すように、ｎ型化合物半導体ナノワイヤ５５及び第２金属層５６を形成する。
詳細には、先ず、絶縁膜５４上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜５４のオーミック形成領域１０ｂに複数の開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜５４の複数のナノワイヤ形成領域に導電層２の表面の一部を露出させる複数の開口５４ｂを形成する。レジストは、ウェット処理又はアッシング処理により除去される。
Subsequently, as shown in FIG. 11A, an n-type
In detail, first, a resist is applied on the insulating
次に、開口５４ｂ内に３０ｎｍ程度の厚みのＡｕ触媒４を蒸着及びリフトオフにより形成する。
次に、第１金属層５３上を含む素子形成領域１０ａを覆いオーミック形成領域１０ｂを露出させる開口を有するレジストマスクを形成する。例えばＶＬＳ法を用いて、絶縁膜５４の開口５４ｂ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、オーミック形成領域１０ｂに複数のｎ型化合物半導体ナノワイヤ５５が形成される。
Next, an
Next, a resist mask having an opening that covers the
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂで各ｎ型化合物半導体ナノワイヤ５５の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う第２金属層５６が形成される。
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. As described above, the
ここで、ｎ型化合物半導体ナノワイヤ５５のｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さいために、ｎ型化合物半導体ナノワイヤ５５に接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本実施形態では、第２金属層５６とｎ型化合物半導体ナノワイヤ５５との間で熱処理することなくオーミック接触が形成される。素子形成領域１０ａではｐ−ＧａＡｓ層５２上に第１金属層５３が形成されているところ、第２金属層５６のオーミック接触のための熱処理が不要である。そのため、熱処理に起因する第１金属層５３とｐ−ＧａＡｓ層５２との反応が防止され、メサ型ダイオードの安定動作に寄与する。
Here, since n-InAs of the n-type
また、ｎ型化合物半導体ナノワイヤ５５は極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本実施形態では、第２金属層５６はｎ型化合物半導体ナノワイヤ５５の上面及び側面を、導電層２に極めて近い当該側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
In addition, the n-type
続いて、図１１（ｂ）に示すように、パシベーション膜５７、アノード電極５８、及びカソード電極５９を形成する。
詳細には、先ず、例えばＢＣＢ等の樹脂を用いて、第１金属層５３及び第２金属層５６を埋め込む厚みに堆積し、パシベーション膜５７を形成する。
次に、Ｆを含有するガスを用いて、パシベーション膜５７の表面をエッチバックする。これにより、パシベーション膜５７の表面が平坦化される。
Subsequently, as shown in FIG. 11B, a
Specifically, first, using a resin such as BCB, the
Next, the surface of the
次に、フォトリソグラフィーによりパシベーション膜５７のコンタクト孔の形成領域である第１金属層５３及び第２金属層５６の上方に位置する部位を開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、Ｆ及びＯを含有するガスでパシベーション膜５７を、レジストマスクの開口下における第１金属層５３及び第２金属層５６の表面が露出するまでエッチングする。ウェット処理又はアッシング処理によりレジストマスクを除去する。以上により、パシベーション膜５７にコンタクト孔５７ａ，５７ｂが形成される。
Next, a resist mask (not shown) is formed by photolithography to open a portion located above the
次に、パシベーション膜５７の表面におけるアノード電極の形成領域（コンタクト孔５７ａを含む領域）及びカソード電極の形成領域（コンタクト孔５７ｂを含む領域）を開口するレジストマスク（不図示）を形成する。
Next, a resist mask (not shown) is formed to open the formation region of the anode electrode (the region including the
次に、このレジストマスクを用いて、例えばメッキ法によりレジストマスクの開口内に電極材料として例えばＡｕを形成する。レジストマスクを除去することにより、コンタクト孔５７ａをＡｕで埋め込んで第１金属層５３と電気的に接続されたアノード電極５８と、コンタクト孔５７ｂをＡｕで埋め込んで第２金属層５６と電気的に接続されたカソード電極５９とが形成される。以上により、本実施形態による化合物半導体装置が形成される。
Next, using this resist mask, for example, Au is formed as an electrode material in the openings of the resist mask by plating, for example. By removing the resist mask, the
なお、本実施形態では、メサ型ダイオードとして、ｎ−ＧａＡｓ層５１上にｐ−ＧａＡｓ層５２を形成する場合を例示したが、ｐ−ＧａＡｓ層５２を形成しない場合もある。この場合には、ｎ−ＧａＡｓ層５１上に第１金属層５６が設けられてショットキー接触が形成され、ショットキーダイオードとして動作する。
In the present embodiment, as the mesa diode, the p-
また、本実施形態でも、第２の実施形態と同様に、複数のｎ型化合物半導体ナノワイヤ５５を密集させて（例えば、隣り合うｎ型化合物半導体ナノワイヤ５５同士が側面で接触するように）形成しても良い。
Also in this embodiment, as in the second embodiment, a plurality of n-type
以上説明したように、本実施形態によれば、ｎ型化合物半導体ナノワイヤ５５と第２金属層５６との間でオーミック接触を得るための熱処理が不要である。そのため、メサ型ダイオードに負担なく確実にオーミック接触が形成され、メサ型ダイオードの安定動作に寄与する化合物半導体装置が実現する。
As described above, according to the present embodiment, the heat treatment for obtaining the ohmic contact between the n-type
［第４の実施形態］
以下、第４の実施形態について説明する。本実施形態では、能動素子としてヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）を備えた化合物半導体装置を例示する。
図１２〜図１４は、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
Fourth Embodiment
The fourth embodiment will be described below. In the present embodiment, a compound semiconductor device provided with a heterojunction bipolar transistor (HBT) as an active element is illustrated.
12 to 14 are schematic cross-sectional views showing main steps of a method of manufacturing a compound semiconductor device according to the fourth embodiment.
先ず、図１２（ａ）に示すように、基板１上に導電層２、ｎ−ＧａＡｓ層６１、ｐ−ＧａＡｓ層６２、ｎ−ＩｎＧａＰ層６３、及びｎ−ＧａＡｓ層６４を順次形成する。
詳細には、基板１として、例えば半絶縁性のＧａＡｓ(１１１)Ｂ基板を用意する。基板１上にｎ+−ＧａＡｓ、ｎ−ＧａＡｓ、ｐ−ＧａＡｓ、ｎ−ＩｎＧａＰ、及びｎ−ＧａＡｓを順次成長する。以上により、基板１上に導電層２、ｎ−ＧａＡｓ層６１、ｐ−ＧａＡｓ層６２、ｎ−ＩｎＧａＰ層６３、及びｎ−ＧａＡｓ層６４が形成される。導電層２は、ｎ型不純物（Ｓｉ，Ｇｅ等）の不純物濃度が５×１０18／ｃｍ2程度で２００ｎｍ程度の厚みに形成される。
First, as shown in FIG. 12A, the
In detail, for example, a semi-insulating GaAs (111) B substrate is prepared as the
続いて、図１２（ｂ）に示すように、ｎ−ＧａＡｓ層６１、ｐ−ＧａＡｓ層６２、ｎ−ＩｎＧａＰ層６３、及びｎ−ＧａＡｓ層６４を加工する。
詳細には、リソグラフィー及びエッチングによりｎ−ＧａＡｓ層６１、ｐ−ＧａＡｓ層６２、ｎ−ＩｎＧａＰ層６３、及びｎ−ＧａＡｓ層６４を加工し、これらをＨＢＴの形成領域である素子形成領域１０ａに残す。ｎ−ＧａＡｓ層６１及びｐ−ＧａＡｓ層６２は同一幅に、ｎ−ＩｎＧａＰ層６３及びｎ−ＧａＡｓ層６４はｎ−ＧａＡｓ層６１及びｐ−ＧａＡｓ層６２よりも狭い同一幅に加工される。
Subsequently, as shown in FIG. 12B, the n-
Specifically, the n-
続いて、図１２（ｃ）に示すように、第１金属層６５を形成する。
詳細には、先ず、全面を覆いｎ−ＧａＡｓ層６４の表面の一部を露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＡｕＧｅ（下層）／Ａｕ（上層）を２０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＡｕＧｅ／Ａｕを除去する。以上により、ｎ−ＧａＡｓ層６４上に、エミッタ電極層となる第１金属層６５が形成される。
Subsequently, as shown in FIG. 12C, a
Specifically, first, a resist mask (not shown) is formed covering the entire surface and exposing a part of the surface of the n-
Next, as a metal, for example, AuGe (lower layer) / Au (upper layer) is deposited on the entire surface to a thickness of about 20 nm / about 300 nm as a metal. The liftoff removes the resist mask and the AuGe / Au thereon. Thus, the
続いて、図１３（ａ）に示すように、第２金属層６６を形成する。
詳細には、先ず、全面を覆いｎ−ＩｎＧａＰ層６３の両側におけるｐ−ＧａＡｓ層６２の表面の一部を露出させるレジストマスク（不図示）を形成する。
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／１５０ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、ｎ−ＩｎＧａＰ層６３の両側におけるｐ−ＧａＡｓ層６２上に、ベース電極層となる各第２金属層６６が形成される。以上により、素子形成領域１０ａに、ｎ−ＧａＡｓ層６１、ｐ−ＧａＡｓ層６２、ｎ−ＩｎＧａＰ層６３、ｎ−ＧａＡｓ層６４、第１金属層６５、及び第２金属層６６を有するＨＢＴの主要構成が形成される。
Subsequently, as shown in FIG. 13A, a
Specifically, first, a resist mask (not shown) is formed which covers the entire surface and exposes part of the surface of the p-
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 150 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. Thus, on the p-
続いて、図１３（ｂ）に示すように、絶縁膜６７を形成する。
詳細には、素子形成領域１０ａを覆うように導電層２上に例えばシリコン酸化膜を５０ｎｍ程度の厚みに形成し、絶縁膜６７を形成する。
Subsequently, as shown in FIG. 13B, an insulating
Specifically, for example, a silicon oxide film is formed to a thickness of about 50 nm on the
続いて、図１４（ａ）に示すように、ｎ型化合物半導体ナノワイヤ６８及び第３金属層６９を形成する。
詳細には、先ず、絶縁膜６７上にレジストを塗布し、例えば電子ビーム（ＥＢ）リソグラフィーにより、絶縁膜６７のオーミック形成領域１０ｂに複数の開口を形成する。このレジストをマスクとして用い、ドライエッチングにより、絶縁膜６７の複数のナノワイヤ形成領域に導電層２の表面の一部を露出させる複数の開口６７ａを形成する。レジストは、ウェット処理又はアッシング処理により除去される。
Subsequently, as shown in FIG. 14A, an n-type
In detail, first, a resist is applied on the insulating
次に、開口６７ａ内に３０ｎｍ程度の厚みのＡｕ触媒４を蒸着及びリフトオフにより形成する。
次に、素子形成領域１０ａを覆いオーミック形成領域１０ｂを露出させる開口を有するレジストマスクを形成する。例えばＶＬＳ法を用いて、絶縁膜６７の開口６７ａ内に、１００ｎｍ以下の所定径のｎ−ＩｎＡｓを、０．５μｍ程度の長さに縦方向のみに成長する。成長する材料はＩｎを含有しており、金属とオーミック接触する化合物半導体であり、ｎ−ＩｎＡｓの代わりに例えばｎ−ＩｎＧａＡｓを用いても良い。これにより、オーミック形成領域１０ｂに複数のｎ型化合物半導体ナノワイヤ６８が形成される。
Next, an
Next, a resist mask having an opening covering the
次に、全面に、蒸着法により金属として例えばＴｉ（下層）／Ｐｔ（中間層）／Ａｕ（上層）を１０ｎｍ程度／３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。リフトオフにより、レジストマスク及びその上のＴｉ／Ｐｔ／Ａｕを除去する。以上により、オーミック形成領域１０ｂで各ｎ型化合物半導体ナノワイヤ６８の上面及び側面をＴｉ／Ｐｔ／Ａｕで覆う第３金属層６９が形成される。
Next, Ti (lower layer) / Pt (intermediate layer) / Au (upper layer), for example, as a metal is deposited on the entire surface by evaporation to a thickness of about 10 nm / about 30 nm / about 300 nm. The liftoff removes the resist mask and the Ti / Pt / Au thereon. As described above, the
ここで、ｎ型化合物半導体ナノワイヤ６８のｎ−ＩｎＡｓは金属に対して仕事関数が低く、両者の仕事関数の差が小さいために、ｎ型化合物半導体ナノワイヤ６８に接する金属には、熱処理無しでも自動的にオーミック接触が形成される。本実施形態では、第３金属層６９とｎ型化合物半導体ナノワイヤ６８との間で熱処理することなくオーミック接触が形成される。素子形成領域１０ａではｐ−ＧａＡｓ層６２上に第２金属層６６が形成されているところ、第３金属層６９のオーミック接触のための熱処理が不要である。そのため、熱処理に起因する第２金属層６６とｐ−ＧａＡｓ層６２との反応が防止され、ＨＢＴの安定動作に寄与する。
Here, since n-InAs of the n-type
また、ｎ型化合物半導体ナノワイヤ６８は極細の構造体であり、金属層がその上面を覆うのみでは接触面積が不足し、オーミック接触は不十分である。本実施形態では、第３金属層６９はｎ型化合物半導体ナノワイヤ６８の上面及び側面を、導電層２に極めて近い当該側面の下方部位まで覆っている。そのため、可及的に大きな接触面積が確保され、十分なオーミック接触が得られる。
In addition, the n-type
続いて、図１４（ｂ）に示すように、パシベーション膜７１、エミッタ電極７２、及びコレクタ電極７３を形成する。
詳細には、先ず、例えばＢＣＢ等の樹脂を用いて、第１金属層６５及び第３金属層６９を埋め込む厚みに堆積し、パシベーション膜７１を形成する。
次に、Ｆを含有するガスを用いて、パシベーション膜７１の表面をエッチバックする。これにより、パシベーション膜７１の表面が平坦化される。
Subsequently, as shown in FIG. 14B, a
Specifically, first, using a resin such as BCB, the
Next, the surface of the
次に、フォトリソグラフィーによりパシベーション膜７１のコンタクト孔の形成領域である第１金属層６５及び第３金属層６９の上方に位置する部位を開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、Ｆ及びＯを含有するガスでパシベーション膜７１を、レジストマスクの開口下における第１金属層６５及び第３金属層６９の表面が露出するまでエッチングする。ウェット処理又はアッシング処理によりレジストマスクを除去する。以上により、パシベーション膜７１にコンタクト孔７１ａ，７１ｂが形成される。
Next, a resist mask (not shown) is formed by photolithography to open a portion located above the
次に、パシベーション膜７１の表面におけるエミッタ電極の形成領域（コンタクト孔７１ａを含む領域）及びコレクタ電極の形成領域（コンタクト孔７１ｂを含む領域）を開口するレジストマスク（不図示）を形成する。
Next, a resist mask (not shown) is formed to open the formation region of the emitter electrode (the region including the
次に、このレジストマスクを用いて、例えばメッキ法によりレジストマスクの開口内に電極材料として例えばＡｕを形成する。レジストマスクを除去することにより、コンタクト孔７１ａをＡｕで埋め込んで第１金属層６５と電気的に接続されたエミッタ電極７２と、コンタクト孔７１ｂをＡｕで埋め込んで第３金属層６９と電気的に接続されたコレクタ電極７３とが形成される。以上により、本実施形態による化合物半導体装置が形成される。
Next, using this resist mask, for example, Au is formed as an electrode material in the openings of the resist mask by plating, for example. By removing the resist mask, the
なお、本実施形態でも、第２の実施形態と同様に、複数のｎ型化合物半導体ナノワイヤ６８を密集させて（例えば、隣り合うｎ型化合物半導体ナノワイヤ６８同士が側面で接触するように）形成しても良い。
Also in the present embodiment, as in the second embodiment, a plurality of n-type
以上説明したように、本実施形態によれば、ｎ型化合物半導体ナノワイヤ６８と第３金属層６９との間でオーミック接触を得るための熱処理が不要である。そのため、ＨＢＴに負担なく確実にオーミック接触が形成され、ＨＢＴの安定動作に寄与する化合物半導体装置が実現する。
As described above, according to the present embodiment, the heat treatment for obtaining the ohmic contact between the n-type
［第５の実施形態］
以下、第５の実施形態について説明する。本実施形態では、第１〜第３の実施形態及びこれらの変形例から選ばれた１種のダイオードを備えた、いわゆる超大容量無線通信システムの電波受信装置を例示する。図１５は、第５の実施形態による電波受信装置の概略構成を示す模式図である。
Fifth Embodiment
The fifth embodiment will be described below. In the present embodiment, a radio wave receiver of a so-called super large capacity radio communication system provided with one type of diode selected from the first to third embodiments and the modifications thereof is exemplified. FIG. 15 is a schematic view showing a schematic configuration of the radio wave reception device according to the fifth embodiment.
この電波受信装置は、受信アンテナ８１、低雑音増幅器８２、検波器であるダイオード８３、インダクタであるローパスフィルタ８４、及び出力端子８５を備えて構成されている。ダイオード８３は、第１〜第３の実施形態及びこれらの変形例から選ばれた１種のダイオードである。
This radio wave receiver comprises a receiving
受信アンテナ８１から入力されたＲＦ信号は、低雑音増幅器８２により強度が増幅される。その後、ＲＦ信号はダイオード８３及びローパスフィルタ８４を通ることによりＤＣ信号に変換され、出力端子８５から出力される。
The RF signal input from the receiving
本実施形態では、電極について、オーミック接触を得るための熱処理が不要であり、負担なく確実にオーミック接触が得られて安定動作に寄与するダイオードを適用する。この構成により、信頼性の高い超大容量無線通信ネットワークシステムが実現する。 In the present embodiment, a heat treatment for obtaining an ohmic contact is not necessary for the electrode, and a diode that can obtain an ohmic contact reliably without any burden and contributes to a stable operation is applied. With this configuration, a highly reliable ultra large capacity wireless communication network system is realized.
［第６の実施形態］
以下、第６の実施形態について説明する。本実施形態では、第１〜第３の実施形態及びこれらの変形例から選ばれた１種のダイオードを備えた電力変換モジュールの発電装置を例示する。図１６は、第６の実施形態による電力変換モジュールの概略構成を示す模式図である。
Sixth Embodiment
The sixth embodiment will be described below. In the present embodiment, a power generation device of a power conversion module including one type of diode selected from the first to third embodiments and the modifications thereof is illustrated. FIG. 16 is a schematic view showing a schematic configuration of a power conversion module according to the sixth embodiment.
この発電装置は、受信アンテナ９１、整合回路９２、ダイオード９３、昇圧回路９４、コンデンサ９５、及びＩｏＴ（Internet of Things）センサ９６を備えて構成されている。ダイオード９３は、第１〜第３の実施形態及びこれらの変形例から選ばれた１種のダイオードである。
This power generation apparatus is configured to include a reception antenna 91, a matching circuit 92, a
受信アンテナ９１から入力されたＲＦ信号は、整合回路９２を通してダイオード９３に入力すると、ダイオード９３によりＲＦ信号からＤＣ信号に電力変換が行われる。ＤＣ信号は昇圧回路９４により電圧が高められ、その後、コンデンサ９５に一時的にＤＣ信号の電力が蓄積される。ある程度、電力が蓄積されると、コンデンサ９５は例えば低消費電力のＩｏＴセンサ９６を駆動するための電源として機能する。
When an RF signal input from the receiving antenna 91 is input to the
本実施形態では、電極について、オーミック接触を得るための熱処理が不要であり、負担なく確実にオーミック接触が得られて安定動作に寄与するダイオードを適用する。この構成により、低電力で動作可能なＩｏＴセンサ９６を、電池等を用いることなく高効率に駆動することができる。 In the present embodiment, a heat treatment for obtaining an ohmic contact is not necessary for the electrode, and a diode that can obtain an ohmic contact reliably without any burden and contributes to a stable operation is applied. With this configuration, it is possible to drive the IoT sensor 96 operable with low power with high efficiency without using a battery or the like.
以下、化合物半導体装置及びその製造方法、並びに電波受信装置及び発電装置の諸態様について、付記としてまとめて記載する。 Hereinafter, various aspects of the compound semiconductor device and the method for manufacturing the same, and the radio wave receiver and the power generation device will be collectively described as a supplementary note.
（付記１）導電層と、
前記導電層上に設けられた能動素子と、
前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする化合物半導体装置。
(Supplementary Note 1) Conductive layer,
An active element provided on the conductive layer;
A nanowire comprising a compound semiconductor containing In and in ohmic contact with a metal, which is electrically connected to the active element, standing on the conductive layer;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
（付記２）前記導電層上に複数の前記ナノワイヤが並んで起立しており、
前記金属層は、前記ナノワイヤごとに、前記ナノワイヤの上面及び側面を覆っていることを特徴とする付記１に記載の化合物半導体装置。
(Supplementary Note 2) A plurality of the nanowires stand side by side on the conductive layer,
The compound semiconductor device according to
（付記３）前記導電層上に複数の前記ナノワイヤを有するナノワイヤ集合体が形成されており、
前記金属層は、前記ナノワイヤ集合体の上面及び側面を覆っていることを特徴とする付記１に記載の化合物半導体装置。
(Supplementary Note 3) A nanowire assembly having a plurality of the nanowires is formed on the conductive layer,
The compound semiconductor device according to
（付記４）前記能動素子は、下方部分が前記ナノワイヤと同一構造であるナノワイヤダイオードであることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
(Supplementary note 4) The compound semiconductor device according to any one of
（付記５）前記ナノワイヤ及び前記下方部分は、共にｎ型のＩｎＡｓ又はｎ型のＩｎＧａＡｓからなることを特徴とする付記４に記載の化合物半導体装置。
(Supplementary note 5) The compound semiconductor device according to
（付記６）前記能動素子はナノワイヤダイオードであり、
前記ナノワイヤは、前記能動素子と同一構造であることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
(Supplementary Note 6) The active element is a nanowire diode,
The compound semiconductor device according to any one of
（付記７）前記能動素子及び前記ナノワイヤは、共に下方部分がｎ型のＩｎＡｓ又はｎ型のＩｎＧａＡｓからなり、上方部分がｐ型のＧａＳｂ、ｐ型のＧａＡｓＳｂ、及びｐ型のＡｌＧａＳｂから選ばれた１種からなることを特徴とする付記６に記載の化合物半導体装置。
(Supplementary Note 7) The active element and the nanowire are both selected from the lower part of n-type InAs or n-type InGaAs and the upper part of p-type GaSb, p-type GaAsSb, and p-type AlGaSb The compound semiconductor device according to
（付記８）導電層上に能動素子を形成する工程と、
前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤを形成する工程と、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。
(Supplementary Note 8) A process of forming an active element on a conductive layer
Forming a nanowire having a compound semiconductor that contains In and is in ohmic contact with metal, standing on the conductive layer and electrically connected to the active element;
Forming a metal layer covering the upper surface and the side surface of the nanowire with the metal; and a method of manufacturing a compound semiconductor device.
（付記９）前記導電層上に並んで起立する複数の前記ナノワイヤを形成し、
前記金属層を、前記ナノワイヤごとに、前記ナノワイヤの上面及び側面を覆うように形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
(Supplementary Note 9) A plurality of the nanowires standing up side by side on the conductive layer are formed,
The method of manufacturing the compound semiconductor device according to
（付記１０）前記導電層上に複数の前記ナノワイヤを有するナノワイヤ集合体を形成し、
前記金属層を、前記ナノワイヤ集合体の上面及び側面を覆うように形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
(Supplementary Note 10) A nanowire assembly having a plurality of the nanowires is formed on the conductive layer,
The method of manufacturing a compound semiconductor device according to
（付記１１）前記能動素子は、下方部分が前記ナノワイヤと同一構造であるナノワイヤダイオードであり、
前記下方部分を前記ナノワイヤと同時に形成することを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
(Supplementary note 11) The active element is a nanowire diode whose lower part has the same structure as the nanowire,
15. The method for manufacturing a compound semiconductor device according to any one of
（付記１２）前記ナノワイヤ及び前記下方部分は、共にｎ型のＩｎＡｓ又はｎ型のＩｎＧａＡｓからなることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
(Supplementary note 12) The method for manufacturing a compound semiconductor device according to
（付記１３）前記能動素子はナノワイヤダイオードであり、前記ナノワイヤは前記能動素子と同一構造であって、
前記能動素子と前記ナノワイヤとを同時に形成することを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
(Supplementary note 13) The active element is a nanowire diode, and the nanowire has the same structure as the active element,
15. The method of manufacturing a compound semiconductor device according to any one of
（付記１４）前記能動素子及び前記ナノワイヤは、共に下方部分がｎ型のＩｎＡｓ又はｎ型のＩｎＧａＡｓからなり、上方部分がｐ型のＧａＳｂ、ｐ型のＧａＡｓＳｂ、及びｐ型のＡｌＧａＳｂから選ばれた１種からなることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
(Supplementary Note 14) The active element and the nanowire are both selected from the lower part of n-type InAs or n-type InGaAs, and the upper part of p-type GaSb, p-type GaAsSb, and p-type AlGaSb The method of manufacturing a compound semiconductor device according to
（付記１５）受信アンテナと、
前記受信アンテナと接続された増幅器と、
前記増幅器と接続されたダイオードと、
前記増幅器と接続されたインダクタと
を含み、
前記ダイオードは、
導電層と、
前記導電層上に設けられた能動素子と、
前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする受信装置。
(Supplementary Note 15) A receiving antenna
An amplifier connected to the receiving antenna;
A diode connected to the amplifier;
An inductor connected to the amplifier;
The diode is
A conductive layer,
An active element provided on the conductive layer;
A nanowire comprising a compound semiconductor containing In and in ohmic contact with a metal, which is electrically connected to the active element, standing on the conductive layer;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
（付記１６）受信アンテナと、
前記受信アンテナと接続されたダイオードと、
前記ダイオードと接続された平滑キャパシタと、
前記ダイオードと接続された電圧一定化回路と、
を含み、
前記ダイオードは、
導電層と、
前記導電層上に設けられた能動素子と、
前記導電層上に起立して前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする発電装置。
(Supplementary Note 16) Receiving Antenna
A diode connected to the receiving antenna;
A smoothing capacitor connected to the diode;
A voltage stabilization circuit connected to the diode;
Including
The diode is
A conductive layer,
An active element provided on the conductive layer;
A nanowire comprising a compound semiconductor containing In and in ohmic contact with a metal, which is electrically connected to the active element, standing on the conductive layer;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
１ 基板
２ 導電層
３，５４，６７ 絶縁膜
３ａ，３ｂ，２０Ａ，５４ａ，５４ｂ，６７ａ 開口
４ Ａｕ触媒
５ ナノワイヤトンネルダイオード
５ａ，６，１２，１３，５５，６８ ｎ型化合物半導体ナノワイヤ
５ｂ，１４ ｐ型化合物半導体ナノワイヤ
７，２２，３２，４２ 金属層
８，５７，７１ パシベーション膜
８ａ，５７ａ，５７ｂ，７１ａ，７１ｂ コンタクト孔
９，５８ アノード電極
１０ａ 素子形成領域
１０ｂ オーミック形成領域
１１，５９ カソード電極
２０ レジストマスク
２０ａ 下層レジスト
２０ｂ 上層レジスト
２１ 化合物半導体ナノワイヤ
３１，４１ ナノワイヤ集合体
５１，６１，６４ ｎ−ＧａＡｓ層
５２，６２ ｐ−ＧａＡｓ層
５３，６５ 第１金属層
５６，６６ 第２金属層
６３ ｎ−ＩｎＧａＰ層
６９ 第３金属層
７２ エミッタ電極
７３ コレクタ電極
８１，９１ 受信アンテナ
８２ 低雑音増幅器
８３，９３ ダイオード
８４ ローパスフィルタ
８５ 出力端子
９２ 整合回路
９４ 昇圧回路
９５ コンデンサ
９６ ＩｏＴセンサ
Claims (12)
前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする化合物半導体装置。 Active elements,
A nanowire electrically connected to the active element, comprising a compound semiconductor containing In and in ohmic contact with a metal;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
前記金属層は、前記ナノワイヤごとに、前記ナノワイヤの上面及び側面を覆っていることを特徴とする請求項１に記載の化合物半導体装置。 A plurality of the nanowires stand side by side,
The compound semiconductor device according to claim 1, wherein the metal layer covers an upper surface and a side surface of the nanowire for each of the nanowires.
前記金属層は、前記ナノワイヤ集合体の上面及び側面を覆っていることを特徴とする請求項１に記載の化合物半導体装置。 A nanowire assembly having a plurality of the nanowires is formed,
The compound semiconductor device according to claim 1, wherein the metal layer covers an upper surface and a side surface of the nanowire assembly.
前記ナノワイヤは、前記能動素子と同一構造であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。 The active device is a nanowire diode,
The compound semiconductor device according to any one of claims 1 to 3, wherein the nanowire has the same structure as the active element.
前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤを形成する工程と、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。 Forming an active element;
Forming a nanowire electrically connected to the active element and having a compound semiconductor containing In and in ohmic contact with the metal;
Forming a metal layer covering the upper surface and the side surface of the nanowire with the metal; and a method of manufacturing a compound semiconductor device.
前記金属層を、前記ナノワイヤごとに、前記ナノワイヤの上面及び側面を覆うように形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。 Forming a plurality of the nanowires standing side by side,
The method of manufacturing a compound semiconductor device according to claim 6, wherein the metal layer is formed to cover the upper surface and the side surface of the nanowire for each of the nanowires.
前記金属層を、前記ナノワイヤ集合体の上面及び側面を覆うように形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。 Forming a nanowire assembly comprising a plurality of said nanowires,
7. The method of manufacturing a compound semiconductor device according to claim 6, wherein the metal layer is formed to cover the upper surface and the side surface of the nanowire assembly.
前記下方部分を前記ナノワイヤと同時に形成することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。 The active device is a nanowire diode whose lower part has the same structure as the nanowire,
The method for manufacturing a compound semiconductor device according to any one of claims 6 to 8, wherein the lower portion is formed simultaneously with the nanowire.
前記能動素子と前記ナノワイヤとを同時に形成することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。 The active device is a nanowire diode, and the nanowire has the same structure as the active device.
The method for manufacturing a compound semiconductor device according to any one of claims 6 to 8, wherein the active element and the nanowire are simultaneously formed.
前記受信アンテナと接続された増幅器と、
前記増幅器と接続されたダイオードと、
前記増幅器と接続されたインダクタと
を含み、
前記ダイオードは、
能動素子と、
前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする受信装置。 A receiving antenna,
An amplifier connected to the receiving antenna;
A diode connected to the amplifier;
An inductor connected to the amplifier;
The diode is
Active elements,
A nanowire electrically connected to the active element, comprising a compound semiconductor containing In and in ohmic contact with a metal;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
前記受信アンテナと接続されたダイオードと、
前記ダイオードと接続された平滑キャパシタと、
前記ダイオードと接続された電圧一定化回路と、
を含み、
前記ダイオードは、
能動素子と、
前記能動素子と電気的に接続された、Ｉｎを含有して金属とオーミック接触する化合物半導体を有するナノワイヤと、
前記ナノワイヤの上面及び側面を前記金属で覆う金属層と
を備えたことを特徴とする発電装置。 A receiving antenna,
A diode connected to the receiving antenna;
A smoothing capacitor connected to the diode;
A voltage stabilization circuit connected to the diode;
Including
The diode is
Active elements,
A nanowire electrically connected to the active element, comprising a compound semiconductor containing In and in ohmic contact with a metal;
And a metal layer covering the top and side surfaces of the nanowires with the metal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017228060A JP6978669B2 (en) | 2017-11-28 | 2017-11-28 | Compound semiconductor equipment and its manufacturing method, as well as receiving equipment and power generation equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017228060A JP6978669B2 (en) | 2017-11-28 | 2017-11-28 | Compound semiconductor equipment and its manufacturing method, as well as receiving equipment and power generation equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019102484A true JP2019102484A (en) | 2019-06-24 |
| JP6978669B2 JP6978669B2 (en) | 2021-12-08 |
Family
ID=66977142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017228060A Active JP6978669B2 (en) | 2017-11-28 | 2017-11-28 | Compound semiconductor equipment and its manufacturing method, as well as receiving equipment and power generation equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6978669B2 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182206A (en) * | 2006-12-28 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2012043965A (en) * | 2010-08-19 | 2012-03-01 | Fujitsu Ltd | Semiconductor device and method of manufacturing the semiconductor device |
| JP2012513115A (en) * | 2008-12-19 | 2012-06-07 | グロ アーベー | Nanostructured devices |
| JP2014520389A (en) * | 2011-05-18 | 2014-08-21 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | Electrical series connection of light-emitting nanowires |
| JP2014526806A (en) * | 2011-09-26 | 2014-10-06 | グロ アーベー | Combined nanowire structure with interstitial voids and method of manufacturing the same |
| WO2017057329A1 (en) * | 2015-09-30 | 2017-04-06 | 国立大学法人北海道大学 | Tunnel field effect transistor |
-
2017
- 2017-11-28 JP JP2017228060A patent/JP6978669B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182206A (en) * | 2006-12-28 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2012513115A (en) * | 2008-12-19 | 2012-06-07 | グロ アーベー | Nanostructured devices |
| JP2012043965A (en) * | 2010-08-19 | 2012-03-01 | Fujitsu Ltd | Semiconductor device and method of manufacturing the semiconductor device |
| JP2014520389A (en) * | 2011-05-18 | 2014-08-21 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | Electrical series connection of light-emitting nanowires |
| JP2014526806A (en) * | 2011-09-26 | 2014-10-06 | グロ アーベー | Combined nanowire structure with interstitial voids and method of manufacturing the same |
| WO2017057329A1 (en) * | 2015-09-30 | 2017-04-06 | 国立大学法人北海道大学 | Tunnel field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6978669B2 (en) | 2021-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5504745B2 (en) | Semiconductor element | |
| TW201926712A (en) | Bipolar transistor and radio-frequency power amplifier module | |
| JP6107508B2 (en) | Compound semiconductor device and manufacturing method thereof | |
| US10374071B2 (en) | Heterojunction bipolar transistor | |
| JP4809515B2 (en) | Field effect transistor and manufacturing method thereof | |
| JP6247495B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2018056381A (en) | Semiconductor device and manufacturing method thereof | |
| JP3507828B2 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| US6881639B2 (en) | Method of manufacturing semiconductor device | |
| JP6741943B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI695433B (en) | Semiconductor device | |
| JP6978669B2 (en) | Compound semiconductor equipment and its manufacturing method, as well as receiving equipment and power generation equipment | |
| JP6954184B2 (en) | Manufacturing methods for semiconductor devices, receivers and semiconductor devices | |
| JP5446532B2 (en) | Compound semiconductor device and manufacturing method thereof | |
| JP7371366B2 (en) | Semiconductor device and wireless receiver using the same | |
| US11177374B1 (en) | Heterojunction bipolar transistor and method for forming the same | |
| JP4494739B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JP7331672B2 (en) | Semiconductor device, wireless receiver using the same, and semiconductor device manufacturing method | |
| JP2808145B2 (en) | Semiconductor device | |
| JP2001189322A (en) | High-frequency semiconductor device and manufacturing method therefor | |
| JP7211201B2 (en) | COMPOUND SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, DETECTOR | |
| JP2006344884A (en) | Heterojunction semiconductor device and manufacturing method thereof | |
| JP2021174870A (en) | Semiconductor device and manufacturing method for semiconductor device | |
| JP6303915B2 (en) | Compound semiconductor device and manufacturing method thereof | |
| JP2019004131A (en) | Compound semiconductor device and method of manufacturing the same, and receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200709 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211025 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6978669 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |