JP2019095840A - 電流源回路および増幅装置 - Google Patents

電流源回路および増幅装置 Download PDF

Info

Publication number
JP2019095840A
JP2019095840A JP2017222061A JP2017222061A JP2019095840A JP 2019095840 A JP2019095840 A JP 2019095840A JP 2017222061 A JP2017222061 A JP 2017222061A JP 2017222061 A JP2017222061 A JP 2017222061A JP 2019095840 A JP2019095840 A JP 2019095840A
Authority
JP
Japan
Prior art keywords
terminal
type transistor
current
power supply
current source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017222061A
Other languages
English (en)
Inventor
伸耕 別府
Nobuyasu BEPPU
伸耕 別府
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2017222061A priority Critical patent/JP2019095840A/ja
Priority to US16/190,552 priority patent/US20190158038A1/en
Publication of JP2019095840A publication Critical patent/JP2019095840A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/447—Indexing scheme relating to amplifiers the amplifier being protected to temperature influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

【課題】外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供する。
【解決手段】電流源回路１は、ｐ型トランジスタ２１ｐおよび２２ｐと、ｎ型トランジスタ１１ｎおよび１２ｎと、出力用ｎ型トランジスタ３２ｎと、ｎ型トランジスタ１２ｎとグランドとの間に直列接続された抵抗素子５０とを備え、ゲート端子Ｇ２はゲート端子Ｇ１およびドレイン端子Ｄ２と接続され、ゲート端子Ｇ３はゲート端子Ｇ４およびドレイン端子Ｄ３と接続され、ゲート端子Ｇ４はゲート端子Ｇ５と接続され、電流Ｉ１は、電源端子１００、ｐ型トランジスタ２１ｐ、ｎ型トランジスタ１１ｎ、グランドをこの順で流れ、電流Ｉ２は、電源端子１００、ｐ型トランジスタ２２ｐ、ｎ型トランジスタ１２ｎ、グランドをこの順で流れ、抵抗素子５０は、温度上昇に伴い抵抗値Ｒが増加する正の温度係数を有する。
【選択図】図１

Description

本発明は、電流源回路および増幅装置に関する。
高周波信号を増幅する増幅装置では、増幅性能を最適化するために増幅器に印加されるバイアス電圧を安定化することが要求される。
特許文献１には、出力用ＨＢＴを増幅回路とするＧａＡｓＩＣに、バイアス電流を供給するＳｉＩＣのバイアス回路が開示されている。これによれば、バイアス回路を構成するカレントミラー回路から出力されるバイアス電流が、ＧａＡｓＩＣが有する基準用ＨＢＴの基準電流の増減と逆方向に変化するので、出力用ＨＢＴの増幅率の変化を抑制できるとしている。
特開２００７−２２１４９０号公報
しかしながら、特許文献１のバイアス回路は、１つのカレントミラー回路を有するが、バイアス電流に対して帰還をかける構成となっていない。そのため、供給される外部電源電圧の変動により、バイアス電流が変動され易い。
また、一般な携帯電話機器などの使用状況下においては、各トランジスタは、温度上昇とともに電流が増加する特性を有しているため、温度変化によるバイアス電流の変動を抑制するための基準用ＨＢＴも、温度上昇とともに電流が増加する特性を有する。しかし、特許文献１のバイアス回路は、基準用ＨＢＴの温度変化による特性を利用したものではないため、温度変化によるバイアス電流の変動を高精度に抑制することは不可能である。
そこで、本発明は、上記課題を解決するためになされたものであって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電流源回路は、外部電源に接続される電源端子と、第１端子、第２端子、および第１制御端子を有する第１ｐ型トランジスタと、第３端子、第４端子、および第２制御端子を有する第２ｐ型トランジスタと、第５端子、第６端子、および第３制御端子を有する第１ｎ型トランジスタと、第７端子、第８端子、および第４制御端子を有する第２ｎ型トランジスタと、第９端子、第１０端子、および第５制御端子を有する第３ｎ型トランジスタと、前記電源端子と前記第１端子との間、または、前記第８端子とグランドとの間に直列接続された抵抗素子と、を備え、前記第２制御端子は、前記第１制御端子および第４端子と接続され、前記第３制御端子は、前記第４制御端子および第５端子と接続され、前記第４制御端子は、前記第５制御端子と接続され、前記第１０端子は、グランドに接続され、前記外部電源から供給される第１電流は、前記電源端子、前記第１端子、前記第２端子、前記第５端子、前記第６端子、およびグランドをこの順で流れ、前記外部電源から供給される第２電流は、前記電源端子、前記第３端子、前記第４端子、前記第７端子、前記第８端子、およびグランドをこの順で流れ、前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する。
上記構成によれば、第１ｐ型トランジスタと第２ｐ型トランジスタとで構成されるカレントミラー回路と、第１ｎ型トランジスタと第２ｎ型トランジスタとで構成されるカレントミラー回路とが、電源端子とグランドとの間に縦続接続されている。これより、第１電流と第２電流は互いに参照しあう関係となり、外部電圧の変動に左右されない電流となる。
さらに、第３ｎ型トランジスタの第５制御端子が、第１ｎ型トランジスタの第３制御端子および第２ｎ型トランジスタの第４制御端子に接続されているので、第３ｎ型トランジスタの第９端子および第１０端子の間に流れる電流は、第１および第２ｎ型トランジスタの電流に基づいて決定される。すなわち、第３ｎ型トランジスタは、いわゆる、吸い込み型の電流源として動作する。
ここで、抵抗素子が直列挿入されていることにより、各トランジスタの構成とは独立に、当該抵抗素子の値を調整することで、第１電流および第２電流の電流値を設定することが可能となる。すなわち、外部電源電圧の電圧値に左右されないような第１電流および第２電流の電流値を、当該抵抗素子の値のみによって調整することができる。また、上記２つのカレントミラー回路で構成された電流回路の場合、各トランジスタを流れる電流は温度上昇に伴い増加する傾向にある。これに対して、正の温度係数を有する抵抗素子が、上記２つのカレントミラー回路の電流経路に接続されているので、温度変化による第１電流および第２電流の変動を抑制できる。よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路を提供できる。
また、前記第３ｎ型トランジスタを複数有してもよい。
これにより、外部電源電圧の変動および温度変化に影響されない電流を、複数の第３ｎ型トランジスタに分配することが可能となる。
また、前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記第３ｎ型トランジスタのそれぞれは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタであってもよい。
また、本発明の一態様に係る電流源回路は、外部電源に接続される電源端子と、第１端子、第２端子、および第１制御端子を有する第１ｐ型トランジスタと、第３端子、第４端子、および第２制御端子を有する第２ｐ型トランジスタと、第５端子、第６端子、および第３制御端子を有する第１ｎ型トランジスタと、第７端子、第８端子、および第４制御端子を有する第２ｎ型トランジスタと、第１１端子、第１２端子、および第６制御端子を有する第３ｐ型トランジスタと、前記電源端子と前記第１端子との間、または、前記第８端子とグランドとの間に直列接続された抵抗素子と、を備え、前記第２制御端子は、前記第１制御端子および第４端子と接続され、前記第３制御端子は、前記第４制御端子および第５端子と接続され、前記第２制御端子は、前記第６制御端子と接続され、前記第１１端子は、前記電源端子に接続され、前記外部電源から供給される第１電流は、前記電源端子、前記第１端子、前記第２端子、前記第５端子、前記第６端子、およびグランドをこの順で流れ、前記外部電源から供給される第２電流は、前記電源端子、前記第３端子、前記第４端子、前記第７端子、前記第８端子、およびグランドをこの順で流れ、前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する。
上記構成によれば、第１ｐ型トランジスタと第２ｐ型トランジスタとで構成されるカレントミラー回路と、第１ｎ型トランジスタと第２ｎ型トランジスタとで構成されるカレントミラー回路とが、電源端子とグランドとの間に縦続接続されている。これより、第１電流と第２電流は互いに参照し合い、外部電源電圧の変動に左右されない電流となる。
さらに、第３ｐ型トランジスタの第６制御端子が、第１ｐ型トランジスタの第１制御端子および第２ｐ型トランジスタの第２制御端子に接続されているので、第３ｐ型トランジスタの第１１端子および第１２端子の間に流れる電流は、第１および第２ｐ型トランジスタの電流に基づいて決定される。すなわち、第３ｐ型トランジスタは、いわゆる、吐き出し型の電流源として動作する。
ここで、抵抗素子が直列挿入されていることにより、各トランジスタの構成とは独立に、当該抵抗素子の値を調整することで、第１電流および第２電流の電流値を設定することが可能となる。すなわち、外部電源電圧の電圧値に左右されないような第１電流および第２電流の電流値を、当該抵抗素子の値のみによって調整することができる。また、上記２つのカレントミラー回路で構成された電流回路の場合、各トランジスタを流れる電流は温度上昇に伴い増加する傾向にある。これに対して、正の温度係数を有する抵抗素子が、上記２つのカレントミラー回路の電流経路に接続されているので、温度変化による第１電流および第２電流の変動を抑制できる。よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路を提供できる。
また、前記第３ｐ型トランジスタを複数有してもよい。
これにより、外部電源電圧の変動および温度変化に影響されない電流を、複数の第３ｐ型トランジスタに分配することが可能となる。
また、前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記第３ｐ型トランジスタのそれぞれは、ＭＯＳ型電界効果トランジスタであってもよい。
これにより、抵抗素子が拡散領域に形成されるので、温度上昇とともに抵抗値が増加する、いわゆる正の温度係数を有することが可能となる。また、注入する不純物濃度を調整することで、抵抗素子の温度係数や抵抗値を変化させることが可能となる。さらに、抵抗素子が、各トランジスタを形成する半導体基板に形成されるので、電流源回路を小型化できる。
また、さらに、第１のバイアス電圧が印加される第７制御端子を有し、前記第１端子と前記第２端子との間に前記第１ｐ型トランジスタと縦続接続された第４ｐ型トランジスタ、および、前記第１のバイアス電圧が印加される第８制御端子を有し、前記第３端子と前記第４端子との間に前記第２ｐ型トランジスタと縦続接続された第５ｐ型トランジスタ、の少なくとも一方を備えてもよい。
これにより、第１電流を、第１ｐ型トランジスタの第２端子側の電圧変化に影響されにくくでき、第２電流を、第２ｐ型トランジスタの第４端子側の電圧変化に影響されにくくできるので、電源電圧変動に対する耐性をさらに高めることが可能となる。
また、さらに、第２のバイアス電圧が印加される第９制御端子を有し、前記第５端子と前記第６端子との間に前記第１ｎ型トランジスタと縦続接続された第４ｎ型トランジスタ、および、前記第２のバイアス電圧が印加される第１０制御端子を有し、前記第７端子と前記第８端子との間に前記第２ｎ型トランジスタと縦続接続された第５ｎ型トランジスタ、の少なくとも一方を備えてもよい。
これにより、第１電流を、第１ｎ型トランジスタの第５端子側の電圧変化に影響されにくくでき、第２電流を、第２ｎ型トランジスタの第７端子側の電圧変化に影響されにくくできるので、電源電圧変動に対する耐性をさらに高めることが可能となる。
また、本発明の一態様に係る増幅装置は、上記いずれかに記載の電流源回路を含む増幅装置であって、前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、前記第３ｎ型トランジスタを含み、前記第５制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える。
これによれば、バイアス供給回路において、外部電源電圧の変動および温度変化に影響されない電流源を構築できるので、外部電源電圧の変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
また、本発明の一態様に係る増幅装置は、上記いずれかに記載の電流源回路を含む増幅装置であって、前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、前記第３ｐ型トランジスタを含み、前記第６制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える。
これによれば、バイアス供給回路において、外部電源電圧の変動および温度変化に影響されない電流源を構築できるので、外部電源電圧の変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
本発明によれば、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供できる。
実施の形態１に係る電流源回路の回路構成図である。 実施の形態１に係る電流源回路の作用を説明する図である。 実施の形態１に係る抵抗素子の温度特性を示すグラフである。 比較例に係る電流源回路の温度特性を示すグラフである。 実施の形態１に係る電流源回路の温度特性を示すグラフである。 実施の形態１の変形例に係る電流源回路の回路構成図である。 実施の形態２に係る電流源回路の回路構成図である。 実施の形態２の変形例に係る電流源回路の回路構成図である。 実施の形態３に係る電流源回路の回路構成図である。 実施の形態４に係る電流源回路の回路構成図である。 実施の形態４に係る電流源回路についての、基準電流の電源電圧に対する変動特性を示すグラフである。 実施の形態５に係る増幅装置の回路構成図である。
以下、本発明の実施の形態について、実施の形態およびその図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
（実施の形態１）
［１．１ 電流源回路の構成］
図１は、実施の形態１に係る電流源回路１の回路構成図である。同図に示すように、電流源回路１は、電源端子１００と、ｐ型トランジスタ２１ｐおよび２２ｐと、ｎ型トランジスタ１１ｎおよび１２ｎと、出力用ｎ型トランジスタ３２ｎと、抵抗素子５０と、を備える。
電源端子１００は、外部電源に接続され、電源電圧ＶＤＤを電流源回路１に印加するための端子である。
ｐ型トランジスタ２１ｐは、ソース端子Ｓ１（第１端子）、ドレイン端子Ｄ１（第２端子）、およびゲート端子Ｇ１（第１制御端子）を有する第１ｐ型トランジスタである。
ｐ型トランジスタ２２ｐは、ソース端子Ｓ２（第３端子）、ドレイン端子Ｄ２（第４端子）、およびゲート端子Ｇ２（第２制御端子）を有する第２ｐ型トランジスタである。
ｎ型トランジスタ１１ｎは、ドレイン端子Ｄ３（第５端子）、ソース端子Ｓ３（第６端子）、およびゲート端子Ｇ３（第３制御端子）を有する第１ｎ型トランジスタである。
ｎ型トランジスタ１２ｎは、ドレイン端子Ｄ４（第７端子）、ソース端子Ｓ４（第８端子）、およびゲート端子Ｇ４（第４制御端子）を有する第２ｎ型トランジスタである。
出力用ｎ型トランジスタ３２ｎは、ドレイン端子Ｄ５（第９端子）、ソース端子Ｓ５（第１０端子）、およびゲート端子Ｇ５（第５制御端子）を有する第３ｎ型トランジスタである。
上述した各トランジスタは、例えば、ＭＯＳ電界効果型トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）で構成されている。なお、上記の各トランジスタは、ベース、エミッタおよびコレクタを有するバイポーラトランジスタであってもよい。
抵抗素子５０は、ソース端子Ｓ４とグランドとの間に直列接続されており、温度上昇に伴い抵抗値Ｒが増加する、いわゆる正の温度係数を有している。
ゲート端子Ｇ２は、ゲート端子Ｇ１およびドレイン端子Ｄ２と接続されている。ゲート端子Ｇ３は、ゲート端子Ｇ４およびドレイン端子Ｄ３と接続されている。ゲート端子Ｇ４は、ゲート端子Ｇ５と接続されている。ソース端子Ｓ５は、グランドに接続されている。
外部電源から電源端子１００を経由して供給される電流Ｉ１（第１電流）は、電源端子１００、ソース端子Ｓ１、ドレイン端子Ｄ１、ドレイン端子Ｄ３、ソース端子Ｓ３、およびグランドをこの順で流れる。また、外部電源から電源端子１００を経由して供給される電流Ｉ２（第２電流）は、電源端子１００、ソース端子Ｓ２、ドレイン端子Ｄ２、ドレイン端子Ｄ４、ソース端子Ｓ４、抵抗素子５０、およびグランドをこの順で流れる。
上記回路構成によれば、ｐ型トランジスタ２１ｐおよび２２ｐで構成されるカレントミラー回路と、ｎ型トランジスタ１１ｎおよび１２ｎで構成されるカレントミラー回路とが、電源端子１００とグランドとの間に縦続接続されている。これにより、電流源回路１は、２つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流Ｉ２は、電流Ｉ１をコピーした電流となり、電流Ｉ１と電流Ｉ２とは互いに参照しあい、電源電圧ＶＤＤの変動により左右されにくい電流となる。
さらに、出力用ｎ型トランジスタ３２ｎのゲート端子Ｇ５が、ｎ型トランジスタ１１ｎのゲート端子Ｇ３およびｎ型トランジスタ１２ｎのゲート端子Ｇ４に接続されているので、出力用ｎ型トランジスタ３２ｎのドレイン端子Ｄ５およびソース端子Ｓ５の間に流れる電流Ｉｏは、ｎ型トランジスタ１１ｎおよびｎ型トランジスタ１２ｎの電流に基づいて決定される。すなわち、出力用ｎ型トランジスタ３２ｎは、いわゆる、吸い込み型の電流源となっている。
また、抵抗素子５０が、ソース端子Ｓ４とグランドとの間に直列挿入されていることにより、各トランジスタのチャネル長さ（Ｌ）およびチャネル幅（Ｗ）などの構成とは独立に、抵抗素子５０の値を調整することで、電流Ｉ１および電流Ｉ２の電流値を設定することが可能となる。すなわち、電源電圧ＶＤＤの電圧値に左右されないような電流Ｉ１および電流Ｉ２の電流値を、抵抗素子５０の値のみによって調整することができる。また、抵抗素子５０が配置されず上記２つのカレントミラー回路のみで構成された電流回路の場合、当該２つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子５０が、上記２つのカレントミラー回路の電流経路に接続されている。このため、上記２つのカレントミラー回路を流れる電流が正の温度係数を有しているのに対して、抵抗素子５０を流れる電流は負の温度係数を有するため、電流Ｉ１および電流Ｉ２の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路１を提供できる。
以下では、本実施の形態に係る電流源回路１が、外部電源電圧の変動および温度変化に対して高い耐性を有していることを詳細に説明する。
［１．２ 電源電圧変動および温度変化に対する耐性］
図２は、実施の形態１に係る電流源回路１の作用を説明する図である。電流源回路１において、ｐ型トランジスタ２１ｐおよび２２ｐはカレントミラー回路を構成し、電流Ｉ１および電流Ｉ２を等しくする。
また、ｎ型トランジスタ１１ｎに流れる電流Ｉ１に対応して、ゲート−ソース間電圧ＶｇｓＮ１が発生する。一方で、ｎ型トランジスタ１２ｎのゲート電位は、ｎ型トランジスタ１１ｎのゲート電位と等しくなるが、ｎ型トランジスタ１２ｎのソース端子Ｓ４とグランドとの間には抵抗素子５０が存在するため、ｎ型トランジスタ１２ｎのゲート−ソース間電圧ＶｇｓＮ２は、ｎ型トランジスタ１１ｎのゲート−ソース間電圧ＶｇｓＮ１より小さくなる。
ｎ型トランジスタ１２ｎは、ｎ型トランジスタ１１ｎに比べてＫ倍大きく作られているため、ゲート−ソース間電圧ＶｇｓＮ２が小さくても、ｎ型トランジスタ１１ｎと等しい電流を流すことができる。その具体的な値は、Ｋおよび抵抗値Ｒの値によって一意に決まる。
以上のことから、電流源回路１に流れる電流というのは、各部が平衡に至った状態におけるものであり、これは抵抗値Ｒの値によって調整することができる。また、この平衡電流の値を、電流源回路１が定電流源として動作する場合の基準電流Ｉｒｅｆとする。
もし、外乱などの影響により電流Ｉ２が基準電流Ｉｒｅｆよりも増加した場合、ｐ型トランジスタ２１ｐおよび２２ｐによるカレントミラー回路の作用により電流Ｉ１も増加する。このとき、ｎ型トランジスタ１１ｎのゲート−ソース間電圧ＶｇｓＮ１の増加量よりも抵抗素子５０の両端の電圧（Ｒ×Ｉ２）の増加量のほうが大きくなるため、結果的にｎ型トランジスタ１２ｎのゲート−ソース間電圧ＶｇｓＮ２は減少する。すなわち、ｐ型トランジスタ２２ｐを流れる電流Ｉ２が減少する。また、逆に電流Ｉ２が基準電流Ｉｒｅｆよりも小さくなった場合には、ゲート−ソース間電圧ＶｇｓＮ２が増加する方向に転じるため、電流Ｉ２は、結果的に一定値の基準電流Ｉｒｅｆに留まるような挙動を示す。以上のことから、電流源回路１を流れる基準電流Ｉｒｅｆは、ｎ型トランジスタ１１ｎとｎ型トランジスタ１２ｎとの面積比Ｋと、抵抗素子５０の抵抗値Ｒとによって決定される値で安定することが定性的に理解できる。
ここで、基準電流Ｉｒｅｆについて、定量的に解析する。ｎ型トランジスタ１１ｎのゲート−ソース間電圧ＶｇｓＮ１、ｎ型トランジスタ１２ｎのゲート−ソース間電圧ＶｇｓＮ２、および、抵抗素子５０の抵抗値Ｒは、ｎ型トランジスタ１１ｎおよび１２ｎのゲート電位が等電位であることから、式１の関係が成立する。
Figure 2019095840
また、ゲート−ソース間電圧ＶｇｓＮ１およびＶｇｓＮ２は、それぞれ、式２および式３で表される。
Figure 2019095840
Figure 2019095840
ここで、Ｌはｎ型トランジスタ１１ｎのチャネル長さであり、Ｗはｎ型トランジスタ１１ｎのチャネル幅である。また、μは電子の移動度であり、ＣＯＸは、ｎ型トランジスタ１１ｎおよび１２ｎの等価容量密度である。また、ＶｔＮ１は、ｎ型トランジスタ１１ｎの閾値電圧であり、ＶｔＮ２は、ｎ型トランジスタ１２ｎの閾値電圧である。
式２および式３を式１に代入すると式４が導出される。
Figure 2019095840
ここで、ｎ型トランジスタ１１ｎの閾値電圧ＶｔＮ１と、ｎ型トランジスタ１２ｎの閾値電圧ＶｔＮ２とが等しいと仮定し、式４を基準電流Ｉｒｅｆについて解くと、式５が得られる。
Figure 2019095840
式５より、基準電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない値であることが理解される。
また、式５より、基準電流Ｉｒｅｆは、抵抗素子５０の抵抗値Ｒに依存し、抵抗値Ｒが大きくなるほど減少することが解る。
一方、前述したように、電流源回路１を構成する各トランジスタの電流は、少なくとも室温近傍の温度範囲（例えば、−３０℃〜９０℃）において、温度上昇とともに増加する傾向にある。よって、上記第１のカレントミラー回路と上記第２のカレントミラー回路とで生成される電流は、温度上昇とともに増加する、いわゆる正の温度係数を有する。
これに対して、本実施の形態に係る電流源回路１の抵抗素子５０は、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有している。よって、温度上昇とともに抵抗素子５０の抵抗値Ｒが増加すること、および、式５の関係から、２つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路１を提供できる。
図３は、実施の形態１に係る抵抗素子５０の温度特性を示すグラフである。同図には、抵抗素子５０の抵抗値Ｒを所定の抵抗値で規格化した相対的な抵抗値Ｒｒの温度特性が示されている。同図に示すように、抵抗素子５０の抵抗値Ｒ（図３では相対抵抗値Ｒｒ）は、温度上昇に伴い増加する、いわゆる正の温度係数を有している。抵抗素子５０は、例えば、ｐ型トランジスタ２１ｐおよび２２ｐ、ならびに、ｎ型トランジスタ１１ｎおよび１２ｎが形成されたＳｉ半導体基板またはＧａＡｓ半導体基板のｐ型拡散領域またはｎ型拡散領域に形成されている。また、図３に示すように、拡散領域の不純物濃度が高いほど、当該拡散領域は金属化される。つまり、拡散領域の不純物濃度が高いほど抵抗値Ｒ（図３では相対抵抗値Ｒｒ）は低くなり、また、温度変化に対する抵抗値Ｒ（図３では相対抵抗値Ｒｒ）の変化率で定義される温度係数が小さくなっている。これより、拡散領域の不純物濃度を調整することにより、抵抗素子５０の抵抗値Ｒおよび温度係数を調整することが可能となる。さらに、抵抗素子５０が各トランジスタを形成する半導体基板、あるいは、上記各トランジスタが集積化されたＳｉ−ＩＣまたはＧａＡｓ−ＩＣ内に形成されるので、電流源回路１を小型化できる。
図４Ａは、比較例に係る電流源回路の温度特性を示すグラフである。また、図４Ｂは、実施の形態１に係る電流源回路１の温度特性を示すグラフである。比較例に係る電流源回路は、本実施の形態に係る電流源回路１に対して、抵抗素子が温度上昇に対して変化しない抵抗値を有する点のみが異なる。つまり、比較例に係る電流源回路の抵抗素子の温度係数はゼロである。
なお、図４Ａおよび図４Ｂのグラフにおいて、縦軸は、基準電流Ｉｒｅｆを所定の固定電流ＩＳで規格化した相対的な基準電流を示している。
図４Ａに示すように、比較例に係る電流源回路では、基準電流Ｉｒｅｆ（図４Ａでは相対的な基準電流Ｉｒｅｆ）は、温度上昇とともに増加している。この温度特性は、比較例に係る電流源回路を構成する２つのカレントミラー回路で生成される電流が、温度上昇とともに増加する、いわゆる正の温度係数を有することを反映するものである。
これに対して、図４Ｂに示すように、本実施の形態に係る電流源回路１では、基準電流Ｉｒｅｆ（図４Ｂでは相対的な基準電流Ｉｒｅｆ）は、温度変化に対して変化しない特性を有している。これは、抵抗素子５０が、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有していることに起因するものであり、これより、２つのカレントミラー回路で生成される電流の温度上昇に伴う増分が相殺されている。
［１．３ 変形例に係る電流源回路の構成］
図５は、実施の形態１の変形例に係る電流源回路２の回路構成図である。同図に示すように、電流源回路２は、電源端子１００と、ｐ型トランジスタ２１ｐおよび２２ｐと、ｎ型トランジスタ１１ｎおよび１２ｎと、出力用ｎ型トランジスタ３２ｎ１、３２ｎ２および３２ｎ３と、抵抗素子５０と、を備える。本変形例に係る電流源回路２は、実施の形態１に係る電流源回路１と比較して、出力用ｎ型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路２について、実施の形態１に係る電流源回路１と同じ構成については説明を省略し、異なる構成を中心に説明する。
出力用ｎ型トランジスタ３２ｎ１は、ドレイン端子Ｄ５１（第９端子）、ソース端子Ｓ５１（第１０端子）、およびゲート端子Ｇ５１（第５制御端子）を有する第３ｎ型トランジスタである。また、出力用ｎ型トランジスタ３２ｎ２は、ドレイン端子Ｄ５２（第９端子）、ソース端子Ｓ５２（第１０端子）、およびゲート端子Ｇ５２（第５制御端子）を有する第３ｎ型トランジスタである。また、出力用ｎ型トランジスタ３２ｎ３は、ドレイン端子Ｄ５３（第９端子）、ソース端子Ｓ５３（第１０端子）、およびゲート端子Ｇ５３（第５制御端子）を有する第３ｎ型トランジスタである。
なお、本変形例では、出力用ｎ型トランジスタ３２ｎ１〜３２ｎ３を３つ有する構成を示したが、出力用ｎ型トランジスタは、２個以上有していればよい。
つまり、本変形例に係る電流源回路２は、出力用ｎ型トランジスタを複数有している。これにより、電源電圧ＶＤＤの変動および温度変化に影響されない電流（図５のＩｏ１、Ｉｏ２、Ｉｏ３）を、複数の出力用ｎ型トランジスタに分配することが可能となる。
（実施の形態２）
実施の形態１に係る電流源回路１は、ｎ型トランジスタで基準電流Ｉｒｅｆを発生させる電流吸い込み型の回路であったのに対して、本実施の形態では、ｐ型トランジスタで基準電流Ｉｒｅｆを発生させる電流吐き出し型の回路について説明する。
［２．１ 電流源回路の構成］
図６は、実施の形態２に係る電流源回路３の回路構成図である。同図に示すように、電流源回路３は、電源端子１００と、ｐ型トランジスタ２３ｐおよび２４ｐと、ｎ型トランジスタ１３ｎおよび１４ｎと、出力用ｐ型トランジスタ３４ｐと、抵抗素子５１と、を備える。本実施の形態に係る電流源回路３は、実施の形態１に係る電流源回路１と比較して、出力用ｐ型トランジスタ３４ｐの接続構成が異なる。以下、本実施の形態に係る電流源回路３について、実施の形態１に係る電流源回路１と同じ構成については説明を省略し、異なる構成を中心に説明する。
ｐ型トランジスタ２３ｐは、ソース端子Ｓ１（第１端子）、ドレイン端子Ｄ１（第２端子）、およびゲート端子Ｇ１（第１制御端子）を有する第１ｐ型トランジスタである。
ｐ型トランジスタ２４ｐは、ソース端子Ｓ２（第３端子）、ドレイン端子Ｄ２（第４端子）、およびゲート端子Ｇ２（第２制御端子）を有する第２ｐ型トランジスタである。
ｎ型トランジスタ１３ｎは、ドレイン端子Ｄ３（第５端子）、ソース端子Ｓ３（第６端子）、およびゲート端子Ｇ３（第３制御端子）を有する第１ｎ型トランジスタである。
ｎ型トランジスタ１４ｎは、ドレイン端子Ｄ４（第７端子）、ソース端子Ｓ４（第８端子）、およびゲート端子Ｇ４（第４制御端子）を有する第２ｎ型トランジスタである。
出力用ｐ型トランジスタ３４ｐは、ソース端子Ｓ６（第１１端子）、ドレイン端子Ｄ６（第１２端子）、およびゲート端子Ｇ６（第６制御端子）を有する第３ｐ型トランジスタである。
上述した各トランジスタは、例えば、ＭＯＳ電界効果型トランジスタで構成されている。なお、上記の各トランジスタは、ベース、エミッタおよびコレクタを有するバイポーラトランジスタであってもよい。
抵抗素子５１は、ソース端子Ｓ４とグランドとの間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
ゲート端子Ｇ２は、ゲート端子Ｇ６と接続されている。ソース端子Ｓ６は、電源端子１００に接続されている。
上記回路構成によれば、ｐ型トランジスタ２３ｐおよび２４ｐで構成されるカレントミラー回路と、ｎ型トランジスタ１３ｎおよび１４ｎで構成されるカレントミラー回路とが、電源端子１００とグランドとの間に縦続接続されている。これにより、電流源回路３は、２つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流Ｉ２は、電流Ｉ１をコピーした電流となり、電流Ｉ１と電流Ｉ２とが同じ電流値を有し、電源電圧ＶＤＤの変動により左右されにくい電流となる。
さらに、出力用ｐ型トランジスタ３４ｐのゲート端子Ｇ６が、ｐ型トランジスタ２３ｐのゲート端子Ｇ１およびｐ型トランジスタ２４ｐのゲート端子Ｇ２に接続されているので、出力用ｐ型トランジスタ３４ｐのソース端子Ｓ６およびドレイン端子Ｄ６の間に流れる電流Ｉｏは、いわゆる、吐き出し型の電流源となっている。
また、抵抗素子５１が、ソース端子Ｓ４とグランドとの間に直列挿入されていることにより、各トランジスタのチャネル長さ（Ｌ）およびチャネル幅（Ｗ）などの構成とは独立に、抵抗素子５１の値を調整することで、電流Ｉ１および電流Ｉ２の電流値を設定することが可能となる。すなわち、電源電圧ＶＤＤの電圧値に左右されないような電流Ｉ１および電流Ｉ２の電流値を、抵抗素子５１の値のみによって調整することができる。また、抵抗素子５１が配置されておらず、上記２つのカレントミラー回路のみで構成された電流回路の場合、当該２つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子５１が、上記２つのカレントミラー回路の電流経路に接続されている。このため、上記２つのカレントミラー回路を流れる電流が、正の温度係数を有しているのに対して、抵抗素子５１を流れる電流は負の温度係数を有するため、電流Ｉ１および電流Ｉ２の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路３を提供できる。
なお、電流源回路３では、ｎ型トランジスタ１４ｎに抵抗素子５１が接続されていることから、この回路の基準電流Ｉｒｅｆは、ｎ型トランジスタ１３ｎおよび１４ｎのサイズ比Ｋと、抵抗素子５１の抵抗値Ｒとによって決まる。その値は、電流源回路１の基準電流Ｉｒｅｆと同様に、上記式５で表される。よって、基準電流Ｉｒｅｆは電源電圧ＶＤＤに依存しないことが理解できる。
また、温度上昇とともに抵抗素子５１の抵抗値Ｒが増加すること、および、式５の関係から、２つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路３を提供できる。
［２．２ 変形例に係る電流源回路の構成］
図７は、実施の形態２の変形例に係る電流源回路４の回路構成図である。同図に示すように、電流源回路４は、電源端子１００と、ｐ型トランジスタ２３ｐおよび２４ｐと、ｎ型トランジスタ１３ｎおよび１４ｎと、出力用ｐ型トランジスタ３４ｐ１、３４ｐ２および３４ｐ３と、抵抗素子５１と、を備える。本変形例に係る電流源回路３は、実施の形態２に係る電流源回路３と比較して、出力用ｐ型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路４について、実施の形態２に係る電流源回路３と同じ構成については説明を省略し、異なる構成を中心に説明する。
出力用ｐ型トランジスタ３４ｐ１は、ソース端子Ｓ６１（第１１端子）、ドレイン端子Ｄ６１（第１２端子）、およびゲート端子Ｇ６１（第６制御端子）を有する第３ｐ型トランジスタである。また、出力用ｐ型トランジスタ３４ｐ２は、ソース端子Ｓ６２（第１１端子）、ドレイン端子Ｄ６２（第１２端子）、およびゲート端子Ｇ６２（第６制御端子）を有する第３ｐ型トランジスタである。また、出力用ｐ型トランジスタ３４ｐ３は、ソース端子Ｓ６３（第１１端子）、ドレイン端子Ｄ６３（第１２端子）、およびゲート端子Ｇ６３（第６制御端子）を有する第３ｐ型トランジスタである。
なお、本変形例では、出力用ｐ型トランジスタ３４ｐ１〜３４ｐ３を３つ有する構成を示したが、出力用ｐ型トランジスタは、２個以上有していればよい。
つまり、本変形例に係る電流源回路４は、出力用ｐ型トランジスタを複数有している。これにより、電源電圧ＶＤＤの変動および温度変化に影響されない電流（図７のＩｏ１、Ｉｏ２、Ｉｏ３）を、複数の出力用ｐ型トランジスタに分配することが可能となる。
（実施の形態３）
本実施の形態では、実施の形態１に係る電流源回路１および実施の形態２に係る電流源回路３に対して、抵抗素子の配置構成が異なる電流源回路について説明する。
［３．１ 電流源回路の構成］
図８は、実施の形態３に係る電流源回路５の回路構成図である。同図に示すように、電流源回路５は、電源端子１００と、ｐ型トランジスタ２１ｐおよび２２ｐと、ｎ型トランジスタ１１ｎおよび１２ｎと、出力用ｎ型トランジスタ３２ｎと、抵抗素子５２と、を備える。本実施の形態に係る電流源回路５は、実施の形態１に係る電流源回路１と比較して、抵抗素子５２の接続構成が異なる。以下、本実施の形態に係る電流源回路５について、実施の形態１に係る電流源回路１と同じ構成については説明を省略し、異なる構成を中心に説明する。
抵抗素子５２は、電源端子１００とｐ型トランジスタ２１ｐのソース端子Ｓ１（第１端子）との間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
上記回路構成によれば、ｐ型トランジスタ２１ｐおよび２２ｐで構成されるカレントミラー回路と、ｎ型トランジスタ１１ｎおよび１２ｎで構成されるカレントミラー回路とが、電源端子１００とグランドとの間に縦続接続されている。これにより、電流源回路５は、２つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流Ｉ２は、電流Ｉ１をコピーした電流となり、電流Ｉ１と電流Ｉ２とが同じ電流値を有し、電源電圧ＶＤＤの変動により左右されにくい電流となる。
さらに、出力用ｎ型トランジスタ３２ｎのゲート端子Ｇ５が、ｎ型トランジスタ１１ｎのゲート端子Ｇ３およびｎ型トランジスタ１２ｎのゲート端子Ｇ４に接続されているので、出力用ｎ型トランジスタ３２ｎのドレイン端子Ｄ５およびソース端子Ｓ５の間に流れる電流Ｉｏは、ｎ型トランジスタ１１ｎおよび１２ｎに流れる電流に基づいて決定される。すなわち、出力用ｎ型トランジスタ３２ｎは、いわゆる、吸い込み型の電流源として動作する。
また、抵抗素子５２が、電源端子１００とソース端子Ｓ１との間に直列挿入されていることにより、各トランジスタのチャネル長さ（Ｌ）およびチャネル幅（Ｗ）などの構成とは独立に、抵抗素子５２の値を調整することで、電流Ｉ１および電流Ｉ２の電流値を設定することが可能となる。言い換えると、電源電圧ＶＤＤの電圧値に左右されずに、電流Ｉ１および電流Ｉ２の電流値を設定することが可能となる。また、抵抗素子５２が配置されておらず、上記２つのカレントミラー回路のみで構成された電流回路の場合、当該２つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子５２が、上記２つのカレントミラー回路の電流経路に接続されている。このため、上記２つのカレントミラー回路を流れる電流が、正の温度係数を有しているのに対して、抵抗素子５２を流れる電流は負の温度係数を有するため、電流Ｉ１および電流Ｉ２の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路５を提供できる。
［３．２ 電源電圧変動および温度変化に対する耐性］
なお、電流源回路５では、ｐ型トランジスタ２１ｐに抵抗素子５２が接続されていることから、この回路の基準電流Ｉｒｅｆは、ｐ型トランジスタ２１ｐおよび２２ｐのサイズ比Ｋと、抵抗素子５２の抵抗値Ｒとによって決まる。その値は、電流源回路１の基準電流Ｉｒｅｆと同様の考え方により、式６によって表される。
Figure 2019095840
また、ｐ型トランジスタ２１ｐのゲート−ソース間電圧ＶｇｓＰ１およびｐ型トランジスタ２２ｐのゲート−ソース間電圧ＶｇｓＰ２は、それぞれ、式３および式２と同様に表すことができる。また、ｐ型トランジスタ２１ｐの閾値電圧ＶｔＰ１と、ｐ型トランジスタ２２ｐの閾値電圧ＶｔＰ２とが等しいと仮定すると、実施の形態１に係る電流源回路１と同様に、式５が得られる。
式５より、基準電流Ｉｒｅｆは、電源電圧ＶＤＤに依存しない値であることが理解される。
また、式５より、基準電流Ｉｒｅｆは、抵抗素子５２の抵抗値Ｒに依存し、抵抗値Ｒが大きくなるほど減少することが解る。
一方、前述したように、電流源回路５を構成する各トランジスタの電流は、少なくとも室温近傍の温度範囲（例えば、−３０℃〜９０℃）において、温度上昇とともに増加する傾向にある。よって、２つのカレントミラー回路で生成される電流は、温度上昇とともに増加する、いわゆる正の温度係数を有する。
これに対して、本実施の形態に係る電流源回路５の抵抗素子５２は、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有している。よって、温度上昇とともに抵抗素子５２の抵抗値Ｒが増加すること、および、式５の関係から、２つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路５を提供できる。
なお、本実施の形態の第１の変形例に係る電流源回路として、実施の形態２に係る電流源回路３の回路構成に対して、抵抗素子５１がｎ型トランジスタ１４ｎのソース端子Ｓ４とグランドとの間に直列接続されている替わりに、抵抗素子５１が電源端子１００とｐ型トランジスタ２３ｐのソース端子Ｓ１との間に直列接続されていてもよい。この構成についても、本実施の形態に係る電流源回路５と同様の効果が奏される。
また、本実施の形態の第２の変形例に係る電流源回路として、実施の形態１の変形例に係る電流源回路２と同様に、出力用ｎ型トランジスタ３２ｎを複数有していてもよい。また、実施の形態２の変形例に係る電流源回路４と同様に、出力用ｐ型トランジスタ３４ｐを複数有していてもよい。これにより、電源電圧ＶＤＤの変動および温度変化に影響されない電流を、複数の出力用ｎ型トランジスタまたは出力用ｐ型トランジスタに分配することが可能となる。
（実施の形態４）
本実施の形態に係る電流源回路は、２つのカレントミラー回路を構成するｐ型トランジスタおよびｎ型トランジスタのそれぞれに対して、ｐ型トランジスタまたはｎ型トランジスタが縦続接続された構成を有する。
［４．１ 電流源回路の構成］
図９は、実施の形態４に係る電流源回路６の回路構成図である。同図に示すように、電流源回路６は、電源端子１００と、ｐ型トランジスタ２１ｐ１、２１ｐ２、２２ｐ１および２２ｐ２と、ｎ型トランジスタ１１ｎ１、１１ｎ２、１２ｎ１および１２ｎ２と、出力用ｎ型トランジスタ３２ｎと、抵抗素子５３と、を備える。本実施の形態に係る電流源回路６は、実施の形態１に係る電流源回路１と比較して、ｐ型トランジスタおよびｎ型トランジスタの構成が異なる。以下、本実施の形態に係る電流源回路６について、実施の形態１に係る電流源回路１と同じ構成については説明を省略し、異なる構成を中心に説明する。
ｐ型トランジスタ２１ｐ１は、ソース端子Ｓ１（第１端子）、ドレイン端子Ｄ１（第２端子）、およびゲート端子Ｇ１（第１制御端子）を有する第１ｐ型トランジスタである。
ｐ型トランジスタ２２ｐ１は、ソース端子Ｓ２（第３端子）、ドレイン端子Ｄ２（第４端子）、およびゲート端子Ｇ２（第２制御端子）を有する第２ｐ型トランジスタである。
ｎ型トランジスタ１１ｎ２は、ドレイン端子Ｄ３（第５端子）、ソース端子Ｓ３（第６端子）、およびゲート端子Ｇ３（第３制御端子）を有する第１ｎ型トランジスタである。
ｎ型トランジスタ１２ｎ２は、ドレイン端子Ｄ４（第７端子）、ソース端子Ｓ４（第８端子）、およびゲート端子Ｇ４（第４制御端子）を有する第２ｎ型トランジスタである。
出力用ｎ型トランジスタ３２ｎは、ドレイン端子Ｄ５（第９端子）、ソース端子Ｓ５（第１０端子）、およびゲート端子Ｇ５（第５制御端子）を有する第３ｎ型トランジスタである。
抵抗素子５３は、ソース端子Ｓ４とグランドとの間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
ゲート端子Ｇ２は、ゲート端子Ｇ１およびドレイン端子Ｄ２と接続されている。ゲート端子Ｇ３は、ゲート端子Ｇ４およびドレイン端子Ｄ３と接続されている。ゲート端子Ｇ４は、ゲート端子Ｇ５と接続されている。ソース端子Ｓ５は、グランドに接続されている。
外部電源から電源端子１００を経由して供給される電流Ｉ１（第１電流）は、電源端子１００、ソース端子Ｓ１、ドレイン端子Ｄ１、ドレイン端子Ｄ３、ソース端子Ｓ３、およびグランドをこの順で流れる。また、外部電源から電源端子１００を経由して供給される電流Ｉ２（第２電流）は、電源端子１００、ソース端子Ｓ２、ドレイン端子Ｄ２、ドレイン端子Ｄ４、ソース端子Ｓ４、およびグランドをこの順で流れる。
ｐ型トランジスタ２１ｐ２は、ゲート端子Ｇ７（第７制御端子）を有し、ソース端子Ｓ１とドレイン端子Ｄ１との間に、ｐ型トランジスタ２１ｐ１と縦続（カスコード）接続された第４ｐ型トランジスタである。
ｐ型トランジスタ２２ｐ２は、ゲート端子Ｇ８（第８制御端子）を有し、ソース端子Ｓ２とドレイン端子Ｄ２との間に、ｐ型トランジスタ２２ｐ１と縦続（カスコード）接続された第５ｐ型トランジスタである。
ゲート端子Ｇ７とゲート端子Ｇ８とは接続されており、ゲート端子Ｇ７およびゲート端子Ｇ８には、第１のバイアス電圧が印加される。
ｎ型トランジスタ１１ｎ１は、ゲート端子Ｇ９（第９制御端子）を有し、ドレイン端子Ｄ３とソース端子Ｓ３との間に、ｎ型トランジスタ１１ｎ２と縦続（カスコード）接続された第４ｎ型トランジスタである。
ｎ型トランジスタ１２ｎ１は、ゲート端子Ｇ１０（第１０制御端子）を有し、ドレイン端子Ｄ４とソース端子Ｓ４との間に、ｎ型トランジスタ１２ｎ２と縦続（カスコード）接続された第５ｎ型トランジスタである。
ゲート端子Ｇ９とゲート端子Ｇ１０とは接続されており、ゲート端子Ｇ９およびゲート端子Ｇ１０には、第２のバイアス電圧が印加される。
上記回路構成によれば、ｐ型トランジスタ２１ｐ１および２２ｐ１で構成されるカレントミラー回路と、ｎ型トランジスタ１１ｎ２および１２ｎ２で構成されるカレントミラー回路とが、電源端子１００とグランドとの間に縦続接続されている。これにより、電流源回路６は、２つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流Ｉ２は、電流Ｉ１をコピーした電流となり、電流Ｉ１と電流Ｉ２とが同じ電流値を有し、電源電圧ＶＤＤの変動により左右されにくい電流となる。
また、ｐ型トランジスタ２１ｐ２により、電流Ｉ１を、ｐ型トランジスタ２１ｐ１のドレイン電圧の変化に影響されにくくできる。また、ｐ型トランジスタ２２ｐ２により、電流Ｉ２を、ｐ型トランジスタ２２ｐ１のドレイン電圧の変化に影響されにくくできる。よって、電源電圧ＶＤＤの変動に対する耐性をさらに高めることが可能となる。
また、ｎ型トランジスタ１１ｎ１により、電流Ｉ１を、ｎ型トランジスタ１１ｎ２のドレイン電圧の変化に影響されにくくできる。また、ｎ型トランジスタ１２ｎ１により、電流Ｉ２を、ｎ型トランジスタ１２ｎ２のドレイン電圧の変化に影響されにくくできる。よって、電源電圧ＶＤＤの変動に対する耐性をさらに高めることが可能となる。
図１０は、実施の形態４に係る電流源回路６についての、基準電流Ｉｒｅｆの電源電圧ＶＤＤに対する変動特性を示すグラフである。同図には、電流源回路６における電源電圧ＶＤＤと基準電流Ｉｒｅｆとの関係が示されている。同図に示すように、電流源回路６では、実施の形態１に係る電流源回路１に対してｐ型トランジスタ２１ｐ２および２２ｐ２、ならびに、ｎ型トランジスタ１１ｎ１および１２ｎ１を付加した回路構成とすることにより、電源電圧ＶＤＤの変動（１１％：１．７Ｖ〜１．９Ｖ）に対して、基準電流Ｉｒｅｆの変動を１％以下（０．７５％：８．０４ｍＡ〜８．１ｍＡ）に抑制していることが解る。
つまり、電源電圧ＶＤＤの変動に対する耐性を一層強固にすることが可能となる。
なお、本実施の形態に係る電流源回路６では、実施の形態１に係る電流源回路１に対して、ｐ型トランジスタ２１ｐ２および２２ｐ２、ならびに、ｎ型トランジスタ１１ｎ１および１２ｎ１を付加した回路構成を示したが、本実施の形態に係る電流源回路６は、実施の形態１に係る電流源回路１に対して、上記４つのトランジスタのうち少なくとも１つが付加された回路であればよい。
また、本実施の形態に係る電流源回路６では、実施の形態１に係る電流源回路１を構成する４つのトランジスタのそれぞれに対して、１つのトランジスタを縦続接続する構成を示したが、上記４つのトランジスタのそれぞれに対して、２つ以上のトランジスタを縦続接続させてもよい。
また、本実施の形態に係る電流源回路６における、縦続（カスコード）接続された４つのトランジスタの少なくとも１つを、実施の形態１〜３における電流源回路２〜５に適用してもよい。
（実施の形態５）
本実施の形態では、実施の形態１に係る電流源回路を有する増幅装置について説明する。
図１１は、実施の形態５に係る増幅装置６０の回路構成図である。同図に示された増幅装置６０は、バイアス供給回路６１と、増幅回路６２と、を備える。増幅装置６０は、入力端子から入力された高周波信号ＲＦｉｎを、増幅回路６２で増幅し、増幅された高周波信号ＲＦｏｕｔを出力端子から出力する。このとき、バイアス供給回路６１から供給されたバイアス電圧である基準電圧Ｖｒｅｆにより、増幅回路６２の増幅率などの性能を最適化することが可能である。
バイアス供給回路６１は、当該回路内で生成される基準電流Ｉｒｅｆに基づいて、増幅回路６２に供給される基準電圧Ｖｒｅｆを生成し、基準電圧Ｖｒｅｆを増幅回路６２に供給する。バイアス供給回路６１は、実施の形態１に係る電流源回路１の回路構成のうち、出力用ｎ型トランジスタ３２ｎを除く回路、および、抵抗素子８０で構成されている。
抵抗素子８０は、ｎ型トランジスタ１２ｎのゲート端子と出力用ｎ型トランジスタ３２ｎのゲート端子との間に接続されており、高周波信号ＲＦｉｎがバイアス供給回路６１側へ漏れてしまいＳ／Ｎ比を低下させることを抑制する。
増幅回路６２は、実施の形態１に係る電流源回路１が有する出力用ｎ型トランジスタ３２ｎと、ｎ型トランジスタ７３ｎと、インダクタＬ１およびＬ２と、コンデンサＣ１とで構成されている。出力用ｎ型トランジスタ３２ｎとｎ型トランジスタ７３ｎとは、縦続（カスコード）接続されており、ｎ型トランジスタ７３ｎのゲート端子には、所定のバイアス電圧が印加される。ｎ型トランジスタ７３ｎのドレイン端子には、インダクタＬ１とコンデンサＣ１とが並列接続された回路が接続されている。入力端子と出力用ｎ型トランジスタ３２ｎのゲート端子とを結ぶ経路には、ＤＣカット用のコンデンサＣｉｎが接続され、ｎ型トランジスタ７３ｎのドレイン端子と出力端子とを結ぶ経路には、ＤＣカット用のコンデンサＣｏｕｔが接続されている。また、出力用ｎ型トランジスタ３２ｎのゲート端子とコンデンサＣｉｎとの接続ノードは、バイアス供給回路６１のｎ型トランジスタ１２ｎのゲート端子と接続されている。
上記構成により、入力端子から入力された高周波信号ＲＦｉｎは、増幅回路６２に入力される前段で、バイアス供給回路６１のバイアス電圧である基準電圧Ｖｒｅｆと重畳され、増幅回路６２に入力される。増幅回路６２に入力された高周波信号ＲＦｉｎは、出力用ｎ型トランジスタ３２ｎおよびｎ型トランジスタ７３ｎで増幅され、出力端子から出力される。
これによれば、バイアス供給回路６１は、電源電圧ＶＤＤの変動および温度変化に影響されない基準電圧Ｖｒｅｆを生成するので、電源電圧ＶＤＤの変動および温度変化に対して高い耐性を有する増幅装置６０を提供できる。
なお、本実施の形態に係る増幅装置６０では、バイアス供給回路６１の回路構成および増幅回路６２の一部の回路構成として、実施の形態１に係る電流源回路１を適用したが、これに限られない。すなわち、本実施の形態に係る増幅装置６０は、バイアス供給回路６１の回路構成および増幅回路６２の一部の回路構成として、実施の形態１〜４に係る電流源回路２〜６のいずれかが適用されてもよい。
例えば、実施の形態２に係る電流源回路３を含み、ｐ型トランジスタ２３ｐおよび２４ｐ、ｎ型トランジスタ１３ｎおよび１４ｎ、および抵抗素子５１で構成されたバイアス供給回路と、出力用ｐ型トランジスタ３４ｐを含み、ゲート端子Ｇ６に高周波信号ＲＦｉｎと基準電圧Ｖｒｅｆとが印加される増幅回路であってもよい。これにより、バイアス供給回路は、電源電圧ＶＤＤの変動および温度変化に影響されない基準電圧Ｖｒｅｆを生成するので、電源電圧ＶＤＤの変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
（その他の実施の形態など）
以上、本発明の実施の形態に係る電流源回路および増幅装置について、実施の形態１〜５を挙げて説明したが、本発明の電流源回路および増幅装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の電流源回路および増幅装置を内蔵した各種機器も本発明に含まれる。
なお、上記実施の形態に係る電流源回路および増幅装置において、図面に開示された各回路素子および信号経路を接続する経路の間に別の高周波回路素子および配線などが挿入されていてもよい。
本発明は、電源電圧の変動および温度変化に対して高い耐性を有する電流源回路および増幅装置として、通信機器に広く利用できる。
１、２、３、４、５、６ 電流源回路
１１ｎ、１１ｎ１、１１ｎ２、１２ｎ、１２ｎ１、１２ｎ２、１３ｎ、１４ｎ、７３ｎ ｎ型トランジスタ
２１ｐ、２１ｐ１、２１ｐ２、２２ｐ、２２ｐ１、２２ｐ２、２３ｐ、２４ｐ ｐ型トランジスタ
３２ｎ、３２ｎ１、３２ｎ２、３２ｎ３ 出力用ｎ型トランジスタ
３４ｐ、３４ｐ１、３４ｐ２、３４ｐ３ 出力用ｐ型トランジスタ
５０、５１、５２、５３ 抵抗素子
６０ 増幅装置
６１ バイアス供給回路
６２ 増幅回路
１００ 電源端子
Ｃ１、Ｃｉｎ、Ｃｏｕｔ コンデンサ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ５１、Ｄ５２、Ｄ５３、Ｄ６、Ｄ６１、Ｄ６２、Ｄ６３ ドレイン端子
Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ５１、Ｇ５２、Ｇ５３、Ｇ６、Ｇ６１、Ｇ６２、Ｇ６３、Ｇ７、Ｇ８、Ｇ９、Ｇ１０ ゲート端子
Ｌ１、Ｌ２ インダクタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ５１、Ｓ５２、Ｓ５３、Ｓ６、Ｓ６１、Ｓ６２、Ｓ６３ ソース端子

Claims (11)

  1. 外部電源に接続される電源端子と、
    第１端子、第２端子、および第１制御端子を有する第１ｐ型トランジスタと、
    第３端子、第４端子、および第２制御端子を有する第２ｐ型トランジスタと、
    第５端子、第６端子、および第３制御端子を有する第１ｎ型トランジスタと、
    第７端子、第８端子、および第４制御端子を有する第２ｎ型トランジスタと、
    第９端子、第１０端子、および第５制御端子を有する第３ｎ型トランジスタと、
    前記電源端子と前記第１端子との間、または、前記第８端子とグランドとの間に直列接続された抵抗素子と、を備え、
    前記第２制御端子は、前記第１制御端子および第４端子と接続され、
    前記第３制御端子は、前記第４制御端子および第５端子と接続され、
    前記第４制御端子は、前記第５制御端子と接続され、
    前記第１０端子は、グランドに接続され、
    前記外部電源から供給される第１電流は、前記電源端子、前記第１端子、前記第２端子、前記第５端子、前記第６端子、およびグランドをこの順で流れ、
    前記外部電源から供給される第２電流は、前記電源端子、前記第３端子、前記第４端子、前記第７端子、前記第８端子、およびグランドをこの順で流れ、
    前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する、
    電流源回路。
  2. 前記第３ｎ型トランジスタを複数有する、
    請求項１に記載の電流源回路。
  3. 前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記第３ｎ型トランジスタのそれぞれは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタである、
    請求項１または２に記載の電流源回路。
  4. 外部電源に接続される電源端子と、
    第１端子、第２端子、および第１制御端子を有する第１ｐ型トランジスタと、
    第３端子、第４端子、および第２制御端子を有する第２ｐ型トランジスタと、
    第５端子、第６端子、および第３制御端子を有する第１ｎ型トランジスタと、
    第７端子、第８端子、および第４制御端子を有する第２ｎ型トランジスタと、
    第１１端子、第１２端子、および第６制御端子を有する第３ｐ型トランジスタと、
    前記電源端子と前記第１端子との間、または、前記第８端子とグランドとの間に直列接続された抵抗素子と、を備え、
    前記第２制御端子は、前記第１制御端子および第４端子と接続され、
    前記第３制御端子は、前記第４制御端子および第５端子と接続され、
    前記第２制御端子は、前記第６制御端子と接続され、
    前記第１１端子は、前記電源端子に接続され、
    前記外部電源から供給される第１電流は、前記電源端子、前記第１端子、前記第２端子、前記第５端子、前記第６端子、およびグランドをこの順で流れ、
    前記外部電源から供給される第２電流は、前記電源端子、前記第３端子、前記第４端子、前記第７端子、前記第８端子、およびグランドをこの順で流れ、
    前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する、
    電流源回路。
  5. 前記第３ｐ型トランジスタを複数有する、
    請求項４に記載の電流源回路。
  6. 前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記第３ｐ型トランジスタのそれぞれは、ＭＯＳ型電界効果トランジスタである、
    請求項４または５に記載の電流源回路。
  7. 前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、および前記第２ｎ型トランジスタのそれぞれは、半導体基板に形成され、
    前記抵抗素子は、前記半導体基板のｐ型拡散領域またはｎ型拡散領域で形成されている、
    請求項１〜６のいずれか１項に記載の電流源回路。
  8. さらに、
    第１のバイアス電圧が印加される第７制御端子を有し、前記第１端子と前記第２端子との間に前記第１ｐ型トランジスタと縦続接続された第４ｐ型トランジスタ、および、前記第１のバイアス電圧が印加される第８制御端子を有し、前記第３端子と前記第４端子との間に前記第２ｐ型トランジスタと縦続接続された第５ｐ型トランジスタ、の少なくとも一方を備える、
    請求項１〜７のいずれか１項に記載の電流源回路。
  9. さらに、
    第２のバイアス電圧が印加される第９制御端子を有し、前記第５端子と前記第６端子との間に前記第１ｎ型トランジスタと縦続接続された第４ｎ型トランジスタ、および、前記第２のバイアス電圧が印加される第１０制御端子を有し、前記第７端子と前記第８端子との間に前記第２ｎ型トランジスタと縦続接続された第５ｎ型トランジスタ、の少なくとも一方を備える、
    請求項１〜８のいずれか１項に記載の電流源回路。
  10. 請求項１〜３のいずれか１項に記載の電流源回路を含む増幅装置であって、
    前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、
    前記第３ｎ型トランジスタを含み、前記第５制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える、
    増幅装置。
  11. 請求項４〜６のいずれか１項に記載の電流源回路を含む増幅装置であって、
    前記第１ｐ型トランジスタ、前記第２ｐ型トランジスタ、前記第１ｎ型トランジスタ、前記第２ｎ型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、
    前記第３ｐ型トランジスタを含み、前記第６制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える、
    増幅装置。
JP2017222061A 2017-11-17 2017-11-17 電流源回路および増幅装置 Pending JP2019095840A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017222061A JP2019095840A (ja) 2017-11-17 2017-11-17 電流源回路および増幅装置
US16/190,552 US20190158038A1 (en) 2017-11-17 2018-11-14 Current source circuit and amplifier device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017222061A JP2019095840A (ja) 2017-11-17 2017-11-17 電流源回路および増幅装置

Publications (1)

Publication Number Publication Date
JP2019095840A true JP2019095840A (ja) 2019-06-20

Family

ID=66533404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017222061A Pending JP2019095840A (ja) 2017-11-17 2017-11-17 電流源回路および増幅装置

Country Status (2)

Country Link
US (1) US20190158038A1 (ja)
JP (1) JP2019095840A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734958B2 (en) * 2016-08-09 2020-08-04 Mediatek Inc. Low-voltage high-speed receiver

Also Published As

Publication number Publication date
US20190158038A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
US7646574B2 (en) Voltage regulator
US9665111B2 (en) Low dropout voltage regulator and method
JP4761458B2 (ja) カスコード回路および半導体装置
JP6204772B2 (ja) カスコード増幅器
US9753473B2 (en) Two-stage low-dropout frequency-compensating linear power supply systems and methods
CN108646841B (zh) 一种线性稳压电路
US20090096526A1 (en) Cascoded circuit
CN108491020B (zh) 低压差稳压器和快闪存储器
US10474173B2 (en) Voltage regulator having a phase compensation circuit
JP2018517991A (ja) 電圧調整器
CN114341764B (zh) 集成电路
TW201942698A (zh) 電壓調整器
CN108055014B (zh) 差动运算放大器以及带隙参考电压产生电路
US9385584B2 (en) Voltage regulator
JP5544105B2 (ja) レギュレータ回路
US10574200B2 (en) Transconductance amplifier
JP2018110281A (ja) アクティブインダクタ及び増幅回路
US20090102561A1 (en) Amplifier having an output protection, in particular operational amplifier for audio application
JP2008252029A (ja) 半導体装置
JP2019095840A (ja) 電流源回路および増幅装置
US7215187B2 (en) Symmetrically matched voltage mirror and applications therefor
US9543905B2 (en) Amplifier circuit
US9231525B2 (en) Compensating a two stage amplifier
US11947373B2 (en) Electronic device including a low dropout (LDO) regulator
JP6672067B2 (ja) 安定化電源回路