JP2019095840A - 電流源回路および増幅装置 - Google Patents
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Abstract
【課題】外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供する。
【解決手段】電流源回路1は、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、n型トランジスタ12nとグランドとの間に直列接続された抵抗素子50とを備え、ゲート端子G2はゲート端子G1およびドレイン端子D2と接続され、ゲート端子G3はゲート端子G4およびドレイン端子D3と接続され、ゲート端子G4はゲート端子G5と接続され、電流I1は、電源端子100、p型トランジスタ21p、n型トランジスタ11n、グランドをこの順で流れ、電流I2は、電源端子100、p型トランジスタ22p、n型トランジスタ12n、グランドをこの順で流れ、抵抗素子50は、温度上昇に伴い抵抗値Rが増加する正の温度係数を有する。
【選択図】図1
【解決手段】電流源回路1は、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、n型トランジスタ12nとグランドとの間に直列接続された抵抗素子50とを備え、ゲート端子G2はゲート端子G1およびドレイン端子D2と接続され、ゲート端子G3はゲート端子G4およびドレイン端子D3と接続され、ゲート端子G4はゲート端子G5と接続され、電流I1は、電源端子100、p型トランジスタ21p、n型トランジスタ11n、グランドをこの順で流れ、電流I2は、電源端子100、p型トランジスタ22p、n型トランジスタ12n、グランドをこの順で流れ、抵抗素子50は、温度上昇に伴い抵抗値Rが増加する正の温度係数を有する。
【選択図】図1
Description
本発明は、電流源回路および増幅装置に関する。
高周波信号を増幅する増幅装置では、増幅性能を最適化するために増幅器に印加されるバイアス電圧を安定化することが要求される。
特許文献1には、出力用HBTを増幅回路とするGaAsICに、バイアス電流を供給するSiICのバイアス回路が開示されている。これによれば、バイアス回路を構成するカレントミラー回路から出力されるバイアス電流が、GaAsICが有する基準用HBTの基準電流の増減と逆方向に変化するので、出力用HBTの増幅率の変化を抑制できるとしている。
しかしながら、特許文献1のバイアス回路は、1つのカレントミラー回路を有するが、バイアス電流に対して帰還をかける構成となっていない。そのため、供給される外部電源電圧の変動により、バイアス電流が変動され易い。
また、一般な携帯電話機器などの使用状況下においては、各トランジスタは、温度上昇とともに電流が増加する特性を有しているため、温度変化によるバイアス電流の変動を抑制するための基準用HBTも、温度上昇とともに電流が増加する特性を有する。しかし、特許文献1のバイアス回路は、基準用HBTの温度変化による特性を利用したものではないため、温度変化によるバイアス電流の変動を高精度に抑制することは不可能である。
そこで、本発明は、上記課題を解決するためになされたものであって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電流源回路は、外部電源に接続される電源端子と、第1端子、第2端子、および第1制御端子を有する第1p型トランジスタと、第3端子、第4端子、および第2制御端子を有する第2p型トランジスタと、第5端子、第6端子、および第3制御端子を有する第1n型トランジスタと、第7端子、第8端子、および第4制御端子を有する第2n型トランジスタと、第9端子、第10端子、および第5制御端子を有する第3n型トランジスタと、前記電源端子と前記第1端子との間、または、前記第8端子とグランドとの間に直列接続された抵抗素子と、を備え、前記第2制御端子は、前記第1制御端子および第4端子と接続され、前記第3制御端子は、前記第4制御端子および第5端子と接続され、前記第4制御端子は、前記第5制御端子と接続され、前記第10端子は、グランドに接続され、前記外部電源から供給される第1電流は、前記電源端子、前記第1端子、前記第2端子、前記第5端子、前記第6端子、およびグランドをこの順で流れ、前記外部電源から供給される第2電流は、前記電源端子、前記第3端子、前記第4端子、前記第7端子、前記第8端子、およびグランドをこの順で流れ、前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する。
上記構成によれば、第1p型トランジスタと第2p型トランジスタとで構成されるカレントミラー回路と、第1n型トランジスタと第2n型トランジスタとで構成されるカレントミラー回路とが、電源端子とグランドとの間に縦続接続されている。これより、第1電流と第2電流は互いに参照しあう関係となり、外部電圧の変動に左右されない電流となる。
さらに、第3n型トランジスタの第5制御端子が、第1n型トランジスタの第3制御端子および第2n型トランジスタの第4制御端子に接続されているので、第3n型トランジスタの第9端子および第10端子の間に流れる電流は、第1および第2n型トランジスタの電流に基づいて決定される。すなわち、第3n型トランジスタは、いわゆる、吸い込み型の電流源として動作する。
ここで、抵抗素子が直列挿入されていることにより、各トランジスタの構成とは独立に、当該抵抗素子の値を調整することで、第1電流および第2電流の電流値を設定することが可能となる。すなわち、外部電源電圧の電圧値に左右されないような第1電流および第2電流の電流値を、当該抵抗素子の値のみによって調整することができる。また、上記2つのカレントミラー回路で構成された電流回路の場合、各トランジスタを流れる電流は温度上昇に伴い増加する傾向にある。これに対して、正の温度係数を有する抵抗素子が、上記2つのカレントミラー回路の電流経路に接続されているので、温度変化による第1電流および第2電流の変動を抑制できる。よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路を提供できる。
また、前記第3n型トランジスタを複数有してもよい。
これにより、外部電源電圧の変動および温度変化に影響されない電流を、複数の第3n型トランジスタに分配することが可能となる。
また、前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記第3n型トランジスタのそれぞれは、MOS(Metal−Oxide−Semiconductor)型電界効果トランジスタであってもよい。
また、本発明の一態様に係る電流源回路は、外部電源に接続される電源端子と、第1端子、第2端子、および第1制御端子を有する第1p型トランジスタと、第3端子、第4端子、および第2制御端子を有する第2p型トランジスタと、第5端子、第6端子、および第3制御端子を有する第1n型トランジスタと、第7端子、第8端子、および第4制御端子を有する第2n型トランジスタと、第11端子、第12端子、および第6制御端子を有する第3p型トランジスタと、前記電源端子と前記第1端子との間、または、前記第8端子とグランドとの間に直列接続された抵抗素子と、を備え、前記第2制御端子は、前記第1制御端子および第4端子と接続され、前記第3制御端子は、前記第4制御端子および第5端子と接続され、前記第2制御端子は、前記第6制御端子と接続され、前記第11端子は、前記電源端子に接続され、前記外部電源から供給される第1電流は、前記電源端子、前記第1端子、前記第2端子、前記第5端子、前記第6端子、およびグランドをこの順で流れ、前記外部電源から供給される第2電流は、前記電源端子、前記第3端子、前記第4端子、前記第7端子、前記第8端子、およびグランドをこの順で流れ、前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する。
上記構成によれば、第1p型トランジスタと第2p型トランジスタとで構成されるカレントミラー回路と、第1n型トランジスタと第2n型トランジスタとで構成されるカレントミラー回路とが、電源端子とグランドとの間に縦続接続されている。これより、第1電流と第2電流は互いに参照し合い、外部電源電圧の変動に左右されない電流となる。
さらに、第3p型トランジスタの第6制御端子が、第1p型トランジスタの第1制御端子および第2p型トランジスタの第2制御端子に接続されているので、第3p型トランジスタの第11端子および第12端子の間に流れる電流は、第1および第2p型トランジスタの電流に基づいて決定される。すなわち、第3p型トランジスタは、いわゆる、吐き出し型の電流源として動作する。
ここで、抵抗素子が直列挿入されていることにより、各トランジスタの構成とは独立に、当該抵抗素子の値を調整することで、第1電流および第2電流の電流値を設定することが可能となる。すなわち、外部電源電圧の電圧値に左右されないような第1電流および第2電流の電流値を、当該抵抗素子の値のみによって調整することができる。また、上記2つのカレントミラー回路で構成された電流回路の場合、各トランジスタを流れる電流は温度上昇に伴い増加する傾向にある。これに対して、正の温度係数を有する抵抗素子が、上記2つのカレントミラー回路の電流経路に接続されているので、温度変化による第1電流および第2電流の変動を抑制できる。よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路を提供できる。
また、前記第3p型トランジスタを複数有してもよい。
これにより、外部電源電圧の変動および温度変化に影響されない電流を、複数の第3p型トランジスタに分配することが可能となる。
また、前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記第3p型トランジスタのそれぞれは、MOS型電界効果トランジスタであってもよい。
これにより、抵抗素子が拡散領域に形成されるので、温度上昇とともに抵抗値が増加する、いわゆる正の温度係数を有することが可能となる。また、注入する不純物濃度を調整することで、抵抗素子の温度係数や抵抗値を変化させることが可能となる。さらに、抵抗素子が、各トランジスタを形成する半導体基板に形成されるので、電流源回路を小型化できる。
また、さらに、第1のバイアス電圧が印加される第7制御端子を有し、前記第1端子と前記第2端子との間に前記第1p型トランジスタと縦続接続された第4p型トランジスタ、および、前記第1のバイアス電圧が印加される第8制御端子を有し、前記第3端子と前記第4端子との間に前記第2p型トランジスタと縦続接続された第5p型トランジスタ、の少なくとも一方を備えてもよい。
これにより、第1電流を、第1p型トランジスタの第2端子側の電圧変化に影響されにくくでき、第2電流を、第2p型トランジスタの第4端子側の電圧変化に影響されにくくできるので、電源電圧変動に対する耐性をさらに高めることが可能となる。
また、さらに、第2のバイアス電圧が印加される第9制御端子を有し、前記第5端子と前記第6端子との間に前記第1n型トランジスタと縦続接続された第4n型トランジスタ、および、前記第2のバイアス電圧が印加される第10制御端子を有し、前記第7端子と前記第8端子との間に前記第2n型トランジスタと縦続接続された第5n型トランジスタ、の少なくとも一方を備えてもよい。
これにより、第1電流を、第1n型トランジスタの第5端子側の電圧変化に影響されにくくでき、第2電流を、第2n型トランジスタの第7端子側の電圧変化に影響されにくくできるので、電源電圧変動に対する耐性をさらに高めることが可能となる。
また、本発明の一態様に係る増幅装置は、上記いずれかに記載の電流源回路を含む増幅装置であって、前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、前記第3n型トランジスタを含み、前記第5制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える。
これによれば、バイアス供給回路において、外部電源電圧の変動および温度変化に影響されない電流源を構築できるので、外部電源電圧の変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
また、本発明の一態様に係る増幅装置は、上記いずれかに記載の電流源回路を含む増幅装置であって、前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、前記第3p型トランジスタを含み、前記第6制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える。
これによれば、バイアス供給回路において、外部電源電圧の変動および温度変化に影響されない電流源を構築できるので、外部電源電圧の変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
本発明によれば、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路および増幅装置を提供できる。
以下、本発明の実施の形態について、実施の形態およびその図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
(実施の形態1)
[1.1 電流源回路の構成]
図1は、実施の形態1に係る電流源回路1の回路構成図である。同図に示すように、電流源回路1は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、抵抗素子50と、を備える。
[1.1 電流源回路の構成]
図1は、実施の形態1に係る電流源回路1の回路構成図である。同図に示すように、電流源回路1は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、抵抗素子50と、を備える。
電源端子100は、外部電源に接続され、電源電圧VDDを電流源回路1に印加するための端子である。
p型トランジスタ21pは、ソース端子S1(第1端子)、ドレイン端子D1(第2端子)、およびゲート端子G1(第1制御端子)を有する第1p型トランジスタである。
p型トランジスタ22pは、ソース端子S2(第3端子)、ドレイン端子D2(第4端子)、およびゲート端子G2(第2制御端子)を有する第2p型トランジスタである。
n型トランジスタ11nは、ドレイン端子D3(第5端子)、ソース端子S3(第6端子)、およびゲート端子G3(第3制御端子)を有する第1n型トランジスタである。
n型トランジスタ12nは、ドレイン端子D4(第7端子)、ソース端子S4(第8端子)、およびゲート端子G4(第4制御端子)を有する第2n型トランジスタである。
出力用n型トランジスタ32nは、ドレイン端子D5(第9端子)、ソース端子S5(第10端子)、およびゲート端子G5(第5制御端子)を有する第3n型トランジスタである。
上述した各トランジスタは、例えば、MOS電界効果型トランジスタ(Metal−Oxide−Semiconductor Field−Effect−Transistor:MOSFET)で構成されている。なお、上記の各トランジスタは、ベース、エミッタおよびコレクタを有するバイポーラトランジスタであってもよい。
抵抗素子50は、ソース端子S4とグランドとの間に直列接続されており、温度上昇に伴い抵抗値Rが増加する、いわゆる正の温度係数を有している。
ゲート端子G2は、ゲート端子G1およびドレイン端子D2と接続されている。ゲート端子G3は、ゲート端子G4およびドレイン端子D3と接続されている。ゲート端子G4は、ゲート端子G5と接続されている。ソース端子S5は、グランドに接続されている。
外部電源から電源端子100を経由して供給される電流I1(第1電流)は、電源端子100、ソース端子S1、ドレイン端子D1、ドレイン端子D3、ソース端子S3、およびグランドをこの順で流れる。また、外部電源から電源端子100を経由して供給される電流I2(第2電流)は、電源端子100、ソース端子S2、ドレイン端子D2、ドレイン端子D4、ソース端子S4、抵抗素子50、およびグランドをこの順で流れる。
上記回路構成によれば、p型トランジスタ21pおよび22pで構成されるカレントミラー回路と、n型トランジスタ11nおよび12nで構成されるカレントミラー回路とが、電源端子100とグランドとの間に縦続接続されている。これにより、電流源回路1は、2つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流I2は、電流I1をコピーした電流となり、電流I1と電流I2とは互いに参照しあい、電源電圧VDDの変動により左右されにくい電流となる。
さらに、出力用n型トランジスタ32nのゲート端子G5が、n型トランジスタ11nのゲート端子G3およびn型トランジスタ12nのゲート端子G4に接続されているので、出力用n型トランジスタ32nのドレイン端子D5およびソース端子S5の間に流れる電流Ioは、n型トランジスタ11nおよびn型トランジスタ12nの電流に基づいて決定される。すなわち、出力用n型トランジスタ32nは、いわゆる、吸い込み型の電流源となっている。
また、抵抗素子50が、ソース端子S4とグランドとの間に直列挿入されていることにより、各トランジスタのチャネル長さ(L)およびチャネル幅(W)などの構成とは独立に、抵抗素子50の値を調整することで、電流I1および電流I2の電流値を設定することが可能となる。すなわち、電源電圧VDDの電圧値に左右されないような電流I1および電流I2の電流値を、抵抗素子50の値のみによって調整することができる。また、抵抗素子50が配置されず上記2つのカレントミラー回路のみで構成された電流回路の場合、当該2つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子50が、上記2つのカレントミラー回路の電流経路に接続されている。このため、上記2つのカレントミラー回路を流れる電流が正の温度係数を有しているのに対して、抵抗素子50を流れる電流は負の温度係数を有するため、電流I1および電流I2の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路1を提供できる。
以下では、本実施の形態に係る電流源回路1が、外部電源電圧の変動および温度変化に対して高い耐性を有していることを詳細に説明する。
[1.2 電源電圧変動および温度変化に対する耐性]
図2は、実施の形態1に係る電流源回路1の作用を説明する図である。電流源回路1において、p型トランジスタ21pおよび22pはカレントミラー回路を構成し、電流I1および電流I2を等しくする。
図2は、実施の形態1に係る電流源回路1の作用を説明する図である。電流源回路1において、p型トランジスタ21pおよび22pはカレントミラー回路を構成し、電流I1および電流I2を等しくする。
また、n型トランジスタ11nに流れる電流I1に対応して、ゲート−ソース間電圧VgsN1が発生する。一方で、n型トランジスタ12nのゲート電位は、n型トランジスタ11nのゲート電位と等しくなるが、n型トランジスタ12nのソース端子S4とグランドとの間には抵抗素子50が存在するため、n型トランジスタ12nのゲート−ソース間電圧VgsN2は、n型トランジスタ11nのゲート−ソース間電圧VgsN1より小さくなる。
n型トランジスタ12nは、n型トランジスタ11nに比べてK倍大きく作られているため、ゲート−ソース間電圧VgsN2が小さくても、n型トランジスタ11nと等しい電流を流すことができる。その具体的な値は、Kおよび抵抗値Rの値によって一意に決まる。
以上のことから、電流源回路1に流れる電流というのは、各部が平衡に至った状態におけるものであり、これは抵抗値Rの値によって調整することができる。また、この平衡電流の値を、電流源回路1が定電流源として動作する場合の基準電流Irefとする。
もし、外乱などの影響により電流I2が基準電流Irefよりも増加した場合、p型トランジスタ21pおよび22pによるカレントミラー回路の作用により電流I1も増加する。このとき、n型トランジスタ11nのゲート−ソース間電圧VgsN1の増加量よりも抵抗素子50の両端の電圧(R×I2)の増加量のほうが大きくなるため、結果的にn型トランジスタ12nのゲート−ソース間電圧VgsN2は減少する。すなわち、p型トランジスタ22pを流れる電流I2が減少する。また、逆に電流I2が基準電流Irefよりも小さくなった場合には、ゲート−ソース間電圧VgsN2が増加する方向に転じるため、電流I2は、結果的に一定値の基準電流Irefに留まるような挙動を示す。以上のことから、電流源回路1を流れる基準電流Irefは、n型トランジスタ11nとn型トランジスタ12nとの面積比Kと、抵抗素子50の抵抗値Rとによって決定される値で安定することが定性的に理解できる。
ここで、基準電流Irefについて、定量的に解析する。n型トランジスタ11nのゲート−ソース間電圧VgsN1、n型トランジスタ12nのゲート−ソース間電圧VgsN2、および、抵抗素子50の抵抗値Rは、n型トランジスタ11nおよび12nのゲート電位が等電位であることから、式1の関係が成立する。
また、ゲート−ソース間電圧VgsN1およびVgsN2は、それぞれ、式2および式3で表される。
ここで、Lはn型トランジスタ11nのチャネル長さであり、Wはn型トランジスタ11nのチャネル幅である。また、μは電子の移動度であり、COXは、n型トランジスタ11nおよび12nの等価容量密度である。また、VtN1は、n型トランジスタ11nの閾値電圧であり、VtN2は、n型トランジスタ12nの閾値電圧である。
式2および式3を式1に代入すると式4が導出される。
ここで、n型トランジスタ11nの閾値電圧VtN1と、n型トランジスタ12nの閾値電圧VtN2とが等しいと仮定し、式4を基準電流Irefについて解くと、式5が得られる。
式5より、基準電流Irefは、電源電圧VDDに依存しない値であることが理解される。
また、式5より、基準電流Irefは、抵抗素子50の抵抗値Rに依存し、抵抗値Rが大きくなるほど減少することが解る。
一方、前述したように、電流源回路1を構成する各トランジスタの電流は、少なくとも室温近傍の温度範囲(例えば、−30℃〜90℃)において、温度上昇とともに増加する傾向にある。よって、上記第1のカレントミラー回路と上記第2のカレントミラー回路とで生成される電流は、温度上昇とともに増加する、いわゆる正の温度係数を有する。
これに対して、本実施の形態に係る電流源回路1の抵抗素子50は、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有している。よって、温度上昇とともに抵抗素子50の抵抗値Rが増加すること、および、式5の関係から、2つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路1を提供できる。
図3は、実施の形態1に係る抵抗素子50の温度特性を示すグラフである。同図には、抵抗素子50の抵抗値Rを所定の抵抗値で規格化した相対的な抵抗値Rrの温度特性が示されている。同図に示すように、抵抗素子50の抵抗値R(図3では相対抵抗値Rr)は、温度上昇に伴い増加する、いわゆる正の温度係数を有している。抵抗素子50は、例えば、p型トランジスタ21pおよび22p、ならびに、n型トランジスタ11nおよび12nが形成されたSi半導体基板またはGaAs半導体基板のp型拡散領域またはn型拡散領域に形成されている。また、図3に示すように、拡散領域の不純物濃度が高いほど、当該拡散領域は金属化される。つまり、拡散領域の不純物濃度が高いほど抵抗値R(図3では相対抵抗値Rr)は低くなり、また、温度変化に対する抵抗値R(図3では相対抵抗値Rr)の変化率で定義される温度係数が小さくなっている。これより、拡散領域の不純物濃度を調整することにより、抵抗素子50の抵抗値Rおよび温度係数を調整することが可能となる。さらに、抵抗素子50が各トランジスタを形成する半導体基板、あるいは、上記各トランジスタが集積化されたSi−ICまたはGaAs−IC内に形成されるので、電流源回路1を小型化できる。
図4Aは、比較例に係る電流源回路の温度特性を示すグラフである。また、図4Bは、実施の形態1に係る電流源回路1の温度特性を示すグラフである。比較例に係る電流源回路は、本実施の形態に係る電流源回路1に対して、抵抗素子が温度上昇に対して変化しない抵抗値を有する点のみが異なる。つまり、比較例に係る電流源回路の抵抗素子の温度係数はゼロである。
なお、図4Aおよび図4Bのグラフにおいて、縦軸は、基準電流Irefを所定の固定電流ISで規格化した相対的な基準電流を示している。
図4Aに示すように、比較例に係る電流源回路では、基準電流Iref(図4Aでは相対的な基準電流Iref)は、温度上昇とともに増加している。この温度特性は、比較例に係る電流源回路を構成する2つのカレントミラー回路で生成される電流が、温度上昇とともに増加する、いわゆる正の温度係数を有することを反映するものである。
これに対して、図4Bに示すように、本実施の形態に係る電流源回路1では、基準電流Iref(図4Bでは相対的な基準電流Iref)は、温度変化に対して変化しない特性を有している。これは、抵抗素子50が、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有していることに起因するものであり、これより、2つのカレントミラー回路で生成される電流の温度上昇に伴う増分が相殺されている。
[1.3 変形例に係る電流源回路の構成]
図5は、実施の形態1の変形例に係る電流源回路2の回路構成図である。同図に示すように、電流源回路2は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32n1、32n2および32n3と、抵抗素子50と、を備える。本変形例に係る電流源回路2は、実施の形態1に係る電流源回路1と比較して、出力用n型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路2について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
図5は、実施の形態1の変形例に係る電流源回路2の回路構成図である。同図に示すように、電流源回路2は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32n1、32n2および32n3と、抵抗素子50と、を備える。本変形例に係る電流源回路2は、実施の形態1に係る電流源回路1と比較して、出力用n型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路2について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
出力用n型トランジスタ32n1は、ドレイン端子D51(第9端子)、ソース端子S51(第10端子)、およびゲート端子G51(第5制御端子)を有する第3n型トランジスタである。また、出力用n型トランジスタ32n2は、ドレイン端子D52(第9端子)、ソース端子S52(第10端子)、およびゲート端子G52(第5制御端子)を有する第3n型トランジスタである。また、出力用n型トランジスタ32n3は、ドレイン端子D53(第9端子)、ソース端子S53(第10端子)、およびゲート端子G53(第5制御端子)を有する第3n型トランジスタである。
なお、本変形例では、出力用n型トランジスタ32n1〜32n3を3つ有する構成を示したが、出力用n型トランジスタは、2個以上有していればよい。
つまり、本変形例に係る電流源回路2は、出力用n型トランジスタを複数有している。これにより、電源電圧VDDの変動および温度変化に影響されない電流(図5のIo1、Io2、Io3)を、複数の出力用n型トランジスタに分配することが可能となる。
(実施の形態2)
実施の形態1に係る電流源回路1は、n型トランジスタで基準電流Irefを発生させる電流吸い込み型の回路であったのに対して、本実施の形態では、p型トランジスタで基準電流Irefを発生させる電流吐き出し型の回路について説明する。
実施の形態1に係る電流源回路1は、n型トランジスタで基準電流Irefを発生させる電流吸い込み型の回路であったのに対して、本実施の形態では、p型トランジスタで基準電流Irefを発生させる電流吐き出し型の回路について説明する。
[2.1 電流源回路の構成]
図6は、実施の形態2に係る電流源回路3の回路構成図である。同図に示すように、電流源回路3は、電源端子100と、p型トランジスタ23pおよび24pと、n型トランジスタ13nおよび14nと、出力用p型トランジスタ34pと、抵抗素子51と、を備える。本実施の形態に係る電流源回路3は、実施の形態1に係る電流源回路1と比較して、出力用p型トランジスタ34pの接続構成が異なる。以下、本実施の形態に係る電流源回路3について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
図6は、実施の形態2に係る電流源回路3の回路構成図である。同図に示すように、電流源回路3は、電源端子100と、p型トランジスタ23pおよび24pと、n型トランジスタ13nおよび14nと、出力用p型トランジスタ34pと、抵抗素子51と、を備える。本実施の形態に係る電流源回路3は、実施の形態1に係る電流源回路1と比較して、出力用p型トランジスタ34pの接続構成が異なる。以下、本実施の形態に係る電流源回路3について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
p型トランジスタ23pは、ソース端子S1(第1端子)、ドレイン端子D1(第2端子)、およびゲート端子G1(第1制御端子)を有する第1p型トランジスタである。
p型トランジスタ24pは、ソース端子S2(第3端子)、ドレイン端子D2(第4端子)、およびゲート端子G2(第2制御端子)を有する第2p型トランジスタである。
n型トランジスタ13nは、ドレイン端子D3(第5端子)、ソース端子S3(第6端子)、およびゲート端子G3(第3制御端子)を有する第1n型トランジスタである。
n型トランジスタ14nは、ドレイン端子D4(第7端子)、ソース端子S4(第8端子)、およびゲート端子G4(第4制御端子)を有する第2n型トランジスタである。
出力用p型トランジスタ34pは、ソース端子S6(第11端子)、ドレイン端子D6(第12端子)、およびゲート端子G6(第6制御端子)を有する第3p型トランジスタである。
上述した各トランジスタは、例えば、MOS電界効果型トランジスタで構成されている。なお、上記の各トランジスタは、ベース、エミッタおよびコレクタを有するバイポーラトランジスタであってもよい。
抵抗素子51は、ソース端子S4とグランドとの間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
ゲート端子G2は、ゲート端子G6と接続されている。ソース端子S6は、電源端子100に接続されている。
上記回路構成によれば、p型トランジスタ23pおよび24pで構成されるカレントミラー回路と、n型トランジスタ13nおよび14nで構成されるカレントミラー回路とが、電源端子100とグランドとの間に縦続接続されている。これにより、電流源回路3は、2つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流I2は、電流I1をコピーした電流となり、電流I1と電流I2とが同じ電流値を有し、電源電圧VDDの変動により左右されにくい電流となる。
さらに、出力用p型トランジスタ34pのゲート端子G6が、p型トランジスタ23pのゲート端子G1およびp型トランジスタ24pのゲート端子G2に接続されているので、出力用p型トランジスタ34pのソース端子S6およびドレイン端子D6の間に流れる電流Ioは、いわゆる、吐き出し型の電流源となっている。
また、抵抗素子51が、ソース端子S4とグランドとの間に直列挿入されていることにより、各トランジスタのチャネル長さ(L)およびチャネル幅(W)などの構成とは独立に、抵抗素子51の値を調整することで、電流I1および電流I2の電流値を設定することが可能となる。すなわち、電源電圧VDDの電圧値に左右されないような電流I1および電流I2の電流値を、抵抗素子51の値のみによって調整することができる。また、抵抗素子51が配置されておらず、上記2つのカレントミラー回路のみで構成された電流回路の場合、当該2つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子51が、上記2つのカレントミラー回路の電流経路に接続されている。このため、上記2つのカレントミラー回路を流れる電流が、正の温度係数を有しているのに対して、抵抗素子51を流れる電流は負の温度係数を有するため、電流I1および電流I2の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路3を提供できる。
なお、電流源回路3では、n型トランジスタ14nに抵抗素子51が接続されていることから、この回路の基準電流Irefは、n型トランジスタ13nおよび14nのサイズ比Kと、抵抗素子51の抵抗値Rとによって決まる。その値は、電流源回路1の基準電流Irefと同様に、上記式5で表される。よって、基準電流Irefは電源電圧VDDに依存しないことが理解できる。
また、温度上昇とともに抵抗素子51の抵抗値Rが増加すること、および、式5の関係から、2つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路3を提供できる。
[2.2 変形例に係る電流源回路の構成]
図7は、実施の形態2の変形例に係る電流源回路4の回路構成図である。同図に示すように、電流源回路4は、電源端子100と、p型トランジスタ23pおよび24pと、n型トランジスタ13nおよび14nと、出力用p型トランジスタ34p1、34p2および34p3と、抵抗素子51と、を備える。本変形例に係る電流源回路3は、実施の形態2に係る電流源回路3と比較して、出力用p型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路4について、実施の形態2に係る電流源回路3と同じ構成については説明を省略し、異なる構成を中心に説明する。
図7は、実施の形態2の変形例に係る電流源回路4の回路構成図である。同図に示すように、電流源回路4は、電源端子100と、p型トランジスタ23pおよび24pと、n型トランジスタ13nおよび14nと、出力用p型トランジスタ34p1、34p2および34p3と、抵抗素子51と、を備える。本変形例に係る電流源回路3は、実施の形態2に係る電流源回路3と比較して、出力用p型トランジスタが複数配置されている点のみが構成として異なる。以下、本変形例に係る電流源回路4について、実施の形態2に係る電流源回路3と同じ構成については説明を省略し、異なる構成を中心に説明する。
出力用p型トランジスタ34p1は、ソース端子S61(第11端子)、ドレイン端子D61(第12端子)、およびゲート端子G61(第6制御端子)を有する第3p型トランジスタである。また、出力用p型トランジスタ34p2は、ソース端子S62(第11端子)、ドレイン端子D62(第12端子)、およびゲート端子G62(第6制御端子)を有する第3p型トランジスタである。また、出力用p型トランジスタ34p3は、ソース端子S63(第11端子)、ドレイン端子D63(第12端子)、およびゲート端子G63(第6制御端子)を有する第3p型トランジスタである。
なお、本変形例では、出力用p型トランジスタ34p1〜34p3を3つ有する構成を示したが、出力用p型トランジスタは、2個以上有していればよい。
つまり、本変形例に係る電流源回路4は、出力用p型トランジスタを複数有している。これにより、電源電圧VDDの変動および温度変化に影響されない電流(図7のIo1、Io2、Io3)を、複数の出力用p型トランジスタに分配することが可能となる。
(実施の形態3)
本実施の形態では、実施の形態1に係る電流源回路1および実施の形態2に係る電流源回路3に対して、抵抗素子の配置構成が異なる電流源回路について説明する。
本実施の形態では、実施の形態1に係る電流源回路1および実施の形態2に係る電流源回路3に対して、抵抗素子の配置構成が異なる電流源回路について説明する。
[3.1 電流源回路の構成]
図8は、実施の形態3に係る電流源回路5の回路構成図である。同図に示すように、電流源回路5は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、抵抗素子52と、を備える。本実施の形態に係る電流源回路5は、実施の形態1に係る電流源回路1と比較して、抵抗素子52の接続構成が異なる。以下、本実施の形態に係る電流源回路5について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
図8は、実施の形態3に係る電流源回路5の回路構成図である。同図に示すように、電流源回路5は、電源端子100と、p型トランジスタ21pおよび22pと、n型トランジスタ11nおよび12nと、出力用n型トランジスタ32nと、抵抗素子52と、を備える。本実施の形態に係る電流源回路5は、実施の形態1に係る電流源回路1と比較して、抵抗素子52の接続構成が異なる。以下、本実施の形態に係る電流源回路5について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
抵抗素子52は、電源端子100とp型トランジスタ21pのソース端子S1(第1端子)との間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
上記回路構成によれば、p型トランジスタ21pおよび22pで構成されるカレントミラー回路と、n型トランジスタ11nおよび12nで構成されるカレントミラー回路とが、電源端子100とグランドとの間に縦続接続されている。これにより、電流源回路5は、2つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流I2は、電流I1をコピーした電流となり、電流I1と電流I2とが同じ電流値を有し、電源電圧VDDの変動により左右されにくい電流となる。
さらに、出力用n型トランジスタ32nのゲート端子G5が、n型トランジスタ11nのゲート端子G3およびn型トランジスタ12nのゲート端子G4に接続されているので、出力用n型トランジスタ32nのドレイン端子D5およびソース端子S5の間に流れる電流Ioは、n型トランジスタ11nおよび12nに流れる電流に基づいて決定される。すなわち、出力用n型トランジスタ32nは、いわゆる、吸い込み型の電流源として動作する。
また、抵抗素子52が、電源端子100とソース端子S1との間に直列挿入されていることにより、各トランジスタのチャネル長さ(L)およびチャネル幅(W)などの構成とは独立に、抵抗素子52の値を調整することで、電流I1および電流I2の電流値を設定することが可能となる。言い換えると、電源電圧VDDの電圧値に左右されずに、電流I1および電流I2の電流値を設定することが可能となる。また、抵抗素子52が配置されておらず、上記2つのカレントミラー回路のみで構成された電流回路の場合、当該2つのカレントミラー回路を構成する各トランジスタを流れる電流は、温度上昇に伴い増加する。これに対して、正の温度係数を有する抵抗素子52が、上記2つのカレントミラー回路の電流経路に接続されている。このため、上記2つのカレントミラー回路を流れる電流が、正の温度係数を有しているのに対して、抵抗素子52を流れる電流は負の温度係数を有するため、電流I1および電流I2の温度変化による変動を抑制できる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路5を提供できる。
[3.2 電源電圧変動および温度変化に対する耐性]
なお、電流源回路5では、p型トランジスタ21pに抵抗素子52が接続されていることから、この回路の基準電流Irefは、p型トランジスタ21pおよび22pのサイズ比Kと、抵抗素子52の抵抗値Rとによって決まる。その値は、電流源回路1の基準電流Irefと同様の考え方により、式6によって表される。
なお、電流源回路5では、p型トランジスタ21pに抵抗素子52が接続されていることから、この回路の基準電流Irefは、p型トランジスタ21pおよび22pのサイズ比Kと、抵抗素子52の抵抗値Rとによって決まる。その値は、電流源回路1の基準電流Irefと同様の考え方により、式6によって表される。
また、p型トランジスタ21pのゲート−ソース間電圧VgsP1およびp型トランジスタ22pのゲート−ソース間電圧VgsP2は、それぞれ、式3および式2と同様に表すことができる。また、p型トランジスタ21pの閾値電圧VtP1と、p型トランジスタ22pの閾値電圧VtP2とが等しいと仮定すると、実施の形態1に係る電流源回路1と同様に、式5が得られる。
式5より、基準電流Irefは、電源電圧VDDに依存しない値であることが理解される。
また、式5より、基準電流Irefは、抵抗素子52の抵抗値Rに依存し、抵抗値Rが大きくなるほど減少することが解る。
一方、前述したように、電流源回路5を構成する各トランジスタの電流は、少なくとも室温近傍の温度範囲(例えば、−30℃〜90℃)において、温度上昇とともに増加する傾向にある。よって、2つのカレントミラー回路で生成される電流は、温度上昇とともに増加する、いわゆる正の温度係数を有する。
これに対して、本実施の形態に係る電流源回路5の抵抗素子52は、温度上昇に伴い抵抗値が増加する、いわゆる正の温度係数を有している。よって、温度上昇とともに抵抗素子52の抵抗値Rが増加すること、および、式5の関係から、2つのカレントミラー回路で生成される電流の温度上昇に伴う増分を相殺することが可能となる。
よって、外部電源電圧の変動および温度変化に対して、高い耐性を有する電流源回路5を提供できる。
なお、本実施の形態の第1の変形例に係る電流源回路として、実施の形態2に係る電流源回路3の回路構成に対して、抵抗素子51がn型トランジスタ14nのソース端子S4とグランドとの間に直列接続されている替わりに、抵抗素子51が電源端子100とp型トランジスタ23pのソース端子S1との間に直列接続されていてもよい。この構成についても、本実施の形態に係る電流源回路5と同様の効果が奏される。
また、本実施の形態の第2の変形例に係る電流源回路として、実施の形態1の変形例に係る電流源回路2と同様に、出力用n型トランジスタ32nを複数有していてもよい。また、実施の形態2の変形例に係る電流源回路4と同様に、出力用p型トランジスタ34pを複数有していてもよい。これにより、電源電圧VDDの変動および温度変化に影響されない電流を、複数の出力用n型トランジスタまたは出力用p型トランジスタに分配することが可能となる。
(実施の形態4)
本実施の形態に係る電流源回路は、2つのカレントミラー回路を構成するp型トランジスタおよびn型トランジスタのそれぞれに対して、p型トランジスタまたはn型トランジスタが縦続接続された構成を有する。
本実施の形態に係る電流源回路は、2つのカレントミラー回路を構成するp型トランジスタおよびn型トランジスタのそれぞれに対して、p型トランジスタまたはn型トランジスタが縦続接続された構成を有する。
[4.1 電流源回路の構成]
図9は、実施の形態4に係る電流源回路6の回路構成図である。同図に示すように、電流源回路6は、電源端子100と、p型トランジスタ21p1、21p2、22p1および22p2と、n型トランジスタ11n1、11n2、12n1および12n2と、出力用n型トランジスタ32nと、抵抗素子53と、を備える。本実施の形態に係る電流源回路6は、実施の形態1に係る電流源回路1と比較して、p型トランジスタおよびn型トランジスタの構成が異なる。以下、本実施の形態に係る電流源回路6について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
図9は、実施の形態4に係る電流源回路6の回路構成図である。同図に示すように、電流源回路6は、電源端子100と、p型トランジスタ21p1、21p2、22p1および22p2と、n型トランジスタ11n1、11n2、12n1および12n2と、出力用n型トランジスタ32nと、抵抗素子53と、を備える。本実施の形態に係る電流源回路6は、実施の形態1に係る電流源回路1と比較して、p型トランジスタおよびn型トランジスタの構成が異なる。以下、本実施の形態に係る電流源回路6について、実施の形態1に係る電流源回路1と同じ構成については説明を省略し、異なる構成を中心に説明する。
p型トランジスタ21p1は、ソース端子S1(第1端子)、ドレイン端子D1(第2端子)、およびゲート端子G1(第1制御端子)を有する第1p型トランジスタである。
p型トランジスタ22p1は、ソース端子S2(第3端子)、ドレイン端子D2(第4端子)、およびゲート端子G2(第2制御端子)を有する第2p型トランジスタである。
n型トランジスタ11n2は、ドレイン端子D3(第5端子)、ソース端子S3(第6端子)、およびゲート端子G3(第3制御端子)を有する第1n型トランジスタである。
n型トランジスタ12n2は、ドレイン端子D4(第7端子)、ソース端子S4(第8端子)、およびゲート端子G4(第4制御端子)を有する第2n型トランジスタである。
出力用n型トランジスタ32nは、ドレイン端子D5(第9端子)、ソース端子S5(第10端子)、およびゲート端子G5(第5制御端子)を有する第3n型トランジスタである。
抵抗素子53は、ソース端子S4とグランドとの間に直列接続されており、温度上昇に伴い抵抗値が増加する正の温度係数を有している。
ゲート端子G2は、ゲート端子G1およびドレイン端子D2と接続されている。ゲート端子G3は、ゲート端子G4およびドレイン端子D3と接続されている。ゲート端子G4は、ゲート端子G5と接続されている。ソース端子S5は、グランドに接続されている。
外部電源から電源端子100を経由して供給される電流I1(第1電流)は、電源端子100、ソース端子S1、ドレイン端子D1、ドレイン端子D3、ソース端子S3、およびグランドをこの順で流れる。また、外部電源から電源端子100を経由して供給される電流I2(第2電流)は、電源端子100、ソース端子S2、ドレイン端子D2、ドレイン端子D4、ソース端子S4、およびグランドをこの順で流れる。
p型トランジスタ21p2は、ゲート端子G7(第7制御端子)を有し、ソース端子S1とドレイン端子D1との間に、p型トランジスタ21p1と縦続(カスコード)接続された第4p型トランジスタである。
p型トランジスタ22p2は、ゲート端子G8(第8制御端子)を有し、ソース端子S2とドレイン端子D2との間に、p型トランジスタ22p1と縦続(カスコード)接続された第5p型トランジスタである。
ゲート端子G7とゲート端子G8とは接続されており、ゲート端子G7およびゲート端子G8には、第1のバイアス電圧が印加される。
n型トランジスタ11n1は、ゲート端子G9(第9制御端子)を有し、ドレイン端子D3とソース端子S3との間に、n型トランジスタ11n2と縦続(カスコード)接続された第4n型トランジスタである。
n型トランジスタ12n1は、ゲート端子G10(第10制御端子)を有し、ドレイン端子D4とソース端子S4との間に、n型トランジスタ12n2と縦続(カスコード)接続された第5n型トランジスタである。
ゲート端子G9とゲート端子G10とは接続されており、ゲート端子G9およびゲート端子G10には、第2のバイアス電圧が印加される。
上記回路構成によれば、p型トランジスタ21p1および22p1で構成されるカレントミラー回路と、n型トランジスタ11n2および12n2で構成されるカレントミラー回路とが、電源端子100とグランドとの間に縦続接続されている。これにより、電流源回路6は、2つのカレントミラー回路を組み合わせて帰還をかけた構成となっており、電流I2は、電流I1をコピーした電流となり、電流I1と電流I2とが同じ電流値を有し、電源電圧VDDの変動により左右されにくい電流となる。
また、p型トランジスタ21p2により、電流I1を、p型トランジスタ21p1のドレイン電圧の変化に影響されにくくできる。また、p型トランジスタ22p2により、電流I2を、p型トランジスタ22p1のドレイン電圧の変化に影響されにくくできる。よって、電源電圧VDDの変動に対する耐性をさらに高めることが可能となる。
また、n型トランジスタ11n1により、電流I1を、n型トランジスタ11n2のドレイン電圧の変化に影響されにくくできる。また、n型トランジスタ12n1により、電流I2を、n型トランジスタ12n2のドレイン電圧の変化に影響されにくくできる。よって、電源電圧VDDの変動に対する耐性をさらに高めることが可能となる。
図10は、実施の形態4に係る電流源回路6についての、基準電流Irefの電源電圧VDDに対する変動特性を示すグラフである。同図には、電流源回路6における電源電圧VDDと基準電流Irefとの関係が示されている。同図に示すように、電流源回路6では、実施の形態1に係る電流源回路1に対してp型トランジスタ21p2および22p2、ならびに、n型トランジスタ11n1および12n1を付加した回路構成とすることにより、電源電圧VDDの変動(11%:1.7V〜1.9V)に対して、基準電流Irefの変動を1%以下(0.75%:8.04mA〜8.1mA)に抑制していることが解る。
つまり、電源電圧VDDの変動に対する耐性を一層強固にすることが可能となる。
なお、本実施の形態に係る電流源回路6では、実施の形態1に係る電流源回路1に対して、p型トランジスタ21p2および22p2、ならびに、n型トランジスタ11n1および12n1を付加した回路構成を示したが、本実施の形態に係る電流源回路6は、実施の形態1に係る電流源回路1に対して、上記4つのトランジスタのうち少なくとも1つが付加された回路であればよい。
また、本実施の形態に係る電流源回路6では、実施の形態1に係る電流源回路1を構成する4つのトランジスタのそれぞれに対して、1つのトランジスタを縦続接続する構成を示したが、上記4つのトランジスタのそれぞれに対して、2つ以上のトランジスタを縦続接続させてもよい。
また、本実施の形態に係る電流源回路6における、縦続(カスコード)接続された4つのトランジスタの少なくとも1つを、実施の形態1〜3における電流源回路2〜5に適用してもよい。
(実施の形態5)
本実施の形態では、実施の形態1に係る電流源回路を有する増幅装置について説明する。
本実施の形態では、実施の形態1に係る電流源回路を有する増幅装置について説明する。
図11は、実施の形態5に係る増幅装置60の回路構成図である。同図に示された増幅装置60は、バイアス供給回路61と、増幅回路62と、を備える。増幅装置60は、入力端子から入力された高周波信号RFinを、増幅回路62で増幅し、増幅された高周波信号RFoutを出力端子から出力する。このとき、バイアス供給回路61から供給されたバイアス電圧である基準電圧Vrefにより、増幅回路62の増幅率などの性能を最適化することが可能である。
バイアス供給回路61は、当該回路内で生成される基準電流Irefに基づいて、増幅回路62に供給される基準電圧Vrefを生成し、基準電圧Vrefを増幅回路62に供給する。バイアス供給回路61は、実施の形態1に係る電流源回路1の回路構成のうち、出力用n型トランジスタ32nを除く回路、および、抵抗素子80で構成されている。
抵抗素子80は、n型トランジスタ12nのゲート端子と出力用n型トランジスタ32nのゲート端子との間に接続されており、高周波信号RFinがバイアス供給回路61側へ漏れてしまいS/N比を低下させることを抑制する。
増幅回路62は、実施の形態1に係る電流源回路1が有する出力用n型トランジスタ32nと、n型トランジスタ73nと、インダクタL1およびL2と、コンデンサC1とで構成されている。出力用n型トランジスタ32nとn型トランジスタ73nとは、縦続(カスコード)接続されており、n型トランジスタ73nのゲート端子には、所定のバイアス電圧が印加される。n型トランジスタ73nのドレイン端子には、インダクタL1とコンデンサC1とが並列接続された回路が接続されている。入力端子と出力用n型トランジスタ32nのゲート端子とを結ぶ経路には、DCカット用のコンデンサCinが接続され、n型トランジスタ73nのドレイン端子と出力端子とを結ぶ経路には、DCカット用のコンデンサCoutが接続されている。また、出力用n型トランジスタ32nのゲート端子とコンデンサCinとの接続ノードは、バイアス供給回路61のn型トランジスタ12nのゲート端子と接続されている。
上記構成により、入力端子から入力された高周波信号RFinは、増幅回路62に入力される前段で、バイアス供給回路61のバイアス電圧である基準電圧Vrefと重畳され、増幅回路62に入力される。増幅回路62に入力された高周波信号RFinは、出力用n型トランジスタ32nおよびn型トランジスタ73nで増幅され、出力端子から出力される。
これによれば、バイアス供給回路61は、電源電圧VDDの変動および温度変化に影響されない基準電圧Vrefを生成するので、電源電圧VDDの変動および温度変化に対して高い耐性を有する増幅装置60を提供できる。
なお、本実施の形態に係る増幅装置60では、バイアス供給回路61の回路構成および増幅回路62の一部の回路構成として、実施の形態1に係る電流源回路1を適用したが、これに限られない。すなわち、本実施の形態に係る増幅装置60は、バイアス供給回路61の回路構成および増幅回路62の一部の回路構成として、実施の形態1〜4に係る電流源回路2〜6のいずれかが適用されてもよい。
例えば、実施の形態2に係る電流源回路3を含み、p型トランジスタ23pおよび24p、n型トランジスタ13nおよび14n、および抵抗素子51で構成されたバイアス供給回路と、出力用p型トランジスタ34pを含み、ゲート端子G6に高周波信号RFinと基準電圧Vrefとが印加される増幅回路であってもよい。これにより、バイアス供給回路は、電源電圧VDDの変動および温度変化に影響されない基準電圧Vrefを生成するので、電源電圧VDDの変動および温度変化に対して高い耐性を有する増幅装置を提供できる。
(その他の実施の形態など)
以上、本発明の実施の形態に係る電流源回路および増幅装置について、実施の形態1〜5を挙げて説明したが、本発明の電流源回路および増幅装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の電流源回路および増幅装置を内蔵した各種機器も本発明に含まれる。
以上、本発明の実施の形態に係る電流源回路および増幅装置について、実施の形態1〜5を挙げて説明したが、本発明の電流源回路および増幅装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の電流源回路および増幅装置を内蔵した各種機器も本発明に含まれる。
なお、上記実施の形態に係る電流源回路および増幅装置において、図面に開示された各回路素子および信号経路を接続する経路の間に別の高周波回路素子および配線などが挿入されていてもよい。
本発明は、電源電圧の変動および温度変化に対して高い耐性を有する電流源回路および増幅装置として、通信機器に広く利用できる。
1、2、3、4、5、6 電流源回路
11n、11n1、11n2、12n、12n1、12n2、13n、14n、73n n型トランジスタ
21p、21p1、21p2、22p、22p1、22p2、23p、24p p型トランジスタ
32n、32n1、32n2、32n3 出力用n型トランジスタ
34p、34p1、34p2、34p3 出力用p型トランジスタ
50、51、52、53 抵抗素子
60 増幅装置
61 バイアス供給回路
62 増幅回路
100 電源端子
C1、Cin、Cout コンデンサ
D1、D2、D3、D4、D5、D51、D52、D53、D6、D61、D62、D63 ドレイン端子
G1、G2、G3、G4、G5、G51、G52、G53、G6、G61、G62、G63、G7、G8、G9、G10 ゲート端子
L1、L2 インダクタ
S1、S2、S3、S4、S5、S51、S52、S53、S6、S61、S62、S63 ソース端子
11n、11n1、11n2、12n、12n1、12n2、13n、14n、73n n型トランジスタ
21p、21p1、21p2、22p、22p1、22p2、23p、24p p型トランジスタ
32n、32n1、32n2、32n3 出力用n型トランジスタ
34p、34p1、34p2、34p3 出力用p型トランジスタ
50、51、52、53 抵抗素子
60 増幅装置
61 バイアス供給回路
62 増幅回路
100 電源端子
C1、Cin、Cout コンデンサ
D1、D2、D3、D4、D5、D51、D52、D53、D6、D61、D62、D63 ドレイン端子
G1、G2、G3、G4、G5、G51、G52、G53、G6、G61、G62、G63、G7、G8、G9、G10 ゲート端子
L1、L2 インダクタ
S1、S2、S3、S4、S5、S51、S52、S53、S6、S61、S62、S63 ソース端子
Claims (11)
- 外部電源に接続される電源端子と、
第1端子、第2端子、および第1制御端子を有する第1p型トランジスタと、
第3端子、第4端子、および第2制御端子を有する第2p型トランジスタと、
第5端子、第6端子、および第3制御端子を有する第1n型トランジスタと、
第7端子、第8端子、および第4制御端子を有する第2n型トランジスタと、
第9端子、第10端子、および第5制御端子を有する第3n型トランジスタと、
前記電源端子と前記第1端子との間、または、前記第8端子とグランドとの間に直列接続された抵抗素子と、を備え、
前記第2制御端子は、前記第1制御端子および第4端子と接続され、
前記第3制御端子は、前記第4制御端子および第5端子と接続され、
前記第4制御端子は、前記第5制御端子と接続され、
前記第10端子は、グランドに接続され、
前記外部電源から供給される第1電流は、前記電源端子、前記第1端子、前記第2端子、前記第5端子、前記第6端子、およびグランドをこの順で流れ、
前記外部電源から供給される第2電流は、前記電源端子、前記第3端子、前記第4端子、前記第7端子、前記第8端子、およびグランドをこの順で流れ、
前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する、
電流源回路。 - 前記第3n型トランジスタを複数有する、
請求項1に記載の電流源回路。 - 前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記第3n型トランジスタのそれぞれは、MOS(Metal−Oxide−Semiconductor)型電界効果トランジスタである、
請求項1または2に記載の電流源回路。 - 外部電源に接続される電源端子と、
第1端子、第2端子、および第1制御端子を有する第1p型トランジスタと、
第3端子、第4端子、および第2制御端子を有する第2p型トランジスタと、
第5端子、第6端子、および第3制御端子を有する第1n型トランジスタと、
第7端子、第8端子、および第4制御端子を有する第2n型トランジスタと、
第11端子、第12端子、および第6制御端子を有する第3p型トランジスタと、
前記電源端子と前記第1端子との間、または、前記第8端子とグランドとの間に直列接続された抵抗素子と、を備え、
前記第2制御端子は、前記第1制御端子および第4端子と接続され、
前記第3制御端子は、前記第4制御端子および第5端子と接続され、
前記第2制御端子は、前記第6制御端子と接続され、
前記第11端子は、前記電源端子に接続され、
前記外部電源から供給される第1電流は、前記電源端子、前記第1端子、前記第2端子、前記第5端子、前記第6端子、およびグランドをこの順で流れ、
前記外部電源から供給される第2電流は、前記電源端子、前記第3端子、前記第4端子、前記第7端子、前記第8端子、およびグランドをこの順で流れ、
前記抵抗素子は、温度上昇に伴い抵抗値が増加する正の温度係数を有する、
電流源回路。 - 前記第3p型トランジスタを複数有する、
請求項4に記載の電流源回路。 - 前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記第3p型トランジスタのそれぞれは、MOS型電界効果トランジスタである、
請求項4または5に記載の電流源回路。 - 前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、および前記第2n型トランジスタのそれぞれは、半導体基板に形成され、
前記抵抗素子は、前記半導体基板のp型拡散領域またはn型拡散領域で形成されている、
請求項1〜6のいずれか1項に記載の電流源回路。 - さらに、
第1のバイアス電圧が印加される第7制御端子を有し、前記第1端子と前記第2端子との間に前記第1p型トランジスタと縦続接続された第4p型トランジスタ、および、前記第1のバイアス電圧が印加される第8制御端子を有し、前記第3端子と前記第4端子との間に前記第2p型トランジスタと縦続接続された第5p型トランジスタ、の少なくとも一方を備える、
請求項1〜7のいずれか1項に記載の電流源回路。 - さらに、
第2のバイアス電圧が印加される第9制御端子を有し、前記第5端子と前記第6端子との間に前記第1n型トランジスタと縦続接続された第4n型トランジスタ、および、前記第2のバイアス電圧が印加される第10制御端子を有し、前記第7端子と前記第8端子との間に前記第2n型トランジスタと縦続接続された第5n型トランジスタ、の少なくとも一方を備える、
請求項1〜8のいずれか1項に記載の電流源回路。 - 請求項1〜3のいずれか1項に記載の電流源回路を含む増幅装置であって、
前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、
前記第3n型トランジスタを含み、前記第5制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える、
増幅装置。 - 請求項4〜6のいずれか1項に記載の電流源回路を含む増幅装置であって、
前記第1p型トランジスタ、前記第2p型トランジスタ、前記第1n型トランジスタ、前記第2n型トランジスタ、および前記抵抗素子で構成され、バイアス電圧を生成するバイアス供給回路と、
前記第3p型トランジスタを含み、前記第6制御端子に高周波入力信号と前記バイアス電圧とが印加される増幅回路と、を備える、
増幅装置。
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