JP2019087714A - 光半導体素子の製造方法 - Google Patents

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Abstract

【課題】 犠牲層を埋め込む埋込層の表面を平坦にすることができる、光半導体素子の製造方法を提供する。【解決手段】 光半導体素子の製造方法は、第１半導体材料の第１半導体層上に、パターニングされた第１マスクを形成する工程と、前記第１半導体層の露出部分に、前記第１半導体材料とは異なる第２半導体材料の第２半導体層を形成する工程と、前記第１マスクを除去した後、前記第１半導体層の露出部分および前記第２半導体層上に第３半導体材料の第３半導体層を形成する工程と、前記第２半導体層の一部を露出させ、前記第２半導体層の露出箇所を、前記第１半導体材料および前記第３半導体材料よりも早く前記第２半導体材料を取り除くエッチング液にさらす工程と、を含む。【選択図】図２

Description

本発明は、光半導体素子の製造方法に関する。
波長可変半導体レーザなどの光半導体素子においては、内部に光導波層を備える導波路領域上に、ヒータが設置される。このヒータを発熱させることによって、光導波層の温度を変化させることができる。その結果、光導波層の屈折率を制御して、光導波層の波長特性を制御することができる。しかしながら、波長可変半導体レーザなどの光半導体素子は、低い消費電力で駆動できることが求められている。そこで、光導波層下に複数の空隙を所定の間隔で設けて、断熱性を高める技術が知られている（例えば、特許文献１参照）。
特開２０１２−１７４９３８号公報
しかしながら、光導波層下に複数の空隙を設けようとすると、犠牲層を設け、空隙と空隙との間の柱部分の犠牲層をエッチングによって除去し、当該柱部分を埋め込むことになる。この場合、埋込層を成長させる過程で、埋込層の表面に平坦性を得ることが困難である。
そこで、犠牲層を埋め込む埋込層の表面を平坦にすることができる、光半導体素子の製造方法を提供することを目的とする。
本発明に係る光半導体素子の製造方法は、第１半導体材料の第１半導体層上に、パターニングされた第１マスクを形成する工程と、前記第１半導体層の露出部分に、前記第１半導体材料とは異なる第２半導体材料の第２半導体層を形成する工程と、前記第１マスクを除去した後、前記第１半導体層の露出部分および前記第２半導体層上に第３半導体材料の第３半導体層を形成する工程と、前記第２半導体層の一部を露出させ、前記第２半導体層の露出箇所を、前記第１半導体材料および前記第３半導体材料よりも早く前記第２半導体材料を取り除くエッチング液にさらす工程と、を含む。
上記発明によれば、犠牲層を埋め込む埋込層の表面を平坦にすることができる。
（ａ）〜（ｃ）は導波路下に所定の間隔を空けて複数の空隙を設ける製造方法を例示する図である。 （ａ）〜（ｄ）は第１実施形態に係る光半導体素子の製造方法を例示するための模式的断面図である。 （ａ）〜（ｅ）は第２実施形態に係る光半導体素子の製造方法を例示するための模式的断面図である。 （ａ）〜（ｄ）は第３実施形態が対象とする光半導体素子について説明するための図である。 （ａ）〜（ｄ）は第３実施形態に係る光半導体素子の製造方法を例示する図である。 （ａ）〜（ｄ）は第３実施形態に係る光半導体素子の製造方法を例示する図である。 （ａ）〜（ｄ）は第４実施形態に係る光半導体素子の製造方法を例示する図である。 （ａ）〜（ｄ）は第４実施形態に係る光半導体素子の製造方法を例示する図である。 （ａ）および（ｂ）は誘電体マスクの形成位置を例示する図である。 （ａ）から（ｃ）は第５実施形態に係る光半導体素子の製造方法を例示する断面図である。 （ａ）は第５実施形態に係る光半導体素子の製造方法を例示する平面図であり、（ｂ）および（ｃ）は第５実施形態に係る光半導体素子の製造方法を例示する断面図である。 （ａ）から（ｃ）は第５実施形態に係る光半導体素子の製造方法を例示する断面図である。 （ａ）および（ｂ）は第５実施形態に係る光半導体素子の製造方法を例示する断面図である。 （ａ）および（ｂ）は第５実施形態に係る光半導体素子の製造方法を例示する平面図である。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、（１）第１半導体材料の第１半導体層上に、パターニングされた第１マスクを形成する工程と、前記第１半導体層の露出部分に、前記第１半導体材料とは異なる第２半導体材料の第２半導体層を形成する工程と、前記第１マスクを除去した後、前記第１半導体層の露出部分および前記第２半導体層上に第３半導体材料の第３半導体層を形成する工程と、前記第２半導体層の一部を露出させ、前記第２半導体層の露出箇所を、前記第１半導体材料および前記第３半導体材料よりも早く前記第２半導体材料を取り除くエッチング液にさらす工程と、を含む、光半導体素子の製造方法である。
（２）前記第１半導体層と前記第２半導体層とが接続する第１接続領域を少なくとも一部含むように、前記第３半導体層上に導波路を形成する工程を含んでいてもよい。
（３）前記第１接続領域は、前記第１半導体層と前記第３半導体層とが前記第２半導体層を介さずに接続する第２接続領域で囲われ、前記導波路は、前記第１接続領域の前記第３半導体層上に形成され、前記エッチング液にさらす工程において、前記第１接続領域の前記第２半導体層を除去してもよい。
（４）前記第２半導体材料は、ＩｎＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＧａＡｌＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＡｓＰまたはＩｎＧａＡｌＡｓＰとし、前記第３半導体材料は、ＩｎＰとしてもよい。
（５）前記第２半導体層を形成する工程の前に、前記第１マスクでパターニングされた前記第１半導体層をエッチングする工程をさらに含んでいてもよい。
（６）前記第３半導体層を形成する工程の前に、前記第２半導体層上のみに第４半導体材料の第４半導体層を形成する工程をさらに含んでいてもよい。
（７）前記第２半導体層を形成する工程において、複数の前記第２半導体層を形成し、回折格子パターンを有する第１領域と、前記第１領域の共振器長方向に連結するとともに前記回折格子パターンが設けられていない第２領域と、を備えた共振器パターンを形成する工程を有し、前記共振器パターンを形成する工程は、前記複数の第２半導体層のそれぞれに重なり、前記第１領域の前記共振器長方向における長さが互いに異なる複数の前記共振器パターンを前記共振器長方向と交差する方向に複数隣接して設ける工程と、前記複数の共振器パターンのうち選択された共振器パターンを残し、他の共振器パターンを除去する工程と、を含み、前記第２半導体層の露出箇所を前記エッチング液にさらす工程において、前記複数の第２半導体層のうち、前記選択された共振器パターンに重なる第２半導体層の露出箇所を前記エッチング液にさらしてもよい。
［本願発明の実施形態の詳細］
本発明の実施形態に係る光半導体素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
まず、実施形態の説明に先立って、比較例について説明する。図１（ａ）〜図１（ｃ）は、導波路下に所定の間隔を空けて複数の空隙を設ける製造方法を例示する図である。まず、図１（ａ）で例示するように、ＩｎＰ基板１０１上に、ＩｎＧａＡｓなどの、ＩｎＰよりもエッチングレートを高くすることができる犠牲層１０２を成長させる。次に、犠牲層１０２上に、ＳｉＯ２などの誘電体膜１０３をパターニングする。次に、図１（ｂ）で例示するように、誘電体膜１０３をマスクとして用いてエッチングを行うことで、ＩｎＰ基板１０１の露出部分に凹部を形成する。次に、誘電体膜１０３を除去した後に、ＩｎＰの埋込層１０４によって犠牲層１０２を埋め込む。
犠牲層１０２をパターニングする理由は、犠牲層１０２を含まない領域を作ることで、最終的にこの部分を導波路の支持構造（柱）とするためである。例えば硫酸過水などの酸液は、ＩｎＰより１０倍以上早く犠牲層１０２をエッチングする。この性質を利用すれば、導波路構造を作成した後に犠牲層１０２の一部をドライエッチなどで露出させて酸液に浸すことで、犠牲層１０２のみを除去し、結果的に柱のような構造を得ることができる。
しかしながら、この方法には以下の問題点がある。第１の問題点は、埋込層１０４の表面を平坦にすることが困難である点である。犠牲層１０２は、ウェットエッチャントに対し早いエッチングレートを持つものでなければならない。これは、薄い犠牲層１０２を後段の空隙化工程で確実にエッチングするための必要要件である。したがって、図１（ｂ）の工程は、犠牲層１０２をウェットエッチングでパターニングすることが難しく、ＩＣＰ−ＲＩＥなどのドライプロセスで行う必要がある。ドライエッチは、サイドエッチを気にすることなく垂直性よくエッチングできるが、同時にＩｎＰ−ＩｎＧａＡｓ間で有効な選択比もないため、エッチング時間で深さを制御することになる。形成するドライエッチ溝の深さは、犠牲層１０２を掘り残してしまうと空隙化エッチング工程で“柱”構造もろともエッチングしてしまうことになるため、図１（ｂ）で例示するようにＩｎＰ層に至る深いものになる。エッチングレートの面内分布を考慮すれば、このオーバーエッチはＩｎＧａＡｓ層厚の３０％〜５０％程度が必要である。したがって、必要以上の段差(凹凸)をＩｎＰで埋め込む必要があるため、埋込層１０４の表面を平坦にすることが困難であった。平坦性劣化は、導波路の光損失を増すだけで無く、その後のプロセスでレジスト塗布むら等の問題を引き起こすため、回避しておくことが好ましい。
第２の問題点は、製造容易性についてである。図１（ｂ）の工程には上記のような問題があるため、深さ管理が欠かせない。ここで行う深さ評価は、その後の再生工程を考えて誘電体マスクが付いた形態で行うため、そもそも測定精度の問題がある。また、もし規格に足りなければ追加エッチすればよいだけだが、必要以上に深く掘れてしまった場合は再生が困難であるため、ここで廃棄せざるを得ない。
そこで、以下の実施形態においては、埋込層の表面を平坦にすることができる、光半導体素子の製造方法について説明する。
（第１実施形態）
図２（ａ）〜図２（ｄ）は、第１実施形態に係る光半導体素子の製造方法を例示するための模式的断面図である。図２（ａ）で例示するように、ＩｎＰ基板１０１の上面に、パターニングした誘電体膜１０３を形成する。誘電体膜１０３は、後に柱部分となる箇所に形成しておく。次に、図２（ｂ）で例示するように、ＩｎＰ基板１０１の露出部分に、ＩｎＧａＡｓの犠牲層１０２を選択成長させる。次に、図２（ｃ）で例示するように、誘電体膜１０３を除去した後に、ＩｎＰ基板１０１の露出部分および犠牲層１０２上に、ｎ型ＩｎＰのバッファ層１０１ａを成長させることで、犠牲層１０２を埋め込む。誘電体膜１０３が除去された部分がＩｎＰの柱となる。その後、例えば、ＩｎＰ基板１０１と犠牲層１０２とが接続する第１接続領域を少なくとも一部含むように、埋込層上に導波路を成長させる。その後、犠牲層１０２の一部を露出させ、図２（ｄ）で例示するように、犠牲層１０２の露出箇所を、ＩｎＰ基板１０１、バッファ層１０１ａおよび埋込層よりも犠牲層１０２を早く取り除くエッチング液にさらすことで、犠牲層１０２を取り除く。それにより、犠牲層１０２の部分が空隙１０５となる。
犠牲層１０２の形成を選択成長で行うと、犠牲層１０２に（１１１）Ｂの成長停止面が出現する。それにより、［０−１１］（または［０１−１］）方向の誘電体膜１０３の境界では、図２（ｂ）のように、９０°よりも小さい角度（例えば、４５°程度）の順メサの傾斜面が形成される。この傾斜面は、断面が直線であっても曲線であってもよい。一方、ＩｎＰ基板１０１の表面に対する直角方向については成長停止面の出現は一般的ではないが、ＡｓもしくはＡｌを含む材料を１μｍ／ｈ程度の低い成長レートで形成することにより、（１１１）Ｂより浅い角度の面方位を含む順メサ形状を得ることができる。選択成長では、埋め込むべき高さが犠牲層１０２の高さそのものになるという利点と併せて、これら傾斜面の存在により、比較例と比較して容易に平坦な基板を得ることができる。基板の平坦性は、その後に形成する導波路の直線性だけではなく、これらを形成するためのプロセス精度に対して重要な要件である。なお、埋込層の表面が平坦になっていることは、埋込層の表面の段差が犠牲層１０２の厚みの半分以下となっていることと表現することもできる。
本実施形態においては、ＩｎＰ基板１０１が第１半導体層に相当し、ＩｎＰが第１半導体材料に相当し、誘電体膜１０３が第１マスクに相当する。犠牲層１０２が第２半導体層に相当し、ＩｎＧａＡｓが第２半導体材料に相当する。埋込層が第３半導体層に相当し、ＩｎＰが第３半導体材料に相当する。
（第２実施形態）
図３（ａ）〜図３（ｅ）は、第２実施形態に係る光半導体素子の製造方法を例示するための模式的断面図である。図３（ａ）で例示するように、ＩｎＰ基板１０１の上面に、パターニングした誘電体膜１０３を形成する。誘電体膜１０３は、後に柱部分となる箇所に形成しておく。次に、図３（ｂ）で例示するように、ＩｎＰ基板１０１の露出部分に対して、ドライエッチングを行う。例えば、ＩｎＰ基板１０１の露出部分の０．４μｍ程度を除去することでＩｎＰ基板１０１に凹部を形成する。
次に、図３（ｃ）で例示するように、ＩｎＰ基板１０１の凹部に、ＩｎＧａＡｓの犠牲層１０２を選択成長させる。この場合、犠牲層１０２がＩｎＰ基板１０１の凹部から現れる箇所において、誘電体膜１０３との境界に９０°よりも小さい確度の順メサの傾斜面が形成される。次に、図３（ｄ）で例示するように、誘電体膜１０３を除去した後に、ＩｎＰ基板１０１の露出部分および犠牲層１０２上に、埋込層を成長させることで、犠牲層１０２を埋め込む。誘電体膜１０３が除去された部分がＩｎＰの柱となる。その後、例えば、ＩｎＰ基板１０１と犠牲層１０２とが接続する第１接続領域を少なくとも一部含むように、埋込層上に導波路を成長させる。その後、犠牲層１０２の一部を露出させ、図３（ｅ）で例示するように、犠牲層１０２の露出部分を、ＩｎＰ基板１０１および埋込層よりも犠牲層１０２を早く取り除くエッチング液にさらすことで、犠牲層１０２を取り除く。それにより、犠牲層１０２の部分が空隙１０５となる。
本実施形態によれば、埋込層による埋め込み高さを第１実施形態と同程度としつつ、犠牲層１０２を厚くすることができる。それにより、空隙１０５を大きくすることができる。その結果、断熱性を向上させることができる。なお、誘電体膜１０３を厚くすることで犠牲層１０２を厚くすることも考えられるが、埋込層１０４による埋込高さは、犠牲層１０２の厚み分だけ大きくなってしまう。この場合には、埋込層１０４の表面の平坦性が低下してしまう。
（第３実施形態）
図４（ａ）〜図４（ｄ）は、第３実施形態が対象とする光半導体素子１００について説明するための図である。光半導体素子１００は、一例として、波長可変半導体レーザである。図４（ａ）は、光半導体素子１００の上面図である。図４（ｂ）は、導波路に沿った断面図であり、図４（ａ）の点線に沿った断面図である。図４（ｃ）は、光半導体素子１００の上面からの透過図である。図４（ｄ）は、ウェハ２００における光半導体素子１００を説明するための図である。
図４（ａ）および図４（ｂ）で例示するように、光半導体素子１００は、ＳＧ−ＤＦＢ（Ｓａｍｐｌｅｄ Ｇｒａｔｉｎｇ Ｄｉｓｔｒｉｂｕｔｅｄ Ｆｅｅｄｂａｃｋ）領域αとＳＧ−ＤＢＲ（Ｓａｍｐｌｅｄ Ｇｒａｔｉｎｇ Ｄｉｓｔｒｉｂｕｔｅｄ Ｒｅｆｌｅｃｔｏｒ）領域βとを連結させた構造を有する。ＳＧ−ＤＢＲ領域βの光導波層を含むメサの両側には、光進行方向に沿ってメサ溝９が形成されている。
ＳＧ−ＤＦＢ領域αは、光半導体素子１００の利得領域として機能する。図４（ｂ）に示すように、ＳＧ−ＤＦＢ領域αは、半導体基板１上において、下クラッド層２、活性層３、上クラッド層４、および電極５が積層された構造を有する。
ＳＧ−ＤＢＲ領域βは、光半導体素子１００の反射領域として機能する。ＳＧ−ＤＢＲ領域βは、半導体基板１上において、下クラッド層２、光導波層６、および上クラッド層４が積層された構造を有する。ＳＧ−ＤＢＲ領域β上には、ヒータ１０が設けられている。ヒータ１０には、電源電極１１およびグランド電極１２が設けられている。
以上説明したように、ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βは、共通の半導体基板１上に一体的に形成されている。そして、活性層３および光導波層６は、互いに光結合している。
ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βの下クラッド層２には、回折格子（コルゲーション）７が形成されている。このＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βは、複数のセグメントにより構成される。ここでセグメントとは、回折格子７が設けられている領域と回折格子７が設けられていないスペース部とが連結された部分を指す。回折格子７は、下クラッド層２とは異なる屈折率の材料で構成されている。回折格子を構成する材料は、下クラッド層２がＩｎＰの場合、例えばＧａ０．２２Ｉｎ０．７８Ａｓ０．４７Ｐ０．５３を用いることができる。
回折格子７は、２光束干渉露光法を使用したパターンニングにより形成することができる。回折格子７に連結したスペース部は、回折格子７のパターンをレジストに露光した後、スペース部に相当する位置に再度露光を施すことで、回折格子７のパターンが転写されないようにすることで実現できる。
ＳＧ−ＤＦＢ領域αにおける各セグメントの光学的長さは同一に設計されている。ＳＧ−ＤＢＲ領域βにおける各セグメントの光学的長さも同一に設計されている。ただし、ＳＧ−ＤＦＢ領域αにおける各セグメントの光学的長さとＳＧ−ＤＢＲ領域βにおける各セグメントの光学的長さとは異なっている。ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βにおける回折格子７は、いずれも同一のピッチおよび同一の周期を有している。一例として、ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βのいずれにおいても、各セグメントに含まれる回折格子７は、１ピッチ２４０ｎｍ×２０周期＝４．８μｍの長さを有する。そして、ＳＧ−ＤＦＢ領域αの各セグメントにおけるスペース部の長さは、６６．０μｍの長さであることから、ＳＧ−ＤＦＢ領域αの１つのセグメントの長さは７０．８μｍである。また、ＳＧ−ＤＢＲ領域βの各セグメントにおけるスペース部の長さは、７３．１μｍの長さであることから、ＳＧ−ＤＢＲ領域βの１つのセグメントの長さは７７．９μｍである。ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βの組み合わせにより、バーニア効果を利用して、所望の波長で安定してレーザ発振させることができる。
半導体基板１は、例えば、ｎ型ＩｎＰからなる結晶基板である。下クラッド層２はｎ型、上クラッド層４はｐ型であり、それぞれ例えばＩｎＰによって構成される。下クラッド層２と上クラッド層４は、活性層３および光導波層６の光を上下で閉じ込めている。
活性層３は、電流注入により利得を得ることのできる半導体により構成されている。活性層３は、例えば量子井戸構造を有しており、例えばＧａ０．３２Ｉｎ０．６８Ａｓ０．９２Ｐ０．０８（厚さ５ｎｍ）からなる井戸層と、Ｇａ０．２２Ｉｎ０．７８Ａｓ０．４７Ｐ０．５３（厚さ１０ｎｍ）からなる障壁層が交互に積層された構造を有する。光導波層６は、例えばバルク半導体層で構成することができ、例えばＧａ０．２２Ｉｎ０．７８Ａｓ０．４７Ｐ０．５３によって構成することができる。
ヒータ１０は、ＮｉＣｒ等で構成された薄膜抵抗体である。ヒータ１０は、ＳＧ−ＤＢＲ領域βの複数のセグメントにまたがって形成されている。電極５、電源電極１１およびグランド電極１２は、金等の導電性材料からなる。上クラッド層４と電極５との間には、コンタクト層が形成されていてもよい。例えば、コンタクト層として、ｐ型Ｇａ０．４７Ｉｎ０．５３Ａｓ結晶を用いることができる。半導体基板１の裏面には、裏面電極が形成されている。裏面電極は、ＳＧ−ＤＦＢ領域αおよびＳＧ−ＤＢＲ領域βにまたがって形成されている。
光導波層６の下部には、その光伝播方向に沿って所定の間隔を空けて複数の空隙８が形成されている。光導波層６を含む半導体領域は、空隙８の両端に位置する柱によって支持されている。当該半導体領域は、空隙８からヒータ１０に至るまでの半導体積層体のことである。
続いて、光半導体素子１００の動作について説明する。まず、電極５に所定の駆動電流を供給するとともに、外部の温度制御装置によって、光半導体素子１００の温度を所定の値に制御する。それにより、ＳＧ−ＤＦＢ領域αの利得スペクトルが制御される。また、ヒータ１０を所定の温度で発熱させる。これにより、ＳＧ−ＤＢＲ領域βの光導波層６の屈折率が決定されて、ＳＧ−ＤＢＲ領域βの反射スペクトルが制御される。利得スペクトルと反射スペクトルとの重ね合わせによって発振波長が選択される。
ここで、光導波層６の屈折率を変化させる手段として、キャリア効果、熱光学効果、電圧効果などを用いることができる。本実施形態においては、熱光学効果を用いている。熱光学効果は屈折率変化で光学損失を引き起こさないため、本実施形態に係る光半導体素子１００は、良好な特性を示す。しかしながら、温度による波長変化量は１℃あたり約０．１ｎｍ程度である。したがって、発振波長を３．６ｎｍシフトさせるためには、３６℃の温度変化が必要となる。このような大きい温度変化を実現するには、ヒータ１０が発生する熱を効率よく光導波層６に伝える必要がある。本実施形態に係る光半導体素子１００は、光導波層６の下部に空隙８を有している。空隙８は、半導体基板１と光導波層６との間を空間により熱的に分離する。これにより、ヒータ１０が発生する熱が空隙８よりも下方へ伝わりにくくなる。また、光導波層６を含む半導体領域の両側にメサ溝９を設けられていることから、ヒータ１０が発生する熱が当該半導体領域の両側へ伝わりにくくなる。以上により、本実施形態においては、ヒータ１０が発生する熱が当該半導体領域に留まり易くなる。その結果、光導波層６の温度を効率よく制御することができる。
なお、図示しないが、本実施形態に係るＳＧ−ＤＢＲ領域βのヒータ１０の代わりに電流注入によるキャリア効果を利用して、光導波層６の屈折率を制御する場合であっても、本実施形態と同様の構成を採用することができる。外部の温度制御装置によって制御された半導体基板１の温度による熱光学効果により、上記キャリア効果以外の要因で、光導波層６が屈折率変動を受けてしまう。このような場合において、前記した如き空隙８を設ければ、その熱的分離の効果により、上記熱光学効果の影響を低減できる。
なお、ＳＧ−ＤＦＢ領域αにおいては空隙が設けられていない。これは基板側との電気的接続を確保するため必要な構造だが、同時に放熱性を確保し、ジャンクション温度の上昇を抑える役割にもなる。
図５（ａ）〜図６（ｄ）は、光半導体素子１００の製造方法を例示する図である。図５（ａ）〜図６（ｄ）は、図４（ｂ）のＡ−Ａ線断面に相当する。なお、以下の説明において、結晶成長は、例えば有機金属気相成長法（ＭＯＣＶＤ）を用いて行われる。
図５（ａ）で例示するように、半導体基板１上に、将来的に空隙８を形成する領域に窓空けした誘電体マスク３１を形成する。誘電体マスク３１は、例えば厚さ２μｍのＳｉＯ２をウェットエッチプロセスでパターニングすることで形成することができる。
次に、図５（ｂ）で例示するように、半導体基板１のＩｎＰと格子整合するＩｎＧａＡｓの犠牲層３２を、誘電体マスク３１上に形成されないように、例えば０．２μｍ／ｈ程度の低い成長レートでそれぞれ１００ｎｍほど成長させる。なお、犠牲層３２上に、ＩｎＰ層３３を成長させてもよい。犠牲層３２上にＩｎＰ層３３を成長させることでＩｎＧａＡｓがＩｎＰによって覆われるため、ＩｎＧａＡｓからのＡｓ抜けを抑制することができる。
次に、図５（ｃ）で例示するように、誘電体マスク３１を除去した後、ｎ型ＩｎＰのバッファ層１ａを１．５μｍほど埋め込み成長する。このとき、ＩｎＰ層３３はバッファ層１ａに含まれる（図示しない）。これにより、犠牲層３２が部分的に形成された平坦な表面の半導体基板１を得ることができる。なお、図４（ｃ）で例示するように、空隙８にしたい領域は、位相調整ヒータが設置される導波路のみになるため、ＩｎＧａＡｓ選択成長領域は、図４（ｄ）に示すようにウェハ２００の面内の一部になる。
次に、所望の導波路構造を作り込む。例えば、回折格子層（例えばＰＬ波長１．３μｍのＩｎＧａＡｓＰ）を成長させ、ＥＢ露光によるフォトリソグラフィー手段で部分的に回折格子７を形成する。この部分的な回折格子７は、例えば、図４（ｂ）のように、利得領域に長さ１０μｍの回折格子領域が２００μｍ周期間隔で５パターン配置されたいわゆるＳＧ−ＤＦＢ（Ｓａｍｐｌｅｄ Ｇｒａｔｉｎｇ Ｄｉｓｔｒｉｂｕｔｅｄ Ｆｅｅｄｂａｃｋ）構造と、長さ１０μｍの回折格子領域が２００μｍ周期間隔で５パターン形成されたいわゆるＳＧ−ＤＢＲ（Ｓａｍｐｌｅｄ Ｇｒａｔｉｎｇ Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）とが光の進行方向にカップリングした構造とにすることができる。
続いて、図５（ｄ）で例示するように、下クラッド層２を５００ｎｍ成長させる。その後、図示しないｎ型ＩｎＰスペース層を２００ｎｍ、ＰＬ波長１．５５μｍの多重量子井戸の活性層３を成長させた後、ＳＧ−ＤＢＲ領域を窓明けした誘電体マスクを用いて、非マスク領域の活性層３をウェットエッチングで除去し、その窪みにＰＬ波長１．３μｍの光導波層６を１００ｎｍ成長させ、誘電体膜を除去した後、ｎ型ＩｎＰの上クラッド層４を１．０μｍ、ＩｎＧaＡｓコンタクト層を１００ｎｍ成長させる。
続いて、図６（ａ）で例示するように、誘電体マスク３４を用いてストライプ導波路を形成し、当該ストライプ導波路をＩｎＰ埋込層３５で埋め込むことで、ＳＩ−ＢＨ構造のＩｎＰ−埋め込みメサを形成する。次に、図６（ｂ）で例示するように、ヒータ１０をＳＧ−ＤＢＲ導波路上に形成し、ＳｉＯ２の誘電体マスク３６で保護する。誘電体マスク３６については、続く半導体溝形成のため窓明けする。続いて、図６（ｃ）で例示するように、誘電体マスク３６をマスクとしてエッチングを行うことで、メサ溝９を形成する。それにより、光導波層６を含むメサが形成される。エッチングは、犠牲層３２が露出するか、この犠牲層３２を貫くまでエッチングによりメサ溝９を掘る。その後、図６（ｄ）で例示するように、硫酸過水などＩｎＰと選択比の取れるエッチャントで犠牲層３２をエッチングし、所望の半導体チップを得る。
なお、犠牲層３２の材料としてＩｎＧａＡｓを例に説明したが、ＩｎＰと格子整合し、然るべきウェットエッチャントでエッチング選択比の取れる材料なら何でもよく、例えばＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＧａＡｌＡｓＰなどの材料でももちろん構わない。
本実施形態によれば、平坦性の高いＩｎＰ基板１を得ることができるため、光導波層６の形成が容易となる。なお、本実施形態においては、第１半導体材料（ＩｎＰ）の第１半導体層（半導体基板１）上に、パターニングされた第１マスク（誘電体マスク３１）が形成される。第１半導体層（半導体基板１）の露出部分に、第１半導体材料（ＩｎＰ）とは異なる第２半導体材料（ＩｎＧａＡｓ）の第２半導体層（犠牲層３２）が形成される。第１マスク（誘電体マスク３１）を除去した後、第１半導体層（ＩｎＰ）の露出部分および第２半導体層（犠牲層３２）上に第３半導体材料（ＩｎＰ）の第３半導体層（半導体基板１の犠牲層３２よりも上側の部分）が形成される。第１半導体層（半導体基板１）と第２半導体層（犠牲層３２）とが接続する第１接続領域を少なくとも一部含むように、第３半導体層上に光導波層６が形成される。次に、第２半導体層（犠牲層３２）の一部を露出させ、第２半導体層（犠牲層３２）の露出箇所が、第１半導体材料（ＩｎＰ）および第３半導体材料（ＩｎＰ）よりも早く第２半導体材料（ＩｎＧａＡｓ）を取り除くエッチング液にさらされる。
（第４実施形態）
図７（ａ）〜図８（ｄ）は、第４実施形態に係る光半導体素子の製造方法を例示する図である。製造工程は第３実施形態と同じであるが、誘電体マスク３１のパターンが異なる。誘電体マスク３１は、図９（ａ）のように半導体基板１上において、複数の空隙８が形成される領域を囲む領域にのみ形成する。この領域は、光導波層６を含むメサからメサ溝９を挟んで両脇の半導体領域下に位置する。この場合、半導体基板１上のほぼ全面が犠牲層３２の選択成長領域になる。それにより、誘電体マスク３１の除去後に再成長で埋め込むべき段差領域は、第３実施形態と比べて小さくなる。
図８（ｃ）で例示するように、第３実施形態の図６（ｃ）の工程と同様に、誘電体マスク３６をマスクとして基板に犠牲層３２が露出するか、この犠牲層３２を貫くまでエッチングにより溝を掘る。その後、図８（ｄ）で例示するように、硫酸加水などＩｎＰと選択比の取れるエッチャントで犠牲層３２をエッチングし、所望の半導体チップを得る。この場合、犠牲層３２の途切れ目のＩｎＰが堤防の働きをする。図９（ｂ）で例示するように、犠牲層３２の途切れ目は、図９（ａ）の誘電体マスク３１が配置されていた箇所である。選択成長の場合、一般に誘電体マスク３１の被マスク率が低いほど、マスク上の成長が抑制される犠牲層３２の成長レートを高く設定でき、平坦性が得られ易い。この実施形態では誘電体マスクの比マスク率を１％程度まで低減させることが可能なため、異種材料が部分的に埋め込まれた平坦基板を得る方法としてより簡便な実施形態である。誘電体マスク３１のマスク幅は、例えば２０μｍとすることができる。
（第５実施形態）
回折格子７として機能する回折格子パターンの本数は、レーザの光学特性などに影響する。ストライプ状のレジストパターンを用いたＥＢ露光における窓長の制御性および窓境界に生じるストライプ本数の増減により、回折格子パターン７ａの本数にばらつきが生じることがある。１つの回折格子領域における回折格子パターンの本数は例えば１０〜２０本などであり、１本の増減でもレーザの光学特性は大きく変化してしまう。そこで、長さの異なる複数の回折格子領域を形成し、それらの領域のうち所望の本数の回折格子パターンを含む領域に後続工程で光導波層６を形成していけばよい。
ただし、第１〜第４実施形態で説明したように、空隙８を形成するための犠牲層３２が半導体基板１に埋め込まれ、光導波層６は犠牲層３２の上に形成される。したがって光導波層６の位置は犠牲層３２の位置によって制限される。そこで、複数の回折格子領域に対応して複数の犠牲層３２を設けることで、光導波層６の位置を複数の回折格子領域から選択することができる。
図１０（ａ）から図１０（ｃ）、図１１（ｂ）および図１１（ｃ）、図１２（ａ）から図１３（ｂ）は第５実施形態に係る光半導体素子の製造方法を例示する断面図であり、図５（ａ）〜図６（ｄ）に対応する断面を図示している。図１１（ａ）、図１４（ａ）および図１４（ｂ）は第５実施形態に係る光半導体素子の製造方法を例示する平面図である。Ｘ方向は複数の犠牲層３２が並ぶ方向である。Ｙ方向は光の進行方向であり、例えばＸ方向に直交する。第１〜第４実施形態と共通する構成については説明を省略する。
図１０（ａ）で例示するように、ＩｎＰの半導体基板１上に誘電体マスク３１を形成する。誘電体マスク３１のパターンの幅は例えば２０μｍ以下である。図１０（ｂ）で例示するように、複数の犠牲層３２を例えば１００ｎｍ程度成長させる。図１４（ａ）で例示するように犠牲層３２はウェハのほぼ全面に形成される。共振器パターンが形成される部分では、複数の犠牲層３２は例えば格子状に並び、犠牲層３２のそれぞれはＹ方向に延伸する。例えば誘電体マスク３１はＳｉＯ２、犠牲層３２はＩｎＧａＡｓである。なお、図示していないが、図５（ｂ）と同様に犠牲層３２の上にＩｎＰ層３３を成長させてもよい。
図１０（ｃ）で例示するように、誘電体マスク３１を除去した後、ｎ型ＩｎＰのバッファ層を埋め込み成長する。これにより、複数の犠牲層３２が部分的に形成された平坦な表面の半導体基板１を得ることができる。
図１１（ａ）で例示するように、例えばＥＢ露光によるフォトリソグラフィー手段により部分的に回折格子パターン７ａを形成する。複数の回折格子パターン７ａが回折格子７（図４（ｂ）参照）として機能する。図１１（ｂ）は図１１（ａ）の線Ｂ−Ｂに沿った断面図であり、図１１（ｂ）で例示するように下クラッド層２を成長させる。
半導体基板１には複数の共振器パターン４０〜４２が形成される。図１１（ａ）に示すように、共振器パターン４０〜４２はＸ方向に沿って並び、かつそれぞれの共振器パターンはＹ方向に延伸する。共振器パターン４０〜４２それぞれの下に、共振器パターンに沿う犠牲層３２が位置する。共振器パターン４０は、回折格子パターン７ａを有する領域４０ａ（第１領域、回折格子領域）と、領域４０ａと連結し回折格子パターン７ａが設けられていない領域４０ｂ（第２領域）とを有する。共振器パターン４１は、回折格子パターン７ａを有する領域４１ａ（第１領域、回折格子領域）と、領域４１ａと連結し回折格子パターン７ａが設けられていない領域４１ｂ（第２領域）とを有する。共振器パターン４２は、回折格子パターン７ａを有する領域４２ａ（第１領域、回折格子領域）と、領域４２ａと連結し回折格子パターン７ａが設けられていない領域４２ｂ（第２領域）とを有する。共振器パターン４０〜４２のそれぞれは、回折格子パターン７ａが設けられた領域と、回折格子パターン７ａが設けられていない領域とが交互に複数設けられた抽出回折格子である。
共振器パターン４０〜４２のＹ方向における長さは同一である。領域４０ａ〜４２ａのＹ方向における長さは互いに異なり、領域４０ｂ〜４２ｂのＹ方向における長さも互いに異なる。領域４２ａは領域４１ａより長く、領域４１ａは領域４０ａよりも長い。領域４０ａ〜４２ａに含まれる回折格子パターン７ａの本数は互いに異なることが好ましい。例えば走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）などを用いて、各共振器パターンにおける回折格子パターン７ａの本数などを確認することができる。
下クラッド層２の上であって共振器パターン４２に、ｎ型ＩｎＰスペース層（不図示）、活性層３（図４（ｂ）参照）を成長させる。図１１（ｃ）で例示するように、活性層３をウェットエッチングして形成した窪みに、光導波層６を成長させる。さらにｎ型ＩｎＰの上クラッド層４およびＩｎＧａＡｓコンタクト層を成長させる。
図１２（ａ）で例示するように、誘電体マスク３４を用いて、共振器パターン４２の上にストライプ導波路を形成する。このとき、共振器パターン４０および４１をエッチングなどで除去し、共振器パターン４２は残存させる。すなわち、共振器パターン４０〜４２のうち、所望の本数の回折格子パターン７ａを含む共振器パターン４２にストライプ導波路を形成し、共振器パターン４０および４２は除去する。ストライプ導波路はＹ方向に延伸する。
図１２（ｂ）で例示するように、当該ストライプ導波路をＩｎＰ埋込層３５で埋め込み、誘電体マスク３４は除去する。図１２（ｃ）で例示するように、誘電体マスク３６をマスクとしてエッチングを行い、メサ溝９を形成する。図１４（ａ）で例示するように、メサ溝９はＹ方向に延伸する。図１３（ａ）で例示するように、ヒータ１０を形成する。
図１３（ｂ）および図１４（ｂ）で例示するように、例えば硫酸加水などＩｎＰと選択比の取れるエッチャントで犠牲層３２をエッチングし、空隙８を形成する。エッチャントは例えばメサ溝９から注入され共振器パターン４２下の犠牲層３２に到達するが、半導体基板１のＩｎＰに遮られて他の犠牲層３２には到達しない。これにより図１３（ｂ）に示すように、共振器パターン４２の下に空隙８が形成され、他の領域には空隙８が形成されない。図１４（ｂ）で例示するように、空隙８はＹ方向に沿って延伸する。
本実施形態によれば、平坦性の高いＩｎＰ基板１を得ることができるため、光導波層６の形成が容易となる。また、複数の共振器パターン４０〜４２それぞれに対応して犠牲層３２を設ける。このため、共振器パターン４０〜４２から導波路構造を設ける共振器パターンを選択することができる。したがって導波路構造の位置の自由度が高い。例えば、共振器パターン４０〜４２のうち、所望の本数の回折格子パターン７ａを含むもの（ここでは共振器パターン４２）に導波路構造を設け、かつ空隙８を形成する。この結果、所望の本数の回折格子パターン７ａを有する光半導体素子を形成することができる。
１ 半導体基板、１ａ、１０１ａ バッファ層、２ 下クラッド層、３ 活性層、４ 上クラッド層、５ 電極、６ 光導波層、７ 回折格子、７ａ 回折格子パターン、８ 空隙、９ メサ溝、１０ ヒータ、１１ 電源電極、１２ グランド電極、３１ 誘電体マスク、３２ 犠牲層、３３ ＩｎＰ層、３４ 誘電体マスク、３５ ＩｎＰ埋込層、３６ 誘電体マスク、４０〜４２ 共振器パターン、４０ａ〜４２ｂ 領域、１００ 光半導体素子、１０１ ＩｎＰ基板、１０２ 犠牲層、１０３ 誘電体膜、１０４ 埋込層、１０５ 空隙

Claims (7)

  1. 第１半導体材料の第１半導体層上に、パターニングされた第１マスクを形成する工程と、
    前記第１半導体層の露出部分に、前記第１半導体材料とは異なる第２半導体材料の第２半導体層を形成する工程と、
    前記第１マスクを除去した後、前記第１半導体層の露出部分および前記第２半導体層上に第３半導体材料の第３半導体層を形成する工程と、
    前記第２半導体層の一部を露出させ、前記第２半導体層の露出箇所を、前記第１半導体材料および前記第３半導体材料よりも早く前記第２半導体材料を取り除くエッチング液にさらす工程と、を含む、光半導体素子の製造方法。
  2. 前記第１半導体層と前記第２半導体層とが接続する第１接続領域を少なくとも一部含むように、前記第３半導体層上に導波路を形成する工程を含む、請求項１記載の光半導体素子の製造方法。
  3. 前記第１接続領域は、前記第１半導体層と前記第３半導体層とが前記第２半導体層を介さずに接続する第２接続領域で囲われ、
    前記導波路は、前記第１接続領域の前記第３半導体層上に形成され、
    前記エッチング液にさらす工程において、前記第１接続領域の前記第２半導体層を除去する、請求項２記載の光半導体素子の製造方法。
  4. 前記第２半導体材料は、ＩｎＧａＡｓ，ＩｎＧａＡｓＰ，ＩｎＧａＡｌＡｓ，ＩｎＡｌＡｓ，ＩｎＡｌＡｓＰｓまたはＩｎＧａＡｌＡｓＰであり、
    前記第３半導体材料は、ＩｎＰである、請求項１〜３のいずれか一項に記載の光半導体素子の製造方法。
  5. 前記第２半導体層を形成する工程の前に、前記第１マスクでパターニングされた前記第１半導体層をエッチングする工程をさらに含む、請求項１〜４のいずれか一項に記載の光半導体素子の製造方法。
  6. 前記第３半導体層を形成する工程の前に、前記第２半導体層上のみに第４半導体材料の第４半導体層を形成する工程をさらに含む、請求項１〜５のいずれか一項に記載の光半導体素子の製造方法。
  7. 前記第２半導体層を形成する工程において、複数の前記第２半導体層を形成し、
    回折格子パターンを有する第１領域と、前記第１領域の共振器長方向に連結するとともに前記回折格子パターンが設けられていない第２領域と、を備えた共振器パターンを形成する工程を有し、
    前記共振器パターンを形成する工程は、前記複数の第２半導体層のそれぞれに重なり、前記第１領域の前記共振器長方向における長さが互いに異なる複数の前記共振器パターンを前記共振器長方向と交差する方向に複数隣接して設ける工程と、前記複数の共振器パターンのうち選択された共振器パターンを残し、他の共振器パターンを除去する工程と、を含み、
    前記第２半導体層の露出箇所を前記エッチング液にさらす工程において、前記複数の第２半導体層のうち、前記選択された共振器パターンに重なる第２半導体層の露出箇所を前記エッチング液にさらす、請求項１〜６のいずれか一項に記載の光半導体素子の製造方法。
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