JP2019087556A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本明細書が開示する技術は、半導体装置の製造方法に関する。 The technology disclosed herein relates to a method of manufacturing a semiconductor device.
トレンチ型の絶縁ゲート部を備えた半導体装置では、絶縁ゲート部の底部のゲート絶縁膜に電界が集中する。特許文献1は、このような電界集中を緩和するために、トレンチ型の絶縁ゲート部の底部のゲート絶縁膜に接するようにp型の電界緩和領域を設ける技術を開示する。
In a semiconductor device provided with a trench type insulated gate portion, an electric field is concentrated on the gate insulating film at the bottom of the insulated gate portion.
このような半導体装置では、半導体基板の表層部にトレンチを形成するトレンチ形成工程、トレンチの底面及び側面に保護膜を形成する保護膜形成工程、及び、保護膜が残存した状態で、イオン注入によってトレンチの底面直下にp型不純物を導入して電界緩和領域を形成する電界緩和領域形成工程、を実施することで、トレンチ型の絶縁ゲート部の底部に電界緩和領域が形成される。 In such a semiconductor device, a trench formation step of forming a trench in a surface layer portion of a semiconductor substrate, a protection film formation step of forming a protection film on the bottom and side surfaces of the trench, and ion implantation in a state where the protection film remains. An electric field relaxation region is formed at the bottom of the trench type insulating gate portion by performing the electric field relaxation region forming step of forming an electric field relaxation region by introducing a p-type impurity immediately below the bottom of the trench.
保護膜は、p型不純物がトレンチの側面に導入されるのを抑制するために必要とされる。しかしながら、保護膜が形成されていても、p型不純物が保護膜を超えてトレンチの側面に染み出す現象が生じ得る。このようなp型不純物の染み出しを抑えるためには、p型不純物をイオン注入するときのイオン注入エネルギーを低くしなければならない。しかしながら、イオン注入エネルギーを低くすると、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することが困難となる。 The protective film is required to suppress the introduction of p-type impurities to the side surfaces of the trench. However, even if the protective film is formed, a phenomenon may occur in which the p-type impurity leaks to the side surface of the trench beyond the protective film. In order to suppress the exudation of such p-type impurities, it is necessary to lower the ion implantation energy at the time of ion implantation of p-type impurities. However, when the ion implantation energy is lowered, it becomes difficult to form an electric field relaxation region having a desired profile immediately below the bottom of the trench.
本明細書は、p型不純物がトレンチの側面に導入されるのを抑制しながら、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる技術を提供する。 The present specification provides a technique capable of forming an electric field relaxation region having a desired profile immediately below the bottom of a trench while suppressing the introduction of p-type impurities to the side surfaces of the trench.
本明細書が開示する半導体装置の製造方法は、半導体基板の表層部にトレンチを形成するトレンチ形成工程と、前記トレンチの底面及び側面に保護膜を形成する工程であって、前記底面の前記保護膜の厚みが前記側面の前記保護膜の厚みよりも薄くなる、保護膜形成工程と、前記保護膜が残存した状態で、イオン注入によって前記トレンチの底面直下にp型不純物を導入して電界緩和領域を形成する電界緩和領域形成工程と、を備えることができる。ここで、「前記底面の前記保護膜の厚みが前記側面の前記保護膜の厚みよりも薄くなる」とは、トレンチの底面に保護膜が存在せず、トレンチの側面のみに保護膜が存在する場合も含む。この製造方法によると、トレンチの底面の保護膜の厚みが薄く形成されている(又は、トレンチの底面に保護膜が形成されていない)ので、イオン注入エネルギーを低くしても、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチの側面の保護膜を超えてp型不純物が染み出すことが抑えられ、トレンチの側面にp型不純物が導入されることが抑えられる。このように、上記製造方法によると、p型不純物がトレンチの側面に導入されるのを抑制しながら、トレンチの底面直下に所望のプロファイルを有する電界緩和領域を形成することができる。 A method of manufacturing a semiconductor device disclosed in this specification includes a trench forming step of forming a trench in a surface layer portion of a semiconductor substrate, and a step of forming a protective film on the bottom and side of the trench, and protecting the bottom In the protective film forming step in which the thickness of the film is smaller than the thickness of the protective film on the side surface, and in the state where the protective film remains, a p-type impurity is introduced immediately below the bottom of the trench by ion implantation And an electric field relaxation region forming step of forming a region. Here, "the thickness of the protective film on the bottom is thinner than the thickness of the protective film on the side" means that the protective film does not exist on the bottom of the trench but the protective film exists only on the side of the trench. Including the case. According to this manufacturing method, the protective film on the bottom of the trench is formed thin (or no protective film is formed on the bottom of the trench). Can form a field relaxation region having a desired profile. In addition, since the ion implantation energy is suppressed to a low level, the p-type impurity is suppressed from exuding beyond the protective film on the side surface of the trench, and the introduction of the p-type impurity on the side surface of the trench is suppressed. As described above, according to the above manufacturing method, an electric field relaxation region having a desired profile can be formed immediately below the bottom surface of the trench while suppressing the introduction of p-type impurities to the side surfaces of the trench.
図1に示されるように、半導体装置1は、MOSFETと称されるパワー半導体素子であり、半導体基板10、半導体基板10の裏面を被覆するドレイン電極22、半導体基板10の表面を被覆するソース電極24及び半導体基板10の表層部に設けられているトレンチ型の絶縁ゲート部30を備える。
As shown in FIG. 1, the
半導体基板10は、炭化珪素(4H−SiC)を材料とする基板であり、n+型のドレイン領域11、n-型のドリフト領域12、p型のボディ領域13、p+型のボディコンタクト領域14、n+型のソース領域15及びp+型の電界緩和領域16を有する。
The
ドレイン領域11は、半導体基板10の裏層部に配置されており、半導体基板10の裏面に露出する。ドレイン領域11は、ドリフト領域12がエピタキシャル成長するための下地基板でもある。ドレイン領域11は、半導体基板10の裏面を被膜するドレイン電極22にオーミック接触する。
The
ドリフト領域12は、ドレイン領域11上に設けられており、ドレイン領域11とボディ領域13の間に配置されている。ドリフト領域12は、絶縁ゲート部30の側面に接する。ドリフト領域12は、エピタキシャル成長法を利用して、ドレイン領域11の表面から結晶成長して形成される。
The
ボディ領域13は、ドリフト領域12上に設けられており、半導体基板10の表層部に配置されている。ボディ領域13は、絶縁ゲート部30の側面に接する。ボディ領域13は、エピタキシャル成長法を利用して、ドリフト領域12の表面から結晶成長して形成される。または、ドリフト領域12の表層部にイオン注入法を利用して形成されてもよい。
ボディコンタクト領域14は、ボディ領域13上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の表面に露出する。ボディコンタクト領域14は、イオン注入法を利用して、半導体基板10の表層部に例えばアルミニウム又はボロンを導入して形成される。ボディコンタクト領域14は、半導体基板10の表面を被膜するソース電極24にオーミック接触する。
The
ソース領域15は、ボディ領域13上に設けられており、半導体基板10の表層部に配置されており、半導体基板10の表面に露出する。ソース領域15は、ボディ領域13によってドリフト領域12から隔てられている。ソース領域15は、絶縁ゲート部30の側面に接する。ソース領域15は、イオン注入法を利用して、半導体基板10の表層部に例えば窒素又はリンを導入して形成される。ソース領域15は、半導体基板10の表面を被膜するソース電極24にオーミック接触する。
The
絶縁ゲート部30は、半導体基板10の表面から深部に向けて伸びており、ゲート絶縁膜32及びゲート電極34を有する。絶縁ゲート部30は、ソース領域15及びボディ領域13を貫通してドリフト領域12の一部に侵入するトレンチ30T内に設けられている。ゲート絶縁膜32は、トレンチ30Tの底面及び側面を被覆しており、例えば酸化シリコンで形成されている。ゲート絶縁膜32は、半導体基板10の表層部にトレンチ30Tを形成した後に、蒸着技術、CVD、熱酸化を利用して、そのトレンチ30Tの側面に選択的に堆積することで形成される。ゲート電極34は、ゲート絶縁膜32によってソース領域15、ボディ領域13及びドリフト領域12から隔てられており、例えば不純物を高濃度に含むポリシリコンで形成されている。特に、ゲート電極34は、ドリフト領域12とソース領域15の間に位置するボディ領域13に対向しており、この対向部分に反転層を形成するように構成されている。
電界緩和領域16は、絶縁ゲート部30の底部に対応して配置されており、絶縁ゲート部30の底部のゲート絶縁膜32とドリフト領域12の間に配置されている。電界緩和領域16は、絶縁ゲート部30の底部のゲート絶縁膜32の電界集中を緩和し、このゲート絶縁膜32の絶縁破壊を抑制することができる。電界緩和領域16は、電位がフローティングであってもよく、図示省略の断面でボディ領域13に接続されていてもよい。
The electric
次に、半導体装置1の動作を説明する。ドレイン電極22に正電圧が印加され、ソース電極24が接地され、絶縁ゲート部30のゲート電極34にソース電極24よりも正となる電圧が印加されていると、半導体装置1はオンである。このとき、絶縁ゲート部30の側方に位置するボディ領域13に反転層が形成され、その反転層を介してソース領域15からドリフト領域12に電子が注入される。これにより、ドレイン電極22とソース電極24が導通する。ドレイン電極22に正電圧が印加され、ソース電極24が接地され、絶縁ゲート部30のゲート電極34が接地されていると、半導体装置1はオフである。このとき、絶縁ゲート部30の側方に位置するボディ領域13に反転層が形成されず、電流経路が遮断される。このように、半導体装置1は、スイッチング素子として動作することができる。
Next, the operation of the
次に、半導体装置1の製造方法を説明する。以下では、半導体装置1の製造方法のうちの電界緩和領域16を形成する工程を説明する。その他の工程については、既知の製造技術を利用することができる。
Next, a method of manufacturing the
図2に示されるように、半導体装置1の製造方法のうちの電界緩和領域を形成する方法は、半導体基板の表層部にトレンチを形成する、トレンチ形成工程(S1)、トレンチの底面及び側面に保護膜を形成する工程であって、底面の保護膜の厚みが側面の保護膜の厚みよりも薄くなる、保護膜形成工程(S2)、及び、保護膜が残存した状態で、イオン注入によってトレンチの底面直下にp型不純物を導入して電界緩和領域を形成する、電界緩和領域形成工程(S3)、を備える。以下、これら工程を実施する第1の製造方法(図3A〜図3C)及び第2の製造方法(図4A〜図4D)を説明する。
As shown in FIG. 2, the method of forming the electric field relaxation region in the method of manufacturing the
(第1の製造方法)
まず、図3Aに示されるように、半導体基板10を準備する。半導体基板10には、ドリフト領域12、ボディ領域13、ボディコンタクト領域14及びソース領域15が形成されている。半導体基板10は、4H−SiCであり、その表面10aの面方位が(0001)面である。次に、半導体基板10の表面10a上にパターン転写したマスク42を形成する。マスク42の材料は、例えば酸化シリコンである。次に、異方性ドライエッチング法を利用して、そのマスク42から露出する半導体基板10の表面10aからソース領域15及びボディ領域13を貫通してドリフト領域12に侵入するトレンチ30Tを形成する。半導体基板10の表面10aに直交する方向から観測したときに(平面視したときに)、トレンチ30Tの長手方向(図3Aの紙面奥行方向)は、<11−20>方向である。
(First manufacturing method)
First, as shown in FIG. 3A, the
次に、図3Bに示されるように、熱酸化法を利用して、トレンチ30Tの底面及び側面に保護膜52を形成する。この熱酸化法による保護膜52の酸化速度には、面方位依存性が存在する。この熱酸化法では、トレンチ30Tの底面(面方位が(0001))に形成される保護膜52の厚み52bは、トレンチ30Tの側面(面方位が(0−100))に形成される保護膜52の厚み52aよりも薄く形成される。例えば、酸素を含む雰囲気において半導体基板10を1080℃で加熱する条件の熱酸化では、トレンチ30Tの底面に形成される保護膜52の厚み52bは、トレンチ30Tの側面に形成される保護膜52の厚み52aの約4分の1であることが確認されている。なお、トレンチ30Tの底面の面方位が(0001)であれば(即ち、半導体基板10の表面10aの面方位が(0001)であれば)、トレンチ30Tの側面の面方位はとくに限定されず、同様の酸化速度の面方位依存性に基づいて、底面に形成される保護膜52の厚み52bが側面に形成される保護膜52の厚み52aよりも薄く形成される。なお、酸化速度の面方位依存性を増加させるために、熱酸化温度は1200℃よりも低いのが望ましい。
Next, as shown in FIG. 3B, a
次に、図3Cに示されるように、イオン注入法を利用して、半導体基板10の表面10aに直交する方向からトレンチ30Tの底面直下にアルミニウムイオンを導入し、電界緩和領域16を形成する。トレンチ30Tの底面を被覆する保護膜52の厚みが薄く形成されているので、イオン注入エネルギーを低くしても、トレンチ30Tの底面直下に所望のプロファイルを有する電界緩和領域16を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチ30Tの側面を被覆する保護膜52を超えてアルミニウムイオンが染み出す現象(Alソーク)が抑えられ、トレンチ30Tの側面にアルミニウムイオンが導入されることが抑えられる。なお、トレンチ30Tの側面に位置するドリフト領域12にアルミニウムイオンが染み出すと、その部分が帯電して電子密度が低下し、半導体装置1のオン抵抗が増加することが懸念される。上記製造方法では、このようなアルミニウムイオンの染み出しが抑えられるので、半導体装置1のオン抵抗の増加が抑えられる。このように、上記製造方法によると、アルミニウムイオンがトレンチ30Tの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域16を形成することができる。その後、エッチング技術を利用して保護膜52が除去された後に、トレンチ30T内にゲート絶縁膜32及びゲート電極34が形成され、絶縁ゲート部30が形成される。
Next, as shown in FIG. 3C, aluminum ions are introduced directly under the bottom of the
(第2の製造方法)
まず、図4Aに示されるように、半導体基板10を準備する。半導体基板10には、ドリフト領域12、ボディ領域13、ボディコンタクト領域14及びソース領域15が形成されている。半導体基板10は、4H−SiCである。なお、半導体基板10の表面10aの面方位は、特に限定されるものではない。次に、半導体基板10の表面10a上にパターン転写したマスク44を形成する。マスク44の材料は、例えば酸化シリコンである。次に、異方性ドライエッチング法を利用して、そのマスク44から露出する半導体基板10の表面10aからソース領域15及びボディ領域13を貫通してドリフト領域12に達するトレンチ30Tを形成する。
(Second manufacturing method)
First, as shown in FIG. 4A, the
次に、図4Bに示されるように、CVD法を利用して、トレンチ30Tの底面及び側面に保護膜54を形成する。例えば、このCVD法は、原料ガスにTEOS(テトラエトキシシラン)を用い、減圧雰囲気でTEOS分解温度以上に半導体基板10を加熱して行われる。
Next, as shown in FIG. 4B, a
次に、図4Cに示されるように、異方性ドライエッチング法を利用して、トレンチ30Tの底面を被覆する保護膜54を除去する。このとき、半導体基板10の表面10a上のマスク44の一部も除去されるが、マスク44の厚みが十分に厚いので、マスク44は半導体基板10の表面10a上に残存することができる。この異方性ドライエッチングにより、トレンチ30Tの底面には保護膜54が存在せず、トレンチ30Tの側面のみに保護膜54が選択的に残存する。
Next, as shown in FIG. 4C, the
次に、図4Dに示されるように、イオン注入法を利用して、半導体基板10の表面10aに直交する方向からトレンチ30Tの底面直下にアルミニウムイオンを導入し、電界緩和領域16を形成する。トレンチ30Tの底面に保護膜54が存在しないので、イオン注入エネルギーを低くしても、トレンチ30Tの底面直下に所望のプロファイルを有する電界緩和領域16を形成することができる。また、イオン注入エネルギーが低く抑えられることで、トレンチ30Tの側面を被覆する保護膜54を超えてアルミニウムイオンが染み出す現象(Alソーク)が抑えられ、トレンチ30Tの側面にアルミニウムイオンが導入されることが抑えられる。このように、上記製造方法によると、アルミニウムイオンがトレンチ30Tの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域16を形成することができる。その後、エッチング技術を利用して保護膜54が除去された後に、トレンチ30T内にゲート絶縁膜32及びゲート電極34が形成され、絶縁ゲート部30が形成される。
Next, as shown in FIG. 4D, aluminum ions are introduced directly under the bottom of the
なお、上記の第2の製造方法では、異方性ドライエッチングによってトレンチ30Tの底面を被覆する保護膜54を除去する場合を説明した。この例に代えて、異方性ドライエッチングによってトレンチ30Tの底面を被覆する保護膜54を薄膜化してもよい。この場合、トレンチ30Tの底面を被覆する保護膜54の厚みが、トレンチ30Tの側面を被覆する保護膜54の厚みよりも薄く形成される。この例でも、アルミニウムイオンがトレンチ30Tの側面に導入されるのを抑制しながら、所望のプロファイルを有する電界緩和領域16を形成することができる。
In the second manufacturing method described above, the case where the
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As mentioned above, although the specific example of this invention was described in detail, these are only an illustration and do not limit a claim. The art set forth in the claims includes various variations and modifications of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical usefulness singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can simultaneously achieve a plurality of purposes, and achieving one of the purposes itself has technical utility.
1:半導体装置
10:半導体基板
11:ドレイン領域
12:ドリフト領域
13:ボディ領域
14:ボディコンタクト領域
15:ソース領域
16:電界緩和領域
22:ドレイン電極
24:ソース電極
30:絶縁ゲート部
32:ゲート絶縁膜
34:ゲート電極
52,54:保護膜
1: semiconductor device 10: semiconductor substrate 11: drain region 12: drift region 13: body region 14: body contact region 15: source region 16: electric field relaxation region 22: drain electrode 24: source electrode 30: insulated gate portion 32: gate Insulating film 34:
Claims (1)
半導体基板の表層部にトレンチを形成する、トレンチ形成工程と、
前記トレンチの底面及び側面に保護膜を形成する工程であって、前記底面の前記保護膜の厚みが前記側面の前記保護膜の厚みよりも薄くなる、保護膜形成工程と、
前記保護膜が残存した状態で、イオン注入によって前記トレンチの底面直下にp型不純物を導入して電界緩和領域を形成する、電界緩和領域形成工程と、を備える半導体装置の製造方法。 A method of manufacturing a semiconductor device;
A trench forming step of forming a trench in a surface layer portion of the semiconductor substrate;
Forming a protective film on the bottom and the side of the trench, wherein the thickness of the protective film on the bottom is thinner than the thickness of the protective film on the side;
An electric field relaxation region forming step of introducing a p-type impurity immediately under the bottom of the trench by ion implantation to form an electric field relaxation region in a state in which the protective film remains;
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