KR20200069047A - Power semiconductor device and methods of fabricating the same - Google Patents

Power semiconductor device and methods of fabricating the same Download PDF

Info

Publication number
KR20200069047A
KR20200069047A KR1020180156160A KR20180156160A KR20200069047A KR 20200069047 A KR20200069047 A KR 20200069047A KR 1020180156160 A KR1020180156160 A KR 1020180156160A KR 20180156160 A KR20180156160 A KR 20180156160A KR 20200069047 A KR20200069047 A KR 20200069047A
Authority
KR
South Korea
Prior art keywords
conductivity type
region
trench gate
epi layer
power semiconductor
Prior art date
Application number
KR1020180156160A
Other languages
Korean (ko)
Other versions
KR102163665B1 (en
Inventor
김태엽
Original Assignee
현대오트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대오트론 주식회사 filed Critical 현대오트론 주식회사
Priority to KR1020180156160A priority Critical patent/KR102163665B1/en
Publication of KR20200069047A publication Critical patent/KR20200069047A/en
Application granted granted Critical
Publication of KR102163665B1 publication Critical patent/KR102163665B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thyristors (AREA)

Abstract

The present invention relates to a power semiconductor element which comprises: a substrate; a first epitaxial layer disposed on the substrate; and a second epitaxial layer disposed on the first epitaxial layer. The first epitaxial layer has a first doped region of a first conductivity type and a second doped region of a second conductivity type which are alternately and repeatedly arranged. The second epitaxial layer has a trench gate which penetrates the second epitaxial layer to be extended to the second doped region, and a source region of the first conductivity type which is formed to be in contact with each of left and right sides of the trench gate.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and methods of fabricating the same}Power semiconductor device and methods of fabricating the same}

본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다. The present invention relates to a power semiconductor device and a method for manufacturing the same, and more particularly, to an insulated gate bipolar transistor (IGBT) device and a method for manufacturing the same.

절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. Insulated Gate Bipolar Transistor (IGBT) is a crystal of MOS (Metal Oxide Silicon) and bipolar technology.It features low forward loss and high speed. This is a next-generation power semiconductor device that is widely used in high-efficiency, high-speed power systems that are widely used in the voltage range of 300V and higher.

1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.Since the development of power MOSFETs in the 1970s, switching devices have been used for MOSFETs in a range where high-speed switching is required, and bipolar transistors, thyristors, and GTOs are used in a range where medium current conduction is required at medium to high voltages. It has been. The IGBT, developed in the early 1980s, has a current capability higher than that of a bipolar transistor in terms of output characteristics, and has a gate driving characteristic like a MOSFET in terms of input characteristics, enabling high-speed switching of about 100 KHz. As a result, IGBT is creating new application systems as well as replacement devices for MOSFETs, bipolar transistors, and thyristors, and is gradually expanding its use range to industrial and household electronics.

관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.Related prior art is Republic of Korea Publication No. 20140057630 (2014.05.13. published, the name of the invention: IGBT and its manufacturing method).

본 발명은 낮은 저항을 구현하고 강건성을 확보할 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a power semiconductor device capable of realizing low resistance and securing robustness and a manufacturing method thereof. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판; 상기 기판 상에 배치된 제 1 에피층; 및 상기 제 1 에피층 상에 배치된 제 2 에피층;을 포함하되, 상기 제 1 에피층은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 구비하며, 상기 제 2 에피층은 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 구비한다. A power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The power semiconductor device includes a substrate; A first epi layer disposed on the substrate; And a second epi layer disposed on the first epi layer, wherein the first epi layer comprises a first doped region of a first conductivity type and a second doped region of a second conductivity type that are alternately arranged alternately. The second epitaxial layer includes a trench gate penetrating the second epitaxial layer to the second doped region, and a source region of a first conductivity type formed in contact with the left and right sides of the trench gate.

상기 전력 반도체 소자에서, 상기 제 2 도전형의 제 2 도핑 영역은 상기 트렌치 게이트의 하부면을 모두 감싸도록 구성될 수 있다. In the power semiconductor device, the second doped region of the second conductivity type may be configured to surround the lower surface of the trench gate.

상기 전력 반도체 소자에서, 상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치될 수 있다. In the power semiconductor device, the second doped region and the trench gate are provided in plural, respectively, and one second doped region and one trench gate may be disposed in a one-to-one correspondence relationship.

상기 전력 반도체 소자에서, 상기 제 2 에피층은 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 더 구비할 수 있다. In the power semiconductor device, the second epi layer may further include a body region of a second conductivity type and a JFET region of the first conductivity type disposed under the body region between one trench gate and the other adjacent trench gate. Can be.

상기 전력 반도체 소자에서, 상기 기판은 제 1 도전형의 드리프트층을 포함하되, 상기 제 1 도핑 영역의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 낮으며, 상기 소스 영역의 제 1 도전형의 도핑 농도는 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 높을 수 있다. In the power semiconductor device, the substrate includes a first conductivity type drift layer, wherein the first conductivity type doping concentration of the first doping region is higher than the first conductivity type doping concentration of the drift layer, and the JFET region The doping concentration of the first conductivity type may be lower, and the doping concentration of the first conductivity type of the source region may be higher than the doping concentration of the first conductivity type of the JFET region.

상기 전력 반도체 소자는, 상기 제 2 에피층 상에 형성되며, 상기 바디 영역과 상기 소스 영역과 접하는 도전성 배선부;를 더 포함할 수 있다. The power semiconductor device may further include a conductive wiring unit formed on the second epi layer and in contact with the body region and the source region.

상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. In the power semiconductor device, the first conductivity type and the second conductivity type have opposite conductivity types, but may be any one of n-type and p-type.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은, 상기 제 1 에피층에 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 형성하는 단계; 상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계; 및 상기 제 2 에피층에 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 형성하는 단계; 를 포함한다. A method of manufacturing a power semiconductor device according to one aspect of the present invention for solving the above problems is provided. The method of manufacturing the power semiconductor device may include forming a first doped region of a first conductivity type and a second doped region of a second conductivity type that are alternately arranged alternately on the first epi layer; Forming a second epi layer on the first epi layer; And forming a trench gate through the second epi layer to the second doped region to the second doped region, and a source region of a first conductivity type formed in contact with the left and right sides of the trench gate, respectively; It includes.

상기 전력 반도체 소자의 제조방법에서, 상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치될 수 있다. In the method of manufacturing the power semiconductor device, the second doped region and the trench gate are provided in plural, respectively, and one second doped region and one trench gate may be disposed in a one-to-one correspondence relationship.

상기 전력 반도체 소자의 제조방법은, 상기 제 2 에피층에 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 형성하는 단계;를 더 포함할 수 있다.The method of manufacturing the power semiconductor device may include a body region of a second conductivity type and a JFET region of the first conductivity type disposed under the body region between one trench gate and another adjacent trench gate in the second epi layer. Forming; may further include.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 낮은 저항을 구현하고 강건성을 확보할 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 또한, 2 단의 에피층 구조를 적용하여 트렌치 게이트 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 구현할 수 있다. According to an embodiment of the present invention made as described above, it is possible to implement a power semiconductor device capable of realizing low resistance and securing robustness and a method of manufacturing the same. In addition, a two-stage epilayer structure can be applied to implement a trench gate lower field protection, thereby enabling a structure with lower conduction loss through higher JFET ion implantation.

물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 순서도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다. 1 is a longitudinal cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
3 to 6 are vertical cross-sectional views sequentially illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the following embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art It is provided to inform you completely. In addition, for convenience of description, the size of at least some of the components may be exaggerated or reduced in the drawings. The same reference numbers in the drawings refer to the same elements.

본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다. In the present specification, the cross section means a cross section in a direction parallel to the top surface of the substrate, and the cross section means a cross section in a direction perpendicular to the top surface of the substrate.

본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다. In the present specification, the first conductivity type and the second conductivity type have opposite conductivity types, but may be any one of n-type and p-type. For example, the first conductivity type may be an n-type and the second conductivity type may be a p-type, and the accompanying drawings exemplify such a conductivity type configuration. However, the technical spirit of the present invention is not limited thereto, and for example, the first conductivity type may be a p-type and the second conductivity type may be an n-type.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부를 도해하는 종단면도이다. 1 is a longitudinal cross-sectional view illustrating a part of a power semiconductor device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 전력 반도체 소자는 기판(10); 상기 기판(10) 상에 배치된 제 1 에피층(20); 및 상기 제 1 에피층(20) 상에 배치된 제 2 에피층(30);을 포함한다.A power semiconductor device according to an embodiment of the present invention includes a substrate 10; A first epi layer 20 disposed on the substrate 10; And a second epi layer 30 disposed on the first epi layer 20.

에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.The epi layer may include an epitaxial layer grown on the upper surface of the lower substrate while maintaining a specific orientation relationship with the crystal direction of the substrate. The epi layer may be formed on the substrate by various thin film manufacturing methods. Typically, it may be formed by chemical vapor deposition (chemical vapor deposition, CVD), but is not limited to bonsai beam epitaxy (molecular beam epitaxy, MBE), sublimation epitaxy (sublimation epitaxy), liquid phase epitaxy (liquid phase epitaxy) It can be formed by various processes such as.

상기 제 1 에피층(20)은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)을 구비한다. The first epi layer 20 includes a first doped region 22 of a first conductivity type and a second doped region 24 of a second conductivity type, which are alternately and repeatedly arranged.

예를 들어, 제 1 도전형의 제 1 도핑 영역(22)이 형성될 부분을 제외한 나머지 부분을 제 1 마스크로 덮은 후 n형 도판트인 N, P, As 등을 상기 제 1 에피층(20)의 소정의 제 1 영역 상에 이온 주입하고 활성화 처리를 수행함으로써 제 1 도전형의 제 1 도핑 영역(22)을 형성할 수 있다. 한편, 제 1 마스크를 제거한 후에, 제 2 도전형의 제 2 도핑 영역(24)이 형성될 부분을 제외한 나머지 부분을 제 2 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 상기 제 1 에피층(20)의 소정의 제 2 영역 상에 이온 주입하고 활성화 처리를 수행함으로써 제 2 도전형의 제 2 도핑 영역(24)을 형성할 수 있다.For example, the first epitaxial layer 20 is coated with N, P, As, and the like as an n-type dopant after the remaining portions except for the portion where the first doped region 22 of the first conductivity type is to be formed are covered with the first mask. The first doped region 22 of the first conductivity type can be formed by ion implantation on the predetermined first region and performing activation treatment. On the other hand, after removing the first mask, the second doped region 24 of the second conductivity type is covered with the second mask except for the portion to be formed, and then the p-type dopants Al, B, Ga, and the like are applied to the first mask. The second doped region 24 of the second conductivity type can be formed by ion implantation on the predetermined second region of the epi layer 20 and performing an activation process.

상기 제 2 에피층(30)은 상기 제 2 에피층(30)을 관통하여 상기 제 2 도핑 영역(24)에 이르는 트렌치 게이트(32), 상기 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 구비한다. The second epi layer 30 penetrates the second epi layer 30 to reach the second doped region 24 and the first and second trench gates 32 and left and right sides of the trench gate 32. A source region 34 of a conductivity type is provided.

상기 제 2 도전형의 제 2 도핑 영역(24)은 상기 트렌치 게이트(32)의 하부면을 모두 감싸도록 구성되면서 제 1 에피층(20)의 하방으로 신장할 수 있다. 만약, 상기 제 2 도전형의 제 2 도핑 영역(24)이 트렌치 게이트(32)의 바닥을 모두 감싸도록 구성되지 않는다면, 트렌치 게이트(32)의 바닥에 전기장이 증가하는 문제점이 발생할 수 있다. The second doped region 24 of the second conductivity type may be stretched below the first epi layer 20 while being configured to surround the lower surface of the trench gate 32. If the second doped region 24 of the second conductivity type is not configured to cover the bottom of the trench gate 32, an electric field may be increased at the bottom of the trench gate 32.

상기 제 2 도핑 영역(24)과 상기 트렌치 게이트(32)는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역(24)과 하나의 상기 트렌치 게이트(32)는 일대일 대응 관계로 배치될 수 있다. 즉, 하나의 상기 제 2 도핑 영역(24)이 복수의 트렌치 게이트(32)의 하부를 감싸는 것이 아니라 하나의 트렌치 게이트(32)의 하부를 감싼다. The second doped region 24 and the trench gate 32 are provided in plural, respectively, and one second doped region 24 and one trench gate 32 may be disposed in a one-to-one correspondence relationship. . That is, one of the second doped regions 24 does not surround the lower portions of the plurality of trench gates 32, but wraps the lower portion of one trench gate 32.

상기 제 2 에피층(30)은 상기 제 2 에피층(30)을, 예를 들어, 수직으로 관통하여 상기 제 2 도핑 영역(24)에 이르는 트렌치 게이트(32), 상기 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 구비할 수 있다. The second epitaxial layer 30 may include the trench gate 32 and the trench gate 32 that penetrate the second epitaxial layer 30 vertically to reach the second doped region 24. A source region 34 of a first conductivity type formed by contacting left and right may be provided.

트렌치 게이트(32)는 트렌치 내에 게이트 절연막을 형성하고, 게이트 전극 물질(예를 들어, 폴리실리콘)을 증착하고 식각함으로써 트렌치 게이트(32)를 구현할 수 있다. 상기 트렌치 게이트(32)는 상기 기판(10)의 상면과 나란한 단면 상에서 일방향으로 신장하는 스트라이프(stripe) 타입의 트렌치 게이트일 수 있다. The trench gate 32 may implement the trench gate 32 by forming a gate insulating film in the trench and depositing and etching a gate electrode material (eg, polysilicon). The trench gate 32 may be a stripe type trench gate extending in one direction on a cross-section parallel to the top surface of the substrate 10.

상기 제 2 에피층(30)은 하나의 트렌치 게이트(32)와 이와 인접한 다른 하나의 트렌치 게이트(32) 사이에 제 2 도전형의 바디 영역(36)과 상기 바디 영역(36) 하에 배치된 제 1 도전형의 JFET 영역(38)을 더 구비할 수 있다. The second epi layer 30 has a second conductive type body region 36 and a body region 36 disposed between one trench gate 32 and the other adjacent trench gate 32. A JFET region 38 of one conductivity type may be further provided.

상기 기판(10)은 제 1 도전형의 드리프트층(12)을 포함하되, 상기 제 1 도핑 영역(22)의 제 1 도전형 도핑 농도(N0)는 상기 드리프트층(12)의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역(38)의 제 1 도전형의 도핑 농도 보다 낮을 수 있다. 또한, 소스 영역(34)의 제 1 도전형의 도핑 농도는 상기 JFET 영역(38)의 제 1 도전형의 도핑 농도 보다 높을 수 있다. The substrate 10 includes a drift layer 12 of a first conductivity type, but a first conductivity type doping concentration N0 of the first doped region 22 is a first conductivity type of the drift layer 12 It may be higher than the doping concentration and lower than the doping concentration of the first conductivity type of the JFET region 38. Also, the doping concentration of the first conductivity type in the source region 34 may be higher than the doping concentration of the first conductivity type in the JFET region 38.

상기 전력 반도체 소자는, 상기 제 2 에피층(30) 상에 형성되며, 상기 바디 영역(36)과 상기 소스 영역(34)과 접하는 도전성 배선부(44);를 더 포함할 수 있다. 도전성 배선부(44)와 트렌치 게이트(32) 사이에는 절연패턴(42)이 개재될 수 있다. The power semiconductor device may further include a conductive wiring portion 44 formed on the second epi layer 30 and in contact with the body region 36 and the source region 34. An insulating pattern 42 may be interposed between the conductive wiring part 44 and the trench gate 32.

상술한 구성과 농도 분포를 가지기 때문에 하나의 트렌치 게이트(32)와 이와 인접한 다른 하나의 트렌치 게이트(32) 사이의 이격거리가 좁아지더라도 베이스 전류 공급 경로가 형성되고 풍부한 베이스 전류를 공급하며, 제 2 도전형의 제 2 도핑 영역(24)의 하부면에 최대 전기장이 형성되어 강건성을 강화할 수도 있다. Since it has the above-described configuration and concentration distribution, even if the separation distance between one trench gate 32 and the other adjacent trench gate 32 is narrow, a base current supply path is formed and supplies a rich base current. A maximum electric field may be formed on the lower surface of the second conductivity-type second doped region 24 to enhance robustness.

상술한 구성을 가지는 본 발명의 일 실시예에 따른 전력 반도체 소자는 낮은 저항(예를 들어, Ron 저항) 및 트렌치 게이트 하부의 필드 보호를 위한 전력 반도체 구조를 제공한다. A power semiconductor device according to an embodiment of the present invention having the above-described configuration provides a power semiconductor structure for low resistance (eg, Ron resistance) and field protection under the trench gate.

본 발명은 낮은 Ron 저항을 구현하기 위하여, 고밀도 채널 및 JFET를 통한 전하 저장 구조를 구현한다. 이러한 구조 구현에 대한 강건성 확보를 위해 2단의 에피층 성장 및 Po 이온 주입을 통하여 트렌치 게이트 하부의 필드 보호를 확보하였으며, 채널 간 안정적인 전류 경로 확보를 위해 No 이온주입 공정을 적용하였다The present invention implements a charge storage structure through a high-density channel and a JFET to realize low Ron resistance. In order to secure robustness for the implementation of this structure, field protection under the trench gate was secured through two-stage epilayer growth and Po ion implantation, and a No ion implantation process was applied to secure a stable current path between channels.

즉, 본 발명은 종래 전력 반도체의 낮은 Ron 달성에 대한 구조적 한계를 극복하기 위하여 2단의 에피층 구조를 적용하여 트렌치 게이트(32) 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 제공한다. That is, the present invention can implement a field protection under the trench gate 32 by applying a two-stage epilayer structure in order to overcome the structural limitation of achieving low Ron of a conventional power semiconductor, through which higher JFET ion implantation can be achieved. This provides a structure that allows for lower conduction losses.

이하에서는, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 설명한다. Hereinafter, a method of manufacturing a power semiconductor device according to an embodiment of the present invention will be described.

도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 도해하는 순서도이고, 도 3 내지 도 6은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다. 2 is a flowchart illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention, and FIGS. 3 to 6 are longitudinal cross-sectional views sequentially illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention admit.

도 3을 참조하면, 기판(10) 상에 제 1 에피층(20)을 형성한다. 기판(10)은, 예를 들어, 실리콘 기판, 실리콘 카바이드 기판 또는 SOI 기판일 수 있다. 에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.Referring to FIG. 3, the first epi layer 20 is formed on the substrate 10. The substrate 10 may be, for example, a silicon substrate, a silicon carbide substrate, or an SOI substrate. The epi layer may include an epitaxial layer grown on the upper surface of the lower substrate while maintaining a specific orientation relationship with the crystal direction of the substrate. The epi layer may be formed on a substrate by various thin film manufacturing methods. Typically, it may be formed by chemical vapor deposition (chemical vapor deposition, CVD), but is not limited to bonsai beam epitaxy (molecular beam epitaxy, MBE), sublimation epitaxy (sublimation epitaxy), liquid phase epitaxy (liquid phase epitaxy) It can be formed by various processes such as.

도 4를 참조하면, 제 1 에피층(20)의 소정의 제 1 영역 상에 제 1 도전형의 제 1 도핑 영역(22)을 형성한다. 예를 들어, 제 1 도전형의 제 1 도핑 영역(22)이 형성될 부분을 제외한 나머지 부분을 제 1 마스크로 덮은 후 n형 도판트인 N, P, As 등을 상기 제 1 에피층(20)의 소정의 제 1 영역 상에 이온 주입(S101)함으로써 제 1 도전형의 제 1 도핑 영역(22)을 형성할 수 있다. 이온 주입이 완료된 후 상기 제 1 마스크를 제거한다. Referring to FIG. 4, a first doped region 22 of a first conductivity type is formed on a predetermined first region of the first epi layer 20. For example, the first epitaxial layer 20 is coated with N, P, As, and the like as an n-type dopant after the remaining portions except for the portion where the first doped region 22 of the first conductivity type is to be formed are covered with the first mask. The first doped region 22 of the first conductivity type may be formed by ion implantation (S101) on a predetermined first region of. After the ion implantation is completed, the first mask is removed.

제 1 도핑 영역(22)의 하방에는 제 1 도전형의 드리프트층(12)이 제공될 수 있는 바, 상기 제 1 도전형의 드리프트층(12)은 제 1 에피층(20)의 하부 내지 기판(10)의 일부 중 적어도 일부분에 위치할 수 있다. 이 경우, 상기 제 1 도핑 영역(22)의 제 1 도전형 도핑 농도(N0)는 상기 드리프트층(12)의 제 1 도전형 도핑 농도 보다 높도록 설정하여, 인접한 제 2 도전형의 제 2 도핑 영역(24)들이 서로 붙어 전류가 흐르지 않게 되는 경우를 방지할 수 있다. A drift layer 12 of the first conductivity type may be provided below the first doped region 22, and the drift layer 12 of the first conductivity type may be a substrate or a lower portion of the first epitaxial layer 20. (10) may be located at least in part. In this case, the first conductivity type doping concentration N0 of the first doping region 22 is set to be higher than the first conductivity type doping concentration of the drift layer 12, so that the second doping of the adjacent second conductivity type It is possible to prevent the case where the regions 24 are stuck to each other so that no current flows.

계속하여, 제 1 에피층(20)의 소정의 제 2 영역 상에 제 2 도전형의 제 2 도핑 영역(24)을 형성한다. 예를 들어, 제 2 도전형의 제 2 도핑 영역(24)이 형성될 부분을 제외한 나머지 부분을 제 2 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 상기 제 1 에피층(20)의 소정의 제 2 영역 상에 이온 주입(S102)함으로써 제 2 도전형의 제 2 도핑 영역(24)을 형성할 수 있다. 이온 주입이 완료된 후 상기 제 2 마스크를 제거한다.Subsequently, a second doped region 24 of the second conductivity type is formed on a predetermined second region of the first epi layer 20. For example, after the second portion of the second doping region 24 of the second conductivity type is formed with the second mask covered, the p-type dopants Al, B, Ga, and the like are first epitaxial layer 20. The second doped region 24 of the second conductivity type can be formed by ion implantation (S102) on a predetermined second region of. After the ion implantation is completed, the second mask is removed.

제 1 에피층(20) 내에 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)은 교번하면서 반복하여 배열되는데, 이러한 구조를 도입함으로써, 일종의 슈퍼 정션(super junction) 구조를 제공할 수 있다. In the first epi layer 20, the first doped region 22 of the first conductivity type and the second doped region 24 of the second conductivity type are alternately and repeatedly arranged. By introducing such a structure, a kind of super junction (super junction) structure.

도 5를 참조하면, 제 1 도전형의 제 1 도핑 영역(22)과 제 2 도전형의 제 2 도핑 영역(24)이 형성된 제 1 에피층(20) 상에 제 2 에피층(30)을 형성한다(S103). 제 2 에피층(30)은 제 1 에피층(20)의 상부에 성장되는 상부 에피택셜(Top Epitaxial)층이다. 에피층은 하부 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 에피택셜층(epitaxial layer)을 포함할 수 있다. 에피층은 기판 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.Referring to FIG. 5, the second epitaxial layer 30 is formed on the first epitaxial layer 20 on which the first doped region 22 of the first conductivity type and the second doped region 24 of the second conductivity type are formed. Form (S103). The second epitaxial layer 30 is an upper epitaxial layer grown on the first epitaxial layer 20. The epi layer may include an epitaxial layer grown on the upper surface of the lower substrate while maintaining a specific orientation relationship with the crystal direction of the substrate. The epi layer may be formed on the substrate by various thin film manufacturing methods. Typically, it may be formed by chemical vapor deposition (chemical vapor deposition, CVD), but is not limited to bonsai beam epitaxy (molecular beam epitaxy, MBE), sublimation epitaxy (sublimation epitaxy), liquid phase epitaxy (liquid phase epitaxy) It can be formed by various processes such as.

도 6을 참조하면, 제 2 에피층(30)에 트렌치 게이트(32), 제 1 도전형의 소스 영역(34), 제 2 도전형의 바디 영역(36), 바디 영역(36) 하에 배치된 제 1 도전형의 JFET 영역(38)을 형성한다. Referring to FIG. 6, the trench layer 32, the source region 34 of the first conductivity type, the body region 36 of the second conductivity type, and the body region 36 are disposed on the second epitaxial layer 30. A JFET region 38 of the first conductivity type is formed.

이를 구현하기 위한 제조방법은 다양하게 구성될 수 있는 바, 예를 들어, 제 2 에피층(30)의 소정의 영역에 제 1 도전형의 JFET 영역(38)을 먼저 형성할 수 있다. 구체적으로, 제 1 도전형의 JFET 영역(38)이 형성될 부분을 제외한 나머지 부분을 마스크로 덮은 후 n형 도판트인 P, As 등을 상기 제 2 에피층(30)의 소정의 영역 상에 이온 주입(S104)함으로써 제 1 도전형의 JFET 영역(38)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다. The manufacturing method for implementing this may be variously configured, for example, the first conductive type JFET region 38 may be first formed in a predetermined region of the second epitaxial layer 30. Specifically, after covering a portion except for the portion where the JFET region 38 of the first conductivity type is to be formed, an ion on the n-type dopant P, As, etc. is formed on the predetermined region of the second epitaxial layer 30. By implanting (S104), the JFET region 38 of the first conductivity type can be formed. After the ion implantation is completed, the mask is removed.

계속하여, 제 2 에피층(30)의 일부 영역에 트렌치를 형성하기 위한 식각 공정을 수행한다(S105). 상기 트렌치는 상기 기판의 상면과 나란한 단면 상에서 일방향으로 신장하는 스트라이프(stripe) 타입의 트렌치일 수 있다. Subsequently, an etching process for forming a trench in a portion of the second epitaxial layer 30 is performed (S105). The trench may be a stripe type trench that extends in one direction on a cross-section parallel to the upper surface of the substrate.

상기 트렌치가 형성된 후에, 상기 트렌치 내에 게이트 절연막을 형성하고(S106), 게이트 전극 물질(예를 들어, 폴리실리콘)을 증착하고 식각(S107)함으로써 트렌치 게이트(32)를 구현할 수 있다. After the trench is formed, the trench gate 32 may be implemented by forming a gate insulating layer in the trench (S106), depositing a gate electrode material (eg, polysilicon) and etching (S107).

계속하여, 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역(36)을 형성한다. 예를 들어, 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이를 제외한 나머지 부분을 마스크로 덮은 후 p형 도판트인 Al, B, Ga 등을 제 2 에피층(30)에 이온 주입(S108)함으로써 제 2 도전형의 웰 영역인 바디 영역(36)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.Subsequently, a body region 36 of the second conductivity type is formed between one trench gate and the other adjacent trench gate. For example, after covering the rest of the portion except for one trench gate and another adjacent trench gate with a mask, ion implantation (S108) of the p-type dopants Al, B, Ga, etc. into the second epitaxial layer 30 (S108) is performed. A body region 36 that is a well region of the second conductivity type may be formed. After the ion implantation is completed, the mask is removed.

이어서, 트렌치 게이트(32)의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역(34)을 형성한다. 구체적으로, 소스 영역(34)이 형성될 부분을 제외한 나머지 부분을 마스크로 덮은 후 n형 도판트인 P, As 등을 상기 제 2 에피층(30)의 소정의 영역 상에 이온 주입(S109)함으로써 제 1 도전형의 소스 영역(34)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.Subsequently, a source region 34 of a first conductivity type formed in contact with the left and right sides of the trench gate 32 is formed. Specifically, after covering the rest of the portion except for the portion where the source region 34 is to be formed with a mask, ion implantation (S109) of the n-type dopant P, As, etc. onto a predetermined region of the second epitaxial layer 30 is performed. A source region 34 of the first conductivity type can be formed. After the ion implantation is completed, the mask is removed.

상술한 이온 주입 공정이 수행된 후에 이온 주입된 도판트들이 활성화(activation)되도록 열처리 공정(S110)을 수행한다. 이러한 활성화 공정은 퍼니스 어닐링이나 RTP 처리를 수행하여 구현될 수 있다. After the above-described ion implantation process is performed, a heat treatment process (S110) is performed so that the ion implanted dopants are activated. This activation process can be implemented by performing furnace annealing or RTP treatment.

계속하여, 상기 제 2 에피층(30) 상에 형성되며, 상기 바디 영역(36)과 상기 소스 영역(34)과 접하는 도전성 배선부(44)를 형성할 수 있다. 도전성 배선부(44)는 바디 영역(36)와 소스 영역(34)에 접하도록 형성된 콘택 패턴을 형성하는 단계(S111)와 상기 콘택 패턴에서 이어지는 금속 배선을 형성하는 단계(S112)를 수행함으로서 구현될 수 있다. Subsequently, a conductive wiring portion 44 formed on the second epi layer 30 and in contact with the body region 36 and the source region 34 may be formed. The conductive wiring part 44 is implemented by performing a step S111 of forming a contact pattern formed to contact the body region 36 and the source region 34 and a step S112 of forming a metal wiring connected to the contact pattern. Can be.

상술한 제조방법으로 구현된 본 발명의 일 실시예에 따른 전력 반도체 소자는 낮은 저항(예를 들어, Ron 저항) 및 트렌치 게이트 하부의 필드 보호를 위한 전력 반도체 구조를 제공한다. A power semiconductor device according to an embodiment of the present invention implemented by the above-described manufacturing method provides a low-resistance (eg, Ron resistance) and a power semiconductor structure for field protection under the trench gate.

본 발명은 낮은 Ron 저항을 구현하기 위하여, 고밀도 채널 및 JFET를 통한 전하 저장 구조를 구현한다. 이러한 구조 구현에 대한 강건성 확보를 위해 2단의 에피층 성장 및 Po 이온 주입을 통하여 트렌치 게이트 하부의 필드 보호를 확보하였으며, 채널 간 안정적인 전류 경로 확보를 위해 No 이온주입 공정을 적용하였다The present invention implements a charge storage structure through a high-density channel and a JFET to realize low Ron resistance. In order to secure robustness for the implementation of this structure, field protection under the trench gate was secured through two-stage epilayer growth and Po ion implantation, and a No ion implantation process was applied to secure a stable current path between channels.

즉, 본 발명은 종래 전력 반도체의 낮은 Ron 달성에 대한 구조적 한계를 극복하기 위하여 2단의 에피층 구조를 적용하여 트렌치 게이트(32) 하부 필드 보호를 구현할 수 있으며, 이를 통해 더 높은 JFET 이온 주입을 통해 더 낮은 도통 손실이 가능한 구조를 제공한다. That is, the present invention can implement a field protection under the trench gate 32 by applying a two-stage epilayer structure in order to overcome the structural limitation of achieving low Ron of a conventional power semiconductor, through which higher JFET ion implantation can be achieved. This provides a structure that allows for lower conduction losses.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10: 기판
20 : 제 1 에피층
22 : 제 1 도핑 영역
24 : 제 2 도핑 영역
30 : 제 2 에피층
32 : 트렌치 게이트
34 : 소스 영역
36 : 바디 영역
38 : JFET 영역
42 : 절연패턴
44 : 도전성 배선부10: substrate
20: first epi layer
22: first doping region
24: second doped region
30: second epi layer
32: trench gate
34: source area
36: body area
38: JFET area
42: insulation pattern
44: conductive wiring

Claims (10)

기판; 상기 기판 상에 배치된 제 1 에피층; 및 상기 제 1 에피층 상에 배치된 제 2 에피층;을 포함하되,
상기 제 1 에피층은 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 구비하며,
상기 제 2 에피층은 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 구비하는,
전력 반도체 소자.Board; A first epi layer disposed on the substrate; And a second epi layer disposed on the first epi layer;
The first epi layer includes a first doped region of a first conductivity type and a second doped region of a second conductivity type, which are alternately and repeatedly arranged.
The second epi layer includes a trench gate penetrating the second epi layer to the second doped region, and a source region of a first conductivity type formed in contact with the left and right sides of the trench gate, respectively.
Power semiconductor devices. 제 1 항에 있어서,
상기 제 2 도전형의 제 2 도핑 영역은 상기 트렌치 게이트의 하부면을 모두 감싸도록 구성되는 것을 특징으로 하는,
전력 반도체 소자.According to claim 1,
The second doped region of the second conductivity type is configured to cover all of the lower surface of the trench gate,
Power semiconductor devices. 제 1 항에 있어서,
상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치되는 것을 특징으로 하는,
전력 반도체 소자.According to claim 1,
The second doped region and the trench gate are provided in plural, respectively, wherein one second doped region and one trench gate are disposed in a one-to-one correspondence relationship,
Power semiconductor devices. 제 3 항에 있어서,
상기 제 2 에피층은 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 더 구비하는 것을 특징으로 하는,
전력 반도체 소자.The method of claim 3,
The second epi layer may further include a body region of a second conductivity type and a JFET region of the first conductivity type disposed under the body region between one trench gate and another adjacent trench gate.
Power semiconductor devices. 제 4 항에 있어서,
상기 기판은 제 1 도전형의 드리프트층을 포함하되,
상기 제 1 도핑 영역의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 높고, 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 낮으며,
상기 소스 영역의 제 1 도전형의 도핑 농도는 상기 JFET 영역의 제 1 도전형의 도핑 농도 보다 높은 것을 특징으로 하는,
전력 반도체 소자.The method of claim 4,
The substrate includes a drift layer of the first conductivity type,
The first conductivity type doping concentration of the first doped region is higher than the first conductivity type doping concentration of the drift layer, and is lower than the first conductivity type doping concentration of the JFET region,
The doping concentration of the first conductivity type of the source region is higher than the doping concentration of the first conductivity type of the JFET region,
Power semiconductor devices. 제 4 항에 있어서,
상기 제 2 에피층 상에 형성되며, 상기 바디 영역과 상기 소스 영역과 접하는 도전성 배선부;를 더 포함하는,
전력 반도체 소자.The method of claim 4,
A conductive wiring portion formed on the second epi layer and in contact with the body region and the source region; further comprising,
Power semiconductor devices. 제 1 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나인,
전력 반도체 소자.According to claim 1,
The first conductivity type and the second conductivity type have opposite conductivity types, but are each of n-type and p-type,
Power semiconductor devices. 기판 상에 제 1 에피층을 형성하는 단계;
상기 제 1 에피층에 교번하여 반복 배열되는 제 1 도전형의 제 1 도핑 영역과 제 2 도전형의 제 2 도핑 영역을 형성하는 단계;
상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계; 및
상기 제 2 에피층에 상기 제 2 에피층을 관통하여 상기 제 2 도핑 영역에 이르는 트렌치 게이트, 상기 트렌치 게이트의 좌우에 각각 접하여 형성된 제 1 도전형의 소스 영역을 형성하는 단계; 를 포함하는,
전력 반도체 소자의 제조방법.Forming a first epi layer on the substrate;
Forming a first doped region of a first conductivity type and a second doped region of a second conductivity type that are alternately arranged alternately on the first epi layer;
Forming a second epi layer on the first epi layer; And
Forming a trench gate penetrating the second epi layer to the second doped region to the second epi layer and a source region of a first conductivity type formed in contact with the left and right sides of the trench gate, respectively; Containing,
Method for manufacturing power semiconductor device. 제 8 항에 있어서,
상기 제 2 도핑 영역과 상기 트렌치 게이트는 각각 복수개로 제공되되, 하나의 상기 제 2 도핑 영역과 하나의 상기 트렌치 게이트는 일대일 대응 관계로 배치되는 것을 특징으로 하는,
전력 반도체 소자의 제조방법.The method of claim 8,
The second doped region and the trench gate are provided in plural, respectively, wherein one second doped region and one trench gate are disposed in a one-to-one correspondence relationship,
Method for manufacturing power semiconductor device. 제 9 항에 있어서,
상기 제 2 에피층에 하나의 트렌치 게이트와 인접한 다른 하나의 트렌치 게이트 사이에 제 2 도전형의 바디 영역과 상기 바디 영역 하에 배치된 제 1 도전형의 JFET 영역을 형성하는 단계;를 더 포함하는,
전력 반도체 소자의 제조방법.
The method of claim 9,
Further comprising forming a second conductivity type body region and a first conductivity type JFET region disposed under the body region between one trench gate and the other adjacent trench gate in the second epi layer.
Method for manufacturing power semiconductor device.
KR1020180156160A 2018-12-06 2018-12-06 Power semiconductor device and methods of fabricating the same KR102163665B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180156160A KR102163665B1 (en) 2018-12-06 2018-12-06 Power semiconductor device and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180156160A KR102163665B1 (en) 2018-12-06 2018-12-06 Power semiconductor device and methods of fabricating the same

Publications (2)

Publication Number Publication Date
KR20200069047A true KR20200069047A (en) 2020-06-16
KR102163665B1 KR102163665B1 (en) 2020-10-08

Family

ID=71141960

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180156160A KR102163665B1 (en) 2018-12-06 2018-12-06 Power semiconductor device and methods of fabricating the same

Country Status (1)

Country Link
KR (1) KR102163665B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102407121B1 (en) 2022-03-30 2022-06-10 (주) 트리노테크놀로지 Power semiconductor device with reduced loss and manufacturing method the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012977A (en) * 2005-07-01 2007-01-18 Toshiba Corp Semiconductor device
WO2010142342A1 (en) * 2009-06-12 2010-12-16 Abb Research Ltd Power semiconductor device
US20170263757A1 (en) * 2014-09-16 2017-09-14 Denso Corporation Silicon carbide semiconductor device and method for manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012977A (en) * 2005-07-01 2007-01-18 Toshiba Corp Semiconductor device
WO2010142342A1 (en) * 2009-06-12 2010-12-16 Abb Research Ltd Power semiconductor device
US20170263757A1 (en) * 2014-09-16 2017-09-14 Denso Corporation Silicon carbide semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
KR102163665B1 (en) 2020-10-08

Similar Documents

Publication Publication Date Title
US7335928B2 (en) Semiconductor device having a metal conductor in ohmic contact with the gate region on the bottom of each the first groove
CN104241348B (en) A kind of SiC IGBT of low on-resistance and preparation method thereof
CN111149213B (en) Silicon carbide semiconductor device and method for manufacturing same
CN103477439B (en) Semiconductor device and process for production thereof
KR20190072631A (en) Power semiconductor devices and related methods having gate trenches and buried termination structures
US20140209999A1 (en) Semiconductor device
US8680608B2 (en) Power semiconductor device with a low on resistence
CN103855222B (en) The method of semiconductor devices and manufacture semiconductor devices
US9929259B2 (en) Semiconductor device and manufacturing method for semiconductor device
JP5473397B2 (en) Semiconductor device and manufacturing method thereof
US20190096999A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
KR20120127055A (en) Manufacturing method for insulated gate bipolar transistor
US10121862B2 (en) Switching device and method of manufacturing the same
WO2017159034A1 (en) Semiconductor device
JP2014007326A (en) Silicon carbide semiconductor device
KR102163665B1 (en) Power semiconductor device and methods of fabricating the same
KR20190124894A (en) Semiconductor device and method manufacturing the same
US11152469B2 (en) Semiconductor device
JP2006086549A (en) Field effect transistor and its manufacturing method
CN113764511A (en) Low-loss super-junction IGBT device with dynamic carrier channel and manufacturing method thereof
JP2019033140A (en) Semiconductor device and semiconductor device thereof
US11164964B2 (en) Power semiconductor device and method of fabricating the same
US9728599B1 (en) Semiconductor device
KR101887910B1 (en) SiC MOSPET power semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)