JP2019080292A - 逐次比較レジスタ型アナログ−デジタル変換器及びその動作方法 - Google Patents

Abstract

【課題】逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）のサンプリングレートを増加させると同時に変換効率を向上させる。【解決手段】逐次比較レジスタ（ＳＡＲ）型アナログ−デジタル変換器（ＡＤＣ）及びその動作方法を提供する。このＳＡＲ ＡＤＣは、第１キャパシタ型ＤＡＣ（ＣＤＡＣ）、比較器、及びコントローラを含む。第１ＣＤＡＣは、アナログ入力信号を受信しサンプリングして第１電圧を発生する。比較器は、第１電圧を比較基準電圧と比較して第１比較結果を発生する。少なくとも２回の逐次反復のうちｋ回目の逐次反復では、コントローラがｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第１ＣＤＡＣが第２電圧を発生し、比較器が第２電圧を比較基準電圧と比較して第２比較結果を発生する。コントローラは、ウィンドウ領域を定め、第１比較結果及び第２比較結果に応じて、ｋ番目のスイッチングキャパシタ・セットを再び第１状態に切り換えるか否かを判定する。【選択図】図１

Description

関連出願のクロスリファレンス
本願は、中華民国特許出願第１０６１３６４２１号、２０１７年１０月２４日出願に基づいて優先権を主張する。上記特許出願の全文は、参照することにより本明細書に含まれ、本明細書の一部を構成する。

本発明は、逐次比較レジスタ型アナログ−デジタル変換器、及びそれを動作させる方法に関するものである。

半導体製造技術の絶え間ない進化に伴い、デジタル回路の性能が製造技術の進化と共に強化されている。性能技術の進化により、逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ：successive approximation register analog-to-digital converter）の性能向上の度合いは明白であるので、ＳＡＲ ＡＤＣについての研究は近年、一般的になっている。特に、バイナリ・ウィンドウと名付けられた技術は、ＳＡＲ ＡＤＣの積分非線形性（ＩＮＬ：integral nonlinearity）を改善することができる。近年、ＳＡＲ ＡＤＣのサンプリングレートを増加させると同時に変換効率を向上させる方法は、重要な課題の１つであり、解決策を代表する。

本発明は、逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）及びそれを動作させる方法に指向したものである。

本発明の１つの好適例は、第１アナログ入力信号をデジタル出力信号に変換するように構成されたＳＡＲ ＡＤＣを提供する。このＳＡＲ ＡＤＣは、第１キャパシタ型デジタル−アナログ変換器（ＣＤＡＣ：capacitor digital-to-analog converter）、比較器（コンパレータ）、及びコントローラを含む。第１キャパシタ型デジタル−アナログ変換器は、第１アナログ入力信号を受信しサンプリングして第１電圧を発生するように構成されている。比較器は、第１ＣＤＡＣに結合され、第１電圧を受け、第１電圧を比較基準電圧と比較して第１比較結果を発生する。コントローラは、比較器及び第１ＣＤＡＣに結合され、第１比較結果に応じて第１ＣＤＡＣの複数のスイッチングキャパシタ・セットを切り換えるように構成されている。複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、コントローラが複数のスイッチングキャパシタ・セットのうちｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第１ＣＤＡＣが第２電圧を発生し、比較器が第２電圧を比較基準電圧と比較して第２比較結果を発生し、ここにｋは正の整数である。コントローラは、ウィンドウ領域を定めて、第１比較結果及び第２比較結果に応じて、ｋ番目のスイッチングキャパシタ・セットを再び第１状態に切り換えるか否かを決定する。

本発明の１つの好適例は、第１アナログ入力信号をデジタル出力信号に変換するように構成されたＳＡＲ ＡＤＣを提供する。このＳＡＲ ＡＤＣは、第１キャパシタ型ＤＡＣ（ＣＤＡＣ）、比較器、及びコントローラを含む。第１ＣＤＡＣは、第１アナログ入力信号を受信しサンプリングするように構成され、複数の第１制御信号によって制御されて、当該第１ＣＤＡＣの複数のスイッチングキャパシタ・セットのそれぞれの切り換え動作を制御する。比較器は、第１ＣＤＡＣに結合され、第１ＣＤＡＣの出力を比較基準信号と比較する。コントローラは、比較器及び第１ＣＤＡＣに結合され、比較器の出力に応じて第１制御信号及びデジタル出力信号を発生するように構成されている。コントローラは、比較器の出力に応じて、第１ＣＤＡＣの出力をＭビットのウィンドウで近似し、コントローラは、比較器の（Ｍ＋１）回の比較動作の結果に応じて、第１ＣＤＡＣの出力をＭビットのウィンドウで近似する動作を完了し、ここにＭは正の整数である。

本発明の１つの好適例は、ＳＡＲ ＡＤＣを動作させる方法を提供し、このＳＡＲ ＡＤＣは第１アナログ入力信号をデジタル出力信号に変換するように構成されている。ＳＡＲ ＡＤＣを動作させる方法は、第１ＣＤＡＣによって第１アナログ入力信号を受信しサンプリングして第１電圧を発生するステップと、比較器によって第１電圧を比較基準電圧と比較して第１比較結果を発生するステップと、コントローラによって、第１ＣＤＡＣの複数のスイッチングキャパシタ・セットの切り換え動作を、第１比較結果に応じて決定するステップと、複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、コントローラによって、複数のスイッチングキャパシタ・セットのうちｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第１ＣＤＡＣが第２電圧を発生し、比較器によって第２電圧を比較基準電圧と比較して第２比較結果を得るステップであって、ｋは正の整数であるステップと、コントローラによって、ウィンドウ領域を定めて、第１比較結果及び第２比較結果に応じて、ｋ番目のスイッチングキャパシタ・セットを再び第１状態に切り換えるか否かを決定するステップとを含む。

本発明の上述した特徴及び他の特徴及び利点を理解し易くするために、いくつかの好適な実施形態を、添付した図面を参照しながら以下に詳細に説明する。

添付した図面は、本発明のさらなる理解をもたらすために含め、本明細書に含まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例示し、その説明と共に本発明の原理を説明する役目を果たす。

図１は、本発明の実施形態による逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）の回路ブロック概略図である。 図２は、本発明の実施形態による、バイナリ・ウィンドウ機能を実行するシングルエンド入力型ＳＡＲ ＡＤＣの切り換えメカニズムの概略図である。 図３は、本発明の実施形態による符号化動作の概略図である。 図４Ａは、本発明の実施形態によるコントローラの回路構造の一部の概略図である 図４Ｂは、図４Ａのコントローラの信号タイミングの概略図である。 図５は、本発明の実施形態によるＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートである。 図６は、本発明の実施形態による、図５のステップＳ５３０、Ｓ５４０及びＳ５５０の詳細なステップを例示するフローチャートである。 図７は、本発明の他の実施形態によるＳＡＲ ＡＤＣの回路ブロック概略図である。 図８は、本発明の他の実施形態による、バイナリ・ウィンドウ機能を実行する差動入力型ＳＡＲ ＡＤＣの切り換えメカニズムの概略図である。 図９は、本発明の他の実施形態による、ＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートである。 図１０は、本発明の他の実施形態による、図９のステップＳ９３０、Ｓ９４０及びＳ９５０の詳細なステップを例示するフローチャートである。 図１１Ａは、バイナリ・ウィンドウの動作を採用しないＳＡＲ ＡＤＣの積分非線形性の概略図である。図１１Ｂは、本発明の実施形態によるＳＡＲ ＡＤＣの積分非線形性の概略図である。 図１２は、本発明のさらに他の実施形態による、ＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートである。

以下、本発明の好適な実施形態を詳細に参照し、その例を添付した図面中に例示する。できる限り、図面中及び説明中では、同じ参照番号を用いて同様または類似の部分を参照する。

図１を参照すれば、図１は、本発明の実施形態による逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）の回路ブロック概略図である。ＳＡＲ ＡＤＣ１００は、シングルエンド入力型アナログ−デジタル変換器である。ＳＡＲ ＡＤＣ１００は、第１アナログ入力信号ＶＩＰをデジタル出力信号ＳＤＯに変換するように構成され、デジタル出力信号は最上位ビット（ＭＳＢ：most significant bit）から最下位ビット（ＬＳＢ：least significant bit）まで数えてＮビットを有し、ここにＮは正の整数である。簡単のため、例としてＮは１０に等しいものと仮定し、Ｎが他の正の整数である他の実施形態は類推によって推論することができる。

ＳＡＲ ＡＤＣ１００は、第１キャパシタ型デジタル−アナログ変換器（ＣＤＡＣ）１２０、比較器１４０（シングル・コンパレータ）、及びコントローラ１６０を含むことができる。第１ＣＤＡＣ１２０は、サンプリング・スイッチ１２１、及び複数のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10を含むことができる。スイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10の各々は、それぞれ第１制御信号ＳＰ1〜ＳＰ10によって制御される。第１ＣＤＡＣ１２０は、１つの時点で、第１アナログ入力信号ＶＩＰを、サンプリング・スイッチ１２１を通して受信しサンプリングして、第１電圧ＶＰ0を発生することができる。サンプリング・スイッチ１２１は、例えばサンプリング・クロック信号ＣＬＫＳによって制御されるブートストラップ・スイッチである。第１ＣＤＡＣ１２０は、複数の第１制御信号ＳＰ1〜ＳＰ10によって制御されて、それぞれスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10の切り換え動作を制御する。詳細には、スイッチングキャパシタ・セットＳＣＰiはキャパシタＣＰi及びスイッチＷＰiを含むことができ、ここにｉは１からＬまでの整数であり、本実施形態ではＬは１０である。キャパシタＣＰ1〜ＣＰ10の第１端は比較器１４０の非反転入力端子に結合され、キャパシタＣＰ1〜ＣＰ10の第２端は、対応するスイッチＷＰ1〜ＷＰ10により第１基準電圧Ｖrefと接地電圧ＧＮＤとの間で切り換えられる。スイッチＷＰ1〜ＷＰ10は、それぞれ第１制御信号ＳＰ1〜ＳＰ10によって制御される。キャパシタＣＰ1〜ＣＰ8の静電容量は、それぞれキャパシタＣＰ2〜ＣＰ9の静電容量の２倍であり、キャパシタＣＰ9の静電容量はキャパシタＣＰ10の静電容量に等しい。

比較器１４０は、第１ＣＤＡＣ１２０から第１電圧ＶＰ0を受け、比較クロック信号ＣＬＫＣによって制御されて、第１電圧ＶＰ0を比較基準信号Ｖrと比較して第１比較結果ＣＱ1を発生し、比較基準信号Ｖrは、例えば第１基準電圧Ｖrefである。コントローラ１６０は比較器１４０及び第１ＣＤＡＣ１２０に結合されている。特に、コントローラ１６０は、第１比較結果ＣＱ1に応じて第１制御信号ＳＰ1〜ＳＰ10を発生して、それぞれスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10の切り換え動作を制御することができる。

さらに、コントローラ１６０はバイナリ・ウィンドウ機能を有する。コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10のうち少なくとも１つの動作を、比較器１４０の出力（即ち、第１比較結果ＣＱ1）に応じて決定して、第１ＣＤＡＣ１２０の出力を上記バイナリ・ウィンドウで近似することができ、上記バイナリ・ウィンドウはＭビットのウィンドウであり、ＭはＮ以下の正の整数である。詳細には、ＳＡＲ ＡＤＣ１００のＭ回の逐次反復のうちｋ回目の逐次反復において（ｋはＭ以下である）、コントローラ１６０がスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10のうちｋ番目のスイッチングキャパシタ・セットＳＣＰkを（例えば、第１状態から第２状態に）切り換え、これにより第１ＣＤＡＣ１２０は対応する第２電圧ＶＰkを発生する。次に、比較器１４０は、ｋ回目の逐次反復の第２電圧ＶＰkを比較基準電圧Ｖrと比較して、対応する第２比較結果ＣＱ2_kを発生する。コントローラ１６０は、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて、ウィンドウ領域ＷＩＮkを規定（または決定）することができる。さらに、コントローラ１６０は、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて、ｋ番目のスイッチングキャパシタ・セットＳＣＰkを再び第１状態に切り換えるか、ｋ番目のスイッチングキャパシタ・セットＳＣＰkを第２状態に維持するかを決定することができる。

ｋ回目の逐次反復において、第１比較結果ＣＱ1が、第１電圧ＶＰ0が比較基準電圧Ｖrよりも大きいことを表し、第２比較結果ＣＱ2_kが、第２電圧ＶＰkも比較基準電圧Ｖrよりも大きいことを表す場合、コントローラ１６０はｋ番目のスイッチングキャパシタ・セットを第２状態（即ち、切り換え後の状態）に維持する。その代わりに、ｋ回目の逐次反復において、第１比較結果ＣＱ1が、第１電圧ＶＰ0が比較基準電圧Ｖrよりも小さく、第２比較結果ＣＱ2_kが、第２電圧ＶＰkも比較基準電圧よりも小さいことを表す場合、コントローラ１６０はｋ番目のスイッチングキャパシタ・セットを第２状態（即ち、切り換え後の状態）に維持する。

これに対し、ｋ回目の逐次反復において、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kが、第１電圧ＶＰ0及び第２電圧ＶＰkの一方が比較基準電圧Ｖrよりも大きく、第１電圧ＶＰ0及び第２電圧ＶＰkの他方が比較基準電圧Ｖrよりも小さいことを表す場合、コントローラ１６０はｋ番目のスイッチングキャパシタ・セットを再び第１状態（即ち、切り換え前の状態）に切り換える。

図１及び図２を共に参照すれば、図２は、本発明の実施形態による、バイナリ・ウィンドウ機能を実行するシングルエンド入力型ＳＡＲ ＡＤＣのスイッチング・メカニズムの概略図であり、横軸は時間を表し、縦軸は第１ＣＤＡＣ１２０の出力電圧（即ち、比較器１４０のシングルエンド入力電圧）を表す。簡単のため、例としてＭは４に等しい（即ち、バイナリ・ウィンドウが４ビットのウィンドウである）ものと仮定し、Ｍが他の正の整数である実施形態は類推によって推論することができる。バイナリ・ウィンドウが４ビットのウィンドウであることに基づき、図２に示すように、４つのウィンドウ・レジメ、即ち点線で囲んだＷＩＮ1〜ＷＩＮ4が、それぞれ１回目の逐次反復（即ちｋ＝１）〜４回目の逐次反復（即ちｋ＝４）において示される。

まず、サンプル・アンド・ホールド動作（即ちｋ＝０）では、第１ＣＤＡＣ１２０が、サンプリング・スイッチ１２１を通して第１アナログ入力信号ＶＩＰを受信しサンプリングして第１電圧ＶＰ0を発生する。なお、第１アナログ入力信号ＶＩＰの振幅は、例えば第１基準電圧Ｖrefに等しく、第１アナログ入力信号ＶＩＰのコモンモード電圧は、例えば第１基準電圧Ｖrefに等しい。比較器１４０は、第１電圧ＶＰ0が比較基準電圧Ｖrよりも大きいか否かを判定して、第１比較結果ＣＱ1を発生することができる。次に、１回目の逐次反復（即ちｋ＝１）では、コントローラ１６０が、第１比較結果ＣＱ1に応じて第１制御信号ＳＰ1を発生して、スイッチングキャパシタ・セットＳＣＰ1の切り換え動作を制御することができる。第１電圧ＶＰ0が比較基準電圧Ｖrよりも大きい状況を、以下に説明する。

サンプル・アンド・ホールド動作（即ちｋ＝０）では、第１電圧ＶＰ0が比較基準電圧Ｖrよりも大きい場合、比較器１４０が、例えば論理値１である第１比較結果ＣＱ1を出力することができる。従って、１回目の逐次反復（即ちｋ＝１）では、コントローラ１６０が、スイッチングキャパシタ・セットＳＣＰ1内のスイッチＷＰ1を切り換えて第１電圧ＶＰ0を減少させ、これにより第１ＣＤＡＣ１２０は対応する第２電圧ＶＰ1を発生し、ここにＶＰ1＝ＶＰ0−(Ｖref／２^k)＝ＶＰ0−(Ｖref／２)＝ＶＰ0−(Ｖr／２)である。なお、本実施形態では、第１基準電圧Ｖrefが比較基準電圧Ｖrであり、このため、以下の説明ではＶref＝Ｖrであるものと仮定する。次に、比較器１４０は、１回目の逐次反復（即ちｋ＝１）の第２電圧ＶＰ1を比較基準電圧Ｖrと比較して、第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きいか否かを判定することができる。第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きい場合、比較器１４０は、例えば論理値１である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きい場合、このことは第１電圧ＶＰ0が１．５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ1外に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1を切り換え後の状態（即ち、第２状態）に維持し、今回ＶＰ1＝ＶＰ0−(Vｒ／２)である。これに対し、第２電圧ＶＰ1が比較基準電圧Ｖrよりも小さい場合、比較器１４０は、例えば論理値０である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1が比較基準電圧Ｖrよりも小さい場合、このことは第１電圧ＶＰ0が１．５Ｖrefよりも小さく、ウィンドウ領域ＷＩＮ1内に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1を再び切り換え前の状態（即ち、第１状態）に切り換え、今回ＶＰ1＝ＶＰ0である。

次に、２回目の逐次反復（即ちｋ＝２）では、コントローラ１６０がスイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を切り換えて第１電圧ＶＰ1を減少させ、これにより第１ＣＤＡＣ１２０は対応する第２電圧ＶＰ2を発生し、ここにＶＰ2＝ＶＰ1−(Ｖr／２^k)＝ＶＰ1−(Ｖr／４)である。次に、比較器１４０は、２回目の逐次反復（即ちｋ＝２）の第２電圧ＶＰ2を比較基準電圧Ｖrと比較して、第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きいか否かを判定することができる。第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きい場合、比較器１４０は、例えば論理値１である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きい場合、このことは第２電圧ＶＰ1が１．２５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ2外に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を切り換え後の状態（即ち、第２状態）に維持し、今回ＶＰ2＝ＶＰ1−(Ｖr／４)である。これに対し、第２電圧ＶＰ2が比較基準電圧Ｖrよりも小さい場合、比較器１４０は、例えば論理値０である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2が比較基準電圧Ｖrよりも小さい場合、このことは第２電圧ＶＰ1が１．２５Ｖrefよりも小さく、ウィンドウ領域ＷＩＮ2内に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を再び切り換え前の状態（即ち、第１状態）に切り換え、今回ＶＰ2＝ＶＰ1である。なお、第２電圧ＶＰ1は、１回目の逐次反復（即ちｋ＝１）の結果（即ち第２比較結果ＣＱ2_1）に応じて決定され、第２比較結果ＣＱ2_1が例えば論理値１である場合、ＶＰ1＝ＶＰ0−(Ｖr／２)であり、第２比較結果ＣＱ2_1が例えば論理値０である場合、ＶＰ1＝ＶＰ0である。

ＳＡＲ ＡＤＣ１００の３回目の逐次反復（即ちｋ＝３）及び４回目の逐次反復（即ちｋ＝４）は、１回目の逐次反復（即ちｋ＝１）及び２回目の逐次反復（即ちｋ＝２）の関係する説明により推論することができ、その詳細は繰り返さない。

第１電圧ＶＰ0が比較基準電圧Ｖrよりも小さい状況を、以下に説明する。サンプル・アンド・ホールド動作（即ちｋ＝０）では、第１電圧ＶＰ0が比較基準電圧Ｖrよりも小さい場合、比較器１４０は、例えば論理値０である第１比較結果ＣＱ1を出力することができる。従って、１回目の逐次反復（即ちｋ＝１）では、コントローラ１６０が、スイッチングキャパシタ・セットＳＣＰ1内のスイッチＷＰ1を切り換えて第１電圧ＶＰ0を増加させ、これにより第１ＣＤＡＣ１２０は対応する第２電圧ＶＰ1を発生し、ここにＶＰ1＝ＶＰ0＋(Ｖr／２^k)＝ＶＰ0＋(Ｖr／２)である。次に、比較器１４０は、１回目の逐次反復（即ちｋ＝１）の第２電圧ＶＰ1を比較基準電圧Ｖrと比較して、第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きいか否かを判定する。第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きい場合、比較器１４０は、例えば論理値１である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1が比較基準電圧Ｖrよりも大きい場合、このことは第１電圧ＶＰ0が０．５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ1内に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1を再び切り換え前の状態（即ち第１状態）に切り換え、今回ＶＰ1＝ＶＰ0である。これに対し、第２電圧ＶＰ1が比較基準電圧Ｖrよりも小さい場合、比較器１４０は、例えば論理値０である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1が比較基準電圧Ｖrよりも小さい場合、このことは第１電圧ＶＰ0が０．５Ｖrefよりも小さく、ウィンドウ領域ＷＩＮ1外に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1を切り換え後の状態（即ち、第２状態）に切り換え、今回ＶＰ1＝ＶＰ0＋(Ｖr／２)である。

次に、２回目の逐次反復（即ちｋ＝２）では、コントローラ１６０がスイッチングキャパシタ・セットＳＣＰ2内のスイッチＷＰ2を切り換えて第２電圧ＶＰ1を増加させ、これにより第１ＣＤＡＣ１２０は対応する第２電圧ＶＰ2を発生し、ここにＶＰ2＝ＶＰ1＋(Ｖｒ／２^k)＝ＶＰ1＋(Ｖr／４)である。次に、比較器１４０は、２回目の逐次反復（即ちｋ＝２）の第２電圧ＶＰ2を比較基準電圧Ｖrと比較して、第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きいか否かを判定する。第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きい場合、比較器１４０は、例えば論理値１である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2が比較基準電圧Ｖrよりも大きい場合、このことは第２電圧ＶＰ1が０．７５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ2内に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を再び切り換え前の状態（即ち、第１状態）に切り換え、今回ＶＰ2＝ＶＰ1である。これに対し、第２電圧ＶＰ2が比較基準電圧Ｖrよりも小さい場合、比較器１４０は、例えば論理値０である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2が比較基準信号Ｖrよりも小さい場合、このことは第２電圧ＶＰ1が０．７５Ｖrefよりも小さく、ウィンドウ領域ＷＩＮ2外に位置することを表し、コントローラ１６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を切り換え後の状態（即ち、第２状態）に維持し、今回ＶＰ2＝ＶＰ1＋(Ｖr／４)である。なお、第２電圧ＶＰ1は、１回目の逐次反復（即ちｋ＝１）の結果（即ち、第２比較結果ＣＱ2_1）に応じて決定され、第２比較結果ＣＱ2_1が例えば論理値１である場合、ＶＰ1＝ＶＰ0であり、第２比較結果ＣＱ2_1画例えば論理値０である場合、ＶＰ1＝ＶＰ0+(Ｖr／２)である。

ＳＡＲ ＡＤＣ１００の３回目の逐次反復（即ちｋ＝３）及び４回目の逐次反復（即ちｋ＝４）は、１回目の逐次反復（即ちｋ＝１）及び２回目の逐次反復（即ちｋ＝２）の関係する説明により推論することができ、その詳細は繰り返さない。

以上の説明によれば、コントローラ１６０が、比較器１４０の（Ｍ＋１）回の比較動作の結果（例えば、上述した第１比較結果及び第２比較結果）に応じて、ＣＤＡＣ１２０の出力をＭビットのウィンドウで近似する動作を完了することができることが知られる。

次の表１は、種々の比較結果の順列及び組合せ、対応する符号化、及びＳＡＲ ＡＤＣ１００がバイナリ・ウィンドウ機能を実行する際にスイッチングキャパシタ・セットのスイッチを切り換えるか否かをを一覧表にしたものである。詳細には、コード（符号）ｄｋはビットｄｋ1及びビットｄｋ2を有することができ、ビットｄｋ1及びビットｄｋ2のビット値は、第１比較結果ＣＱ1及び第２比較結果ＣＱ2に応じて決定することができる。例えば、第１比較結果ＣＱ1が論理値１であり、第２比較結果ＣＱ2が論理値１である場合、ビットｄｋ1のビット値は１であり、ビットｄｋ2のビット値は０であり、そしてコードｄｋの符号化結果は（１，０）である。第１比較結果ＣＱ1が論理値１であり、第２比較結果ＣＱ2_kが論理値０である場合、ビットｄｋ1のビット値は０であり、ビットｄｋ2のビット値は１であり、コードｄｋの符号化結果は（０，１）である。第１比較結果ＣＱ1が論理値０であり、第２比較結果ＣＱ2_kが論理値１である場合、ビットｄｋ1のビット値は０であり、ビットｄｋ2のビット値は１であり、コードｄｋの符号化結果は（０，１）である。第１比較結果ＣＱ1が論理値０であり、第２比較結果ＣＱ2_kが論理値０である場合、ビットｄｋ1のビット値は０であり、ビットｄｋ2のビット値は０であり、コードｄｋの符号化結果は（０，０）である。

ＳＡＲ ＡＤＣ１００が図２に示すバイナリ・ウィンドウ機能を実行した後に、５回目の逐次反復（即ちｋ＝５）〜１０回目の逐次反復（即ちｋ＝１０）では、ＳＡＲ ＡＤＣ１００は、例えばウィンドウ機能なしのバイナリ（２進）逐次比較アルゴリズムを採用して、スイッチングキャパシタ・セットＳＣＰ5〜ＳＣＰ10のスイッチＷＰ5〜ＷＰ10を順次切り換えて、対応する第２比較結果ＣＱ2_5〜ＣＱ2_10を順次得て、上記１０回目の逐次反復を終了した後に、コントローラ１６０は、サンプル・アンド・ホールド動作の第１比較結果ＣＱ1及び上記逐次反復の第２比較結果ＣＱ2_1〜ＣＱ2_10に応じた符号化動作を実行して、アナログ入力信号ＶＩＰに対応するデジタル出力信号ＳＤＯを発生することができる。例えば、図３に示す加算動作では、符号化されたビットｄ11、ｄ12、ｄ21、ｄ22、ｄ31、ｄ32、ｄ41、ｄ42を、表１の第１比較結果ＣＱ1及び第２比較結果ＣＱ2_1〜ＣＱ2_4に対応して取得し、バイナリコード（２進符号）Ｂ1〜Ｂ10はデジタル出力信号ＳＤＯの１０ビットであり、バイナリコードＢ1は最上位ビットであり、バイナリコードＢ10は最下位ビットである。

詳細には、図３に示す加算動作は加算器によって実現することができ、バイナリコードＢ６〜Ｂ１０は、それぞれ第２比較結果ＣＱ2_6〜ＣＱ2_10である。さらに、第１段の加算器（全加算器とすることができる）を採用して、ビットｄ42と第２比較結果ＣＱ2_5を加算して、出力合計値（即ち、バイナリコードＢ5）及び第１出力キャリー（桁上げ）を発生することができる。次に、第２段の加算器（全加算器とすることができる）を採用して、ビットｄ32、ビットｄ41、及び第１出力キャリーを加算して、出力合計値（即ち、バイナリコードＢ4）及び第２出力キャリーを発生することができる。その後に、第３段の加算器（全加算器とすることができる）を採用して、ビットｄ22、ビットｄ31、及び第２出力キャリーを加算して、出力合計値（即ち、バイナリコードＢ3）、及び第３出力キャリーを発生することができる。バイナリコードＢ2、Ｂ1の計算方法は、上述したバイナリコードＢ3またはＢ4の関係する説明により類推によって推論することができ、その詳細は繰り返さない。

本発明の実施形態では、コントローラ１６０は、ハードウェア、ファームウェア、あるいはメモリに記憶され、マイクロプロセッサまたはデジタル・シグナル・プロセッサによってロードされて実行されるソフトウェアまたはマシン実行可能なプログラムコードによって実現することができる。コントローラ１６０をハードウェアによって実現する場合、コントローラ１６０は単一の集積回路チップによって実現することができ、あるいは複数の回路チップによって実現することができるが、本発明はそれに限定されない。上記複数の回路チップまたは単一の集積回路チップは、特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuit）またはフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：field programmable gate array）によって実現することができる。上述したメモリは、例えばランダムアクセスメモリ、リードオンリー（読出し専用）メモリ、またはフラッシュメモリ、等である。

図１、図２、図４Ａ及び図４Ｂを参照すれば、図４Ａは、本発明の実施形態によるコントローラ１６０の回路構造の一部の概略図であり、この回路構造は４ビットのバイナリ・ウィンドウを実現するために用いられ、図４Ｂは、図４Ａのコントローラ１６０の信号タイミングの概略図である。まず、コントローラ１６０はリセット信号ＲＳＴを受信することができ、コントローラ１６０の関係する論理回路のすべてがリセット信号ＲＳＴによりリセットされる。次に、コントローラ１６０は、レディ（準備完了）信号ＲＤＹ及び比較結果ＣＱ（第１比較結果ＣＱ1及び第２比較結果ＣＱ2_1〜ＣＱ2_4を含む）を比較器１４０から受信することができ、レディ信号ＲＤＹは比較結果ＣＱが準備完了であることを示すために用いられる。コントローラ１６０は、シフトレジスタ４０１〜４０５、第１レジスタ４１１〜４１４、第２レジスタ４２１〜４２４、及び多重化回路４３１〜４３４を含む。

シフトレジスタ４０１〜４０５のリセット端子は、リセット信号ＲＳＴを受信する。シフトレジスタ４０１〜４０５のクロック端子は、レディ信号ＲＤＹを受信する。シフトレジスタ４０１〜４０５の入力端子Ｄは、電源電圧ＶＤＤを受ける。シフトレジスタ４０１〜４０５内の各段のシフトレジスタ（例えば、第１段のシフトレジスタ４０１）の出力端子Ｑは、次段のシフトレジスタ（例えば、シフトレジスタ４０２）の入力端子Ｄに結合されている。シフトレジスタ４０１〜４０５は、レディ信号ＲＤＹによってトリガされて、図４Ｂに示す信号ＣＫ0〜ＣＫ4を順次発生することができる。

第１レジスタ４１１〜４１４のリセット端子は、リセット信号ＲＳＴを受信する。第１レジスタ４１１〜４１４のクロック端子は、それぞれ信号ＣＫ1〜ＣＫ4を受信する。第１レジスタ４１１〜４１４及び第２レジスタ４２１の入力端子Ｄは、コントローラ１６０の比較結果入力端子ＣＱに結合されて、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_1〜ＣＱ2_4を受信する。第１レジスタ４１１〜４１４は、それぞれ信号ＣＫ1〜ＣＫ4によってトリガされて、それぞれ対応する第２比較結果ＣＱ2_1〜ＣＱ2_4をラッチすることができ、それぞれ図４Ｂの信号ＤＰ1〜ＤＰ4として示す。第２レジスタ４２１〜４２４のリセット端子は、リセット信号ＲＳＴを受信する。第２レジスタ４２１〜４２４のクロック端子は、それぞれクロック信号ＣＫ0〜ＣＫ3を受信する。第２レジスタ４２１〜４２４は、それぞれ信号ＣＫ0〜ＣＫ3によってトリガされて、第１比較結果ＣＱ1を順次ラッチすることができ、図４Ｂの信号ＤＰ0、ＤＰ0_1、ＤＰ0_2、ＤＰ0_3として示す。

多重化回路４３１は、ＣＫ0によってトリガされて、信号ＤＰ0を第１制御信号ＳＰ1として取得することができ、そしてＣＫ1によってトリガされて、信号ＤＰ1を第１制御信号ＳＰ1として取得することができる。多重化回路４３２は、信号ＣＫ1によってトリガされて、信号ＤＰ0_1を第１制御信号ＳＰ2として取得することができ、そして信号ＣＫ2によってトリガされて、信号ＤＰ2を第１制御信号ＳＰ2として取得することができる。多重化回路４３３及び４３４の動作は、類推によって推論することができる。

まず、時間区間Ｔ0では、信号ＤＰ0上の第１比較結果ＣＱ1が（第１電圧ＶＰ0が比較基準電圧Ｖrよりも大きいことを示す）論理値１であり、多重化回路４３１によって出力される第１制御信号ＳＰ1が論理値１であるものと仮定し、これによりスイッチングキャパシタ・セットＳＰ1内のスイッチＷＰ1が切り換えられて、第１電圧ＶＰ0を減少させる（その減少した振幅は（Ｖr／２）である）。

時間区間Ｔ1において、信号ＤＰ1上の第２比較結果ＣＱ2_1も（第１電圧ＶＰ0が図２のウィンドウ領域ＷＩＮ1外に位置することを表す）論理値１である場合、スイッチングキャパシタ・セットＳＣＰ1内のスイッチＷＰ1は切り換え後の状態に維持される。これに対し、時間区間Ｔ1において、信号ＤＰ1上の第２比較結果ＣＱ2_1が（第１電圧ＶＰ0が図２のウィンドウ領域ＷＩＮ1内に位置することを表す）論理値０である場合、多重化回路４３１によって出力される第１制御信号ＳＰ1は論理値０であり、スイッチングキャパシタ・セットＳＣＰ1内のスイッチＷＰ1は、再び切り換え前の状態に切り換えられる。

その間に、時間区間Ｔ1では、信号ＤＰ0_1上の第１比較結果ＣＱ1が論理値１であるので、多重化回路４３２によって出力される第１制御信号ＳＰ2は論理値１であり、スイッチングキャパシタ・セットＳＣＰ2内のスイッチＷＰ2が切り換えられて第２電圧ＶＰ1を減少させる（その減少した振幅は（Ｖr／４）である）。

時間区間Ｔ2において、信号ＤＰ2上の第２比較結果ＣＱ2_2も（第２電圧ＶＰ1が図２のウィンドウ領域ＷＩＮ2外に位置することを表す）論理値１である場合、多重化回路４３２によって出力される第１制御信号ＳＰ2は論理値１であり、スイッチングキャパシタ・セットＳＣＰ2内のスイッチＷＰ2は切り換え後の状態に維持される。これに対し、時間区間Ｔ2において、信号ＤＰ2上の第２比較結果ＣＱ2_2が（第２電圧ＶＰ1が図２のウィンドウ領域ＷＩＮ2内に位置することを表す）論理値０である場合、多重化回路４３２によって出力される第１制御信号ＳＰ2は論理値０であり、スイッチングキャパシタ・セットＳＣＰ2内のスイッチＷＰ2は再び切り換え前の状態に切り換えられる。時間区間Ｔ3及びＴ4における動作、及び多重化回路４３３及び４３４の動作は類推によって推論することができ、その詳細は繰り返さない。

図５は、本発明の実施形態によるＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートであり、この方法はＭビットのウィンドウ機能を実行するために用いられる。図１及び図５を共に参照すれば、ＳＡＲ ＡＤＣ１００が動作を開始した後に、ステップ５１０では、第１ＣＤＡＣ１２０を利用して、第１アナログ入力信号ＶＩＰを受信しサンプリングして第１電圧ＶＰ0を発生する。次に、ステップ５２０では、比較器１４０を利用して、第１電圧ＶＰ0を比較基準電圧Ｖrと比較して、第１比較結果ＣＱ1を発生する。次に、ステップ５３０では、コントローラ１６０を利用して、第１ＣＤＡＣ１２０のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10の切り換え動作を、第１比較結果ＣＱ1に応じて決定する。次に、ステップＳ５４０に示すように、複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、コントローラ１６０を利用して、第１ＣＤＡＣ１２０のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第１ＣＤＡＣ１２０が第２電圧ＶＰkを発生し、比較器１４０を利用して、第２電圧ＶＰkを比較基準信号Ｖrと比較して、第２比較結果ＣＱ2_kを得る。次に、ステップＳ５５０では、コントローラ１６０を利用して、ｋ番目のスイッチングキャパシタ・セットを再び第１状態に切り換えるか否かを、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて決定する。

図５及び図６を共に参照すれば、図６は、本発明の実施形態による、図５のステップＳ５３０、Ｓ５４０及びＳ５５０の詳細なステップを例示するフローチャートである。まず、ステップ５３１では、コントローラ１６０がｋを１に設定する。次に、ステップＳ５３２では、コントローラ１６０が、第１比較結果ＣＱ1に応じて、第１電圧ＶＰ0の電圧値ＶＰ(0)が比較基準電圧Ｖrの電圧値よりも大きいか否かを判定して、逐次反復を開始する。

ステップＳ５３２の判定結果が肯定（「はい」）である（例えば、第１比較結果ＣＱ1が論理値１である）場合、ステップＳ５４２を実行し、この実行によりコントローラ１６０を利用して、スイッチングキャパシタＳＣＰkのスイッチＷＰkを切り換え、これにより第１ＣＤＡＣ１２０は減少した第２電圧ＶＰkを発生し、その電圧値ＶＰ(k)は次式(1)のように示される。

次に、ステップＳ５４４では、比較器１４０を利用して、第２電圧ＶＰkの電圧値ＶＰ(k)を比較基準電圧Ｖrの電圧値と比較して、対応する第２比較結果ＣＱ2_kを得る。その後に、ステップＳ５５１では、コントローラ１６０が、第２比較結果ＣＱ2_kに応じて、第２電圧ＶＰkの電圧値ＶＰ(k)が比較基準電圧Ｖrの電圧値よりも大きいか否かを判定する。ステップＳ５５１の判定結果が否定（「いいえ」）である（例えば、第２比較結果ＣＱ2_kが論理値１である）場合、ステップＳ５５２を実行し、この実行によってコントローラ１６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え後の状態に維持し、これにより、第１ＣＤＡＣ１２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(1)のように示される。ステップＳ５５１の判定結果が否定である（例えば第２比較結果ＣＱ2_kが論理値０である）場合、ステップＳ５５３を実行し、この実行によりコントローラ１６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え前の状態に切り換え、これにより、第１ＣＤＡＣ１２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は次式(2)のように示される。

ＶＰ(k)＝ＶＰ(k-1) ...(2)

ステップＳ５５４１では、コントローラ１６０がｋ＝ｋ＋１を設定することができ、ステップＳ５５４２では、ｋがＭ（即ち、ウィンドウのビット数）よりも大きいか否かを判定する。ステップＳ５５４２の判定結果が否定である場合、ステップＳ５４２に戻って次回の逐次反復を実行する。ステップＳ５５４２の判定結果が肯定である場合、このことはＳＡＲ ＡＤＣ１００がＭビット・ウィンドウの動作を完了したことを表す。

一方、ステップＳ５３２の判定結果が否定である（例えば、第１比較結果ＣＱ1が論理値０である場合）、ステップＳ５４６を実行し、この実行によりコントローラ１６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え、これにより第１ＣＤＡＣ１２０は増加した第２電圧ＶＰkを発生し、その電圧値ＶＰ(k)は次式(3)のように示される。

次に、ステップＳ５４８では、比較器１４０を利用して、第２電圧ＶＰkの電圧値ＶＰ(k)を比較基準電圧Ｖrの電圧値と比較して、対応する第２比較結果ＣＱ2_kを得る。その後に、ステップＳ５５５では、コントローラ１６０が、第２比較結果ＣＱ2_kに応じて、第２電圧ＶＰkの電圧値ＶＰ(k)が比較基準電圧Ｖrの電圧値よりも大きいか否かを判定する。ステップＳ５５５の判定結果が肯定である（例えば、第２比較結果ＣＱ2_kが論理値１である）場合、ステップＳ５５６を実行し、この実行によりコントローラ１６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを再び切り換え前の状態に切り換え、これにより、第１ＣＤＡＣ１２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(2)のように示される。ステップＳ５５５の判定結果が否定である（例えば、第２比較結果ＣＱ2_kが論理値０である）場合、ステップＳ５５７を実行し、この実行によりコントローラ１６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え後の状態に維持し、これにより、第１ＣＤＡＣ１２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(3)のように示される。

次に、ステップＳ５５８１では、コントローラ１６０がｋ＝ｋ＋１を設定し、ステップＳ５５８２では、ｋがＭ（即ち、ウィンドウのビット数）よりも大きいか否かを判定する。ステップＳ５５８２の判定結果が否定である場合、ステップＳ５４６に戻って次回の逐次反復を実行する。ステップＳ５５８２の判定結果が肯定である場合、このことはＳＡＲ ＡＤＣ１００がＭビット・ウィンドウの動作を完了したことを表す。

本実施形態のＳＡＲ ＡＤＣを動作させる方法の他の詳細についての十分な指示及び推奨は、図１〜図４の実施形態より学習することができるので、その詳細は繰り返さない。

図７を参照すれば、図７は本発明の他の実施形態によるＳＡＲ ＡＤＣ７００の回路ブロック概略図である。ＳＡＲ ＡＤＣ７００は差動入力型ＡＤＣである。ＳＡＲ ＡＤＣ７００は、差動対信号（第１アナログ入力信号ＶＩＰ及び第２アナログ入力信号ＶＩＮを含む）をデジタル出力信号ＳＤＯに変換するために用いられ、デジタル出力信号ＳＤＯは、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで数えてＮビットを有し、ここにＮは正の整数である。簡単のため、例としてＮは１０であるものと仮定し、Ｎが他の正の整数である他の実施形態は類推によって推論することができる。

ＳＡＲ ＡＤＣ７００は、第１ＣＤＡＣ７２０、第２ＣＤＡＣ７８０、比較器７４０（シングル・コンパレータ）及びコントローラ７６０を含む。第１ＣＤＡＣ７２０、比較器７４０、及びコントローラ７６０の構造は、図１のそれぞれ第１ＣＤＡＣ１２０、比較器１４０、及びコントローラ１６０の構造と同様であり、図１に関係する説明を参照して推論することができ、その詳細は繰り返さない。

第２ＣＤＡＣ７８０は、サンプリング・スイッチ７８１及びスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10を含むことができる。第２ＣＤＡＣ７８０は、１つの時点で、第２アナログ入力信号ＶＩＮを、サンプリング・スイッチ７８１を通して受信しサンプリングして第３電圧ＶＮ0を発生する。サンプリング・スイッチ７８１は、例えばサンプリング・クロック信号ＣＬＫＳによって制御されるブートストラップ・スイッチである。第２ＣＤＡＣ７８０は、複数の第２制御信号ＳＮ1〜ＳＮ10によって制御されて、それぞれスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10の切り換え動作を制御する。詳細には、スイッチングキャパシタ・セットＳＣＮiはキャパシタＣＮi及びスイッチＷＮiを含むことができ、ここにｉは１から１０までの整数である。キャパシタＣＮ1〜ＣＮ10の第１端は比較器７４０の反転入力端子に結合され、キャパシタＣＮ1〜ＣＮ10の第２端は、対応するスイッチＷＮ1〜ＷＮ10により第１基準電圧Ｖrefと接地電圧ＧＮＤとの間で切り換えられる。スイッチＷＮ1〜ＷＮ10は、それぞれ第２制御信号ＳＮ1〜ＳＮ10によって制御される。キャパシタＣＮ1〜ＣＮ8の静電容量は、それぞれキャパシタＣＮ2〜ＣＮ9の静電容量の２倍であり、キャパシタＣＮ9の静電容量はキャパシタＣＮ10の静電容量に等しい。

動作を考慮すれば、比較器７４０は、第１電圧ＶＰ0を第１ＣＤＡＣ７２０から受け、第３電圧ＶＮ0を第２ＣＤＡＣ７８０から受ける。比較器７４０は、比較クロック信号ＣＬＫＣによって制御されて、第１電圧ＶＰ0と第３電圧ＶＮ0との差をゼロ交差点の値と比較して、第１比較結果ＣＱ1を発生する。特に、コントローラ７６０は、第１比較結果ＣＱ1に応じて、第１制御信号ＳＰ1〜ＳＰ10及び第２制御信号ＳＮ1〜ＳＮ10を発生して、それぞれスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10及びスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10の切り換え動作を制御する。

さらに、コントローラ７６０はバイナリ・ウィンドウ機能を有する。コントローラ７６０は、比較器７４０の出力（即ち、第１比較結果ＣＱ1）に応じて、スイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10のうち少なくとも１つ、及びスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10のうち少なくとも１つの切り換え動作を決定して、第１ＣＤＡＣ７２０の出力及び第２ＣＤＡＣ７８０の出力を上記バイナリ・ウィンドウで近似することができ、上記バイナリ・ウィンドウはＭビットのウィンドウであり、ＭはＮ以下の正の整数である。詳細には、ＳＡＲ ＡＤＣ７００のＭ回の逐次反復のうちｋ回目の逐次反復では（ｋはＭ以下である）、コントローラ７６０がスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10のうちｋ番目のスイッチングキャパシタ・セットＳＣＰkを（例えば、第１状態から第２状態に）切り換え、これにより第１ＣＤＡＣ７２０は対応する第２電圧ＶＰkを発生する。さらに、コントローラ７６０はスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10のうちｋ番目のスイッチングキャパシタ・セットＳＣＮkを（例えば、第１状態から第２状態に）切り換え、これにより第２ＣＤＡＣ７８０は対応する第４電圧ＶＮkを発生する。次に、比較器７４０は、ｋ回目の逐次反復の第２電圧ＶＰkと第４電圧ＶＮkとの差をゼロ交差点の値（例えば、０ボルト）と比較して、対応する第２比較結果ＣＱ2_kを発生することができる。コントローラ７６０は、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて、ウィンドウ領域ＷＩＮkを規定（または決定）することができる。さらに、コントローラ７６０は、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて、第１ＣＤＡＣ７２０のｋ番目のスイッチングキャパシタ・セットＳＣＰk及び第２ＣＤＡＣ７８０のｋ番目のスイッチングキャパシタ・セットＳＣＮkを、再び第１状態（即ち、切り換え前の状態）に切り換えるか、ｋ番目のスイッチングキャパシタ・セットＳＣＰkを第２状態（即ち、切り換え後の状態）に維持するかを決定することができる。

図７及び図８を参照すれば、図８は、本発明の他の実施形態による、バイナリ・ウィンドウ機能を実行する差動入力型ＳＡＲ ＡＤＣの切り換えメカニズムの概略図であり、横軸は時間を表し、縦軸は、第１ＣＤＡＣ７２０の出力電圧と第２ＣＤＡＣ７８０の出力電圧との差（即ち、比較器７４０の差動入力電圧）を表す。簡単のため、例としてＭは４に等しい（即ち、バイナリ・ウィンドウが４ビットのウィンドウである）ものと仮定し、Ｍが他の正の整数である実施形態は類推によって推論することができる。バイナリ・ウィンドウが４ビットのウィンドウであることに基づき、図７に示すように、４つのウィンドウ・レジメ、即ち点線で囲んだＷＩＮ1〜ＷＩＮ4が、それぞれ１回目の逐次反復（即ちｋ＝１）〜４回目の逐次反復（即ちｋ＝４）において示される。

まず、サンプル・アンド・ホールド動作（即ちｋ＝０）では、第１ＣＤＡＣ７２０が、サンプリングクロック信号ＣＬＫＳによりサンプリング・スイッチ１２１を制御して、第１アナログ入力信号ＶＩＰを受信しサンプリングして第１電圧ＶＰ0を発生し、第２ＣＤＡＣ７８０が、サンプリングクロック信号ＣＬＫＳによりサンプリング・スイッチ７８１を制御して、第２アナログ入力信号ＶＩＮを受信しサンプリングして第３電圧ＶＮ0を発生する。なお、第１入力信号ＶＩＰ及び第２アナログ入力信号ＶＩＮの振幅は、例えば共に第１基準電圧Ｖrefに等しく、第１アナログ入力信号ＶＩＰ及び第２アナログ入力信号ＶＩＮのコモンモード電圧は、例えば共に同じであり、そして第１アナログ入力信号ＶＩＰと第２アナログ入力信号ＶＩＮとの位相差は、例えば１８０度である。比較器７４０は、比較クロック信号ＣＬＫＣによって制御されて、第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも大きいか否かを判定して、第１比較結果ＣＱ1を発生する。次に、１回目の逐次反復（即ちｋ＝１）では、コントローラ７６０が、第１比較結果ＣＱ1に応じて第１制御信号ＳＰ1及び第２制御信号ＳＮ1を発生して、スイッチングキャパシタ・セットＳＣＰ1及びＳＣＮ1の切り換え動作を制御することができる。第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも大きい状況（即ち、ＶＰ0−ＶＮ0＞０）を、まず以下に説明する。

サンプル・アンド・ホールド動作（即ちｋ＝０）では、第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも大きい場合、比較器７４０は、例えば論理値１である第１比較結果ＣＱ1を出力することができる。従って、１回目の逐次反復（即ちｋ＝１）では、コントローラ７６０がスイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1を切り換えて第１電圧ＶＰ0を減少させ、これにより第１ＣＤＡＣ７２０は対応する第２電圧ＶＰ1を発生し、ここにＶＰ1＝ＶＰ0−(Ｖref／２)である。その間に、コントローラ７６０はスイッチングキャパシタ・セットＳＣＮ1のスイッチＷＮ1を切り換えて第３電圧ＶＮ0を増加させ、これにより第２ＣＤＡＣ７８０は対応する第４電圧ＶＮ1を発生し、ここにＶＮ1＝ＶＮ0＋(Ｖref／２)である。次に、比較器７４０は、１回目の逐次反復（即ちｋ＝１）の第２電圧ＶＰ1と第４電圧ＶＮ1とを比較して、第２電圧ＶＰ1と第４電圧ＶＮ1との差がゼロ交差点の値よりも大きいか否かを判定する。第２電圧ＶＰ1と第４電圧ＶＮ1との差がゼロ交差点の値よりも大きい場合、比較器７４０は、例えば論理値１である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1と第４電圧ＶＮ1との差がゼロ交差点よりも大きい場合、このことは、第１電圧ＶＰ0と第３電圧ＶＮ0との差がＶrefよりも大きく、ウィンドウ領域ＷＩＮ1外に位置することを表し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1及びスイッチングキャパシタ・セットＳＣＮ1のスイッチＷＮ1を切り換え後の状態に維持し、今回、第２電圧ＶＰ1と第４電圧ＶＮ1との差はＶＰ1＝ＶＮ1＝[ＶＰ0−(Ｖref／２)]−[ＶＮ0＋(Ｖref／２)]＝(ＶＰ0−ＶＮ0)−Ｖrefである。これに対し、第２電圧ＶＰ1と第４電圧ＶＮ1との差がゼロ交差点の値よりも小さい場合、比較器７４０は、例えば論理値０である第２比較結果ＣＱ2_1を出力する。なお、第２電圧ＶＰ1と第４電圧ＶＮ1との差がゼロ交差点の値よりも小さい場合、このことは、第１電圧ＶＰ0と第３電圧ＶＮ0との差がＶrefよりも小さく、ウィンドウ領域ＷＩＮ1内に位置することを意味し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ1のスイッチＷＰ1及びスイッチングキャパシタ・セットＳＣＮ1のスイッチＷＮ1を再び切り換え前の状態に切り換え、今回、第２電圧ＶＰ1と第４電圧ＶＮ1との差はＶＰ1−ＶＮ1＝ＶＰ0−ＶＮ0である。

次に、２回目の逐次反復（即ちｋ＝２）では、コントローラ７６０がスイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を切り換えて第２電圧ＶＰ1を減少させ、これにより第１ＣＤＡＣ７２０は対応する第２電圧ＶＰ2を発生し、ここにＶＰ2＝ＶＰ1−(Ｖref／４)である。その間に、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を切り換えて第４電圧ＶＮ2を増加させ、これにより第２ＣＤＡＣ７８０は対応する第４電圧ＶＮ2を発生し、ここにＶＮ2＝ＶＮ1＋(Ｖref／４)である。次に、比較器７４０は、２回目の逐次反復（即ちｋ＝２）の第２電圧ＶＰ2と第４電圧ＶＮ2とを比較して、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きいか否かを判定する。第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きい場合、比較器７４０は、例えば論理値１である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きい場合、このことは、第２電圧ＶＰ1と第４電圧ＶＮ1との差が０．５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ2外に位置することを表し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2及びスイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を切り換え後の状態に維持し、今回ＶＰ2＝ＶＮ2＝[ＶＰ1−(Ｖref／４)]−[ＶＮ1＋(Ｖref／４)]＝(ＶＰ1−ＶＮ1)−０．５Ｖrefである。これに対し、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点よりも小さい場合、比較器７４０は、例えば論理値０である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点よりも小さい場合、このことは、第２電圧ＶＰ1と第４電圧ＶＮ1との差が０．５Ｖrefよりも小さくウィンドウ領域ＷＩＮ2内に位置することを表し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2及びスイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を再び切り換え前の状態に切り換え、今回ＶＰ2−ＶＮ2＝(ＶＰ1−ＶＮ1)である。

３回目の逐次反復（即ちｋ＝３）及び４回目の逐次反復（即ちｋ＝４）における第１ＣＤＡＣ７２０及び第２ＣＤＡＣ７８０の切り換え動作は、１回目の逐次反復（即ちｋ＝１）及び２回目の逐次反復（即ちｋ＝２）の関係する説明より推論することができ、その詳細は繰り返さない。なお、第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも大きい場合、コントローラ７６０は、第１ＣＤＡＣ７２０及び第２ＣＤＡＣ７８０の切り換え動作を、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて制御する。

一方、第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも小さい状況下では、コントローラが第１ＣＤＡＣ７２０及び第２ＣＤＡＣ７８０の切り換え動作を、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて制御し、その詳細は、上述した説明により推論することができ、繰り返さない。

図９は、本発明の他の実施形態による、ＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートであり、この方法はＭビットのウィンドウ機能を実行するために用いられる。図７及び図９を共に参照すれば、ＳＡＲ ＡＤＣ７００が動作を開始した後に、ステップＳ９１０では、第１ＣＤＡＣ７２０を利用して、第１アナログ入力信号ＶＩＰを受信しサンプリングして第１電圧ＶＰ0を発生し、第２ＣＤＡＣ７８０を利用して第２アナログ入力信号ＶＩＮを受信しサンプリングして第３電圧ＶＮ0を発生する。次に、ステップＳ９２０では、比較器７４０を利用して、第１電圧ＶＰ0と第３電圧ＶＮ0との差をゼロ交差点の値と比較して、第１比較結果ＣＱ1を発生する。次に、ステップＳ９３０では、コントローラ７６０を利用して、第１ＣＤＡＣ７２０のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10及び第２ＣＤＡＣ７８０のスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10の切り換え動作を、第１比較結果ＣＱ1に応じて決定する。次に、ステップＳ９４０に示すように、複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、コントローラ７６０を利用して、第１ＣＤＡＣ７２０のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第１ＣＤＡＣ７２０が第２電圧ＶＰkを発生し、ＣＤＡＣ７８０のスイッチングキャパシタ・セットＳＣＮ1〜ＳＣＮ10内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより第２ＣＤＡＣ７８０が第４電圧ＶＮkを発生し、比較器７４０を利用して、第２電圧ＶＰkと第４電圧ＶＮkとの差をゼロ交差点の値と比較して、比較結果ＣＱ2_kを得る。次に、ステップＳ９５０では、コントローラ７６０を利用して、第１ＣＤＡＣ７２０のｋ番目のスイッチングキャパシタ・セット及びＣＤＡＣ７８０のｋ番目のスイッチングキャパシタ・セットを再び第１状態に切り換えるか否かを、第１比較結果ＣＱ1及び第２比較結果ＣＱ2_kに応じて決定する。

図９及び図１０を共に参照すれば、図１０は、本発明の実施形態による、図９のステップＳ９３０、Ｓ９４０及びＳ９５０の詳細なステップを例示するフローチャートである。まず、ステップＳ９３１では、コントローラ７６０がｋを１に設定する。次に、ステップＳ９３２では、コントローラ７６０が、第１電圧ＶＰ0と第３電圧ＶＮ0との差がゼロ交差点の値よりも大きいか否かを、第１比較結果ＣＱ1に応じて判定して、逐次反復を開始する。

ステップＳ９３２の判定結果が肯定である（例えば、第１比較結果が論理値１である）場合、ステップＳ９４２を実行し、この実行によりコントローラ７６０を利用してスイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え、これにより第１ＣＤＡＣ７２０は減少した第２電圧ＶＰkを発生し、その電圧値ＶＰ(k)は上記の式(1)のように示される。その間に、コントローラ７６０を利用してスイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを切り換え、これにより第２ＣＤＡＣ７８０は増加した第４電圧ＶＮkを発生し、その電圧値ＶＮ(k)は次式(4)のように示される。

次に、ステップＳ９４４では、比較器７４０を利用して、第２電圧ＶＰkと第４電圧ＶＮkとの差をゼロ交差の値と比較して、対応する第２比較結果ＣＱ2_kを得る。その後に、ステップＳ９５１では、コントローラ７６０が、第２電圧ＶＰkと第４電圧ＶＮkとの差がゼロ交差点の値よりも大きいか否かを、第２比較結果ＣＱ2_kに応じて判定する。ステップＳ９５１の判定結果が肯定である（例えば、第２比較結果ＣＱ2_kが論理値１である）場合、ステップＳ９５２を実行し、この実行によりコントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰk及びスイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを切り換え後の状態に維持し、これにより、第１ＣＤＡＣ７２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(1)のように示され、第２ＣＤＡＣ７８０によって出力される第４電圧ＶＮkの電圧値ＶＮ(k)は式(4)のように示される。ステップＳ９５１の判定結果が否定である（例えば、第２比較結果ＣＱ2_kが論理値０である）場合、ステップＳ９５３を実行し、この実行によりコントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰk及びスイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを再び切り換え前の状態に切り換え、これにより、第１ＣＤＡＣ７２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は上記の式(2)のように示され、第２ＣＤＡＣ７８０によって出力される第４電圧ＶＮkの電圧値ＶＮ(k)は次式(5)のように示される。

ＶＮ(k)＝ＶＮ(k-1) ...(5)

次に、ステップＳ９５４１では、コントローラ７６０がｋ＝ｋ＋１を設定することができ、ステップＳ９５４２では、ｋがＭ（即ち、ウィンドウのビット数）よりも大きいか否かを判定する。ステップＳ９４５２の判定結果が否定である場合、ステップＳ９４２に戻って次回の逐次反復を実行する。ステップＳ９５４２の判定結果が肯定である場合、このことはＳＡＲ ＡＤＣ７００がＭビット・ウィンドウの動作を完了したことを表す。

一方、ステップＳ９３２の判定結果が否定である（例えば、第１比較結果ＣＱ1が論理値０である）場合、ステップＳ９４６を実行し、この実行によりコントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰkを切り換え、これにより第１ＣＤＡＣ７２０は増加した第２電圧ＶＰkを発生し、その電圧値ＶＰ(k)は上記の式(3)のように示される。その間に、コントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを切り換え、これにより第２ＣＤＡＣ７８０は減少した第４電圧ＶＮkを発生し、その電圧値ＶＮ(k)は次式(6)のように示される。

次に、ステップＳ９４８では、比較器７４０を利用して、第２電圧ＶＰkと第４電圧ＶＮkとの差をゼロ交差点の値と比較して、対応する第２比較結果ＣＱ2_kを得る。その後に、ステップＳ９５５では、コントローラ７６０が、第２電圧ＶＰkと第４電圧ＶＮkとの差がゼロ交差点の値より大きいか否かを、第２比較結果ＣＱ2_kに応じて判定することができる。ステップＳ９５５の判定結果が肯定である（例えば、第２比較結果ＣＱ2_kが論理値１である）場合、ステップＳ９５６を実行し、この実行によりコントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＮkのスイッチＷＰk及びスイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを再び切り換え前の状態に切り換え、これにより、第１ＣＤＡＣ７２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(2)のように示され、第２ＣＤＡＣ７８０によって出力される第４電圧ＶＮkの電圧値ＶＮ(k)は式(5)のように示される。ステップＳ９５５の判定結果が否定である（例えば、第２比較結果ＣＱ2_kが論理値０である）場合、ステップＳ９５７を実行し、この実行によりコントローラ７６０を利用して、スイッチングキャパシタ・セットＳＣＰkのスイッチＷＰk及びスイッチングキャパシタ・セットＳＣＮkのスイッチＷＮkを切り換え後の状態に維持し、これにより、ＣＤＡＣ７２０によって出力される第２電圧ＶＰkの電圧値ＶＰ(k)は式(3)のように示され、第２ＣＤＡＣ７８０によって出力される第４電圧ＶＮkは式(6)のように示される。

次に、ステップＳ９５８１では、コントローラ７６０がｋ＝ｋ＋１を設定することができ、ステップＳ９５８２では、ｋがＭ（即ち、ウィンドウのビット数）よりも大きいか否かを判定する。ステップＳ９５８２の判定結果が否定である場合、ステップＳ９４６に戻って次回の逐次反復を実行する。ステップＳ９５８２の判定結果が肯定である場合、このことはＳＡＲ ＡＤＣ７００がＭビット・ウィンドウの動作を完了したことを表す。

さらに、本実施形態のＳＡＲ ＡＤＣ７００を動作させる方法の他の詳細についての十分な指示及び推奨は、図１〜図８の実施形態より学習することができるので、その詳細は繰り返さない。

図１１Ａ及び図１１Ｂを共に参照すれば、図１１Ａは、バイナリ・ウィンドウの動作を採用しないＳＡＲ ＡＤＣの積分非線形性の概略図であり、図１１Ｂは、本発明の実施形態によるＳＡＲ ＡＤＣの積分非線形性の概略図であり、これらの図では、横軸はＳＡＲ ＡＤＣの出力信号のデジタルコード（１２ビット）を表し、縦軸は、デジタルコードの各々に対応する積分非線形性の標準偏差を表す。図１１Ａ及び図１１Ｂによれば、バイナリ・ウィンドウの動作により、ＣＤＡＣ内では、ＭＳＢに対応する少なくとも１つのスイッチングキャパシタ・セット（例えば、図７びスイッチングキャパシタ・セットＳＣＰ1、ＳＣＮ1）を切り換える機会が減少する。このようにして、ＳＡＲ ＡＤＣの積分非線形性が改善される。

さらに、上述したように、本発明の図１の実施形態のＳＡＲ ＡＤＣ１００では、コントローラ１６０が、シングル・コンパレータ１４０の（Ｍ＋１）回の比較動作の結果により、第１ＣＤＡＣ１２０の出力をＭビットのウィンドウで近似することができる。詳細には、図１２は、本発明のさらに他の実施形態による、ＳＡＲ ＡＤＣを動作させる方法を例示するフローチャートであり、この方法はＭビットのウィンドウ機能を実行するために用いられる。図１及び図１２を共に参照すれば、ＳＡＲ ＡＤＣ１００が動作を開始した後に、ステップＳ１２１０では、第１ＣＤＡＣ１２０を利用して、第１アナログ入力信号ＶＩＰを受信しサンプリングして、第１ＣＤＡＣ１２０の複数のスイッチングキャパシタ・セットＳＣＰ1〜ＳＣＰ10の切り換え動作を、複数の第１制御信号ＳＰ1〜ＳＰ10のそれぞれに応じて制御する。次に、ステップＳ１２２０では、比較器１４０を利用して、第１ＣＤＡＣ１２０の出力を比較基準電圧Ｖrと比較する。次に、ステップＳ１２３０では、コントローラ１６０を利用して、第１制御信号ＳＰ1〜ＳＰ10及びデジタル出力信号ＳＤＯを、比較器１４０の出力に応じて発生する。次に、ステップＳ１２４０に示すように、コントローラ１６０を利用して、比較器１４０の出力に応じて、第１ＣＤＡＣ１２０の出力をＭビットのウィンドウで近似する。次に、ステップＳ１２５０では、コントローラ１６０を利用して、比較器１４０の（Ｍ＋１）回の比較動作の結果に応じて、第１ＣＤＡＣ１２０の出力をＭビットのウィンドウで近似する動作を完了する。動的な電力消費を考慮すれば、ＳＡＲ ＡＤＣの動的な電力消費は、その内部の比較器の数、及びこれらの比較器の比較動作の回数に比例する。従って、本発明のＳＡＲ ＡＤＣは、より少数の比較器、及びより少ない比較動作の回数という特徴を有し、これにより、同じ動作速度の下では、本発明のＳＡＲ ＡＤＣの動的な電力消費を効果的に減少させて電力節減効果を実現することができる。同様に、同じ動的な電力消費の下では、本発明のＳＡＲ ＡＤＣの動作速度を効果的に増加させることができる。

本発明の実施形態によって提供される、バイナリ・ウィンドウ機能を有するＳＡＲ ＡＤＣ及びその動作方法は、その動作速度を向上させ動的な電力消費を減少させることができるだけでなく、そのＣＤＡＣの積分非線形性を改善することもできる。

本発明の範囲または精神から逸脱することなしに、本発明の構造に種々の変更及び変形を加えることができることは、当業者にとって明らかである。以上のことを考慮すれば、本発明の変更及び変形が以下の特許請求の範囲及びその等価物の範囲内に入るのであれば、本発明はこれらの変更及び変形をカバーすることを意図している。

次に、２回目の逐次反復（即ちｋ＝２）では、コントローラ７６０がスイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2を切り換えて第２電圧ＶＰ1を減少させ、これにより第１ＣＤＡＣ７２０は対応する第２電圧ＶＰ2を発生し、ここにＶＰ2＝ＶＰ1−(Ｖref／４)である。その間に、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を切り換えて第４電圧ＶＮ2を増加させ、これにより第２ＣＤＡＣ７８０は対応する第４電圧ＶＮ2を発生し、ここにＶＮ2＝ＶＮ1＋(Ｖref／４)である。次に、比較器７４０は、２回目の逐次反復（即ちｋ＝２）の第２電圧ＶＰ2と第４電圧ＶＮ2とを比較して、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きいか否かを判定する。第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きい場合、比較器７４０は、例えば論理値１である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点の値よりも大きい場合、このことは、第２電圧ＶＰ1と第４電圧ＶＮ1との差が０．５Ｖrefよりも大きく、ウィンドウ領域ＷＩＮ2外に位置することを表し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2及びスイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を切り換え後の状態に維持し、今回ＶＰ2＝ＶＮ2＝[ＶＰ1−(Ｖref／４)]−[ＶＮ1＋(Ｖref／４)]＝(ＶＰ1−ＶＮ1)−０．５Ｖrefである。これに対し、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点よりも小さい場合、比較器７４０は、例えば論理値０である第２比較結果ＣＱ2_2を出力する。なお、第２電圧ＶＰ2と第４電圧ＶＮ2との差がゼロ交差点より小さい場合、このことは、第２電圧ＶＰ1と第４電圧ＶＮ1との差が０．５Ｖrefよりも小さくウィンドウ領域ＷＩＮ2内に位置することを表し、コントローラ７６０は、スイッチングキャパシタ・セットＳＣＰ2のスイッチＷＰ2及びスイッチングキャパシタ・セットＳＣＮ2のスイッチＷＮ2を再び切り換え前の状態に切り換え、今回ＶＰ2−ＶＮ2＝(ＶＰ1−ＶＮ1)である。

Claims (16)

1. 第１アナログ入力信号をデジタル出力信号に変換する逐次比較レジスタ型アナログ−デジタル変換器であって、
   前記第１アナログ入力信号を受信しサンプリングして第１電圧を発生するように構成された第１キャパシタ型デジタル−アナログ変換器と、
   前記第１キャパシタ型デジタル−アナログ変換器に結合されて前記第１電圧を受け、前記第１電圧を比較基準電圧と比較して第１比較結果を発生する比較器と、
   前記比較器及び前記第１キャパシタ型デジタル−アナログ変換器に結合され、前記第１キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第１比較結果に応じて決定するように構成されたコントローラとを具え、
   複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、前記コントローラが前記複数のスイッチングキャパシタ・セット内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより前記第１キャパシタ型デジタル−アナログ変換器が第２電圧を発生し、前記比較器が該第２電圧を前記比較基準電圧と比較して第２比較結果を発生し、ここにｋは正の整数であり、
   前記コントローラが、ウィンドウ領域を定め、前記第１比較結果及び前記第２比較結果に応じて、前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを判定する、逐次比較レジスタ型アナログ−デジタル変換器。
2. 前記第１比較結果が、前記第１電圧が前記比較基準電圧よりも大きいことを表し、前記第２比較結果が、前記第２電圧が前記比較基準電圧よりも大きいことを表す際に、前記コントローラが前記ｋ番目のスイッチングキャパシタ・セットを前記第２状態に維持し、あるいは、
   前記第１比較結果が、前記第１電圧が前記比較基準電圧よりも小さいことを表し、前記第２比較結果が、前記第２電圧が前記比較基準電圧よりも小さいことを表す際に、前記コントローラが前記ｋ番目のスイッチイングキャパシタ・セットを前記第２状態に維持する、請求項１に記載の逐次比較レジスタ型アナログ−デジタル変換器。
3. 前記第２比較結果及び前記第１比較結果が、前記第１電圧及び前記第２電圧の一方が前記比較基準電圧よりも大きく、前記第１電圧及び前記第２電圧の他方が前記比較基準電圧よりも小さいことを表す際に、前記コントローラが前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換える、請求項１に記載の逐次比較レジスタ型アナログ−デジタル変換器。
4. 前記逐次反復の全回数を完了した後に、前記コントローラが、前記逐次反復の各回における前記第１比較結果及び前記第２比較結果に応じて前記デジタル出力信号を発生する、請求項１に記載の逐次比較レジスタ型アナログ−デジタル変換器。
5. 前記比較基準電圧がゼロ交差点の値であり、前記逐次比較レジスタ型アナログ−デジタル変換器が、
   前記比較器及び前記コントローラに結合され、第２アナログ入力信号を受信しサンプリングして第３電圧を発生するように構成された第２キャパシタ型デジタル−アナログ変換器をさらに具え、前記第２アナログ入力信号と前記第１アナログ入力信号は差動対信号であり、
   前記比較器が、前記第１電圧と前記第３電圧との差を前記ゼロ交差点の値と比較して前記第１比較結果を得て、前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セットの切り換え動作、及び前記第２キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第１比較結果に応じて決定し、
   前記少なくとも２回の逐次反復のうちの前記ｋ回目の逐次反復において、前記コントローラが、前記第２キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セット内のｋ番目のスイッチングキャパシタ・セットを前記第１状態から前記第２状態に切り換え、これにより前記第２キャパシタ型デジタル−アナログ変換器が第４電圧を発生し、前記比較器が、前記第２電圧と前記第４電圧との差を前記ゼロ交差点の値と比較して前記第２比較結果を得て、
   前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定する、請求項１に記載の逐次比較レジスタ型アナログ−デジタル変換器。
6. 前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、前記第２状態に維持し、あるいは、
   前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、前記第２状態に維持する、請求項５に記載の逐次比較レジスタ型アナログ−デジタル変換器。
7. 前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、再び前記第１状態に切り換え、あるいは、
   前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記コントローラが、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、再び前記第１状態に切り換える、請求項５に記載の逐次比較レジスタ型アナログ−デジタル変換器。
8. 第１アナログ入力信号をデジタル出力信号に変換するように構成された逐次比較レジスタ型アナログ−デジタル変換器であって、
   前記第１アナログ入力信号を受信してサンプリングするように構成された第１キャパシタ型デジタル−アナログ変換器であって、複数の第１制御信号によって制御されて、当該第１キャパシタ型デジタル−アナログ変換器の複数のスイッチンングキャパシタ・セットのそれぞれの切り換え動作を制御する第１キャパシタ型デジタル−アナログ変換器と、
   前記第１キャパシタ型デジタル−アナログ変換器に結合され、前記第１キャパシタ型デジタル−アナログ変換器の出力を比較基準電圧と比較する比較器と、
   前記比較器及び前記第１キャパシタ型デジタル−アナログ変換器に結合され、前記比較器の出力に応じて前記第１制御信号及び前記デジタル出力信号を発生するように構成されたコントローラとを具え、
   前記コントローラは、前記比較器の出力に応じて、前記第１キャパシタ型デジタル−アナログ変換器の出力をＭビットのウィンドウで近似し、前記コントローラは、前記比較器の（Ｍ＋１）回の比較動作の結果に応じて、前記第１キャパシタ型デジタル−アナログ変換器の出力をＭビットのウィンドウで近似する動作を完了し、ここにＭは正の整数である、逐次比較レジスタ型アナログ−デジタル変換器。
9. 前記第１キャパシタ型デジタル−アナログ変換器が、前記アナログ入力信号をサンプリングして第１電圧を発生し、前記比較器が、前記第１電圧を比較基準電圧と比較して第１比較結果を発生し、前記コントローラが、前記第１比較結果に応じて前記第１制御信号を発生し、
   Ｍ回の逐次反復のうちｋ回目の逐次反復において、前記コントローラが、前記スイッチングキャパシタ・セット内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより前記第１キャパシタ型デジタル−アナログ変換器が第２電圧を発生し、前記比較器が、前記第２電圧を前記比較基準電圧と比較して第２比較結果を発生し、ここにｋはＭ以下であり、
   前記コントローラが、ウィンドウ領域を定め、前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定する、請求項８に記載の逐次比較レジスタ型アナログ−デジタル変換器。
10. 第１アナログ入力信号をデジタル出力信号に変換するように構成された逐次比較レジスタ型アナログ−デジタル変換器を動作させる方法であって、
    第１キャパシタ型デジタル−アナログ変換器によって、前記第１アナログ入力信号を受信しサンプリングして第１電圧を発生するステップと、
    比較器によって、前記第１電圧を比較基準電圧と比較して第１比較結果を発生するステップと、
    コントローラによって、前記第１キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第１比較結果に応じて決定するステップと、
    複数回の逐次反復のうち少なくとも２回のうちのｋ回目の逐次反復において、前記コントローラによって、前記スイッチングキャパシタ・セット内のｋ番目のスイッチングキャパシタ・セットを第１状態から第２状態に切り換え、これにより前記第１キャパシタ型デジタル−アナログ変換器が第２電圧を発生し、前記比較器によって、前記第２電圧を比較基準電圧と比較して第２比較結果を得るステップであって、ｋが正の整数であるステップと、
    前記コントローラによって、ウィンドウ領域を定め、前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定するステップと
    を含む、逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
11. 前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定するステップが、
    前記第１比較結果が、前記第１電圧が前記比較基準電圧よりも大きいことを表し、前記第２比較結果が、前記第２電圧が前記比較基準電圧よりも大きいことを表す際に、前記ｋ番目のスイッチングキャパシタ・セットを前記第２状態に維持し、あるいは、
    前記第１比較結果が、前記第１電圧が前記比較基準電圧よりも小さいことを表し、前記第２比較結果が、前記第２電圧が前記比較基準電圧よりも小さいことを表す際に、前記ｋ番目のスイッチングキャパシタ・セットを前記第２状態に維持するステップを含む、請求項１０に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
12. 前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定するステップが、
    前記第２比較結果及び前記第１比較結果が、前記第１電圧及び前記第２電圧の一方が前記比較基準電圧よりも大きく、前記第１電圧及び前記第２電圧の他方が前記比較基準電圧よりも小さいことを表す際に、前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるステップを含む、請求項１０に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
13. 前記逐次反復の全回数を完了した後に、前記コントローラによって、前記第１アナログ入力信号に対応する前記デジタル出力信号を、前記逐次反復の各回における前記第１比較結果及び前記第２比較結果に応じて発生するステップをさらに含む、請求項１０に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
14. 第２キャパシタ型デジタル−アナログ変換器によって、第２アナログ入力信号を受信して第３電圧を発生するステップであって、前記第２アナログ入力電圧と前記第１アナログ入力電圧は差動対信号であるステップと、
    前記コントローラによって、前記第１キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第１比較結果に応じて決定するステップと、
    前記少なくとも２回の逐次反復のうちの前記ｋ回目の逐次反復において、前記コントローラによって、前記第２キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セット内のｋ番目のスイッチングキャパシタ・セットを前記第１状態から前記第２状態に切り換え、これにより前記キャパシタ型デジタル−アナログ変換器が第４電圧を発生するステップと、
    前記コントローラによって、前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるか否かを、前記第１比較結果及び前記第２比較結果に応じて決定するステップをさらに含み、
    前記比較基準電圧はゼロ交差点の値であり、
    前記比較器によって、前記第１電圧を前記比較基準電圧と比較して前記第１比較結果を発生するステップが、
    前記比較器によって、前記第１電圧と前記第３電圧との差を前記ゼロ交差点の値と比較して、前記第１比較結果を得るステップをさらに含み、
    前記比較器によって、前記第２電圧を前記比較基準電圧と比較して前記第２比較結果を得るステップが、
    前記比較器によって、前記第２電圧と前記第４電圧との差を前記ゼロ交差点の値と比較して前記第２結果を得るステップをさらに含む、請求項１０に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
15. 前記第１比較結果及び前記第２比較結果に応じて、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、再び前記第１状態に切り換えるステップが、
    前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを、前記第２状態に維持し、あるいは、
    前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを前記第２状態に維持する、請求項１４に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
16. 前記第１比較結果及び前記第２比較結果に応じて、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチンングキャパシタ・セットを再び前記第１状態に切り換えるか否かを決定するステップが、
    前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換え、あるいは、
    前記第１比較結果が、前記第１電圧と前記第３電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第２比較結果が、前記第２電圧と前記第４電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記第１キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セット及び前記第２キャパシタ型デジタル−アナログ変換器の前記ｋ番目のスイッチングキャパシタ・セットを再び前記第１状態に切り換えるステップを含む、請求項１４に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。