JP2019080292A - 逐次比較レジスタ型アナログ−デジタル変換器及びその動作方法 - Google Patents
逐次比較レジスタ型アナログ−デジタル変換器及びその動作方法 Download PDFInfo
- Publication number
- JP2019080292A JP2019080292A JP2017238632A JP2017238632A JP2019080292A JP 2019080292 A JP2019080292 A JP 2019080292A JP 2017238632 A JP2017238632 A JP 2017238632A JP 2017238632 A JP2017238632 A JP 2017238632A JP 2019080292 A JP2019080292 A JP 2019080292A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparison result
- digital
- capacitor
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims abstract description 232
- 238000005070 sampling Methods 0.000 claims abstract description 17
- 230000004044 response Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 102100027668 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 1 Human genes 0.000 description 27
- 101710134395 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 1 Proteins 0.000 description 27
- PUPNJSIFIXXJCH-UHFFFAOYSA-N n-(4-hydroxyphenyl)-2-(1,1,3-trioxo-1,2-benzothiazol-2-yl)acetamide Chemical compound C1=CC(O)=CC=C1NC(=O)CN1S(=O)(=O)C2=CC=CC=C2C1=O PUPNJSIFIXXJCH-UHFFFAOYSA-N 0.000 description 27
- 102100027667 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Human genes 0.000 description 17
- 101710134389 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 13
- 101000631760 Homo sapiens Sodium channel protein type 1 subunit alpha Proteins 0.000 description 12
- 102100028910 Sodium channel protein type 1 subunit alpha Human genes 0.000 description 12
- 101150078570 WIN1 gene Proteins 0.000 description 10
- 101150017489 WIN2 gene Proteins 0.000 description 10
- 230000001960 triggered effect Effects 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 101000726252 Mus musculus Cysteine-rich secretory protein 1 Proteins 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
本願は、中華民国特許出願第106136421号、2017年10月24日出願に基づいて優先権を主張する。上記特許出願の全文は、参照することにより本明細書に含まれ、本明細書の一部を構成する。
Claims (16)
- 第1アナログ入力信号をデジタル出力信号に変換する逐次比較レジスタ型アナログ−デジタル変換器であって、
前記第1アナログ入力信号を受信しサンプリングして第1電圧を発生するように構成された第1キャパシタ型デジタル−アナログ変換器と、
前記第1キャパシタ型デジタル−アナログ変換器に結合されて前記第1電圧を受け、前記第1電圧を比較基準電圧と比較して第1比較結果を発生する比較器と、
前記比較器及び前記第1キャパシタ型デジタル−アナログ変換器に結合され、前記第1キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第1比較結果に応じて決定するように構成されたコントローラとを具え、
複数回の逐次反復のうち少なくとも2回のうちのk回目の逐次反復において、前記コントローラが前記複数のスイッチングキャパシタ・セット内のk番目のスイッチングキャパシタ・セットを第1状態から第2状態に切り換え、これにより前記第1キャパシタ型デジタル−アナログ変換器が第2電圧を発生し、前記比較器が該第2電圧を前記比較基準電圧と比較して第2比較結果を発生し、ここにkは正の整数であり、
前記コントローラが、ウィンドウ領域を定め、前記第1比較結果及び前記第2比較結果に応じて、前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを判定する、逐次比較レジスタ型アナログ−デジタル変換器。 - 前記第1比較結果が、前記第1電圧が前記比較基準電圧よりも大きいことを表し、前記第2比較結果が、前記第2電圧が前記比較基準電圧よりも大きいことを表す際に、前記コントローラが前記k番目のスイッチングキャパシタ・セットを前記第2状態に維持し、あるいは、
前記第1比較結果が、前記第1電圧が前記比較基準電圧よりも小さいことを表し、前記第2比較結果が、前記第2電圧が前記比較基準電圧よりも小さいことを表す際に、前記コントローラが前記k番目のスイッチイングキャパシタ・セットを前記第2状態に維持する、請求項1に記載の逐次比較レジスタ型アナログ−デジタル変換器。 - 前記第2比較結果及び前記第1比較結果が、前記第1電圧及び前記第2電圧の一方が前記比較基準電圧よりも大きく、前記第1電圧及び前記第2電圧の他方が前記比較基準電圧よりも小さいことを表す際に、前記コントローラが前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換える、請求項1に記載の逐次比較レジスタ型アナログ−デジタル変換器。
- 前記逐次反復の全回数を完了した後に、前記コントローラが、前記逐次反復の各回における前記第1比較結果及び前記第2比較結果に応じて前記デジタル出力信号を発生する、請求項1に記載の逐次比較レジスタ型アナログ−デジタル変換器。
- 前記比較基準電圧がゼロ交差点の値であり、前記逐次比較レジスタ型アナログ−デジタル変換器が、
前記比較器及び前記コントローラに結合され、第2アナログ入力信号を受信しサンプリングして第3電圧を発生するように構成された第2キャパシタ型デジタル−アナログ変換器をさらに具え、前記第2アナログ入力信号と前記第1アナログ入力信号は差動対信号であり、
前記比較器が、前記第1電圧と前記第3電圧との差を前記ゼロ交差点の値と比較して前記第1比較結果を得て、前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セットの切り換え動作、及び前記第2キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第1比較結果に応じて決定し、
前記少なくとも2回の逐次反復のうちの前記k回目の逐次反復において、前記コントローラが、前記第2キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セット内のk番目のスイッチングキャパシタ・セットを前記第1状態から前記第2状態に切り換え、これにより前記第2キャパシタ型デジタル−アナログ変換器が第4電圧を発生し、前記比較器が、前記第2電圧と前記第4電圧との差を前記ゼロ交差点の値と比較して前記第2比較結果を得て、
前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定する、請求項1に記載の逐次比較レジスタ型アナログ−デジタル変換器。 - 前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、前記第2状態に維持し、あるいは、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、前記第2状態に維持する、請求項5に記載の逐次比較レジスタ型アナログ−デジタル変換器。 - 前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、再び前記第1状態に切り換え、あるいは、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記コントローラが、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、再び前記第1状態に切り換える、請求項5に記載の逐次比較レジスタ型アナログ−デジタル変換器。 - 第1アナログ入力信号をデジタル出力信号に変換するように構成された逐次比較レジスタ型アナログ−デジタル変換器であって、
前記第1アナログ入力信号を受信してサンプリングするように構成された第1キャパシタ型デジタル−アナログ変換器であって、複数の第1制御信号によって制御されて、当該第1キャパシタ型デジタル−アナログ変換器の複数のスイッチンングキャパシタ・セットのそれぞれの切り換え動作を制御する第1キャパシタ型デジタル−アナログ変換器と、
前記第1キャパシタ型デジタル−アナログ変換器に結合され、前記第1キャパシタ型デジタル−アナログ変換器の出力を比較基準電圧と比較する比較器と、
前記比較器及び前記第1キャパシタ型デジタル−アナログ変換器に結合され、前記比較器の出力に応じて前記第1制御信号及び前記デジタル出力信号を発生するように構成されたコントローラとを具え、
前記コントローラは、前記比較器の出力に応じて、前記第1キャパシタ型デジタル−アナログ変換器の出力をMビットのウィンドウで近似し、前記コントローラは、前記比較器の(M+1)回の比較動作の結果に応じて、前記第1キャパシタ型デジタル−アナログ変換器の出力をMビットのウィンドウで近似する動作を完了し、ここにMは正の整数である、逐次比較レジスタ型アナログ−デジタル変換器。 - 前記第1キャパシタ型デジタル−アナログ変換器が、前記アナログ入力信号をサンプリングして第1電圧を発生し、前記比較器が、前記第1電圧を比較基準電圧と比較して第1比較結果を発生し、前記コントローラが、前記第1比較結果に応じて前記第1制御信号を発生し、
M回の逐次反復のうちk回目の逐次反復において、前記コントローラが、前記スイッチングキャパシタ・セット内のk番目のスイッチングキャパシタ・セットを第1状態から第2状態に切り換え、これにより前記第1キャパシタ型デジタル−アナログ変換器が第2電圧を発生し、前記比較器が、前記第2電圧を前記比較基準電圧と比較して第2比較結果を発生し、ここにkはM以下であり、
前記コントローラが、ウィンドウ領域を定め、前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定する、請求項8に記載の逐次比較レジスタ型アナログ−デジタル変換器。 - 第1アナログ入力信号をデジタル出力信号に変換するように構成された逐次比較レジスタ型アナログ−デジタル変換器を動作させる方法であって、
第1キャパシタ型デジタル−アナログ変換器によって、前記第1アナログ入力信号を受信しサンプリングして第1電圧を発生するステップと、
比較器によって、前記第1電圧を比較基準電圧と比較して第1比較結果を発生するステップと、
コントローラによって、前記第1キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第1比較結果に応じて決定するステップと、
複数回の逐次反復のうち少なくとも2回のうちのk回目の逐次反復において、前記コントローラによって、前記スイッチングキャパシタ・セット内のk番目のスイッチングキャパシタ・セットを第1状態から第2状態に切り換え、これにより前記第1キャパシタ型デジタル−アナログ変換器が第2電圧を発生し、前記比較器によって、前記第2電圧を比較基準電圧と比較して第2比較結果を得るステップであって、kが正の整数であるステップと、
前記コントローラによって、ウィンドウ領域を定め、前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定するステップと
を含む、逐次比較レジスタ型アナログ−デジタル変換器の動作方法。 - 前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定するステップが、
前記第1比較結果が、前記第1電圧が前記比較基準電圧よりも大きいことを表し、前記第2比較結果が、前記第2電圧が前記比較基準電圧よりも大きいことを表す際に、前記k番目のスイッチングキャパシタ・セットを前記第2状態に維持し、あるいは、
前記第1比較結果が、前記第1電圧が前記比較基準電圧よりも小さいことを表し、前記第2比較結果が、前記第2電圧が前記比較基準電圧よりも小さいことを表す際に、前記k番目のスイッチングキャパシタ・セットを前記第2状態に維持するステップを含む、請求項10に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。 - 前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定するステップが、
前記第2比較結果及び前記第1比較結果が、前記第1電圧及び前記第2電圧の一方が前記比較基準電圧よりも大きく、前記第1電圧及び前記第2電圧の他方が前記比較基準電圧よりも小さいことを表す際に、前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるステップを含む、請求項10に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。 - 前記逐次反復の全回数を完了した後に、前記コントローラによって、前記第1アナログ入力信号に対応する前記デジタル出力信号を、前記逐次反復の各回における前記第1比較結果及び前記第2比較結果に応じて発生するステップをさらに含む、請求項10に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
- 第2キャパシタ型デジタル−アナログ変換器によって、第2アナログ入力信号を受信して第3電圧を発生するステップであって、前記第2アナログ入力電圧と前記第1アナログ入力電圧は差動対信号であるステップと、
前記コントローラによって、前記第1キャパシタ型デジタル−アナログ変換器の複数のスイッチングキャパシタ・セットの切り換え動作を、前記第1比較結果に応じて決定するステップと、
前記少なくとも2回の逐次反復のうちの前記k回目の逐次反復において、前記コントローラによって、前記第2キャパシタ型デジタル−アナログ変換器の前記スイッチングキャパシタ・セット内のk番目のスイッチングキャパシタ・セットを前記第1状態から前記第2状態に切り換え、これにより前記キャパシタ型デジタル−アナログ変換器が第4電圧を発生するステップと、
前記コントローラによって、前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるか否かを、前記第1比較結果及び前記第2比較結果に応じて決定するステップをさらに含み、
前記比較基準電圧はゼロ交差点の値であり、
前記比較器によって、前記第1電圧を前記比較基準電圧と比較して前記第1比較結果を発生するステップが、
前記比較器によって、前記第1電圧と前記第3電圧との差を前記ゼロ交差点の値と比較して、前記第1比較結果を得るステップをさらに含み、
前記比較器によって、前記第2電圧を前記比較基準電圧と比較して前記第2比較結果を得るステップが、
前記比較器によって、前記第2電圧と前記第4電圧との差を前記ゼロ交差点の値と比較して前記第2結果を得るステップをさらに含む、請求項10に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。 - 前記第1比較結果及び前記第2比較結果に応じて、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、再び前記第1状態に切り換えるステップが、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを、前記第2状態に維持し、あるいは、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを前記第2状態に維持する、請求項14に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。 - 前記第1比較結果及び前記第2比較結果に応じて、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチンングキャパシタ・セットを再び前記第1状態に切り換えるか否かを決定するステップが、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも大きいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも小さいことを表す際に、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換え、あるいは、
前記第1比較結果が、前記第1電圧と前記第3電圧との差が前記ゼロ交差点の値よりも小さいことを表し、前記第2比較結果が、前記第2電圧と前記第4電圧との差が前記ゼロ交差点の値よりも大きいことを表す際に、前記第1キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セット及び前記第2キャパシタ型デジタル−アナログ変換器の前記k番目のスイッチングキャパシタ・セットを再び前記第1状態に切り換えるステップを含む、請求項14に記載の逐次比較レジスタ型アナログ−デジタル変換器の動作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106136421 | 2017-10-24 | ||
TW106136421A TWI649978B (zh) | 2017-10-24 | 2017-10-24 | 連續近似暫存器類比至數位轉換器及其運作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019080292A true JP2019080292A (ja) | 2019-05-23 |
JP6667494B2 JP6667494B2 (ja) | 2020-03-18 |
Family
ID=65322566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017238632A Active JP6667494B2 (ja) | 2017-10-24 | 2017-12-13 | 逐次比較レジスタ型アナログ−デジタル変換器及びその動作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10211847B1 (ja) |
JP (1) | JP6667494B2 (ja) |
CN (1) | CN109698700B (ja) |
TW (1) | TWI649978B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111865318B (zh) * | 2019-04-30 | 2024-06-21 | 瑞昱半导体股份有限公司 | 模拟数字转换装置及其电容调整方法 |
CN112737553B (zh) * | 2019-10-14 | 2024-06-18 | 瑞昱半导体股份有限公司 | 靴带式开关 |
US10886933B1 (en) * | 2019-10-18 | 2021-01-05 | Texas Instruments Incorporated | Analog-to-digital converter |
TWI717958B (zh) | 2019-12-31 | 2021-02-01 | 財團法人工業技術研究院 | 具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US20120274489A1 (en) * | 2011-04-28 | 2012-11-01 | Ncku Research And Development Foundation | Successive approximation register adc with a window predictive function |
JP2013021555A (ja) * | 2011-07-12 | 2013-01-31 | Toshiba Corp | Ad変換器、情報処理装置 |
JP2014022763A (ja) * | 2012-07-12 | 2014-02-03 | Renesas Electronics Corp | A/d変換器、a/d変換方法 |
JP2017163193A (ja) * | 2016-03-07 | 2017-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7733258B2 (en) * | 2008-09-30 | 2010-06-08 | Freescale Semiconductor, Inc. | Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor |
FR2965427B1 (fr) * | 2010-09-28 | 2013-06-21 | St Microelectronics Sa | Convertisseur analogique-numerique a approximations successives compact |
CN102045067B (zh) | 2011-01-13 | 2013-01-30 | 东南大学 | 提高逐次逼近adc输出信噪比的转换和校准算法及adc |
US8754798B2 (en) * | 2011-12-21 | 2014-06-17 | Realtek Semiconductor Corp. | High-speed successive-approximation-register analog-to-digital converter and method thereof |
EP2842230A1 (en) * | 2012-04-26 | 2015-03-04 | Marvell World Trade Ltd. | Method and apparatus for analog-to-digital converter |
US8599059B1 (en) * | 2012-09-07 | 2013-12-03 | Mediatek Inc. | Successive approximation register analog-digital converter and method for operating the same |
US9479190B2 (en) | 2014-10-23 | 2016-10-25 | Lattice Semiconductor Corporation | Successive approximation register-based analog-to-digital converter with increased time frame for digital-to-analog capacitor settling |
US9385740B2 (en) * | 2014-11-07 | 2016-07-05 | Mediatek Inc. | SAR ADC and method thereof |
EP3059866A1 (en) * | 2015-02-17 | 2016-08-24 | Nxp B.V. | Two-point modulation of a semi-digital phase locked loop |
-
2017
- 2017-10-24 TW TW106136421A patent/TWI649978B/zh active
- 2017-12-01 CN CN201711250741.5A patent/CN109698700B/zh active Active
- 2017-12-13 JP JP2017238632A patent/JP6667494B2/ja active Active
- 2017-12-25 US US15/853,873 patent/US10211847B1/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US20120274489A1 (en) * | 2011-04-28 | 2012-11-01 | Ncku Research And Development Foundation | Successive approximation register adc with a window predictive function |
JP2013021555A (ja) * | 2011-07-12 | 2013-01-31 | Toshiba Corp | Ad変換器、情報処理装置 |
JP2014022763A (ja) * | 2012-07-12 | 2014-02-03 | Renesas Electronics Corp | A/d変換器、a/d変換方法 |
JP2017163193A (ja) * | 2016-03-07 | 2017-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN109698700B (zh) | 2023-01-10 |
JP6667494B2 (ja) | 2020-03-18 |
US10211847B1 (en) | 2019-02-19 |
CN109698700A (zh) | 2019-04-30 |
TW201918034A (zh) | 2019-05-01 |
TWI649978B (zh) | 2019-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6667494B2 (ja) | 逐次比較レジスタ型アナログ−デジタル変換器及びその動作方法 | |
TWI559687B (zh) | 逐次逼進型類比至數位轉換器 | |
TWI594579B (zh) | 連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法 | |
JP4153026B2 (ja) | Ad変換器およびad変換方法 | |
KR102103933B1 (ko) | 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 | |
TWI572143B (zh) | 連續逼近式類比數位轉換電路及其方法 | |
US9191011B2 (en) | Double data rate counter, and analog-digital converting apparatus and CMOS image sensor using the same | |
JP5869965B2 (ja) | Ad変換回路およびad変換方法 | |
TWI521887B (zh) | 連續近似式類比數位轉換器 | |
US10277243B2 (en) | Successive approximation register analog-to-digital converter combined with flash analog-to-digital converter | |
TW201412025A (zh) | 連續逼近暫存器類比至數位轉換器及其操作方法 | |
TWI717958B (zh) | 具有校正功能之連續近似暫存器類比至數位轉換器及其校正方法 | |
TWI771076B (zh) | 逐漸逼近式類比數位轉換電路及其操作方法 | |
CN106656190B (zh) | 连续逼近式模拟数字转换电路及其方法 | |
JP5695629B2 (ja) | 逐次比較型a/d変換器及びそれを用いたマルチビットデルタシグマ変調器 | |
JP4839139B2 (ja) | Ad/da変換兼用装置 | |
JP2016019091A (ja) | Da変換器のテスト回路及びad変換器のテスト回路 | |
JP2014236373A (ja) | A/d変換装置 | |
CN113131933A (zh) | 具校正功能连续近似缓存器模拟至数字转换器及校正方法 | |
JP2014112818A (ja) | 逐次比較型a/d変換器 | |
US20240178857A1 (en) | Time domain analog-to-digital converter and analog-to-digital converting method | |
TWI493878B (zh) | 改善電容合併切換技術的數位類比轉換電路線性度之資料加權平均演算法系統 | |
US7978118B1 (en) | Algorithmic analog-to-digital conversion |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180302 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180302 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190528 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200225 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6667494 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |