JP2019057576A - 半導体装置 - Google Patents
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- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
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- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/40153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/40175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/40247—Connecting the strap to a bond pad of the item
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45139—Silver (Ag) as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48101—Connecting bonding areas at the same height, e.g. horizontal bond
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2224/732—Location after the connecting process
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- H01L2224/848—Bonding techniques
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- H01L2224/9212—Sequential connecting processes
- H01L2224/92152—Sequential connecting processes the first connecting process involving a strap connector
- H01L2224/92157—Sequential connecting processes the first connecting process involving a strap connector the second connecting process involving a wire connector
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- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
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- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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Abstract
【課題】半導体装置の性能を向上させる。【解決手段】半導体装置PKGは、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP1,CP2,CP3と、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP4,CP5,CP6と、それらを制御する制御回路を内蔵する半導体チップCPCと、を封止部で封止した半導体装置である。半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sは、金属板MP4を介して、複数のリードLD9および複数のリードLD10に電気的に接続されている。平面視において、複数のリードLD9は、封止部の辺MRd4と交差し、複数のリードLD10は、封止部の辺MRd2と交差している。【選択図】図7
Description
本発明は、半導体装置に関し、例えば、ハイサイドスイッチ用パワートランジスタをそれぞれ含む3つの半導体チップと、ロウサイドスイッチ用パワートランジスタをそれぞれ含む3つの半導体チップと、それらを制御する1つの半導体チップと、を封止した半導体装置に好適に利用できるものである。
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーMOSFETとロウサイドスイッチ用のパワーMOSFETとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーMOSFETのゲート電圧とロウサイドスイッチ用のパワーMOSFETのゲート電圧とを制御回路で制御することで、インバータ回路による電源電圧の変換を行うことができる。
特開2007−012857号公報(特許文献1)には、pMISFETを含む3つの第1半導体チップ30と、nMISFETを含む3つの第2半導体チップ31とを封止部44で封止した、3相モータ駆動用のHSOP46に関する技術が記載されている。
特開2013−149730号公報(特許文献2)には、図9〜図12に、IGBTチップである6つの半導体チップ120c〜120hと、ダイオードチップである6つの半導体チップ140c〜140hと、を備えたパワー半導体モジュール100Bが記載されている。
ハイサイドスイッチ用パワートランジスタをそれぞれ含む3つの半導体チップと、ロウサイドスイッチ用パワートランジスタをそれぞれ含む3つの半導体チップと、それらを制御する1つの半導体チップと、を封止した半導体装置において、性能を向上させることが望まれる。または、半導体装置の小型化を図ることが望まれる。もしくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する第1、第2および第3半導体チップと、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する第4、第5および第6半導体チップと、それらを制御する制御回路を内蔵する第7半導体チップと、を封止体で封止した半導体装置である。前記第1、第2および第3半導体チップは、第1チップ搭載部上に搭載され、前記第4、第5、第6および第7半導体チップは、それぞれ第2、第3、第4および第5チップ搭載部上に搭載されている。前記半導体装置は、前記第1半導体チップの第1電極に電気的に接続された複数の第1リードと、前記第2半導体チップの第2電極に電気的に接続された複数の第2リードと、前記第3半導体チップの第3電極に電気的に接続された複数の第3リードと、を有している。前記半導体装置は、更に、前記第4半導体チップの第4裏面電極に電気的に接続された複数の第4リードと、前記第5半導体チップの第5裏面電極に電気的に接続された複数の第5リードと、前記第6半導体チップの第6裏面電極に電気的に接続された複数の第6リードと、を有している。前記半導体装置は、更に、前記第1、第2および第3半導体チップの第1、第2および第3裏面電極に電気的に接続された複数の第7リードおよび複数の第8リードと、前記第4、第5および第6半導体チップの第4、第5および第6電極に第1金属板を介して電気的に接続された複数の第9リードおよび複数の第10リードと、を有している。平面視において、前記封止体は、第1方向に沿って延在する第1辺と、前記第1方向に交差する第2方向に沿って延在する第2辺と、前記第1方向に沿って延在しかつ前記第1辺とは反対側に位置する第3辺と、前記第2方向に沿って延在しかつ前記第2辺とは反対側に位置する第4辺と、を有している。平面視において、前記複数の第1リードと前記複数の第2リードと前記複数の第3リードとは、前記封止体の前記第3辺と交差し、前記複数の第4リードと前記複数の第5リードと前記複数の第6リードとは、前記封止体の前記第1辺と交差している。平面視において、前記複数の第8リードと前記複数の第10リードとは、前記封止体の前記第2辺と交差し、前記複数の第7リードと前記複数の第9リードとは、前記封止体の前記第4辺と交差している。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置の小型化を図ることができる。
もしくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをMOSFET(Metal Oxide Semiconductor Field Effect Transistor)または単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、MOSFETというときは、ゲート絶縁膜に酸化膜(酸化シリコン膜)を用いたMISFET(Metal Insulator Semiconductor Field Effect Transistor:MIS型電界効果トランジスタ)だけでなく、酸化膜(酸化シリコン膜)以外の絶縁膜をゲート絶縁膜に用いたMISFETも含むものとする。
<検討の経緯について>
近年、自動車の自動運転の実用化に向けた機能安全を見据えて、従来の3相のBLDC(ブラシレスDC)モータを、6相または12相のBLDCモータとする設計開発が行われている。BLDCモータは、自己整流型ではないため、一般的に、制御が複雑であると認識されている。そこで、6相BLDCモータでは、従来の3相(U相、V相、W相)を2組、12相BLDCモータでは、従来の3相(U相、V相、W相)を4組、保有することにより、ある1組で不具合が起きても、直ぐに不具合が顕在化しないようにしている。
近年、自動車の自動運転の実用化に向けた機能安全を見据えて、従来の3相のBLDC(ブラシレスDC)モータを、6相または12相のBLDCモータとする設計開発が行われている。BLDCモータは、自己整流型ではないため、一般的に、制御が複雑であると認識されている。そこで、6相BLDCモータでは、従来の3相(U相、V相、W相)を2組、12相BLDCモータでは、従来の3相(U相、V相、W相)を4組、保有することにより、ある1組で不具合が起きても、直ぐに不具合が顕在化しないようにしている。
本発明者は、ハイサイドスイッチ用のパワーMOSFETをそれぞれ含む3つの半導体チップCP1,CP2,CP3と、ロウサイドスイッチ用のパワーMOSFETをそれぞれ含む3つの半導体チップCP4,CP5,CP6と、それらを制御する半導体チップCPCとを含むSiP(System in Package)により、BLDCモータの3相を制御することを検討している。このSiPにより、3つのインバータ回路が形成され、その3つのインバータ回路から供給される交流電力が、BLDCモータの3相のコイルにそれぞれ供給される。このため、6相BLDCモータまたは12相BLDCモータを制御する制御ボード(後述の制御ボードPBに対応)として、配線基板(後述の配線基板PB1に対応)上に上記SiPを2個または4個搭載したものを、本発明者は検討している。なお、後述の半導体装置PKGは、このSiPに相当するものである。
図1は、12相BLDCモータを制御する制御ボードに形成された回路(モータ駆動システム)を模式的に示した回路図である。
図1に示されるモータMOTは、12相BLDCモータであり、12個のコイルCLを有しており、各コイルCLは、それぞれインバータ回路INVに接続されている。すなわち、モータMOTが有する12個のコイルのそれぞれに対して、インバータ回路INVが設けられているため、図1の回路は、合計で12個のインバータ回路INVを有している。3つのインバータ回路INVが、上記SiP(半導体装置PKG)により形成されるため、図1の回路では、上記SiPが4個必要である。4個のSiPは、制御回路CTに接続されて、その制御回路CTによって制御され、それによって、各インバータ回路INVが制御される。各インバータ回路INVからそのインバータ回路INVに接続された各コイルCLに交流電力が供給され、それによって、モータMOTが駆動される。
図2は、自動車におけるラック・アンド・ピニオン型のステアリング機構を示す説明図である。本発明者は、図2のステアリング機構において、図1の回路が実現される制御ボード(電子装置、モジュール)PBを、ステアリング・シャフトSFの周囲の空間を利用して配置することを検討した。すなわち、ステアリング・シャフトSFが制御ボードPBを貫通することを検討した。
図2に示されるステアリング機構においては、ハンドル(ステアリングホイール)HNに連結されたステアリング・シャフトSFの先端に、ラック・アンド・ピニオン機構RPがある。ハンドルHNを回すと、それに伴いステアリング・シャフトSFも回転し、その回転運動がラック・アンド・ピニオン機構RPで水平運動に変換され、タイ・ロッドTRおよびキングピンKPを介して、タイヤTYに伝達される。これにより、ハンドルHNの操作(回転)により、タイヤTYの向きを変えて操舵することができる。
ハンドルHNを回すと、ステアリング・シャフトSFも回転するため、ステアリング・シャフトSFが制御ボードPBを貫通している場合には、ステアリング・シャフトSFと一緒に制御ボードPBも回転することになる。図3は、ステアリング・シャフトSFと一緒に制御ボードPBが回転する様子を示す説明図(平面図)である。なお、図3の(a)は、制御ボードPBの平面形状が矩形であった場合が示され、図3の(b)は、制御ボードPBの平面形状が円形であった場合が示されている。
制御ボードPBが回転するのに必要な空間は、制御ボードPBの平面形状を円形にした場合が最も無駄がない。例えば、図3の(a)のように制御ボードPBの平面形状が矩形であった場合には、その矩形の対角線の長さを直径とする円形領域が、制御ボードPBが回転するのに必要な空間になるため、制御ボードPBの寸法に比べて、制御ボードPBが回転するのに必要な空間が大きくなってしまう。それに対して、図3の(b)ように制御ボードPBの平面形状が円形であった場合には、制御ボードPBが回転するのに必要な空間は、制御ボードPBの寸法とほぼ同じになる。このため、制御ボードPBの平面形状を円形にすることで、制御ボードPBを配置するのに必要で、かつ、その制御ボードPBを回転させるのに必要な空間を効率的に抑制することができる。このため、本発明者は、12相のBLDCモータを制御する制御ボードPBとして、平面形状が円形状で、4個のSiPを搭載した制御ボードPBについて検討している。
<回路構成について>
図4は、本実施の形態の半導体装置PKGを用いたインバータ回路を示す回路図である。図4において、一点鎖線で囲まれた部分が、半導体装置PKG内に形成されている。
図4は、本実施の形態の半導体装置PKGを用いたインバータ回路を示す回路図である。図4において、一点鎖線で囲まれた部分が、半導体装置PKG内に形成されている。
図4に示されるインバータ回路に用いられている半導体装置PKGは、6つのパワーMOSFET1,2,3,4,5,6と制御回路CLCとを有している。制御回路CLCは、半導体チップCPC内に形成されている。パワーMOSFET1は、半導体チップCP1内に形成され、パワーMOSFET2は、半導体チップCP2内に形成され、パワーMOSFET3は、半導体チップCP3内に形成されている。パワーMOSFET4は、半導体チップCP4内に形成され、パワーMOSFET5は、半導体チップCP5内に形成され、パワーMOSFET6は、半導体チップCP6内に形成されている。そして、これら7つの半導体チップCP1〜CP6,CPCが一緒に封止されて、半導体装置PKGが形成されている。
パワーMOSFET1,4および制御回路CLCにより、1つのインバータ回路INVが形成される。また、パワーMOSFET2,5および制御回路CLCにより、他の1つのインバータ回路INVが形成される。また、パワーMOSFET3,6および制御回路CLCにより、更に他の1つのインバータ回路INVが形成される。従って、1つの半導体装置PKGにより、3つのインバータ回路INVが形成される。
制御回路CLCは、半導体装置PKGの外部の制御回路CTから制御回路CLCに供給された信号などに応じて、パワーMOSFET1〜6のそれぞれのゲートの電位を制御し、パワーMOSFET1〜6のそれぞれの動作を制御する回路である。パワーMOSFET1〜6の各ゲートは、制御回路CLC内のドライバ回路に接続されている。
パワーMOSFET1のソース(S1)は端子TE1に接続され、パワーMOSFET2のソース(S2)は端子TE2に接続され、パワーMOSFET3のソース(S3)は端子TE3に接続されている。また、パワーMOSFET4のドレイン(D4)は端子TE4に接続され、パワーMOSFET5のドレイン(D5)は端子TE5に接続され、パワーMOSFET6のドレイン(D6)は端子TE6に接続されている。また、パワーMOSFET1のドレイン(D1)とパワーMOSFET2のドレイン(D2)とパワーMOSFET3のドレイン(D3)とは、端子TE7および端子TE8に接続されている。また、パワーMOSFET4のソース(S4)とパワーMOSFET5のソース(S5)とパワーMOSFET6のソース(S6)とは、端子TE9および端子TE10に接続されている。
端子TE1〜TE12は、いずれも、半導体装置PKGの外部接続用端子であり、後述のリードLDにより形成されている。このうち、端子TE7,TE8は、電源電位供給用の端子であり、後述のリードLD7が端子TE7に対応し、後述のリードLD8が端子TE8に対応している。また、端子TE9,TE10は、基準電位供給用の端子であり、後述のリードLD9が端子TE9に対応し、後述のリードLD10が端子TE10に対応している。なお、端子TE7,TE8(リードLD7,LD8)には、半導体装置PKGの外部の電源(入力用電源)の高電位側の電位(電源電位)VINが供給され、端子TE9,TE10(リードLD9,LD10)には、端子TE7,TE8に供給される電位VINよりも低い基準電位、例えばグランド電位(接地電位)GND、が供給される。また、後述のリードLD1が端子TE1に対応し、後述のリードLD2が端子TE2に対応し、後述のリードLD3が端子TE3に対応し、後述のリードLD4が端子TE4に対応し、後述のリードLD5が端子TE5に対応し、後述のリードLD6が端子TE6に対応している。
端子TE1(リードLD1)と端子TE4(リードLD4)とは、半導体装置PKGの外部において、電気的に接続されている。すなわち、パワーMOSFET1のソース(S1)とパワーMOSFET4のドレイン(D4)とは、半導体装置PKGの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子TE7,TE8と端子TE9,TE10との間に、パワーMOSFET1とパワーMOSFET4とが直列に接続された状態になっており、パワーMOSFET1がハイサイド用MOSFETに対応し、パワーMOSFET4がロウサイド用MOSFETに対応している。
また、端子TE2(リードLD2)と端子TE5(リードLD5)とは、半導体装置PKGの外部において、電気的に接続されている。すなわち、パワーMOSFET2のソース(S2)とパワーMOSFET5のドレイン(D5)とは、半導体装置PKGの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子TE7,TE8と端子TE9,TE10との間に、パワーMOSFET2とパワーMOSFET5とが直列に接続された状態になっており、パワーMOSFET2がハイサイド用MOSFETに対応し、パワーMOSFET5がロウサイド用MOSFETに対応している。
また、端子TE3(リードLD3)と端子TE6(リードLD6)とは、半導体装置PKGの外部において、電気的に接続されている。すなわち、パワーMOSFET3のソース(S3)とパワーMOSFET6のドレイン(D6)とは、半導体装置PKGの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子TE7,TE8と端子TE9,TE10との間に、パワーMOSFET3とパワーMOSFET6とが直列に接続された状態になっており、パワーMOSFET3がハイサイド用MOSFETに対応し、パワーMOSFET6がロウサイド用MOSFETに対応している。
パワーMOSFET1,2,3は、それぞれ、ハイサイド(高電位側)スイッチ用のパワートランジスタであり、パワーMOSFET4,5,6は、それぞれ、ロウサイド(低電位側)スイッチ用のパワートランジスタであり、パワーMOSFET1,2,3,4,5,6は、いずれも、スイッチング用のパワートランジスタとみなすことができる。
但し、端子TE1,TE4間を電気的に接続する導電経路と、端子TE2,TE5間を電気的に接続する導電経路と、端子TE3,TE6間を電気的に接続する導電経路とは、半導体装置PKGの内部ではなく、半導体装置PKGの外部に設けられており、例えば、半導体装置PKGを実装する後述の配線基板PB1に設けられている。このため、パワーMOSFET1(ソースS1)とパワーMOSFET4(ドレインD4)との接続点TE13と、パワーMOSFET2(ソースS2)とパワーMOSFET5(ドレインD5)との接続点TE14と、パワーMOSFET3(ソースS3)とパワーMOSFET6(ドレインD6)との接続点TE15とは、半導体装置PKGの外部(配線基板PB1)に設けられている。接続点TE13,TE14,TE15のそれぞれは、モータMOTのコイル(負荷)CLに接続されている。例えば、接続点TE13に接続されたコイルCLが、W相用のコイルCL3であり、接続点TE14に接続されたコイルCLが、V相用のコイルCL2であり、接続点TE15に接続されたコイルCLが、U相用のコイルCL1である。
パワーMOSFET1,4および制御回路CLCにより形成されたインバータ回路(INV)に供給された直流電力は、交流電力に変換されて、モータMOTのコイルCL(CL3)に供給される。また、パワーMOSFET2,5および制御回路CLCにより形成されたインバータ回路(INV)に供給された直流電力は、交流電力に変換されて、モータMOTのコイルCL(CL2)に供給される。また、パワーMOSFET3,6および制御回路CLCにより形成されたインバータ回路(INV)に供給された直流電力は、交流電力に変換されて、モータMOTのコイルCL(CL1)に供給される。モータMOTは、各インバータ回路から供給された交流電力によって駆動される。
また、後述のリードLD11が端子TE11に対応し、後述のリードLD12が端子TE12に対応している。制御回路CLCは、端子TE11,TE12(リードLD11,LD12)に接続され、この端子TE11,TE12(リードLD11,LD12)は、半導体装置PKGの外部に設けられた上記制御回路CTに接続されている。
また、各半導体チップCP1〜CP6には、パワーMOFET(1〜6)だけでなく、電流検知用のセンスMOSFET(図示せず)および温度検知用のダイオード(図示せず)も、内蔵されている。これにより、上記制御回路(デジタル・アナログ混在回路)CLCにより、各半導体チップCP1〜CP6の電流、電圧および温度が検知可能となっている。また、半導体チップCP1〜CP6から後述のヒートシンクHSへの熱抵抗は、半導体チップCP1〜CP6と制御用の半導体チップCPCとの間の熱抵抗よりも十分に小さいため、半導体チップCP1〜CP6の温度が例えば175℃となっても、制御用の半導体チップCPCの温度が175℃にまで達する可能性は低い。
このため、制御用の半導体チップCPC内の制御回路CLCにより、パワー用(スイッチング用)の半導体チップCP1〜CP6の温度を検知し、その温度が所定の制限温度(例えば175℃)に達した場合には、制御回路CLCが有するサーマルシャットダウン回路により、パワー用の半導体チップCP1〜CP6の動作を停止させることで、半導体装置PKG全体の熱破壊を防ぐことができる。このため、半導体装置PKGにおいて、後述のように制御用の半導体チップCPCがパワー用の半導体チップCP1〜CP6に平面視で囲まれた構造を採用しても、パワー用の半導体チップCP1〜CP6で生じた熱により制御用の半導体チップCPCに不具合が生じるのを防止できる。
なお、サーマルシャットダウン回路とは、対象となる半導体チップ(パワー用の半導体チップ)の接合温度が異常に上昇(例えば150〜200℃程度)した時、出力電圧を遮断して、その半導体チップの温度を安全なレベルまで下げる回路である。また、サーマルシャットダウン回路の動作原理は、例えば次の通りである。すなわち、パワー用の半導体チップに内蔵されている温度検知用ダイオードの順電圧(Vf)と基準電圧(Vk)とをサーマルシャットダウン回路内のコンパレータに入力し、温度検知用ダイオードの温度が規定温度まで上がるとそのダイオードの順電圧(Vf)と基準電圧(Vk)の大小関係が逆転してコンパレータの出力が切り替わる。このオン・オフを制御回路CLC内のプリドライバにフィードバックすることで、パワー用半導体チップ内のパワーMOSFETのゲートを制御し、パワーMOSFETの動作を止めることが可能である。コンパレータは、入力された2つの電圧または電流を比較し、どちらが大きいかで出力が切り替わる素子である。
<半導体装置の構造について>
図5は、本実施の形態の半導体装置PKGの上面図であり、図6は、半導体装置PKGの下面図であり、図7〜図9は、半導体装置PKGの平面透視図であり、図10〜図15は、半導体装置PKGの断面図である。図7には、半導体装置PKGを下面側から見たときの、封止部MRを透視した平面透視図が示されている。また、図8は、図7において、更にワイヤBWおよび金属板MP1,MP2,MP3,MP4を透視(省略)した場合が示されている。また、図9は、図8において、更に半導体チップCPC,CP1〜CP6を透視(省略)した場合が示されている。図6〜図9では、半導体装置PKGの向きは同じであるため、封止部MRの各側面MRc1,MRc2,MRc3,MRc4(辺MRd1,MRd2,MRd3,MRd4)の位置は、図6〜図9で共通である。また、図7〜図9では、封止部MRの外周の位置を点線で示してある。また、図7のA1−A1線の位置での断面が、図10にほぼ対応し、図7のA2−A2線の位置での断面が、図11にほぼ対応し、図7のA3−A3線の位置での断面が、図12にほぼ対応している。また、図7のA4−A4線の位置での断面が、図13にほぼ対応し、図7のA5−A5線の位置での断面が、図14にほぼ対応し、図7のA6−A6線の位置での断面が、図15にほぼ対応している。なお、各平面図に示した符号Xは第1方向、符号Yは第1方向に交差(より特定的には直交)する第2方向を示している。以下、第1方向をX方向と称し、X方向に交差(より特定的には直交)する第2方向を、Y方向と称する。すなわち、X方向とY方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
図5は、本実施の形態の半導体装置PKGの上面図であり、図6は、半導体装置PKGの下面図であり、図7〜図9は、半導体装置PKGの平面透視図であり、図10〜図15は、半導体装置PKGの断面図である。図7には、半導体装置PKGを下面側から見たときの、封止部MRを透視した平面透視図が示されている。また、図8は、図7において、更にワイヤBWおよび金属板MP1,MP2,MP3,MP4を透視(省略)した場合が示されている。また、図9は、図8において、更に半導体チップCPC,CP1〜CP6を透視(省略)した場合が示されている。図6〜図9では、半導体装置PKGの向きは同じであるため、封止部MRの各側面MRc1,MRc2,MRc3,MRc4(辺MRd1,MRd2,MRd3,MRd4)の位置は、図6〜図9で共通である。また、図7〜図9では、封止部MRの外周の位置を点線で示してある。また、図7のA1−A1線の位置での断面が、図10にほぼ対応し、図7のA2−A2線の位置での断面が、図11にほぼ対応し、図7のA3−A3線の位置での断面が、図12にほぼ対応している。また、図7のA4−A4線の位置での断面が、図13にほぼ対応し、図7のA5−A5線の位置での断面が、図14にほぼ対応し、図7のA6−A6線の位置での断面が、図15にほぼ対応している。なお、各平面図に示した符号Xは第1方向、符号Yは第1方向に交差(より特定的には直交)する第2方向を示している。以下、第1方向をX方向と称し、X方向に交差(より特定的には直交)する第2方向を、Y方向と称する。すなわち、X方向とY方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
本実施の形態では、上記制御回路CLCが形成された半導体チップ(制御用半導体チップ)CPCと、上記パワーMOSFET1,2,3,4,5,6がそれぞれ形成された半導体チップ(パワー半導体チップ)CP1,CP2,CP3,CP4,CP5,CP6とを、1つの半導体パッケージに集約(パッケージング)して、1つの半導体装置PKGとしている。そうすることで、電子装置(例えば上記制御ボードPB)の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
図5〜図15に示される本実施の形態の半導体装置(半導体パッケージ、半導体モジュール、電子装置、SiP)PKGは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではQFP(Quad Flat Package)形態の半導体装置である。以下、図5〜図15を参照しながら、半導体装置PKGの構成について説明する。
図5〜図15に示される本実施の形態の半導体装置PKGは、ダイパッド(チップ搭載部)DPC,DPH,DP1,DP2,DP3と、半導体チップCPC,CP1,CP2,CP3,CP4,CP5,CP6と、金属板MP1,MP2,MP3,MP4と、複数のワイヤ(ボンディングワイヤ)BWと、複数のリードLDと、これらを封止する封止部(封止体)MRと、を有している。
なお、以下では、半導体チップCP1,CP2,CP3,CP4,CP5,CP6を半導体チップCP1〜CP6と称し、金属板MP1,MP2,MP3,MP4を金属板MP1〜MP4と称し、ダイパッドDP1,DP2,DP3をダイパッドDP1〜DP3と称する場合もある。他の部材などについても、同様である。
樹脂封止部(樹脂封止体)としての封止部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部MRを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部MRの材料として用いても良い。
封止部MRは、主面(上面)MRaと、主面MRaとは反対側の裏面(下面、底面)MRbと、主面MRaおよび裏面MRbに交差する側面MRc1,MRc2,MRc3,MRc4と、を有している。
すなわち、封止部MRの外観は、主面MRa、裏面MRbおよび側面MRc1〜MRc4で囲まれた薄板状とされている。封止部MRの側面MRc1〜MRc4のうち、側面MRc1と側面MRc3とが互いに反対側に位置し、側面MRc2と側面MRc4とが互いに反対側に位置し、側面MRc1と側面MRc2,MRc4とが互いに交差し、側面MRc3と側面MRc2,MRc4とが互いに交差している。側面MRc1,MRc3は、X方向に略平行であり、側面MRc2,MRc4は、Y方向に略平行である。また、主面MRaおよび裏面MRbのそれぞれは、X方向およびY方向の両方に平行な面である。
また、封止部MRは、平面視において、X方向に沿って延在する辺MRd1と、X方向に沿って延在し、かつ辺MRd1とは反対側に位置する辺MRd3と、Y方向に沿って延在する辺MRd2と、Y方向に沿って延在し、かつ辺MRd2とは反対側に位置する辺MRd4と、を有している。平面視において、辺MRd2,MRd4のそれぞれは、辺MRd1,MRd3と交差している。封止部MRにおいて、辺MRd1は、側面MRc1に対応する辺であり、辺MRd2は、側面MRc2に対応する辺であり、辺MRd3は、側面MRc3に対応する辺であり、辺MRd4は、側面MRc4に対応する辺である。すなわち、封止部MRの各側面MRc1〜MRc4は、平面視においては、封止部MRの各辺MRd1〜MRd4とみなすことができる。
封止部MRの平面形状、すなわち、封止部MRの主面MRaおよび裏面MRbの平面形状は、例えば矩形状(長方形状)である。なお、封止部MRの平面形状を構成する矩形は、X方向に平行な辺とY方向に平行な辺とを有する矩形である。
複数のリードLDのそれぞれは、一部が封止部MR内に封止され、他の一部が封止部MRの側面から封止部MRの外部に突出している。以下では、リードLDのうちの封止部MR内に位置する部分をインナリード部と呼び、リードLDのうちの封止部MR外に位置する部分をアウタリード部と呼ぶものとする。リードLDのアウタリード部には、半田メッキ層などのメッキ層(図示せず)を形成することもできる。これにより、半導体装置PKGを配線基板などに実装しやすくすることができる。
なお、本実施の形態の半導体装置PKGは、各リードLDの一部(アウタリード部)が封止部MRの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部MRの側面から各リードLDがほとんど突出せず、かつ封止部MRの裏面MRbで各リードLDの一部が露出したQFN(Quad Flat Nonleaded Package)型の構成などを採用することもできる。但し、QFNに比べてQFPは、配線基板などへの実装時に半田の濡れ性が良くなるという利点がある。
半導体装置PKGが有する複数のリードLDは、封止部MRの側面MRc1側に配置された複数のリードLDと、封止部MRの側面MRc2側に配置された複数のリードLDと、封止部MRの側面MRc3側に配置された複数のリードLDと、封止部MRの側面MRc4側に配置された複数のリードLDとで構成されている。
封止部MRの側面MRc1側に配置されたリードLDは、平面視において封止部MRの辺MRd1に交差するリードLDとみなすことができる。また、封止部MRの側面MRc2側に配置されたリードLDは、平面視において封止部MRの辺MRd2に交差するリードLDとみなすことができる。また、封止部MRの側面MRc3側に配置されたリードLDは、平面視において封止部MRの辺MRd3に交差するリードLDとみなすことができる。また、封止部MRの側面MRc4側に配置されたリードLDは、平面視において封止部MRの辺MRd4に交差するリードLDとみなすことができる。
封止部MRの側面MRc1側に配置された複数のリードLD(すなわちリードLD4,LD5,LD6)は、平面視においてそれぞれY方向に延在し、かつX方向に所定の間隔で並んでおり、それらのリードLD(LD4,LD5,LD6)の各アウタリード部は、封止部MRの側面MRc1から封止部MR外に突出している。また、封止部MRの側面MRc2側に配置された複数のリードLD(すなわちリードLD8,LD10,LD12,LD13)は、平面視においてそれぞれX方向に延在し、かつY方向に所定の間隔で並んでおり、それらのリードLD(LD8,LD10,LD12,LD13)の各アウタリード部は、封止部MRの側面MRc2から封止部MR外に突出している。また、封止部MRの側面MRc3側に配置された複数のリードLD(すなわちリードLD1,LD2,LD3)は、平面視においてそれぞれY方向に延在し、かつX方向に所定の間隔で並んでおり、それらのリードLD(LD1,LD2,LD3)の各アウタリード部は、封止部MRの側面MRc3から封止部MR外に突出している。また、封止部MRの側面MRc4側に配置された複数のリードLD(すなわちリードLD7,LD9,LD11,LD13)は、平面視においてそれぞれX方向に延在し、かつY方向に所定の間隔で並んでおり、それらのリードLD(LD7,LD9,LD11,LD13)の各アウタリード部は、封止部MRの側面MRc4から封止部MR外に突出している。各リードLDのアウタリード部は、アウタリード部の端部近傍の下面が封止部MRの裏面MRbとほぼ同一平面上に位置するように、折り曲げ加工されている。リードLDのアウタリード部は、半導体装置PKGの外部端子として機能する。
ダイパッドDPCは、半導体チップCPCを搭載するチップ搭載部である。ダイパッドDPHは、半導体チップCP1,CP2,CP3を搭載するチップ搭載部である。ダイパッドDP1は、半導体チップCP4を搭載するチップ搭載部である。ダイパッドDP2は、半導体チップCP5を搭載するチップ搭載部である。ダイパッドDP3は、半導体チップCP6を搭載するチップ搭載部である。ダイパッドDPC,DPH,DP1〜DP3のそれぞれの平面形状は、例えば、X方向に平行な辺とY方向に平行な辺とを有する矩形である。なお、ダイパッドDPH上に3つの半導体チップCP1,CP2,CP3がX方向に並んで配置されることを反映して、ダイパッドDPHは、X方向の寸法がY方向の寸法よりも大きくなっている。また、半導体チップCPCにおいて、X方向の寸法がY方向の寸法よりも大きいことを反映して、ダイパッドDPCは、X方向の寸法がY方向の寸法よりも大きくなっている。このため、ダイパッドDPHとダイパッドDPCと半導体チップCPCとは、それぞれ、X方向が長手方向となっている。
半導体装置PKGにおいて、ダイパッドDP1とダイパッドDP2とダイパッドDP3とが、この順でX方向に並んで配置されており、この1組のダイパッドDP1,DP2,DP3と、1つのダイパッドDPCと、1つのダイパッドDPHとが、この順でY方向に並んで配置されている。Y方向において、ダイパッドDP1,DP2,DP3が、封止部MRの側面MRc1側に位置し、ダイパッドDPHが、封止部MRの側面MRc3側に位置し、ダイパッドDPCは、1つのダイパッドDPHと1組のダイパッドDP1,DP2,DP3との間に配置されている。
また、ダイパッドDP1,DP2,DP3については、X方向において、ダイパッドDP1が、封止部MRの側面MRc4側に位置し、ダイパッドDP3が、封止部MRの側面MRc2側に位置し、ダイパッドDP2は、ダイパッドDP1とダイパッドDP3との間に配置されている。但し、ダイパッドDPHとダイパッドDPCとダイパッドDP1とダイパッドDP2とダイパッドDP3とは、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部MRの一部が介在している。
ダイパッドDPC,DPH,DP1,DP2,DP3と複数のリードLDとは、導電体で構成されており、好ましくは銅(Cu)または銅合金などの金属材料からなる。また、ダイパッドDPC,DPH,DP1,DP2,DP3および複数のリードLDは、同じ材料で形成されていることが好ましく、これにより、ダイパッドDPC,DPH,DP1,DP2,DP3および複数のリードLDが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置PKGの製造が容易になる。
ダイパッドDPCは、半導体チップCPCを搭載する側の主面DPCaと、それとは反対側の裏面DPCbとを有している。また、ダイパッドDPHは、半導体チップCP1,CP2,CP3を搭載する側の主面DPHaと、それとは反対側の裏面DPHbとを有している。また、ダイパッドDP1は、半導体チップCP4を搭載する側の主面DP1aと、それとは反対側の裏面DP1bとを有している。また、ダイパッドDP2は、半導体チップCP5を搭載する側の主面DP2aと、それとは反対側の裏面DP2bとを有している。また、ダイパッドDP3は、半導体チップCP6を搭載する側の主面DP3aと、それとは反対側の裏面DP3bとを有している。
各ダイパッドDPC,DPH,DP1〜DP3は、少なくとも一部が封止部MRによって封止されているが、本実施の形態では、ダイパッドDPC,DPH,DP1,DP2,DP3の裏面DPCb,DPHb,DP1b,DP2b,DP3bが、封止部MRの主面MRaから露出されている。これにより、半導体チップCPC,CP1〜CP6の動作時に発生した熱を、主に半導体チップCPC,CP1〜CP6の裏面からダイパッドDPC,DPH,DP1〜DP3を通じて半導体装置PKGの外部に放熱することができる。
半導体チップCPC,CP1〜CP6のそれぞれは、互いに反対側に位置する主面である表面(半導体チップの表面)および裏面(半導体チップの裏面)を有している。半導体チップCPCにおいては、ボンディングパッド(P7)が形成された側の主面が表面(半導体チップCPCの表面)であり、それとは反対側の主面が裏面(半導体チップCPCの裏面)である。また、半導体チップCP1〜CP6においては、ソース用のボンディングパッド(P1S〜P6S)やゲート用のボンディングパッド(P1G〜P6G)が形成された側の主面が表面(半導体チップCP1〜CP6の表面)であり、裏面電極(BE1〜BE6)が形成された側の主面が裏面(半導体チップCP1〜CP6の裏面)である。
また、ダイパッドDPC,DPH,DP1〜DP3、リードLDおよびリード連結部LB1〜LB5において、半導体チップCPC,CP1〜CP6が搭載される領域、ワイヤBWが接続される領域、および金属板MP1〜MP4が接続される領域には、銀(Ag)などからなるメッキ層(図示せず)を形成することもできる。これにより、半導体チップCPC,CP1〜CP6、金属板MP1〜MP4およびワイヤBWを、ダイパッドDPC,DPH,DP1〜DP3、リードLDおよびリード連結部LB1〜LB5に、より的確に接続することができる。
ダイパッドDPHの主面DPHa上には、半導体チップCP1,CP2,CP3が、その裏面をダイパッドDPHに向けた状態で搭載されている。半導体チップCP1,CP2,CP3は、それぞれ、導電性の接合材(接着層)BD1を介してダイパッドDPHの主面DPHa上に搭載されている。半導体チップCP1の裏面(裏面全面)には裏面電極(電極)BE1が形成され、半導体チップCP2の裏面(裏面全面)には裏面電極(電極)BE2が形成され、半導体チップCP3の裏面(裏面全面)には裏面電極(電極)BE3が形成されており、これら裏面電極BE1,BE2,BE3は、それぞれ導電性の接合材BD1を介してダイパッドDPHに接合されて電気的に接続されている。接合材BD1は、導電性の接合材(接着材)からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることができる。
ダイパッドDPHの主面DPHa上には、半導体チップCP1と半導体チップCP2と半導体チップCP3とが、この順でX方向に並んで配置されている。X方向において、半導体チップCP1が、封止部MRの側面MRc4側に位置し、半導体チップCP3が、封止部MRの側面MRc2側に位置し、半導体チップCP2は、半導体チップCP1と半導体チップCP3との間に配置されている。
また、ダイパッドDP1の主面DP1a上には、半導体チップCP4が、その裏面をダイパッドDP1に向けた状態で搭載されている。半導体チップCP4は、導電性の接合材BD1を介してダイパッドDP1の主面DP1a上に搭載されている。半導体チップCP4の裏面(裏面全面)には裏面電極(電極)BE4が形成されており、この裏面電極BE4は、導電性の接合材BD1を介してダイパッドDP1に接合されて電気的に接続されている。
また、ダイパッドDP2の主面DP2a上には、半導体チップCP5が、その裏面をダイパッドDP2に向けた状態で搭載されている。半導体チップCP5は、導電性の接合材BD1を介してダイパッドDP2の主面DP2a上に搭載されている。半導体チップCP5の裏面(裏面全面)には裏面電極(電極)BE5が形成されており、この裏面電極BE5は、導電性の接合材BD1を介してダイパッドDP2に接合されて電気的に接続されている。
また、ダイパッドDP3の主面DP3a上には、半導体チップCP6が、その裏面をダイパッドDP3に向けた状態で搭載されている。半導体チップCP6は、導電性の接合材BD1を介してダイパッドDP3の主面DP3a上に搭載されている。半導体チップCP6の裏面(裏面全面)には裏面電極(電極)BE6が形成されており、この裏面電極BE6は、導電性の接合材BD1を介してダイパッドDP3に接合されて電気的に接続されている。
また、ダイパッドDPCの主面DPCa上には、半導体チップCPCが、その裏面をダイパッドDPCに向けた状態で搭載されている。半導体チップCPCは、接合材(接着層)BD2を介してダイパッドDPCの主面DPCa上に搭載されているが、この接合材BD2は、導電性であっても、絶縁性であってもよい。
半導体チップCPC,CP1〜CP6のそれぞれの平面形状は、例えば矩形状であり、より特定的には、X方向に平行な辺とY方向に平行な辺とを有する矩形である。半導体チップCPCの平面寸法は、例えば、8.4mm×2.3mm程度であり、各半導体チップCP1〜CP6の平面寸法は、例えば、2.8mm×2.8mm程度である。平面視において、半導体チップCP1,CP2,CP3は、ダイパッドDPHの主面DPHaに内包され、半導体チップCPCは、ダイパッドDPCの主面DPCaに内包されている。また、平面視において、半導体チップCP4は、ダイパッドDP1の主面DP1aに内包され、半導体チップCP5は、ダイパッドDP2の主面DP2aに内包され、半導体チップCP6は、ダイパッドDP3の主面DP3aに内包されている。半導体チップCPC,CP1〜CP6は、封止部MR内に封止されており、封止部MRから露出されない。
半導体チップCP1〜CP6の裏面電極BE1〜BE6は、それぞれ、その半導体チップに形成されたパワーMOSFETのドレインに電気的に接続されている。このため、裏面電極BE1はパワーMOSFET1のドレイン電極として機能し、裏面電極BE2はパワーMOSFET2のドレイン電極として機能し、裏面電極BE3はパワーMOSFET3のドレイン電極として機能する。また、裏面電極BE4はパワーMOSFET4のドレイン電極として機能し、裏面電極BE5はパワーMOSFET5のドレイン電極として機能し、裏面電極BE6はパワーMOSFET6のドレイン電極として機能する。
半導体チップCPC,CP1〜CP6のそれぞれにおいて、最上層保護膜(最上層絶縁膜)は、ボンディングパッドを露出する開口部を有しており、最上層保護膜の開口部から、ボンディングパッドが露出している。すなわち、半導体チップCP1の表面では、半導体チップCP1の最上層保護膜から、ゲート用のボンディングパッドP1Gと、ソース用のボンディングパッドP1Sと、他のボンディングパッドP1とが露出している。また、半導体チップCP2の表面では、半導体チップCP2の最上層保護膜から、ゲート用のボンディングパッドP2Gと、ソース用のボンディングパッドP2Sと、他のボンディングパッドP2とが露出している。また、半導体チップCP3の表面では、半導体チップCP3の最上層保護膜から、ゲート用のボンディングパッドP3Gと、ソース用のボンディングパッドP3Sと、他のボンディングパッドP3とが露出している。また、半導体チップCP4の表面では、半導体チップCP4の最上層保護膜から、ゲート用のボンディングパッドP4Gと、ソース用のボンディングパッドP4Sと、他のボンディングパッドP4とが露出している。また、半導体チップCP5の表面では、半導体チップCP5の最上層保護膜から、ゲート用のボンディングパッドP5Gと、ソース用のボンディングパッドP5Sと、他のボンディングパッドP5とが露出している。また、半導体チップCP6の表面では、半導体チップCP6の最上層保護膜から、ゲート用のボンディングパッドP6Gと、ソース用のボンディングパッドP6Sと、他のボンディングパッドP6とが露出している。また、半導体チップCPCの表面では、半導体チップCPCの最上層保護膜から、複数のボンディングパッドP7が露出している。なお、以下では、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップCPCのパッドP7は、半導体チップCPCの内部配線を通じて、半導体チップCPC内に形成された上記制御回路CLCに電気的に接続されている。半導体チップCP1,CP2,CP3,CP4,CP5,CP6のゲート用のパッドP1G,P2G,P3G,P4G,P5G,P6Gは、それぞれ、その半導体チップに形成されたパワーMOSFETのゲート電極に電気的に接続されている。また、半導体チップCP1,CP2,CP3,CP4,CP5,CP6のソース用のパッドP1S,P2S,P3S,P4S,P5S,P6Sは、それぞれ、その半導体チップに形成されたパワーMOSFETのソースに電気的に接続されている。このため、ゲート用のパッドP1G,P2G,P3G,P4G,P5G,P6Gは、上記パワーMOSFET1,2,3,4,5,6のゲート用パッドとしてそれぞれ機能し、ソース用のパッドP1S,P2S,P3S,P4S,P5S,P6Sは、上記パワーMOSFET1,2,3,4,5,6のソース用パッドとしてそれぞれ機能する。半導体チップCP1〜CP6のそれぞれにおいて、ソース用のパッド(P1S〜P6S)の平面積は、他のパッド(P1G〜P6G,P1〜P6)のそれぞれの平面積よりも大きい。
半導体チップCP1〜CP6の具体的な構造について、半導体チップCP1を例に挙げて説明する。半導体チップCP1を構成する半導体基板には、パワーMOSFET(1)を構成する複数の単位トランジスタセルが形成されており、パワーMOSFET(1)は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート型MISFETからなる。半導体チップCP1を構成する半導体基板の表面に形成された、パワーMOSFET(1)用の複数の単位トランジスタセルのソース領域が、半導体基板上の層間絶縁膜上に形成された共通のソース電極に電気的に接続され、そのソース電極が、最上層保護膜の開口部から露出されることで、ソース用のパッド(P1S)が形成されている。半導体チップCP1の最上層保護膜は、半導体チップCP1を構成する半導体基板上の層間絶縁膜上に、ソース電極を覆うように形成されているが、ソース電極の少なくとも一部を露出する開口部を有している。半導体チップCP1を構成する半導体基板は、パワーMOSFET(1)用の複数の単位トランジスタセルの共通のドレイン領域としての機能を有しており、その半導体基板の裏面全面に裏面電極(BE1)が形成されている。半導体チップCP1において、パワーMOSFET(1)のソース・ドレイン間の電流は、その半導体チップCP1を構成する半導体基板の厚さ方向に流れる。つまり、半導体チップCP1のソース用のパッド(P1S)と裏面電極(BE1)との間に、パワーMOSFET(1)のソース・ドレイン間の電流が流れる。ゲート用パッド(P1G)は、半導体チップ(CP1)の表面側に形成されたソース用パッド(P1S)と、半導体チップ(CP1)の裏面側に形成されたドレイン用裏面電極(BE1)との間の導通を制御する制御用端子(制御用電極)として機能する。パワーMOSFET(1)は、好ましくはnチャネル型である。半導体チップCP2,CP3,CP4,CP5,CP6の構造については、半導体チップCP1とほぼ同様であるので、ここではその繰り返しの説明は省略する。
各半導体チップCP1〜CP6の表面において、ソース用のパッド(P1S〜P6S)以外のパッド(P1G〜P6G,P1〜P6)は、半導体チップCPCに対向する側の辺に沿って配置されており、それぞれ、ワイヤBWを介して半導体チップCPCのパッドP7と電気的に接続されている。すなわち、半導体チップCP1〜CP6のパッドP1G〜P6G,P1〜P6のそれぞれにワイヤBWの一端が接続され、そのワイヤBWの他端は、半導体チップCPCのパッドP7に接続されている。半導体チップCP1〜CP6のパッドP1G〜P6G,P1〜P6は、それぞれ、ワイヤBWを介して半導体チップCPCのパッドP7に電気的に接続され、更に半導体チップCPCの内部配線を通じて、半導体チップCPC内の上記制御回路CLCに電気的に接続されている。
ワイヤ(ボンディングワイヤ)BWは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤBWは、金属からなるため、金属線(金属細線)とみなすこともできる。ワイヤBWとしては、金(Au)ワイヤ、銀(Ag)ワイヤ、銅(Cu)ワイヤ、あるいはアルミニウム(Al)ワイヤなどを好適に用いることができる。ワイヤBWは、封止部MR内に封止されており、封止部MRから露出されない。各リードLDにおいて、ワイヤBWの接続箇所は、封止部MR内に位置するインナリード部である。
半導体チップCP1のソース用のパッドP1Sは、金属板MP1を介して、リード連結部(リード配線部)LB1と電気的に接続されている。すなわち、金属板MP1は、半導体チップCP1のソース用のパッドP1Sとリード連結部LB1とに、それぞれ導電性の接合材BD3を介して接合されて電気的に接続されている。
半導体チップCP2のソース用のパッドP2Sは、金属板MP2を介して、リード連結部(リード配線部)LB2と電気的に接続されている。すなわち、金属板MP2は、半導体チップCP2のソース用のパッドP2Sとリード連結部LB2とに、それぞれ導電性の接合材BD3を介して接合されて電気的に接続されている。
半導体チップCP3のソース用のパッドP3Sは、金属板MP3を介して、リード連結部(リード配線部)LB3と電気的に接続されている。すなわち、金属板MP3は、半導体チップCP3のソース用のパッドP3Sとリード連結部LB3とに、それぞれ導電性の接合材BD3を介して接合されて電気的に接続されている。
半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sは、共通の金属板MP4を介して、リード連結部(リード配線部)LB4,LB5と電気的に接続されている。すなわち、金属板MP4は、半導体チップCP4のソース用のパッドP4Sと、半導体チップCP5のソース用のパッドP5Sと、半導体チップCP6のソース用のパッドP6Sと、リード連結部LB4と、リード連結部LB5とに、それぞれ導電性の接合材BD3を介して接合されて電気的に接続されている。
半導体チップCP1〜CP6のソース用パッドP1S〜P6SをリードLDに電気的に接続するのに、ワイヤではなく金属板MP1〜MP4を用いたことで、パワーMOSFET1〜6のオン抵抗を低減できる。これにより、パッケージ抵抗を低減でき、導通損失を低減できる。
接合材BD3は、導電性の接合材(接着材)からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることができる。また、金属板MP1〜MP4を半導体チップCP1〜CP6のソース用のパッドP1S〜P6Sに接続するのに、導電性の接合材 BD3を用いずに、圧着などにより直接的に接続する場合もあり得る。
金属板MP1〜MP4は、導電体からなる導体板であるが、好ましくは、銅(Cu)、銅(Cu)合金、アルミニウム(Al)またはアルミニウム(Al)合金のような導電性および熱伝導性の高い金属(金属材料)によって形成されている。各金属板MP1〜MP4のX方向およびY方向の寸法(幅)は、それぞれワイヤBWの直径よりも大きい。
半導体チップCP1〜CP6で生じた熱は、半導体チップCP1〜CP6の裏面からダイパッドDPH,DP1,DP2,DP3を通じて放散される他に、半導体チップCP1〜CP6の表面から金属板MP1〜MP4を通じて放散され得る。これにより、半導体チップCP1〜CP6で発生した熱の放散性を向上させることができる。
半導体チップCPCの複数のパッドP7のうち、半導体チップCP1〜CP6のいずれのパッドにも接続されていないパッドP7は、それぞれワイヤBWを通じて、半導体装置PKGが有する複数のリードLDのうちのリードLD11,LD12と電気的に接続されている。各リードLD11,LD12は、半導体装置PKG内の半導体チップCPCと半導体装置PKGの外部の上記制御回路CTとの間の信号伝送経路として機能することができる。
リードLD11,LD12のうち、リードLD11は、ダイパッドDPC(半導体チップCPC)とX方向に対向するように、封止部MRの側面MRc4側に配置され、リードLD12は、ダイパッドDPC(半導体チップCPC)とX方向に対向するように、封止部MRの側面MRc2側に配置されている。半導体チップCPCの表面において、封止部MRの側面MRc4側の辺に沿って配置(配列)された複数のパッドP7が、封止部MRの側面MRc4側に配置された複数のリードLD11と、それぞれワイヤBWを介して電気的に接続されている。また、半導体チップCPCの表面において、封止部MRの側面MRc2側の辺に沿って配置(配列)された複数のパッドP7が、封止部MRの側面MRc2側に配置された複数のリードLD12と、それぞれワイヤBWを介して電気的に接続されている。各リードLD11,LD12は、ダイパッドDPC,DPH,DP1,DP2,DP3、リードLD1,LD2,LD3,LD4,LD5,LD6,LD7,LD8,LD9,LD10,LD13およびリード連結部LB1,LB2,LB3,LB4,LB5のいずれにも、導体を介しては繋がっておらず、孤立したリードである。
リード連結部LB1,LB2,LB3のそれぞれは、ダイパッドDPHとY方向に隣り合い、かつ、側面MRc3に沿うように封止部MR内をX方向に延在している。但し、リード連結部LB1とリード連結部LB2とリード連結部LB3とは、X方向に並んでおり、リード連結部LB1,LB2,LB3のうち、リード連結部LB1が封止部MRの側面MRc4側に位置し、リード連結部LB3が封止部MRの側面MRc2側に位置し、リード連結部LB2はリード連結部LB1とリード連結部LB3との間に位置している。このため、平面視において、半導体チップCP1とリード連結部LB1とがY方向に対向し、半導体チップCP2とリード連結部LB2とがY方向に対向し、半導体チップCP3とリード連結部LB3とがY方向に対向している。リード連結部LB1とリード連結部LB2とリード連結部LB3とダイパッドDPHとは、互いに離間しており、それらの間には封止部MRの一部が介在している。
リード連結部LB4は、ダイパッドDP1とX方向に隣り合い、かつ、側面MRc4に沿うように封止部MR内をY方向に延在している。また、リード連結部LB5は、ダイパッドDP3とX方向に隣り合い、かつ、側面MRc2に沿うように封止部MR内をY方向に延在している。但し、リード連結部LB4とダイパッドDP1とは、互いに離間しており、それらの間には封止部MRの一部が介在している。また、リード連結部LB5とダイパッドDP3とは、互いに離間しており、それらの間には封止部MRの他の一部が介在している。リード連結部LB1〜LB5は、封止部MR内に封止されており、封止部MRから露出されていない。
リード連結部LB1には、半導体装置PKGが有する複数のリードLDのうちの複数のリードLD1が一体的に接続されている。すなわち、リード連結部LB1と複数のリードLD1とは、一体的に形成されている。各リードLD1は、封止部MRの側面MRc3側に配置されており、平面視において、それぞれY方向に延在している。リードLD1同士は、X方向に隣り合っているが、複数のリードLD1のインナリード部同士が、リード連結部LB1によって連結された状態になっている。このため、リード連結部LB1は、複数のリードLD1のインナリード部同士を連結する連結部とみなすことができる。複数のリードLD1およびリード連結部LB1は、金属板MP1を介して、半導体チップCP1のソース用のパッドP1Sに電気的に接続されている。複数のリードLD1は上記端子TE1に対応している。
リード連結部LB2には、半導体装置PKGが有する複数のリードLDのうちの複数のリードLD2が一体的に接続されている。すなわち、リード連結部LB2と複数のリードLD2とは、一体的に形成されている。各リードLD2は、封止部MRの側面MRc3側に配置されており、平面視において、それぞれY方向に延在している。リードLD2同士は、X方向に隣り合っているが、複数のリードLD2のインナリード部同士が、リード連結部LB2によって連結された状態になっている。このため、リード連結部LB2は、複数のリードLD2のインナリード部同士を連結する連結部とみなすことができる。複数のリードLD2およびリード連結部LB2は、金属板MP2を介して、半導体チップCP2のソース用のパッドP2Sに電気的に接続されている。複数のリードLD2は上記端子TE2に対応している。
リード連結部LB3には、半導体装置PKGが有する複数のリードLDのうちの複数のリードLD3が一体的に接続されている。すなわち、リード連結部LB3と複数のリードLD3とは、一体的に形成されている。各リードLD3は、封止部MRの側面MRc3側に配置されており、平面視において、それぞれY方向に延在している。リードLD3同士は、X方向に隣り合っているが、複数のリードLD3のインナリード部同士が、リード連結部LB3によって連結された状態になっている。このため、リード連結部LB3は、複数のリードLD3のインナリード部同士を連結する連結部とみなすことができる。複数のリードLD3およびリード連結部LB3は、金属板MP3を介して、半導体チップCP3のソース用のパッドP3Sに電気的に接続されている。複数のリードLD3は上記端子TE3に対応している。
リード連結部LB4には、半導体装置PKGが有する複数のリードLDのうちの複数のリードLD9が一体的に接続されている。すなわち、リード連結部LB4と複数のリードLD9とは、一体的に形成されている。各リードL9は、封止部MRの側面MRc4側に配置されており、平面視において、それぞれX方向に延在している。リードLD9同士は、Y方向に隣り合っているが、複数のリードLD9のインナリード部同士が、リード連結部LB4によって連結された状態になっている。このため、リード連結部LB4は、複数のリードLD9のインナリード部同士を連結する連結部とみなすことができる。複数のリードLD9およびリード連結部LB4は、金属板MP4を介して、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sに電気的に接続されている。複数のリードLD9は上記端子TE9に対応している。
リード連結部LB5には、半導体装置PKGが有する複数のリードLDのうちの複数のリードLD10が一体的に接続されている。すなわち、リード連結部LB5と複数のリードLD10とは、一体的に形成されている。各リードL10は、封止部MRの側面MRc2側に配置されており、平面視において、それぞれX方向に延在している。リードLD10同士は、Y方向に隣り合っているが、複数のリードLD10のインナリード部同士が、リード連結部LB5によって連結された状態になっている。このため、リード連結部LB5は、複数のリードLD10のインナリード部同士を連結する連結部とみなすことができる。複数のリードLD10およびリード連結部LB5は、金属板MP4を介して、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sに電気的に接続されている。複数のリードLD10は上記端子TE10に対応している。
複数のリードLD1をリード連結部LB1にまとめて接続し、複数のリードLD2をリード連結部LB2にまとめて接続し、複数のリードLD3をリード連結部LB3にまとめて接続し、複数のリードLD9をリード連結部LB4にまとめて接続し、複数のリードLD10をリード連結部LB5にまとめて接続している。これにより、抵抗を低減でき、パワーMOSFET1,2,3,4,5,6の導通損失を低減できる。
リード連結部LB1およびそれに連結された複数のリードLD1と、リード連結部LB2およびそれに連結された複数のリードLD2と、リード連結部LB3およびそれに連結された複数のリードLD3とは、ダイパッドDPHとY方向に隣り合うように、封止部MRの側面MRc3側に配置されている。また、リード連結部LB4およびそれに連結された複数のリードLD9は、ダイパッドDP1とX方向に隣り合うように、封止部MRの側面MRc4側に配置され、また、リード連結部LB5およびそれに連結された複数のリードLD10は、ダイパッドDP3とX方向に隣り合うように、封止部MRの側面MRc2側に配置されている。
また、半導体装置PKGが有する複数のリードLDのうち、複数のリードLD4は、ダイパッドDP1と一体的に形成されている。このため、複数のリードLD4は、ダイパッドDP1と電気的に接続されており、ダイパッドDP1および導電性の接合材BD1を介して、半導体チップCP4の裏面電極BE4に電気的に接続されている。複数のリードLD4は、上記端子TE4に対応している。複数のリードLD4は、平面視において、ダイパッドDP1(半導体チップCP4)とY方向に対向するように、封止部MRの側面MRc1側に配置されている。各リードLD4は、平面視においてY方向に延在しており、リードLD4同士は、X方向に隣り合っている。
また、半導体装置PKGが有する複数のリードLDのうち、複数のリードLD5は、ダイパッドDP2と一体的に形成されている。このため、複数のリードLD5は、ダイパッドDP2と電気的に接続されており、ダイパッドDP2および導電性の接合材BD1を介して、半導体チップCP5の裏面電極BE5に電気的に接続されている。複数のリードLD5は、上記端子TE5に対応している。複数のリードLD5は、平面視において、ダイパッドDP2(半導体チップCP5)とY方向に対向するように、封止部MRの側面MRc1側に配置されている。各リードLD5は、平面視においてY方向に延在しており、リードLD5同士は、X方向に隣り合っている。
また、半導体装置PKGが有する複数のリードLDのうち、複数のリードLD6は、ダイパッドDP3と一体的に形成されている。このため、複数のリードLD6は、ダイパッドDP3と電気的に接続されており、ダイパッドDP3および導電性の接合材BD1を介して、半導体チップCP6の裏面電極BE6に電気的に接続されている。複数のリードLD6は、上記端子TE6に対応している。複数のリードLD6は、平面視において、ダイパッドDP3(半導体チップCP6)とY方向に対向するように、封止部MRの側面MRc1側に配置されている。各リードLD6は、平面視においてY方向に延在しており、リードLD6同士は、X方向に隣り合っている。
半導体装置PKGだけを単独で見ると、複数のリードLD1と複数のリードLD4とは、導体を通じて繋がっていないため、電気的に接続されておらず、また、複数のリードLD2と複数のリードLD5とは、導体を通じて繋がっていないため、電気的に接続されておらず、また、複数のリードLD3と複数のリードLD6とは、導体を通じて繋がっていないため、電気的に接続されていない。しかしながら、半導体装置PKGでインバータ回路を形成するために半導体装置PKGを配線基板などに実装すると、その配線基板の配線などを通じて、半導体装置PKGの複数のリードLD1と複数のリードLD4とが電気的に接続され、また、複数のリードLD2と複数のリードLD5とが電気的に接続され、また、複数のリードLD3と複数のリードLD6とが電気的に接続される。
半導体装置PKGが有する複数のリードLDのうち、複数のリードLD7と複数のリードLD8とは、ダイパッドDPHと一体的に形成されている。このため、複数のリードLD7および複数のリードLD8は、ダイパッドDPHと電気的に接続されており、ダイパッドDPHおよび導電性の接合材BD1を介して、半導体チップCP1,CP2,CP3の裏面電極BE1,BE2,BE3に電気的に接続されている。複数のリードLD7は上記端子TE7に対応し、複数のリードLD8は上記端子TE8に対応している。複数のリードLD7は、平面視において、ダイパッドDPH(半導体チップCP1)とX方向に対向するように、封止部MRの側面MRc4側に配置され、複数のリードLD8は、ダイパッドDPH(半導体チップCP3)とX方向に対向するように、封止部MRの側面MRc2側に配置されている。各リードLD7は、平面視においてX方向に延在しており、リードLD7同士は、Y向に隣り合っている。また、各リードLD8は、平面視においてX方向に延在しており、リードLD8同士は、Y向に隣り合っている。
本実施の形態の半導体装置PKGにおいては、封止部MRの側面MRc3側に、複数のリードLD1と複数のリードLD2と複数のリードLD3とが配置されている。また、封止部MRの側面MRc1側に、複数のリードLD4と複数のリードLD5と複数のリードLD6とが配置されている。また、封止部MRの側面MRc4側に、複数のリードLD9と複数のリードLD11と複数のリードLD7とが配置されている。また、封止部MRの側面MRc2側に、複数のリードLD10と複数のリードLD12と複数のリードLD8とが配置されている。複数のリードLD1と複数のリードLD4とが、Y方向において反対側にあり、複数のリードLD2と複数のリードLD5とが、Y方向において反対側にあり、複数のリードLD3と複数のリードLD6とが、Y方向において反対側にある。また、複数のリードLD9と複数のリードLD10とが、X方向において反対側にあり、複数のリードLD11と複数のリードLD12とが、X方向において反対側にあり、複数のリードLD7と複数のリードLD8とが、X方向において反対側にある。
このため、複数のリードLD1からなるリード群と複数のリードLD2からなるリード群と複数のリードLD3からなるリード群とが、封止部MRの同じ側面MRc3側に配置されている。但し、X方向に見ると、封止部MRの側面MRc4に近い位置に、複数のリードLD1からなるリード群があり、封止部MRの側面MRc2に近い位置に、複数のリードLD3からなるリード群があり、複数のリードLD1からなるリード群と複数のリードLD3からなるリード群との間に、複数のリードLD2からなるリード群がある。
また、複数のリードLD4からなるリード群と複数のリードLD5からなるリード群と複数のリードLD6からなるリード群とが、封止部MRの同じ側面MRc1側に配置されている。但し、X方向に見ると、封止部MRの側面MRc4に近い位置に、複数のリードLD4からなるリード群があり、封止部MRの側面MRc2に近い位置に、複数のリードLD6からなるリード群があり、複数のリードLD4からなるリード群と複数のリードLD6からなるリード群との間に、複数のリードLD5からなるリード群がある。
また、複数のリードLD9からなるリード群と複数のリードLD11からなるリード群と複数のリードLD7からなるリード群とが、封止部MRの同じ側面MRc4側に配置されている。但し、Y方向に見ると、封止部MRの側面MRc1に近い位置に、複数のリードLD9からなるリード群があり、封止部MRの側面MRc3に近い位置に、複数のリードLD7からなるリード群があり、複数のリードLD9からなるリード群と複数のリードLD7からなるリード群との間に、複数のリードLD11からなるリード群がある。
また、複数のリードLD10からなるリード群と複数のリードLD12からなるリード群と複数のリードLD8からなるリード群とが、封止部MRの同じ側面MRc2側に配置されている。但し、Y方向に見ると、封止部MRの側面MRc1に近い位置に、複数のリードLD10からなるリード群があり、封止部MRの側面MRc3に近い位置に、複数のリードLD8からなるリード群があり、複数のリードLD10からなるリード群と複数のリードLD8からなるリード群との間に、複数のリードLD12からなるリード群がある。
このため、封止部MRの側面MRc3側において、側面MRc4から側面MRc2に向かう方向に、複数のリードLD1からなるリード群と、複数のリードLD2からなるリード群と、複数のリードLD3からなるリード群とが、この順で並んでいる。また、封止部MRの側面MRc1側において、側面MRc4から側面MRc2に向かう方向に、複数のリードLD4からなるリード群と、複数のリードLD5からなるリード群と、複数のリードLD6からなるリード群とが、この順で並んでいる。また、封止部MRの側面MRc4側において、側面MRc1から側面MRc3に向かう方向に、複数のリードLD9からなるリード群と、複数のリードLD11からなるリード群と、複数のリードLD7からなるリード群とが、この順で並んでいる。また、封止部MRの側面MRc2側において、側面MRc1から側面MRc3に向かう方向に、複数のリードLD10からなるリード群と、複数のリードLD12からなるリード群と、複数のリードLD8からなるリード群とが、この順で並んでいる。
このように、半導体装置PKGにおいては、ハイサイド用パワーMOSFET1,2,3のソース用のリードLD1,LD2,LD3は、封止部MRの側面MRc3側に配置し、ハイサイド用パワーMOSFET1,2,3のドレイン用のリードLD7,LD8は、封止部MRの側面MRc2,MRc4側に配置している。また、ロウサイド用パワーMOSFET4,5,6のドレイン用のリードLD4,LD5,LD6は、封止部MRの側面MRc1側に配置し、ロウサイド用パワーMOSFET4,5,6のソース用のリードLD9,LD10)は、封止部MRの側面MRc2,MRc4側に配置している。
また、ダイパッドDPCには、複数のリードLD13が一体的に連結されている。これらのリードLD13は、半導体装置PKGを製造する際に、ダイパッドDPCを後述のリードフレームLFのフレーム枠に支持するために用いられたものである。このため、リードLD13は、半導体チップCPC,CP1〜CP6のいずれのパッドにも電気的に接続されてはおらず、また、半導体チップCP1〜CP6の裏面電極BE1,BE2,BE3,BE4,BE5,BE6にも電気的に接続されていない。このため、リードLD13は、半導体装置PKG内の半導体チップCPCと上記制御回路CTとの間の信号伝送経路としては機能せず、また、半導体装置PKG内の半導体チップCP1〜CP6と上記モータMOTとの間の電流経路としても機能しない。リードLD13は、封止部MRの側面MRc4側と側面MRc2側とに、それぞれ配置されている。
具体的には、封止部MRの側面MRc4側において、複数のリードLD9からなるリード群と複数のリードLD11からなるリード群との間に、1本以上のリードLD13が配置され、また、複数のリードLD7からなるリード群と複数のリードLD11からなるリード群との間に、1本以上のリードLD13が配置されている。また、封止部MRの側面MRc2側において、複数のリードLD10からなるリード群と複数のリードLD12からなるリード群との間に、1本以上のリードLD13が配置され、また、複数のリードLD8からなるリード群と複数のリードLD12からなるリード群との間に、1本以上のリードLD13が配置されている。なお、半導体装置PKGの製造が可能であれば、リードLD13の一部または全部を省略することもできる。
半導体装置PKGにおいては、パワーMOSFET1がオン状態のときは、リードLD7,LD8から、半導体チップCP1内のパワーMOSFET1を通じて、リードLD1に電流が流れる。また、パワーMOSFET2がオン状態のときは、リードLD7,LD8から、半導体チップCP2内のパワーMOSFET2を通じて、リードLD2に電流が流れる。また、パワーMOSFET3がオン状態のときは、リードLD7,LD8から、半導体チップCP3内のパワーMOSFET3を通じて、リードLD3に電流が流れる。また、パワーMOSFET4がオン状態のときは、リードLD4から、半導体チップCP4内のパワーMOSFET4を通じて、リードLD9,LD10に電流が流れる。また、パワーMOSFET5がオン状態のときは、リードLD5から、半導体チップCP5内のパワーMOSFET5を通じて、リードLD9,LD10に電流が流れる。また、パワーMOSFET6がオン状態のときは、リードLD6から、半導体チップCP6内のパワーMOSFET6を通じて、リードLD9,LD10に電流が流れる。
<半導体装置の製造工程について>
次に、上記図5〜図15に示される半導体装置PKGの製造工程(組立工程)について説明する。図16〜図22は、本実施の形態の半導体装置PKGの製造工程中の平面図(図16〜図21)または断面図(図22)である。
次に、上記図5〜図15に示される半導体装置PKGの製造工程(組立工程)について説明する。図16〜図22は、本実施の形態の半導体装置PKGの製造工程中の平面図(図16〜図21)または断面図(図22)である。
半導体装置PKGを製造するには、まず、リードフレームLFを準備し、また、半導体チップCPC,CP1〜CP6を準備する。リードフレームLFと半導体チップCPC,CP1〜CP6とは、どちらを先に準備してもよく、また、同時に準備してもよい。
図16に示されるように、リードフレームLFは、フレーム枠(図示せず)と、ダイパッドDPC,DPH,DP1,DP2,DP3と、複数のリードLDと、リード連結部LB1〜LB5と、を一体的に有している。各リードLDは、一方の端部がフレーム枠に連結されている。各ダイパッドDPC,DPH,DP1,DP2,DP3は、それと一体的に形成されたリードLDを介して、フレーム枠と連結されている。リードフレームLFは、例えば、銅(Cu)を主成分とする金属材料からなり、具体的には、銅(Cu)または銅(Cu)合金からなる。図16には、リードフレームLFのうち、そこから1つの半導体装置PKGが製造される領域が示されている。
なお、モールド工程を行って封止部MRを形成するまでは、リードフレームLFは、ダイパッドDPC,DPH,DP1,DP2,DP3の主面DPCa,DPHa,DP1a,DP2a,DP3aが上方を向いた状態で、以下の製造工程(組立工程)が行われる。
次に、図17に示されるように、半導体チップCP1〜CP6のダイボンディング工程を行う。まず、リードフレームLFのダイパッドDPHの主面DPHa上に半導体チップCP1,CP2,CP3を、ダイパッドDP1の主面DP1a上に半導体チップCP4を、ダイパッドDP2の主面DP2a上に半導体チップCP5を、ダイパッドDP3の主面DP3a上に半導体チップCP6を、それぞれ導電性の接合材BD1を介して搭載する(フェイスアップ接続)。接合材BD1としては、例えば銀ペーストなどを用いることができる。その後、導電性の接合材BD1を硬化する処理(熱処理)を行う。これにより、半導体チップCP1〜CP6が、硬化した導電性の接合材BD1によって、ダイパッドDPH,DP1,DP2,DP3に接合されて固定される。その後、プラズマによる清浄化処理(プラズマクリーニング処理)を行うこともできる。このプラズマクリーニング処理によって、半導体チップCP1〜CP6のパッドP1S〜P6Sが清浄化され、後で金属板MP1〜MP4を接合しやすくなる。
次に、図18に示されるように、半導体チップCP1のソース用のパッドP1Sと、リードフレームLFのリード連結部LB1とを、金属板MP1を介して接続する。また、半導体チップCP2のソース用のパッドP2Sと、リードフレームLFのリード連結部LB2とを、金属板MP2を介して接続する。また、半導体チップCP3のソース用のパッドP3Sと、リードフレームLFのリード連結部LB3とを、金属板MP3を介して接続する。また、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sと、リードフレームLFのリード連結部LB4,LB5とを、共通の金属板MP4を介して接続する。
金属板MP1は、半導体チップCP1のソース用のパッドP1Sとリード連結部LB1とに、それぞれ導電性の接合材BD3を介して接合される。また、金属板MP2は、半導体チップCP2のソース用のパッドP2Sとリード連結部LB2とに、それぞれ導電性の接合材BD3を介して接合される。また、金属板MP3は、半導体チップCP3のソース用のパッドP3Sとリード連結部LB3とに、それぞれ導電性の接合材BD3を介して接合される。また、金属板MP4は、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sとリード連結部LB4,LB5とに、それぞれ導電性の接合材BD3を介して接合される。接合材BD3としては、例えば、銀ペーストまたは半田などを用いることができる。
なお、ここでは、半導体チップCPCをダイパッドDPC上に搭載する前に、金属板MP1〜MP4の接合工程を行う場合について説明している。ダイパッドDPC上に半導体チップCPCを搭載する前に、金属板MP1〜MP4の接合工程を行うのは、金属板MP1〜MP4の接合工程に伴う熱処理(接合材BD3の硬化工程など)に半導体チップCPCが晒されるのを防ぐためである。これにより、半導体チップCPCの信頼性をより向上させることができる。
次に、図19に示されるように、半導体チップCPCのダイボンディング工程を行って、リードフレームLFのダイパッドDPCの主面DPCa上に半導体チップCPCを接合材BD2を介して搭載する(フェイスアップ接続)。接合材BD2としては、例えば銀ペーストまたは絶縁性ペーストなどを用いることができる。その後、接合材BD2を硬化する処理(熱処理)を行う。これにより、半導体チップCPCが、硬化した導電性の接合材BD2によって、ダイパッドDPCに接合されて固定される。その後、プラズマクリーニング処理を行うこともできる。このプラズマクリーニング処理によって、半導体チップCPC,CP1〜〜CP6のパッドが清浄化され、ワイヤBWを接続しやすくなる。
次に、図20に示されるように、ワイヤボンディング工程を行う。すなわち、半導体チップCP1〜CP6の複数のパッド(P1G〜P6G,P1〜P6)と半導体チップCPCの複数のパッド(P7)との間、および、半導体チップCPCの複数のパッド(P7)とリードフレームLFの複数のリード(LD11,LD12)との間を、それぞれワイヤBWを介して電気的に接続する。
異なる材料からなる複数種類のワイヤを、ワイヤBWとして用いることもできる。例えば、半導体チップCPCの複数のパッド(P7)とリードフレームLFの複数のリード(LD11,LD12)との間を、それぞれ、銅(Cu)からなるワイヤBWを介して電気的に接続する。そして、半導体チップCP1〜CP6の複数のパッド(P1G〜P6G,P1〜P6)と半導体チップCPCの複数のパッド(P7)との間を、それぞれ、金(Au)からなるワイヤBWを介して電気的に接続する。
次に、モールド工程(樹脂成形工程)による樹脂封止を行って、図21および図22に示されるように、半導体チップCPC,CP1〜CP6およびそれに接続された複数のワイヤBWと金属板MP1〜MP4とを封止部MRによって封止する。なお、図22は、上記図10に相当する断面が示されている。このモールド工程によって、半導体チップCPC,CP1〜CP6、ダイパッドDPC,DPH,DP1〜DP3、複数のワイヤBW、金属板MP1〜MP4、リード連結部LB1〜LB5および複数のリードLDのインナリード部を封止する封止部MRが形成される。図22からも分かるように、モールド工程においては、封止部MRの主面MRaからダイパッドDPC,DPH,DP1,DP2,DP3の各裏面DPCb,DPHb,DP1b,DP2b,DP3bが露出するように、封止部MRを形成する。
なお、このモールド工程までの各工程は、ダイパッドDPC,DPH,DP1,DP2,DP3の主面DPCa,DPHa,DP1a,DP2a,DP3aが上方を向いた状態で、行われる。このため、モールド工程を行って封止部MRを形成した段階では、封止部MRの裏面MRbが上方を向いている。しかしながら、製造された半導体装置PKGを配線基板などに実装する際には、封止部MRの裏面MRbが配線基板と対向するように、半導体装置PKGが配線基板に実装される。
次に、封止部MRから露出しているリードLDのアウタリード部に必要に応じてめっき層(図示せず)を形成する。その後、封止部MRとともにリードフレームLFの上下(表裏)を反転させてから、封止部MRの外部において、リードLDを所定の位置で切断して、リードフレームLFのフレーム枠から分離する。
次に、封止部MRから突出するリードLDのアウタリード部を折り曲げ加工(リード加工、リード成形)する。
このようにして、上記図5〜図15に示されるような半導体装置PKGが製造される。
<半導体装置PKGの実装例について>
図23〜図29は、半導体装置PKGの実装例を示す平面図(図23)または断面図(図24〜図29)である。
図23〜図29は、半導体装置PKGの実装例を示す平面図(図23)または断面図(図24〜図29)である。
本実施の形態の半導体装置PKGは、インバータ回路を構成する半導体装置であり、1つの半導体装置PKGによって3つのインバータ回路INVを形成することができる。12相BLDCモータである上記モータMOTを制御する場合は、インバータ回路INVは12個必要であるため、半導体装置PKGは4個必要であり、図23に示されるように、共通の配線基板(実装基板、PCB(Printed circuit board)基板)PB1上に4個の半導体装置PKGが実装される。
配線基板PB1と、配線基板PB1上に実装(搭載)された4個の半導体装置PKGとにより、上記制御ボードPBが構成される。このため、配線基板PB1の平面形状が、制御ボードPBの平面形状になる。制御ボードPBの平面形状は円形状であるため、配線基板PB1の平面形状も円形状である。
図23の場合、円形状の配線基板PB1の主面(上面)PB1a上に、複数(ここでは4個)の半導体装置PKGが、配線基板PB1の周縁部(縁、外周)に沿って、環状に並んで配置されている。また、図23の場合、平面視において、円形の配線基板PB1上に配置された複数(4個)の半導体装置PKGのそれぞれと、円形の配線基板PB1の中心との間の距離は、互いに同じになっている。また、4つの半導体装置PKGは、円形の配線基板PB1の主面PB1a上に、対称に配置されており、円形の配線基板PB1を90°回転させた場合を仮定すると、回転させる前と回転させた後とで、4つの半導体装置PKGは重なることになる。
また、配線基板PB1には、上記ステアリング・シャフトSFが貫通するための孔(貫通孔、開口部)HLが設けられている。この孔HLは、平面視において、円形状の配線基板PB1の略中心に形成されており、配線基板PB1を貫通している。孔HLの平面形状は、上記ステアリング・シャフトSFの断面形状(ステアリング・シャフトSFの軸方向に対して略垂直な断面形状)とほぼ一致しており、例えば略円形状である。配線基板PB1に孔HLを設けたことで、4個の半導体装置PKGが実装された配線基板PB1(すなわち上記制御ボードPB)を、配線基板PB1の孔HLに上記ステアリング・シャフトSFが貫通するように、配置させることができる(上記図2参照)。
なお、ここでは、平面形状が円形状で、かつ孔HLが設けられている配線基板PB1上に複数(より特定的には4個)の半導体装置PKGを実装した場合について説明したが、他の形態として、平面形状は円形状であるが、孔HLは有していない配線基板PB1上に複数(より特定的には4個)の半導体装置PKGを実装する場合もあり得る。
図24〜図29は、図23の要部断面図に対応している。図24は、上記図10に相当する位置(すなわち上記図7のA1−A1線に相当する位置)での断面図であり、図25は、上記図11に相当する位置(すなわち上記図7のA2−A2線に相当する位置)での断面図である。また、図26は、上記図12に相当する位置(すなわち上記図7のA3−A3線に相当する位置)での断面図であり、図27は、上記図13に相当する位置(すなわち上記図7のA4−A4線に相当する位置)での断面図である。また、図28は、上記図14に相当する位置(すなわち上記図7のA5−A5線に相当する位置)での断面図であり、図29は、上記図15に相当する位置(すなわち上記図7のA6−A6線に相当する位置)での断面図である。
図24〜図29にも示されるように、各半導体装置PKGは、封止部MRの裏面MRbが配線基板PB1の主面(上面)PB1aに対向する向きで、配線基板PB1の主面PB1a上に搭載されている。そして、各半導体装置PKGの複数のリードLDが、配線基板PB1の主面PB1aに形成された複数の端子(電極)TMに、それぞれ半田などの導電性の接合材(半田)SDを介して接合されて電気的に接続されている。
配線基板PB1が有する複数の端子TMは、リードLD1接続用の複数の端子TM1と、リードLD2接続用の複数の端子TM2と、リードLD3接続用の複数の端子TM3と、リードLD4接続用の複数の端子TM4と、リードLD5接続用の複数の端子TM5と、リードLD6接続用の複数の端子TM6と、を含んでいる。配線基板PB1が有する複数の端子TMは、更に、リードLD7接続用の複数の端子TM7と、リードLD8接続用の複数の端子TM8と、リードLD9接続用の複数の端子TM9と、リードLD10接続用の複数の端子TM10と、リードLD11接続用の複数の端子TM11と、リードLD12接続用の複数の端子TM12と、リードLD13接続用の複数の端子(図示せず)とを含んでいる。
配線基板PB1は、複数の配線層を有し、配線基板の両方の主面と配線基板の内部とに配線層が形成されている。いわゆる多層配線基板を配線基板PB1として好適に用いることができる。各端子TM(TM1〜TM12)は、配線基板PB1が有する複数の配線層のうちの最上層の配線層(配線基板PB1の主面PB1a側の配線層)に設けられているが、配線基板PB1の最上層を構成するソルダレジスト層SRに設けられた開口部から、露出されている。各端子TMは、配線基板PB1の配線WRと電気的に接続されている。配線基板PB1が有する配線WRは、後述の配線WR1,WR2,WR3,WR4,WR5を含んでいる。
半導体装置PKGの各リードLD1は端子TM1に、各リードLD2は端子TM2に、各リードLD3は端子TM3に、各リードLD4は端子TM4に、各リードLD5は端子TM5に、各リードLD6は端子TM6に、それぞれ導電性の接合材SDを介して接合されて電気的に接続されている。また、各リードLD7は端子TM7に、各リードLD8は端子TM8に、各リードLD9は端子TM9に、各リードLD10は端子TM10に、各リードLD11は端子TM11に、各リードLD12は端子TM12に、それぞれ導電性の接合材SDを介して接合されて電気的に接続されている。
端子TM7,TM8は、配線基板PB1の配線WRなどを介して上記電位VINが供給される端子である。これにより、配線基板PB1の端子TM7,TM8から半導体装置PKGのリードLD7,LD8に上記電位VINが供給され、更に半導体装置PKG内のダイパッドDPHを介して半導体チップCP1,CP2,CP3の裏面電極BE1,BE2,BE3にその電位VINが供給される。
端子TM9,T10は、配線基板PB1の配線WRなどを介してグランド電位GNDが供給される端子である。これにより、配線基板PB1の端子TM9,TM10から半導体装置PKGのリードLD9,LD10にグランド電位GNDが供給され、更に半導体装置PKG内の金属板MP4を介して半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sにそのグランド電位GNDが供給される。
端子TM11,TM12は、配線基板PB1の配線WRなどを介して上記制御回路CTに電気的に接続される端子である。これにより、半導体チップCPC内の制御回路CLCは、半導体チップCPCのパッドP7、ワイヤBW、リードLD11,LD12、配線基板PB1の端子TM11,TM12および配線WRなどを通じて、上記制御回路CTと信号のやり取りを行うことができる。配線基板PB1において、各端子TM11,TM12に接続された配線は、半導体装置PKGの下方に配置されていなくともよい。
端子TM1,TM2,TM3,TM4,TM5,TM6は、配線基板PB1の配線WRなどを介して上記モータMOT(コイルCL)に接続される端子である。配線基板PB1において、端子TM1と端子TM4とは、配線基板PB1の配線WR1を介して電気的に接続され、また、端子TM2と端子TM5とは、配線基板PB1の配線WR2を介して電気的に接続され、また、端子TM3と端子TM6とは、配線基板PB1の配線WR3を介して電気的に接続されている。これらの配線WR1,WR2,WR3は、端子TMと同層に設けられており、また、配線基板PB1上に半導体装置PKGを搭載した状態では、半導体装置PKGの下方に配置されている。また、配線WR1は、複数の端子TM1と複数の端子TM4とを繋ぐように、半導体装置PKGの下方をY方向に延在し、配線WR2は、複数の端子TM2と複数の端子TM5とを繋ぐように、半導体装置PKGの下方をY方向に延在し、配線WR3は、複数の端子TM3と複数の端子TM6とを繋ぐように、半導体装置PKGの下方をY方向に延在している。なお、図30は、配線WR1,WR2,WR3の平面位置を理解できるように、上記図5(半導体装置PKGの上面図)に配線WR1,WR2,WR3を重ね合わせた平面図である。
このため、半導体装置PKGを配線基板PB1上に実装した状態では、半導体装置PKGのリードLD1とリードLD4とは、配線基板PB1の端子TM1,TM4および配線WR1を介して、互いに電気的に接続されるとともに、配線基板PB1の配線WRなどを通じて、上記モータMOT(コイルCL)に電気的に接続される。また、半導体装置PKGのリードLD2とリードLD5とは、配線基板PB1の端子TM2,TM5および配線WR2を介して、互いに電気的に接続されるとともに、配線基板PB1の配線WRなどを通じて、上記モータMOT(コイルCL)に電気的に接続される。また、半導体装置PKGのリードLD3とリードLD6とは、配線基板PB1の端子TM3,TM6および配線WR3を介して、互いに電気的に接続されるとともに、配線基板PB1の配線WRなどを通じて、上記モータMOT(コイルCL)に電気的に接続される。
上記配線WR1,WR2,WR3は、配線基板PB1が有する複数の配線層のうちの最上層の配線層に設けられている。配線基板PB1の最上層の配線層において、半導体装置PKGの下方に配線WR1,WR2,WR3が配置されていることで、半導体装置PKGのリードLD1,LD4間を低抵抗で接続することができ、また、半導体装置PKGのリードLD2,LD5間を低抵抗で接続することができ、また、半導体装置PKGのリードLD3,LD6間を低抵抗で接続することができる。これにより、導通損失を低減することができる。なお、配線基板PB1において、配線WR1,WR2,WR3同士は、互いに分離されており、電気的に接続されてはいない。
また、配線基板PB1の端子TM7と端子TM8とは、配線基板PB1の配線(電源配線)WR4を介して電気的に接続されている。また、配線基板PB1の端子TM9と端子TM10とは、配線基板PB1の配線(グランド配線)WR5を介して電気的に接続されている。このため、配線基板PB1上に半導体装置PKGを搭載した場合には、配線WR4は、半導体装置PKGの複数のリードLD7と複数のリードLD8とを電気的に接続する配線とみなすことができ、また、配線WR5は、半導体装置PKGの複数のリードLD9と複数のリードLD10とを電気的に接続する配線とみなすことができる。配線基板PB1において、配線WR4,WR5は、配線WR1,WR2,WR3が形成された配線層よりも下層の配線層に、設けることができる。すなわち、配線WR4,WR5は、配線WR1,WR2,WR3よりも下層に設けることができる。別の見方をすると、配線基板PB1において、配線WR4,WR5は、配線WR1,WR2,WR3が形成された配線層とは異なる配線層に、設けることができる。これにより、配線基板PB1において、配線WR1,WR2,WR3が邪魔にならずに、端子TM7,TM8間を配線WR4を通じて電気的に接続し、かつ、端子TM9,TM10間を配線WR5を通じて電気的に接続することができる。これにより、導通損失を低減することができ、また、低インピーダンス化を図ることができる。
また、配線WR4,WR5は、配線幅を大きくすることができ、例えば配線WR1,WR2,WR3のそれぞれの配線幅よりも大きくすることができる。すなわち、配線WR4,WR5は、大面積のパターン(例えば配線WR1,WR2,WR3よりも大面積のパターン)とすることができる。これにより、導通損失を低減でき、また、低インピーダンス化を図ることができる。
また、半導体装置PKGの上記リードLD13は、電気的には不要なリードLDであるが、ノイズ耐性の向上のために、配線基板PB1におけるグランド端子(グランド電位GNDが供給される端子)に接続することが好ましい。この場合、半導体装置PKGのダイパッドDPCには、配線基板PB1のグランド端子から、リードLD13を通じて、グランド電位GNDが供給され得る。
また、図24〜図29の場合は、配線基板PB1上に搭載された各半導体装置PKGの封止部MRの主面MRa上に、絶縁性の接着材BD4を介して、ヒートシンク(筐体)HSが配置(搭載)されている。接着材BD4としては、例えば、絶縁性を有する熱伝導性グリースなどを用いることができる。ヒートシンクHSとしては、例えば、フィン型のヒートシンクなどを用いることができる。
半導体装置PKGにおいて、封止部MRの主面MRaからダイパッドDPC,DPH,DP1,DP2,DP3の裏面DPCb,DPHb,DP1b,DP2b,DP3bが露出されているが、この裏面DPCb,DPHb,DP1b,DP2b,DP3bは、絶縁性の接着材BD4を介してヒートシンクHSに接合されている。すなわち、半導体装置PKGのダイパッドDPC,DPH,DP1,DP2,DP3の裏面DPCb,DPHb,DP1b,DP2b,DP3bとヒートシンクHSとの間には、絶縁性の接着材BD4が介在している。これにより、半導体装置PKG内の半導体チップCPC,CP1〜CP6で発生した熱を、ダイパッドDPC,DPH,DP1,DP2,DP3および接着材BD4(熱伝導性グリース)を通じてヒートシンクHSに放熱することができる。
また、導電性ではなく絶縁性の接着材BD4を用いることで、半導体装置PKGのダイパッドDPC,DPH,DP1,DP2,DP3同士が接着材BD4およびヒートシンクHSを介して電気的に接続してしまうのを防ぎながら、熱容量が大きい(体積が大きい)ヒートシンクHSを半導体装置PKGに取り付けることができる。
<検討例について>
図31〜図35は、本発明者が検討した検討例の半導体装置PKG101を示す上面図(図31)、下面図(図32)または平面透視図(図33〜図35)であり、図31は上記図5に相当し、図32は上記図6に相当し、図33は上記図7に相当し、図34は上記図8に相当し、図35は上記図9に相当するものである。
図31〜図35は、本発明者が検討した検討例の半導体装置PKG101を示す上面図(図31)、下面図(図32)または平面透視図(図33〜図35)であり、図31は上記図5に相当し、図32は上記図6に相当し、図33は上記図7に相当し、図34は上記図8に相当し、図35は上記図9に相当するものである。
図31〜図35に示される検討例の半導体装置PKG101においては、ダイパッドDPH,DPC、半導体チップCPC,CP1,CP2,CP3、リード連結部LB1,LB2,LB3およびリードLD1,LD2,LD3,LD7,LD8,LD11,LD12および金属板MP1,MP2,MP3については、上記半導体装置PKGとほぼ同様である。しかしながら、以下の点が、図31〜図35の検討例の半導体装置PKG101は上記半導体装置PKGと相違している。
すなわち、検討例の半導体装置PKG101においては、ダイパッドDP1,DP2,DP3に相当するダイパッドDP101,DP102,DP103上に半導体チップCP4,CP5,CP6がそれぞれ搭載されている。そして、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sは、共通の金属板に接続されているのではない。具体的には、半導体チップCP4のソース用のパッドP4Sは、金属板MP104aを介してリード連結部LB104aに接続され、そのリード連結部LB104aに複数のリードLD109aが一体的に接続されている。また、半導体チップCP5のソース用のパッドP5Sは、金属板MP104bを介してリード連結部LB104bに接続され、そのリード連結部LB104bに複数のリードLD109bが一体的に接続されている。また、半導体チップCP6のソース用のパッドP6Sは、金属板MP104cを介してリード連結部LB104cに接続され、そのリード連結部LB104cに複数のリードLD109cが一体的に接続されている。ロウサイドパワーMOSFET(4,5,6)のソース用のこれらのリードLD109a,LD109b,LD109cは、封止部MRの側面MRc1側に配置されている。
また、検討例の半導体装置PKG101においては、ダイパッドDP101と一体的に形成された複数のリードLD104が、封止部MRの側面MRc4側と側面MRc1側とに配置されている。また、ダイパッドDP102と一体的に形成された複数のリードLD105が、封止部MRの側面MRc1側に配置されている。また、ダイパッドDP103と一体的に形成された複数のリードLD106が、封止部MRの側面MRc2側と側面MRc1側とに配置されている。従って、ロウサイドパワーMOSFET(4,5,6)のドレイン用のこれらのリードLD104,LD105,LD106のうち、リードLD104は、封止部MRの側面MRc4側と側面MRc1側とに配置され、リードLD106は、封止部MRの側面MRc2側と側面MRc1側とに配置され、リードLD105は、封止部MRの側面MRc1側のみに配置されている。
このような検討例の半導体装置PKG101においては、以下のような課題が発生することが、本発明者の検討により分かった。
すなわち、ダイパッドDP102は、ダイパッドDP101とダイパッドDP103とで挟まれているため、ダイパッドDP102と一体的に形成されたリードLD105は、封止部MRの側面MRc1側において、ダイパッドDP102(半導体チップCP5)に対向する位置に配置せざるを得ない。一方、半導体チップCP5のソース用のパッドP5Sに金属板MP104bを介して電気的に接続されたリードLD109bも、封止部MRの側面MRc1側において、ダイパッドDP102(半導体チップCP5)に対向する位置に配置せざるを得ない。なぜなら、金属板MP104bは、半導体チップCP5のソース用のパッドP5Sには接続するが、半導体チップCP4,CP6のソース用のパッドP4S,P6Sには接続しないため、金属板MP104bは、ダイパッドDP101,DP103や半導体チップCP4,CP6とは平面視で重ならないように配置しなければならないからである。このため、リードLD109bを、封止部MRの側面MRc1側において、ダイパッドDP102(半導体チップCP5)に対向する位置に配置するとともに、そのリードLD109bと半導体チップCP5のソース用のパッドP5Sとを、Y方向に延在する金属板MP104bを介して電気的に接続することになる。
従って、検討例の半導体装置PKG101においては、封止部MRの側面MRc1側において、ダイパッドDP102(半導体チップCP5)に対向する狭い領域に、半導体チップCP5(パワーMOSFET5)のソース用のリードLD109bとドレイン用のリードLD105との両方を配置しなければならない。つまり、半導体チップCP5(パワーMOSFET5)のソース用のリードLD109bの配置可能領域と、ドレイン用のリードLD105の配置可能領域とは、封止部MRの側面MRc1側において、ダイパッドDP102(半導体チップCP1)に対向する狭い領域に制限されてしまう。これは、半導体チップCP5のソース用のパッドP5Sと金属板MP104bとリードLD109bとを通過する電流経路の抵抗増加を招くか、あるいは、半導体チップCP5の裏面電極BE5とダイパッドDP102とリードLD105とを通過する電流経路の抵抗増加を招いてしまい、半導体チップCP5(パワーMOSFET5)のオン抵抗(導通時の抵抗)の増加を招いてしまう。これは、半導体装置PKG101の性能を低下させてしまう。
例えば、図31〜図35の場合は、ダイパッドDP102と複数のリードLD105とが細い導体部で一体的に連結されているため、半導体チップCP5の裏面電極BE5とダイパッドDP102とリードLD105とを通過する電流経路の抵抗が増加する。この場合、半導体チップCP5の裏面電極BE5とリードLD105とを通過する電流経路の抵抗が、半導体チップCP4の裏面電極BE4とリードLD104とを通過する電流経路の抵抗や、半導体チップCP6の裏面電極BE6とリードLD106とを通過する電流経路の抵抗よりも、大きくなってしまい、半導体装置PKG101で形成するインバータ回路のバランスが悪くなる虞がある。例えば、上記モータMOTにおいて、半導体チップCP5の裏面電極BE5とダイパッドDP102とリードLD105とを通過して上記モータMOTのコイルCL(例えばV相のコイルCL2)に電流が流れる場合にのみ、トルクが大きくなる現象を生じる虞がある。一方、ダイパッドDP102と複数のリードLD105とを連結する導体部の幅(X方向の幅)を大きくしようとすると、今度はリード連結部LB104bの幅(X方向の幅)を小さくしなければならなくなり、半導体チップCP5のソース用のパッドP5Sと金属板MP104bとリードLD109bとを通過する電流経路の抵抗が増加することになる。
また、ダイパッドDP102と複数のリードLD105とを連結する導体部の幅(X方向の幅)と、リード連結部LB104bの幅(X方向の幅)との両方を大きくするためには、ダイパッドDP101とダイパッドDP102との間の間隔や、ダイパッドDP103とダイパッドDP102との間の間隔を大きくしなければならないが、これは、封止部MRのX方向の寸法の増大につながる。このため、半導体装置PKG101の大型化を招いてしまう。
従って、検討例の半導体装置PKG101においては、半導体チップCP5のソース用のパッドP5Sとソース用のリードLD109bとを通過する電流経路の抵抗増加を招くか、あるいは、半導体チップCP5のドレイン用の裏面電極BE5とドレイン用のリードLD105とを通過する電流経路の抵抗増加を招くか、あるいは、半導体装置PKG101の大型化を招いてしまう。また、ダイパッドDP102からリードLD105への熱抵抗が大きくなるため、半導体チップCP4,CP6に比べて半導体チップCP5の温度が高くなりやすい。
本発明者は、ハイサイドスイッチ用のパワートランジスタを内蔵する半導体チップCP1,CP2,CP3と、ロウサイドスイッチ用のパワートランジスタを内蔵する半導体チップCP4,CP5,CP6と、それらを制御する制御回路を内蔵する半導体チップCPCとをパッケージ化した半導体装置を検討している。このような半導体装置においては、各半導体チップと各リードとの接続の仕方や、リードの配置の仕方などを工夫しないと、半導体装置の性能低下や、あるいは半導体装置の大型化などを招いてしまう。
<主要な特徴と効果について>
本実施の形態の半導体装置PKGは、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP1,CP2,CP3と、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP4,CP5,CP6と、それらを制御する制御回路を内蔵する半導体チップCPCと、を封止部MR(封止体)で封止した半導体装置である。半導体チップCP1,CP2,CP3(第1、第2および第3半導体チップ)は、共通のダイパッドDPH(第1チップ搭載部)上に搭載され、半導体チップCP4,CP5,CP6,CPC(第4、第5、第6および第7半導体チップ)は、それぞれダイパッドDP1,DP2,DP3,DPC(第2、第3、第4および第5チップ搭載部)上に搭載されている。
本実施の形態の半導体装置PKGは、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP1,CP2,CP3と、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップCP4,CP5,CP6と、それらを制御する制御回路を内蔵する半導体チップCPCと、を封止部MR(封止体)で封止した半導体装置である。半導体チップCP1,CP2,CP3(第1、第2および第3半導体チップ)は、共通のダイパッドDPH(第1チップ搭載部)上に搭載され、半導体チップCP4,CP5,CP6,CPC(第4、第5、第6および第7半導体チップ)は、それぞれダイパッドDP1,DP2,DP3,DPC(第2、第3、第4および第5チップ搭載部)上に搭載されている。
本実施の形態の半導体装置PKGの主要な特徴のうちの一つは、Y方向(第2方向)において、制御用の半導体チップCPCは、ハイサイド用の半導体チップCP1,CP2,CP3からなる第1チップ群と、ロウサイド用の半導体チップCP4,CP5,CP6からなる第2チップ群との間に配置されていることである。
ハイサイド用の半導体チップCP1,CP2,CP3とロウサイド用の半導体チップCP4,CP5,CP6とを、1つの半導体チップCPCで制御する。このため、半導体チップCP1,CP2,CP3(第1チップ群)と、半導体チップCP4,CP5,CP6(第2チップ群)との間に、半導体チップCPCを配置することにより、半導体チップCP1〜CP6を半導体チップCPCによって制御しやすくなり、半導体装置PKGの性能を向上させることができる。例えば、各半導体チップCP1〜CP6から半導体チップCPCまでの距離をほぼ同じにすることができるため、各半導体チップCP1〜CP6のパッドと半導体チップCPCのパッドとをワイヤBWで接続しやすくなり、また、接続抵抗も均一化しやすくなる。このため、半導体チップCPCによって半導体チップCP1〜CP6をバランスよく制御することができる。
ところで、ハイサイドスイッチ用のパワートランジスタと、ロウサイドスイッチ用のパワートランジスタとは、直列に接続する必要がある。このため、半導体チップCP1のソース用のパッドP1Sと、半導体チップCP4の裏面電極BE4とを、電気的に接続する必要があり、半導体チップCP2,CP5および半導体チップCP3,CP6についても同様である。
しかしながら、本実施の形態では、上述のように、半導体チップCP1,CP2,CP3(第1チップ群)と、半導体チップCP4,CP5,CP6(第2チップ群)との間に、半導体チップCPCを配置している。このため、封止部MR内において、半導体チップCP1のソース用のパッドP1Sと半導体チップCP4の裏面電極BE4とを導体を介して接続することは、半導体チップCPCが邪魔になるため、困難である。半導体チップCP2,CP5および半導体チップCP3,CP6についても同様である。
そこで、本実施の形態では、半導体チップCP1のパッドP1Sに(金属板MP1を介して)電気的に接続された複数のリードLD1(第1リード)と、半導体チップCP2のパッドP2Sに(金属板MP2を介して)電気的に接続された複数のリードLD2(第2リード)と、を半導体装置PKGに設けている。また、半導体チップCP3のパッドP3Sに(金属板MP3を介して)電気的に接続された複数のリードLD3(第3リード)と、ダイパッドDP1と一体的に形成され、かつ、半導体チップCP4の裏面電極BE4に電気的に接続された複数のリードLD4(第4リード)と、を半導体装置PKGに設けている。また、ダイパッドDP2と一体的に形成され、かつ、半導体チップCP5の裏面電極BE5に電気的に接続された複数のリードLD5(第5リード)と、ダイパッドDP3と一体的に形成され、かつ、半導体チップCP6の裏面電極BE6に電気的に接続された複数のリードLD6(第6リード)と、を半導体装置PKGに設けている。また、ダイパッドDPHと一体的に形成され、かつ、半導体チップCP1,CP2,CP3の裏面電極BE1,BE2,BE3に電気的に接続された複数のリードLD7,LD8(第7リードおよび第8リード)を、半導体装置PKGに設けている。また、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sに金属板MP4(第1金属板)を介して電気的に接続された複数のリードLD9,LD10(第9リードおよび第10リード)を、半導体装置PKGに設けている。
これにより、半導体装置PKGを配線基板PB1に実装した状態では、電位(電源電位)VINをリードLD7,LD8に供給し、それよりも低い基準電位(グランド電位GND)をリードLD9,LD10に供給することができる。そして、半導体チップCP1が含むパワートランジスタと半導体チップCP4が含むパワートランジスタとを、電位VINと基準電位(GND)との間に直列に接続することができる。また、半導体チップCP2が含むパワートランジスタと半導体チップCP5が含むパワートランジスタとを、電位VINと基準電位(GND)との間に直列に接続することができる。また、半導体チップCP3が含むパワートランジスタと半導体チップCP6が含むパワートランジスタとを、電位VINと基準電位(GND)との間に直列に接続することができる。これにより、半導体チップCP1,CP2,CP3が含むパワートランジスタを、ハイサイドスイッチとして機能させ、半導体チップCP4,CP5,CP6が含むパワートランジスタを、ロウサイドスイッチとして機能させることができる。
しかしながら、本実施の形態では、半導体装置PKGにこれらのリードLDを単に設けただけではなく、これらのリードLDの配置や接続関係を工夫している。
すなわち、本実施の形態では、平面視において、複数のリードLD1と複数のリードLD2と複数のリードLD3とは、封止部MRの辺MRd3(側面MRc3)側に配置し、複数のリードLD4と複数のリードLD5と複数のリードLD6とは、封止部MRの辺MRd1(側面MRc1)側に配置している。つまり、平面視において、複数のリードLD1と複数のリードLD2と複数のリードLD3とは、封止部MRの辺MRd3(第3辺)と交差し、複数のリードLD4と複数のリードLD5と複数のリードLD6とは、封止部MRの辺MRd1(第1辺)と交差している。また、本実施の形態では、平面視において、複数のリードLD8と複数のリードLD10とは、封止部MRの辺MRd2(側面MRc2)側に配置し、複数のリードLD7と複数のリードLD9とは、辺MRd4(側面MRc4)側に配置している。つまり、平面視において、複数のリードLD8と複数のリードLD10とは、封止部MRの辺MRd2(第2辺)と交差し、複数のリードLD7と複数のリードLD9とは、辺MRd4(第4辺)と交差している。
本実施の形態の主要な特徴のうちの他の一つは、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sを共通の金属板MP4に接続し、この金属板MP4を、封止部MRの側面MRc2側に配置した複数のリードLD10と、封止部MRの側面MRc4側に配置した複数のリードLD9とに、接続していることである。
上記図31〜図35の検討例の半導体装置PKG101においては、本実施の形態とは異なり、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sは、それぞれ別個の金属板MP104a,MP104b,MP104cに接続されている。このため、半導体チップCP4,CP5,CP6のそれぞれに対して、ソース用のリードを設ける必要があり、それゆえ、上述のように、封止部MRの側面MRc1側において、半導体チップCP1(ダイパッドDP102)に対向する狭い領域に、半導体チップCP5のソース用のリードLD109bとドレイン用のリードLD105との両方を配置しなければならなかった。
それに対して、本実施の形態では、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sを共通の金属板MP4に接続している。このため、半導体チップCP5のソース用のリードを別個に設けなくとも、半導体チップCP4のソース用のリードや、半導体チップCP6のソース用のリードを、半導体チップCP5のソース用のリードに兼用することができる。すなわち、封止部MRの側面MRc2側に配置したリードLD10は、半導体チップCP6に近く、封止部MRの側面MRc4側に配置したリードLD9は、半導体チップCP4に近いが、半導体チップCP4,CP6のソース用のパッドP4S,P6Sだけでなく、半導体チップCP5のソース用のパッドP5Sも、金属板MP4を介してリードLD9,LD10に電気的に接続することができる。つまり、リードLD9,LD10は、半導体チップCP4,CP5,CP6(パワーMOSFET1,2,3)の共通のソース用リードである。
このため、本実施の形態では、封止部MRの辺MRd1において、複数のリードLD4と複数のリードLD6との間(複数のリードLD4からなるリード群と複数のリードLD6からなるリード群との間)には、複数のリードLD5を配置すればよく、半導体チップCP5のソース用のパッドP5Sに電気的に接続されたリードLDは配置する必要が無い。別の見方をすると、封止部MRの辺MRd1において、半導体チップCP5(ダイパッドDP2)と対向する位置には、複数のリードLD5を配置することができ、半導体チップCP5のソース用のパッドP5Sに電気的に接続されたリードLDは配置する必要が無い。つまり、封止部MRの辺MRd1において、複数のリードLD4と複数のリードLD6との間の位置、別の見方をすると、半導体チップCP5(ダイパッドDP2)と対向する位置は、半導体チップCP5のソース用のリードを配置せずに、半導体チップCP5のドレイン用のリードLD5を配置するための専用の領域とすることができる。
このため、本実施の形態では、封止部MRの辺MRd1において、複数のリードLD4と複数のリードLD6との間、すなわち複数のリードLD4からなるリード群と複数のリードLD6からなるリード群との間には、複数のリードLD5を配置しており、半導体チップCP5のソース用のパッドP5Sに電気的に接続されたリードは配置していない。別の見方をすると、封止部MRの辺MRd1において、半導体チップCP5(ダイパッドDP2)と対向する位置には、複数のリードLD5を配置しており、半導体チップCP5のソース用のパッドP5Sに電気的に接続されたリードは配置していない。
従って、半導体チップCP5の裏面電極BE5とダイパッドDP2とリードLD5とを通過する電流経路の抵抗を抑制することができ、半導体チップCP5(パワーMOSFET5)のオン抵抗(導通時の抵抗)を抑制することができる。例えば、図31〜図35の検討例の場合に比べて、図5〜図15の本実施の形態の場合は、ダイパッドDP2と複数のリードLD5とを、広い導体部(例えば金属板MP4のY方向の幅よりも広い導体部)で一体的に連結することができるため、半導体チップCP5の裏面電極BE5とダイパッドDP2とリードLD5とを通過する電流経路の抵抗を低減することができる。また、半導体チップCP5のドレイン用のリードLD5の数を増やすこともでき、これも、半導体チップCP5(パワーMOSFET5)のオン抵抗の抑制に寄与することができる。また、ダイパッドDP2からリードLD5への熱抵抗を抑制できるため、半導体チップCP4,CP6に比べて半導体チップCP5の温度が高くなるのを抑制または防止できる。
また、本実施の形態では、半導体チップCP4(ダイパッドDP1)と対向する位置に配置した複数のリードLD9と、半導体チップCP6(ダイパッドDP3)と対向する位置に配置した複数のリードLD10とが、半導体チップCP4,CP6のソース用のリードだけではなく、半導体チップCP5のソース用のリードも兼ねている。このため、半導体チップCP5のソース用のリードの数を十分に確保することができる。また、リードLD9,LD10は、半導体チップCP5のソース用のパッドP5Sに、抵抗が小さな金属板MP4を介して電気的に接続されている。従って、半導体チップCP5のソース用のパッドP5Sと金属板MP4とリードLD9,LD10とを通過する電流経路の抵抗を抑制することができ、半導体チップCP5(パワーMOSFET5)のオン抵抗を抑制することができる。また、図31〜図35の検討例の場合に比べて、図5〜図15の本実施の形態の場合は、半導体チップCP5のソース用のパッドP5Sと電気的に接続されたリードLDの数を多くすることができ、これも、半導体チップCP5(パワーMOSFET5)のオン抵抗の抑制に寄与することができる。
このように、本実施の形態は、半導体チップCP5のソース用のパッドP5Sとソース用のリードLD(LD9,LD10)とを通過する電流経路の抵抗抑制と、半導体チップCP5のドレイン用の裏面電極BE5とドレイン用のリードLD(LD5)とを通過する電流経路の抵抗抑制とを、両立することができる。従って、半導体チップCP5(パワーMOSFET5)のオン抵抗を的確に抑制することができるため、半導体装置PKGの性能を向上させることができる。
また、本実施の形態では、封止部MRの辺MRd1(側面MRc1)において、複数のリードLD4と複数のリードLD6との間の位置、別の見方をすると、半導体チップCP5(ダイパッドDP2)と対向する位置に、半導体チップCP5のソース用のリードは配置する必要が無いため、封止部MRのX方向の寸法を抑制することができる。このため、半導体装置PKGの平面寸法を抑制することができるため、半導体装置PKGの小型化を図ることができる。
また、本実施の形態においては、封止部MRの辺MRd1(側面MRc1)には、半導体チップCP5のソース用のパッドP5Sに電気的に接続されたリードLDを全く配置しないようにすることもできる。そうすることにより、半導体チップCP4,CP5,CP6のソース用のリードLD(LD9,LD10)は、封止部MRの辺MRd4,MRd2のみに配置され、封止部MRの辺MRd1には配置されなくなり、封止部MRの辺MRd1(側面MRc1)からは、半導体チップCP4,CP5,CP6のドレイン用のリードLD4,LD5,LD6のみを引き出せばよくなる。これにより、半導体装置PKGを実装する配線基板PB1の配線の引き廻しを行いやすくなる。
また、本実施の形態とは異なり、半導体チップCP4,CP5,CP6のソース用の複数のリードLD9および複数のリードLD10のうち、複数のリードLD9を省略した場合を仮定する。この場合、半導体チップCP4(パワーMOSFET4)がオン状態となった際には、半導体チップCP4のソース用のパッドP4Sから金属板MP4を介してリードLD10に電流が流れるが、電流経路が長くなる分、導通損失の増加が懸念される。また、複数のリードLD9および複数のリードLD10のうち、複数のリードLD10を省略した場合を仮定すると、半導体チップCP6(パワーMOSFET6)がオン状態となった際には、半導体チップCP6のソース用のパッドP6Sから金属板MP4を介してリードLD9に電流が流れるが、電流経路が長くなる分、導通損失の増加が懸念される。
それに対して、本実施の形態では、半導体チップCP4,CP5,CP6のソース用のパッドP4S,P5S,P6Sに電気的に接続されたリードLD(ここではリードLD9,LD10)を、封止部MRの辺MRd4側と封止部MRの辺MRd2側とに配置している。これにより、半導体チップCP4(パワーMOSFET4)がオン状態となった際には、半導体チップCP4のソース用のパッドP4Sから金属板MP4を介して、主として半導体チップCP4に近いリードLD9に電流が流れることができる。また、半導体チップCP6(パワーMOSFET6)がオン状態となった際には、半導体チップCP6のソース用のパッドP6Sから金属板MP4を介して、主として半導体チップCP6に近いリードLD10に電流が流れることができる。また、半導体チップCP5(パワーMOSFET5)がオン状態となった際には、半導体チップCP5のソース用のパッドP5Sから金属板MP4を介して、リードLD9とリードLD10との両方に電流が流れることができる。これにより、いずれの半導体チップCP4,CP5,CP6がオン状態になった場合も、抵抗を抑制し、導通損失を抑制することができる。また、インピーダンスを低減することができる。
また、半導体装置PKGを制御する際には、半導体チップCP4,CP5,CP6(パワーMOSFET4,5,6)のうちの2つが同時にオン状態になることはあるが、3つ全部が同時にオン状態になることはない。このため、半導体チップCP4,CP5,CP6のうちの半導体チップCP4,CP5が同時にオン状態になった際には、オン状態となった半導体チップCP4,CP5の温度が上昇し、オン状態となっていない半導体チップCP6は、それよりも低い温度となる。このため、オン状態となった半導体チップCP4,CP5で生じた熱は、金属板MP4を通じて、オン状態となっていない低温の半導体チップCP6に近い側のリードLD10に向かって放熱することができる。また、半導体チップCP4,CP5,CP6のうちの半導体チップCP5,CP6が同時にオン状態になった際には、半導体チップCP5,CP6で生じた熱は、金属板MP4を通じて、オン状態となっていない低温の半導体チップCP4に近い側のリードLD9に向かって放熱することができる。従って、リードLD9とリードLD10の両方を設けたことにより、半導体チップCP4,CP5,CP6のうちの2つの半導体チップがオン状態になったときでも、半導体チップCP4,CP5,CP6から金属板MP4を通じたリードLDへの放熱効率を向上させることができる。これにより、半導体チップCP4,CP5,CP6において、オン状態となったときの温度上昇を抑制でき、半導体装置PKGの信頼性を向上させることができる。また、半導体チップCP4,CP5,CP6において、オン状態となったときの温度上昇を抑制できることは、オン状態となった半導体チップの抵抗(オン抵抗)を抑制することにも、寄与することができる。
本実施の形態の半導体装置PKGの更に他の特徴について、以下に説明する。
ハイサイド側の半導体チップCP1,CP2,CP3が搭載されたダイパッドDPHに一体的に接続されたリードLD(ここではリードLD7,LD8)は、封止部MRの辺MRd2と封止部MRの辺MRd4との両方に配置している。このため、半導体チップCP1,CP2,CP3のうちの半導体チップCP1,CP2が同時にオン状態になった際には、半導体チップCP1,CP2で生じた熱は、ダイパッドDPHを通じて、オン状態となっていない低温の半導体チップCP3に近い側のリードLD8に向かって放熱することができる。また、半導体チップCP1,CP2,CP3のうちの半導体チップCP2,CP3が同時にオン状態になった際には、半導体チップCP2,CP3で生じた熱は、ダイパッドDPHを通じて、オン状態となっていない低温の半導体チップCP1に近い側のリードLD7に向かって放熱することができる。従って、リードLD7とリードLD8との両方を設けたことにより、半導体チップCP1,CP2,CP3のうちの2つの半導体チップがオン状態になったときでも、半導体チップCP1,CP2,CP3からダイパッドDPHを通じたリードLDへの放熱効率を向上させることができる。これにより、半導体チップCP1,CP2,CP3において、オン状態となったときの温度上昇を抑制でき、半導体装置PKGの信頼性を向上させることができる。また、半導体チップCP1,CP2,CP3において、オン状態となったときの温度上昇を抑制できることは、オン状態となった半導体チップの抵抗(オン抵抗)を抑制することにも、寄与することができる。
また、平面視において、半導体チップCP1と半導体チップCP2と半導体チップCP3とは、X方向に沿って並んでおり、また、半導体チップCP4と半導体チップCP5と半導体チップCP6とは、X方向に沿って並んでいる。これにより、半導体装置PKGの平面寸法を抑制できるため、半導体装置PKGの小型化を図ることができる。
また、本実施の形態では、平面視において、複数のリードLD12は、封止部MRの辺MRd2(側面MRc2)側に配置し、複数のリードLD11は、辺MRd4(側面MRc4)側に配置している。つまり、平面視において、複数のリードLD12は、封止部MRの辺MRd2と交差し、複数のリードLD11は、辺MRd4と交差している。これにより、半導体チップCP1〜CP6が邪魔になることなく、複数のリードLD11,LD12と半導体チップCPCの複数のパッドP7とを、それぞれ導電性接続部材(ここではワイヤBW)を介して電気的に接続することができる。
また、本実施の形態では、封止部MRの辺MRd4(側面MRc4)において、複数のリードLD11は、複数のリードLD7と複数のリードLD9との間(複数のリードLD7からなるリード群と複数のリードLD9からなるリード群との間)に配置されている。また、封止部MRの辺MRd2(側面MRc2)において、複数のリードLD12は、複数のリードLD8と複数のリードLD10との間(複数のリードLD8からなるリード群と複数のリードLD10からなるリード群との間)に配置されている。これにより、金属板MP1〜MP4が邪魔にならずに、複数のリードLD11,LD12と半導体チップCPCの複数のパッドP7とを、それぞれ導電性接続部材(ここではワイヤBW)を介して電気的に接続することができる。
また、リードLD9とリードLD4との配置位置を入れ換え、また、リードLD10とリードLD6との配置位置を入れ換えた場合には、封止部MRの辺MRd2,MRd4において、半導体チップCPC用のリードLD11,LD12が、半導体チップCP4,CP6のドレイン用のリードLD4,LD6と近接することになる。しかしながら、この場合は、リードLD4,LD6には、スイッチング動作により周波数成分を有した大電流が流れるため、これがノイズ源となってリードLD11,LD12から半導体チップCPCにノイズが入る虞がある。また、リードLD7とリードLD1との配置位置を入れ換え、また、リードLD8とリードLD3との配置位置を入れ換えた場合には、封止部MRの辺MRd2,MRd4において、半導体チップCPC用のリードLD11,LD12が、半導体チップCP1,CP3のソース用のリードLD1,LD3と近接することになる。しかしながら、この場合は、リードLD1,LD3には、スイッチング動作により周波数成分を有した大電流が流れるため、これがノイズ源となってリードLD11,LD12から半導体チップCPCにノイズが入る虞がある。
それに対して、本実施の形態では、封止部MRの辺MRd4において、半導体チップCPC用のリードLD11が近接するのは、リードLD1〜LD6ではなく、リードLD7,LD9であり、また、封止部MRの辺MRd2において、半導体チップCPC用のリードLD12が近接するのは、リードLD1〜LD6ではなく、リードLD8,LD10である。リードLD7,LD8は、電源電位VIN(固定電位)が供給され、また、リードLD9,LD10は、それよりも低い基準電位(固定電位)が供給されるため、いずれもノイズ源とはなりにくい。このため、本実施の形態では、リードLD1〜LD6がノイズ源となってリードLD11,LD12から半導体チップCPCにノイズが入るのを、防止することができる。これにより、半導体装置PKGの性能や信頼性を、より向上させることができる。また、モータMOTを制御するPWM(Pulse Width Modulation)方式では、電源側にキャパシタまたはインダクタを配置することで、リードLD7,LD8に供給される電源電位VINやリードLD9,LD10に供給される基準電位(グランド電位GND)は、安定しやすく、この点でも、リードLD7,LD8,LD9,LD10はノイズ源とはなりにくい。それに比べると、スイッチング動作により周波数成分を有した大電流が流れるリードLD1〜LD6は、ノイズ源となりやすい。
また、半導体装置PKGは、半導体チップCPCを搭載したダイパッドDPCと一体的に形成された複数のリードLD13(第13リード)も有している。封止部MRの辺MRd4(側面MRc4)における、複数のリードLD7と複数のリードLD11との間の位置と、複数のリードLD9と複数のリードLD11との間の位置とに、それぞれ1本以上のリードLD13が配置されていることが好ましい。また、封止部MRの辺MRd2(側面MRc2)における、複数のリードLD8と複数のリードLD12との間の位置と、複数のリードLD10と複数のリードLD12との間の位置とに、それぞれ1本以上のリードLD13が配置されていることが好ましい。これにより、複数のリードLD11からなるリード群と複数のリードLD12からなるリード群とにそれぞれ隣接するリードLDは、半導体チップCPCが搭載されたダイパッドDPCと一体的に形成されたリードLD13となるため、リードLD11,LD12から半導体チップCPCにノイズが入るのを、更に効果的に防止できるようになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、半導体チップCP1〜CP6にそれぞれ形成されたパワートランジスタがパワーMOSFET(1〜6)である場合について説明したが、半導体チップCP1〜CP6にそれぞれ形成されたパワートランジスタとして、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)を適用することもできる。その場合は、半導体チップCP1〜CP6に形成された上記パッドP1S〜P6Sは、エミッタ用のパッドであり、半導体チップCP1〜CP6内に形成されたIGBTのエミッタ領域にそれぞれ電気的に接続される。また、半導体チップCP1〜CP6に形成された上記裏面電極BE1〜BE6は、コレクタ用の裏面電極であり、半導体チップCP1〜CP6内に形成されたIGBTのコレクタ領域にそれぞれ電気的に接続される。また、半導体チップCP1〜CP6に形成された上記パッドP1G〜P6Gは、ゲート用のパッドであり、半導体チップCP1〜CP6内に形成されたIGBTのゲート(ゲート電極)にそれぞれ電気的に接続される。ゲート用のパッド(P1G〜P6G)は、半導体チップ(CP1〜CP6)の表面側に形成されたエミッタ用パッド(P1S〜P6S)と、半導体チップ(CP1〜CP6)の裏面側に形成されたコレクタ用裏面電極(BE1〜BE6)との間の導通を制御する制御用端子(制御用電極)として機能する。このため、パワーMOSFET1〜6の代わりにIGBTを用いた場合には、上記実施の形態における説明において、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えればよい。
CP1〜CP6,CPC 半導体チップ
DP1〜DP3,DPC,DPH ダイパッド
LD1〜LD13 リード
MR 封止部
MRd1.MRd2,MRd3,MRd4 辺
MP1〜MP4 金属板
P1〜P7,P1G〜P6G,P1S〜P6S パッド
PKG 半導体装置
DP1〜DP3,DPC,DPH ダイパッド
LD1〜LD13 リード
MR 封止部
MRd1.MRd2,MRd3,MRd4 辺
MP1〜MP4 金属板
P1〜P7,P1G〜P6G,P1S〜P6S パッド
PKG 半導体装置
Claims (20)
- ハイサイドスイッチ用の第1パワートランジスタを含み、第1主面および前記第1主面の反対側の第1裏面を有する第1半導体チップと、
ここで、前記第1半導体チップは、前記第1裏面に形成され、かつ前記第1パワートランジスタに接続された第1裏面電極と、前記第1主面に形成され、かつ前記第1パワートランジスタに接続された第1電極と、前記第1主面に形成され、かつ前記第1電極と前記第1裏面電極との間の導通を制御する第1ゲート電極と、を有し、
ハイサイドスイッチ用の第2パワートランジスタを含み、第2主面および前記第2主面の反対側の第2裏面を有する第2半導体チップと、
ここで、前記第2半導体チップは、前記第2裏面に形成され、かつ前記第2パワートランジスタに接続された第2裏面電極と、前記第2主面に形成され、かつ前記第2パワートランジスタに接続された第2電極と、前記第2主面に形成され、かつ前記第2電極と前記第2裏面電極との間の導通を制御する第2ゲート電極と、を有し、
ハイサイドスイッチ用の第3パワートランジスタを含み、第3主面および前記第3主面の反対側の第3裏面を有する第3半導体チップと、
ここで、前記第3半導体チップは、前記第3裏面に形成され、かつ前記第3パワートランジスタに接続された第3裏面電極と、前記第3主面に形成され、かつ前記第3パワートランジスタに接続された第3電極と、前記第3主面に形成され、かつ前記第3電極と前記第3裏面電極との間の導通を制御する第3ゲート電極と、を有し、
ロウサイドスイッチ用の第4パワートランジスタを含み、第4主面および前記第4主面の反対側の第4裏面を有する第4半導体チップと、
ここで、前記第4半導体チップは、前記第4裏面に形成され、かつ前記第4パワートランジスタに接続された第4裏面電極と、前記第4主面に形成され、かつ前記第4パワートランジスタに接続された第4電極と、前記第4主面に形成され、かつ前記第4電極と前記第4裏面電極との間の導通を制御する第4ゲート電極と、を有し、
ロウサイドスイッチ用の第5パワートランジスタを含み、第5主面および前記第5主面の反対側の第5裏面を有する第5半導体チップと、
ここで、前記第5半導体チップは、前記第5裏面に形成され、かつ前記第5パワートランジスタに接続された第5裏面電極と、前記第5主面に形成され、かつ前記第5パワートランジスタに接続された第5電極と、前記第5主面に形成され、かつ前記第5電極と前記第5裏面電極との間の導通を制御する第5ゲート電極と、を有し、
ロウサイドスイッチ用の第6パワートランジスタを含み、第6主面および前記第6主面の反対側の第6裏面を有する第6半導体チップと、
ここで、前記第6半導体チップは、前記第6裏面に形成され、かつ前記第6パワートランジスタに接続された第6裏面電極と、前記第6主面に形成され、かつ前記第6パワートランジスタに接続された第6電極と、前記第6主面に形成され、かつ前記第6電極と前記第6裏面電極との間の導通を制御する第6ゲート電極と、を有し、
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記第4半導体チップ、前記第5半導体チップおよび前記第6半導体チップのそれぞれを制御する回路を含み、第7主面と、前記第7主面の反対側の第7裏面と、を有する第7半導体チップと、
前記第1、第2および第3半導体チップが搭載され、かつ、前記第1、第2および第3裏面電極と電気的に接続された第1チップ搭載部と、
前記第4半導体チップが搭載され、かつ、前記第4裏面電極と電気的に接続された第2チップ搭載部と、
前記第5半導体チップが搭載され、かつ、前記第5裏面電極と電気的に接続された第3チップ搭載部と、
前記第6半導体チップが搭載され、かつ、前記第6裏面電極と電気的に接続された第4チップ搭載部と、
前記第7半導体チップが搭載された第5チップ搭載部と、
前記第1半導体チップの前記第1電極に電気的に接続された複数の第1リードと、
前記第2半導体チップの前記第2電極に電気的に接続された複数の第2リードと、
前記第3半導体チップの前記第3電極に電気的に接続された複数の第3リードと、
前記第2チップ搭載部と一体的に形成され、かつ、前記第4半導体チップの前記第4裏面電極に電気的に接続された複数の第4リードと、
前記第3チップ搭載部と一体的に形成され、かつ、前記第5半導体チップの前記第5裏面電極に電気的に接続された複数の第5リードと、
前記第4チップ搭載部と一体的に形成され、かつ、前記第6半導体チップの前記第6裏面電極に電気的に接続された複数の第6リードと、
前記第1チップ搭載部と一体的に形成され、かつ、前記第1、第2および第3半導体チップの前記第1、第2および第3裏面電極に電気的に接続された複数の第7リードおよび複数の第8リードと、
前記第4、第5および第6半導体チップの前記第4、第5および第6電極に第1金属板を介して電気的に接続された複数の第9リードおよび複数の第10リードと、
前記第1半導体チップと、前記第2半導体チップと、前記第3半導体チップと、前記第4半導体チップと、前記第5半導体チップと、前記第6半導体チップと、前記第7半導体チップと、前記第1チップ搭載部の少なくとも一部と、前記第2チップ搭載部の少なくとも一部と、前記第3チップ搭載部の少なくとも一部と、前記第4チップ搭載部の少なくとも一部と、前記第5チップ搭載部の少なくとも一部と、前記第1金属板と、前記複数の第1リードの一部と、前記複数の第2リードの一部と、前記複数の第3リードの一部と、前記複数の第4リードの一部と、前記複数の第5リードの一部と、前記複数の第6リードの一部と、前記複数の第7リードの一部と、前記複数の第8リードの一部と、前記複数の第9リードの一部と、前記複数の第10リードの一部と、を封止する封止体と、
を備える半導体装置であって、
平面視において、前記封止体は、第1方向に沿って延在する第1辺と、前記第1方向に交差する第2方向に沿って延在する第2辺と、前記第1方向に沿って延在しかつ前記第1辺とは反対側に位置する第3辺と、前記第2方向に沿って延在しかつ前記第2辺とは反対側に位置する第4辺と、を有し、
前記第2方向において、前記第7半導体チップは、前記第1、第2および第3半導体チップからなる第1チップ群と、前記第4、第5および第6半導体チップからなる第2チップ群との間に位置し、第1チップ群は前記第3辺側に位置し、かつ、第2チップ群は前記第1辺側に位置し、
前記第1方向において、前記第2半導体チップは、前記第1半導体チップと前記第3半導体チップとの間に位置し、前記第1半導体チップは前記第4辺側に位置し、かつ、前記第3半導体チップは前記第2辺側に位置し、
前記第1方向において、前記第5半導体チップは、前記第4半導体チップと前記第6半導体チップとの間に位置し、前記第4半導体チップは前記第4辺側に位置し、かつ、前記第6半導体チップは前記第2辺側に位置し、
平面視において、前記複数の第1リードと前記複数の第2リードと前記複数の第3リードとは、前記封止体の前記第3辺と交差し、
平面視において、前記複数の第4リードと前記複数の第5リードと前記複数の第6リードとは、前記封止体の前記第1辺と交差し、
平面視において、前記複数の第8リードと前記複数の第10リードとは、前記封止体の前記第2辺と交差し、
平面視において、前記複数の第7リードと前記複数の第9リードとは、前記封止体の前記第4辺と交差している、半導体装置。 - 請求項1記載の半導体装置において、
前記封止体の前記第1辺において、前記複数の第4リードと前記複数の第6リードとの間には、前記複数の第5リードが配置されており、前記第5半導体チップの前記第5電極に電気的に接続されたリードは配置されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記封止体の前記第1辺において、前記第5半導体チップと対向する位置には、前記複数の第5リードが配置されており、前記第5半導体チップの前記第5電極に電気的に接続されたリードは配置されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記封止体の前記第1辺には、前記第5半導体チップの前記第5電極に電気的に接続されたリードは配置されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第1リードは、第2金属板を介して前記第1半導体チップの前記第1電極に電気的に接続され、
前記複数の第2リードは、第3金属板を介して前記第2半導体チップの前記第2電極に電気的に接続され、
前記複数の第3リードは、第4金属板を介して前記第3半導体チップの前記第3電極に電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
平面視において、前記第1半導体チップと前記第2半導体チップと前記第3半導体チップとは、前記第1方向に沿って並んでおり、
平面視において、前記第4半導体チップと前記第5半導体チップと前記第6半導体チップとは、前記第1方向に沿って並んでいる、半導体装置。 - 請求項1記載の半導体装置において、
前記第7半導体チップは、前記第7主面に形成された複数の第7電極を有しており、
前記第1半導体チップの前記第1ゲート電極と、前記第2半導体チップの前記第2ゲート電極と、前記第3半導体チップの前記第3ゲート電極と、前記第4半導体チップの前記第4ゲート電極と、前記第5半導体チップの前記第5ゲート電極と、前記第6半導体チップの前記第6ゲート電極とは、複数の第1ワイヤを介して、前記第7半導体チップの前記複数の第7電極にそれぞれ電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第7半導体チップは、前記第7主面に形成された複数の第8電極および複数の第9電極を有しており、
前記第7半導体チップの前記複数の第8電極にそれぞれ電気的に接続された複数の第11リードと、
前記第7半導体チップの前記複数の第9電極にそれぞれ電気的に接続された複数の第12リードと、
を更に備え、
平面視において、前記複数の第11リードは、前記封止体の前記第4辺と交差し、前記複数の第12リードは、前記封止体の前記第2辺に交差している、半導体装置。 - 請求項8記載の半導体装置において、
前記第4辺において、前記複数の第11リードは、前記複数の第7リードと前記複数の第9リードとの間に配置され、
前記第2辺において、前記複数の第12リードは、前記複数の第8リードと前記複数の第10リードとの間に配置されている、半導体装置。 - 請求項9記載の半導体装置において、
前記複数の第11リードは、複数の第2ワイヤを介して、前記第7半導体チップの前記複数の第8電極にそれぞれ電気的に接続され、
前記複数の第12リードは、複数の第3ワイヤを介して、前記第7半導体チップの前記複数の第9電極にそれぞれ電気的に接続されている、半導体装置。 - 請求項9記載の半導体装置において、
前記第5チップ搭載部と一体的に形成された複数の第13リードを更に備え、
前記第4辺における前記複数の第7リードと前記複数の第11リードとの間の位置と、前記第4辺における前記複数の第9リードと前記複数の第11リードとの間の位置と、前記第2辺における前記複数の第8リードと前記複数の第12リードとの間の位置と、前記第2辺における前記複数の第10リードと前記複数の第12リードとの間の位置とに、それぞれ1本以上の前記第13リードが配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第7リードおよび前記複数の第8リードは、電源電位が供給されるリードであり、
前記複数の第9リードおよび前記複数の第10リードは、前記電源電位よりも低い基準電位が供給されるリードである、半導体装置。 - 請求項12記載の半導体装置において、
前記半導体装置内において、前記複数の第1リードと前記複数の第4リードとは、導体を通じて繋がってはおらず、前記複数の第2リードと前記複数の第5リードとは、導体を通じて繋がってはおらず、かつ、前記複数の第3リードと前記複数の第6リードとは、導体を通じて繋がってはおらず、
前記半導体装置の外部において、前記複数の第1リードと前記複数の第4リードとが電気的に接続され、前記複数の第2リードと前記複数の第5リードとが電気的に接続され、かつ、前記複数の第3リードと前記複数の第6リードとが電気的に接続される、半導体装置。 - 請求項12記載の半導体装置において、
前記半導体装置は、配線基板に搭載されており、
前記配線基板の第1配線を介して、前記複数の第1リードと前記複数の第4リードとが電気的に接続され、
前記配線基板の第2配線を介して、前記複数の第2リードと前記複数の第5リードとが電気的に接続され、
前記配線基板の第3配線を介して、前記複数の第3リードと前記複数の第6リードとが電気的に接続される、半導体装置。 - 請求項14記載の半導体装置において、
前記配線基板の前記第1配線、前記第2配線および前記第3配線は、前記半導体装置の下方に配置されている、半導体装置。 - 請求項15記載の半導体装置において、
前記配線基板は、前記複数の第7リードと前記複数の第8リードとを電気的に接続する第4配線と、前記複数の第9リードと前記複数の第10リードとを電気的に接続する第5配線と、を更に有している、半導体装置。 - 請求項16記載の半導体装置において、
前記配線基板において、前記第4配線および前記第5配線は、前記第1配線、前記第2配線および前記第3配線よりも下層に形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記第4半導体チップ、前記第5半導体チップ、前記第6半導体チップおよび前記第7半導体チップは、インバータ回路を形成するために用いられる、半導体装置。 - 請求項1記載の半導体装置において、
前記封止体は、第8主面と、前記第8主面の反対側の第8裏面と、を有し、
前記第8主面から、前記第1チップ搭載部、前記第2チップ搭載部、前記第3チップ搭載部、前記第4チップ搭載部および前記第5チップ搭載部のそれぞれの一部が露出している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1パワートランジスタ、前記第2パワートランジスタ、前記第3パワートランジスタ、前記第4パワートランジスタ、前記第5パワートランジスタ、および前記第6パワートランジスタは、いずれもパワーMOSFETである、半導体装置。
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