JP2019057576A - 半導体装置 - Google Patents

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semiconductor
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浩哉 下山
Hiroya Shimoyama
浩哉 下山
中村　弘幸
Hiroyuki Nakamura
弘幸 中村
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/40175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/40177—Connecting the strap to a bond pad of the item
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    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48101—Connecting bonding areas at the same height, e.g. horizontal bond
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92152—Sequential connecting processes the first connecting process involving a strap connector
    • H01L2224/92157—Sequential connecting processes the first connecting process involving a strap connector the second connecting process involving a wire connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＰＫＧは、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップＣＰ１，ＣＰ２，ＣＰ３と、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップＣＰ４，ＣＰ５，ＣＰ６と、それらを制御する制御回路を内蔵する半導体チップＣＰＣと、を封止部で封止した半導体装置である。半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、金属板ＭＰ４を介して、複数のリードＬＤ９および複数のリードＬＤ１０に電気的に接続されている。平面視において、複数のリードＬＤ９は、封止部の辺ＭＲｄ４と交差し、複数のリードＬＤ１０は、封止部の辺ＭＲｄ２と交差している。【選択図】図７

Description

本発明は、半導体装置に関し、例えば、ハイサイドスイッチ用パワートランジスタをそれぞれ含む３つの半導体チップと、ロウサイドスイッチ用パワートランジスタをそれぞれ含む３つの半導体チップと、それらを制御する１つの半導体チップと、を封止した半導体装置に好適に利用できるものである。
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とロウサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とを制御回路で制御することで、インバータ回路による電源電圧の変換を行うことができる。
特開２００７−０１２８５７号公報（特許文献１）には、ｐＭＩＳＦＥＴを含む３つの第１半導体チップ３０と、ｎＭＩＳＦＥＴを含む３つの第２半導体チップ３１とを封止部４４で封止した、３相モータ駆動用のＨＳＯＰ４６に関する技術が記載されている。
特開２０１３−１４９７３０号公報（特許文献２）には、図９〜図１２に、ＩＧＢＴチップである６つの半導体チップ１２０ｃ〜１２０ｈと、ダイオードチップである６つの半導体チップ１４０ｃ〜１４０ｈと、を備えたパワー半導体モジュール１００Ｂが記載されている。
特開２００７−０１２８５７号公報 特開２０１３−１４９７３０号公報
ハイサイドスイッチ用パワートランジスタをそれぞれ含む３つの半導体チップと、ロウサイドスイッチ用パワートランジスタをそれぞれ含む３つの半導体チップと、それらを制御する１つの半導体チップと、を封止した半導体装置において、性能を向上させることが望まれる。または、半導体装置の小型化を図ることが望まれる。もしくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する第１、第２および第３半導体チップと、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する第４、第５および第６半導体チップと、それらを制御する制御回路を内蔵する第７半導体チップと、を封止体で封止した半導体装置である。前記第１、第２および第３半導体チップは、第１チップ搭載部上に搭載され、前記第４、第５、第６および第７半導体チップは、それぞれ第２、第３、第４および第５チップ搭載部上に搭載されている。前記半導体装置は、前記第１半導体チップの第１電極に電気的に接続された複数の第１リードと、前記第２半導体チップの第２電極に電気的に接続された複数の第２リードと、前記第３半導体チップの第３電極に電気的に接続された複数の第３リードと、を有している。前記半導体装置は、更に、前記第４半導体チップの第４裏面電極に電気的に接続された複数の第４リードと、前記第５半導体チップの第５裏面電極に電気的に接続された複数の第５リードと、前記第６半導体チップの第６裏面電極に電気的に接続された複数の第６リードと、を有している。前記半導体装置は、更に、前記第１、第２および第３半導体チップの第１、第２および第３裏面電極に電気的に接続された複数の第７リードおよび複数の第８リードと、前記第４、第５および第６半導体チップの第４、第５および第６電極に第１金属板を介して電気的に接続された複数の第９リードおよび複数の第１０リードと、を有している。平面視において、前記封止体は、第１方向に沿って延在する第１辺と、前記第１方向に交差する第２方向に沿って延在する第２辺と、前記第１方向に沿って延在しかつ前記第１辺とは反対側に位置する第３辺と、前記第２方向に沿って延在しかつ前記第２辺とは反対側に位置する第４辺と、を有している。平面視において、前記複数の第１リードと前記複数の第２リードと前記複数の第３リードとは、前記封止体の前記第３辺と交差し、前記複数の第４リードと前記複数の第５リードと前記複数の第６リードとは、前記封止体の前記第１辺と交差している。平面視において、前記複数の第８リードと前記複数の第１０リードとは、前記封止体の前記第２辺と交差し、前記複数の第７リードと前記複数の第９リードとは、前記封止体の前記第４辺と交差している。
一実施の形態によれば、半導体装置の性能を向上させることができる。
または、半導体装置の小型化を図ることができる。
もしくは、半導体装置の性能を向上させ、かつ、半導体装置の小型化を図ることができる。
１２相ＢＬＤＣモータを制御する制御ボードに形成された回路を模式的に示した回路図である。 自動車におけるラック・アンド・ピニオン型のステアリング機構を示す説明図である。 ステアリング・シャフトと一緒に制御ボードが回転する様子を示す説明図である。 一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の製造工程中の平面図である。 図１６に続く半導体装置の製造工程中の平面図である。 図１７に続く半導体装置の製造工程中の平面図である。 図１８に続く半導体装置の製造工程中の平面図である。 図１９に続く半導体装置の製造工程中の平面図である。 図２０に続く半導体装置の製造工程中の平面図である。 図２１と同じ半導体装置の製造工程中の断面図である。 一実施の形態の半導体装置の実装例を示す平面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 図５に配線基板の配線を重ね合わせた平面図である。 検討例の半導体装置の上面図である。 検討例の半導体装置の下面図である。 検討例の半導体装置の平面透視図である。 検討例の半導体装置の平面透視図である。 検討例の半導体装置の平面透視図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
＜検討の経緯について＞
近年、自動車の自動運転の実用化に向けた機能安全を見据えて、従来の３相のＢＬＤＣ（ブラシレスＤＣ）モータを、６相または１２相のＢＬＤＣモータとする設計開発が行われている。ＢＬＤＣモータは、自己整流型ではないため、一般的に、制御が複雑であると認識されている。そこで、６相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を２組、１２相ＢＬＤＣモータでは、従来の３相（Ｕ相、Ｖ相、Ｗ相）を４組、保有することにより、ある１組で不具合が起きても、直ぐに不具合が顕在化しないようにしている。
本発明者は、ハイサイドスイッチ用のパワーＭＯＳＦＥＴをそれぞれ含む３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３と、ロウサイドスイッチ用のパワーＭＯＳＦＥＴをそれぞれ含む３つの半導体チップＣＰ４，ＣＰ５，ＣＰ６と、それらを制御する半導体チップＣＰＣとを含むＳｉＰ（System in Package）により、ＢＬＤＣモータの３相を制御することを検討している。このＳｉＰにより、３つのインバータ回路が形成され、その３つのインバータ回路から供給される交流電力が、ＢＬＤＣモータの３相のコイルにそれぞれ供給される。このため、６相ＢＬＤＣモータまたは１２相ＢＬＤＣモータを制御する制御ボード（後述の制御ボードＰＢに対応）として、配線基板（後述の配線基板ＰＢ１に対応）上に上記ＳｉＰを２個または４個搭載したものを、本発明者は検討している。なお、後述の半導体装置ＰＫＧは、このＳｉＰに相当するものである。
図１は、１２相ＢＬＤＣモータを制御する制御ボードに形成された回路（モータ駆動システム）を模式的に示した回路図である。
図１に示されるモータＭＯＴは、１２相ＢＬＤＣモータであり、１２個のコイルＣＬを有しており、各コイルＣＬは、それぞれインバータ回路ＩＮＶに接続されている。すなわち、モータＭＯＴが有する１２個のコイルのそれぞれに対して、インバータ回路ＩＮＶが設けられているため、図１の回路は、合計で１２個のインバータ回路ＩＮＶを有している。３つのインバータ回路ＩＮＶが、上記ＳｉＰ（半導体装置ＰＫＧ）により形成されるため、図１の回路では、上記ＳｉＰが４個必要である。４個のＳｉＰは、制御回路ＣＴに接続されて、その制御回路ＣＴによって制御され、それによって、各インバータ回路ＩＮＶが制御される。各インバータ回路ＩＮＶからそのインバータ回路ＩＮＶに接続された各コイルＣＬに交流電力が供給され、それによって、モータＭＯＴが駆動される。
図２は、自動車におけるラック・アンド・ピニオン型のステアリング機構を示す説明図である。本発明者は、図２のステアリング機構において、図１の回路が実現される制御ボード（電子装置、モジュール）ＰＢを、ステアリング・シャフトＳＦの周囲の空間を利用して配置することを検討した。すなわち、ステアリング・シャフトＳＦが制御ボードＰＢを貫通することを検討した。
図２に示されるステアリング機構においては、ハンドル（ステアリングホイール）ＨＮに連結されたステアリング・シャフトＳＦの先端に、ラック・アンド・ピニオン機構ＲＰがある。ハンドルＨＮを回すと、それに伴いステアリング・シャフトＳＦも回転し、その回転運動がラック・アンド・ピニオン機構ＲＰで水平運動に変換され、タイ・ロッドＴＲおよびキングピンＫＰを介して、タイヤＴＹに伝達される。これにより、ハンドルＨＮの操作（回転）により、タイヤＴＹの向きを変えて操舵することができる。
ハンドルＨＮを回すと、ステアリング・シャフトＳＦも回転するため、ステアリング・シャフトＳＦが制御ボードＰＢを貫通している場合には、ステアリング・シャフトＳＦと一緒に制御ボードＰＢも回転することになる。図３は、ステアリング・シャフトＳＦと一緒に制御ボードＰＢが回転する様子を示す説明図（平面図）である。なお、図３の（ａ）は、制御ボードＰＢの平面形状が矩形であった場合が示され、図３の（ｂ）は、制御ボードＰＢの平面形状が円形であった場合が示されている。
制御ボードＰＢが回転するのに必要な空間は、制御ボードＰＢの平面形状を円形にした場合が最も無駄がない。例えば、図３の（ａ）のように制御ボードＰＢの平面形状が矩形であった場合には、その矩形の対角線の長さを直径とする円形領域が、制御ボードＰＢが回転するのに必要な空間になるため、制御ボードＰＢの寸法に比べて、制御ボードＰＢが回転するのに必要な空間が大きくなってしまう。それに対して、図３の（ｂ）ように制御ボードＰＢの平面形状が円形であった場合には、制御ボードＰＢが回転するのに必要な空間は、制御ボードＰＢの寸法とほぼ同じになる。このため、制御ボードＰＢの平面形状を円形にすることで、制御ボードＰＢを配置するのに必要で、かつ、その制御ボードＰＢを回転させるのに必要な空間を効率的に抑制することができる。このため、本発明者は、１２相のＢＬＤＣモータを制御する制御ボードＰＢとして、平面形状が円形状で、４個のＳｉＰを搭載した制御ボードＰＢについて検討している。
＜回路構成について＞
図４は、本実施の形態の半導体装置ＰＫＧを用いたインバータ回路を示す回路図である。図４において、一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。
図４に示されるインバータ回路に用いられている半導体装置ＰＫＧは、６つのパワーＭＯＳＦＥＴ１，２，３，４，５，６と制御回路ＣＬＣとを有している。制御回路ＣＬＣは、半導体チップＣＰＣ内に形成されている。パワーＭＯＳＦＥＴ１は、半導体チップＣＰ１内に形成され、パワーＭＯＳＦＥＴ２は、半導体チップＣＰ２内に形成され、パワーＭＯＳＦＥＴ３は、半導体チップＣＰ３内に形成されている。パワーＭＯＳＦＥＴ４は、半導体チップＣＰ４内に形成され、パワーＭＯＳＦＥＴ５は、半導体チップＣＰ５内に形成され、パワーＭＯＳＦＥＴ６は、半導体チップＣＰ６内に形成されている。そして、これら７つの半導体チップＣＰ１〜ＣＰ６，ＣＰＣが一緒に封止されて、半導体装置ＰＫＧが形成されている。
パワーＭＯＳＦＥＴ１，４および制御回路ＣＬＣにより、１つのインバータ回路ＩＮＶが形成される。また、パワーＭＯＳＦＥＴ２，５および制御回路ＣＬＣにより、他の１つのインバータ回路ＩＮＶが形成される。また、パワーＭＯＳＦＥＴ３，６および制御回路ＣＬＣにより、更に他の１つのインバータ回路ＩＮＶが形成される。従って、１つの半導体装置ＰＫＧにより、３つのインバータ回路ＩＮＶが形成される。
制御回路ＣＬＣは、半導体装置ＰＫＧの外部の制御回路ＣＴから制御回路ＣＬＣに供給された信号などに応じて、パワーＭＯＳＦＥＴ１〜６のそれぞれのゲートの電位を制御し、パワーＭＯＳＦＥＴ１〜６のそれぞれの動作を制御する回路である。パワーＭＯＳＦＥＴ１〜６の各ゲートは、制御回路ＣＬＣ内のドライバ回路に接続されている。
パワーＭＯＳＦＥＴ１のソース（Ｓ１）は端子ＴＥ１に接続され、パワーＭＯＳＦＥＴ２のソース（Ｓ２）は端子ＴＥ２に接続され、パワーＭＯＳＦＥＴ３のソース（Ｓ３）は端子ＴＥ３に接続されている。また、パワーＭＯＳＦＥＴ４のドレイン（Ｄ４）は端子ＴＥ４に接続され、パワーＭＯＳＦＥＴ５のドレイン（Ｄ５）は端子ＴＥ５に接続され、パワーＭＯＳＦＥＴ６のドレイン（Ｄ６）は端子ＴＥ６に接続されている。また、パワーＭＯＳＦＥＴ１のドレイン（Ｄ１）とパワーＭＯＳＦＥＴ２のドレイン（Ｄ２）とパワーＭＯＳＦＥＴ３のドレイン（Ｄ３）とは、端子ＴＥ７および端子ＴＥ８に接続されている。また、パワーＭＯＳＦＥＴ４のソース（Ｓ４）とパワーＭＯＳＦＥＴ５のソース（Ｓ５）とパワーＭＯＳＦＥＴ６のソース（Ｓ６）とは、端子ＴＥ９および端子ＴＥ１０に接続されている。
端子ＴＥ１〜ＴＥ１２は、いずれも、半導体装置ＰＫＧの外部接続用端子であり、後述のリードＬＤにより形成されている。このうち、端子ＴＥ７，ＴＥ８は、電源電位供給用の端子であり、後述のリードＬＤ７が端子ＴＥ７に対応し、後述のリードＬＤ８が端子ＴＥ８に対応している。また、端子ＴＥ９，ＴＥ１０は、基準電位供給用の端子であり、後述のリードＬＤ９が端子ＴＥ９に対応し、後述のリードＬＤ１０が端子ＴＥ１０に対応している。なお、端子ＴＥ７，ＴＥ８（リードＬＤ７，ＬＤ８）には、半導体装置ＰＫＧの外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮが供給され、端子ＴＥ９，ＴＥ１０（リードＬＤ９，ＬＤ１０）には、端子ＴＥ７，ＴＥ８に供給される電位ＶＩＮよりも低い基準電位、例えばグランド電位（接地電位）ＧＮＤ、が供給される。また、後述のリードＬＤ１が端子ＴＥ１に対応し、後述のリードＬＤ２が端子ＴＥ２に対応し、後述のリードＬＤ３が端子ＴＥ３に対応し、後述のリードＬＤ４が端子ＴＥ４に対応し、後述のリードＬＤ５が端子ＴＥ５に対応し、後述のリードＬＤ６が端子ＴＥ６に対応している。
端子ＴＥ１（リードＬＤ１）と端子ＴＥ４（リードＬＤ４）とは、半導体装置ＰＫＧの外部において、電気的に接続されている。すなわち、パワーＭＯＳＦＥＴ１のソース（Ｓ１）とパワーＭＯＳＦＥＴ４のドレイン（Ｄ４）とは、半導体装置ＰＫＧの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子ＴＥ７，ＴＥ８と端子ＴＥ９，ＴＥ１０との間に、パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ４とが直列に接続された状態になっており、パワーＭＯＳＦＥＴ１がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ４がロウサイド用ＭＯＳＦＥＴに対応している。
また、端子ＴＥ２（リードＬＤ２）と端子ＴＥ５（リードＬＤ５）とは、半導体装置ＰＫＧの外部において、電気的に接続されている。すなわち、パワーＭＯＳＦＥＴ２のソース（Ｓ２）とパワーＭＯＳＦＥＴ５のドレイン（Ｄ５）とは、半導体装置ＰＫＧの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子ＴＥ７，ＴＥ８と端子ＴＥ９，ＴＥ１０との間に、パワーＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ５とが直列に接続された状態になっており、パワーＭＯＳＦＥＴ２がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ５がロウサイド用ＭＯＳＦＥＴに対応している。
また、端子ＴＥ３（リードＬＤ３）と端子ＴＥ６（リードＬＤ６）とは、半導体装置ＰＫＧの外部において、電気的に接続されている。すなわち、パワーＭＯＳＦＥＴ３のソース（Ｓ３）とパワーＭＯＳＦＥＴ６のドレイン（Ｄ６）とは、半導体装置ＰＫＧの外部に設けられた導電経路を経由して、電気的に接続された状態になっている。このため、端子ＴＥ７，ＴＥ８と端子ＴＥ９，ＴＥ１０との間に、パワーＭＯＳＦＥＴ３とパワーＭＯＳＦＥＴ６とが直列に接続された状態になっており、パワーＭＯＳＦＥＴ３がハイサイド用ＭＯＳＦＥＴに対応し、パワーＭＯＳＦＥＴ６がロウサイド用ＭＯＳＦＥＴに対応している。
パワーＭＯＳＦＥＴ１，２，３は、それぞれ、ハイサイド（高電位側）スイッチ用のパワートランジスタであり、パワーＭＯＳＦＥＴ４，５，６は、それぞれ、ロウサイド（低電位側）スイッチ用のパワートランジスタであり、パワーＭＯＳＦＥＴ１，２，３，４，５，６は、いずれも、スイッチング用のパワートランジスタとみなすことができる。
但し、端子ＴＥ１，ＴＥ４間を電気的に接続する導電経路と、端子ＴＥ２，ＴＥ５間を電気的に接続する導電経路と、端子ＴＥ３，ＴＥ６間を電気的に接続する導電経路とは、半導体装置ＰＫＧの内部ではなく、半導体装置ＰＫＧの外部に設けられており、例えば、半導体装置ＰＫＧを実装する後述の配線基板ＰＢ１に設けられている。このため、パワーＭＯＳＦＥＴ１（ソースＳ１）とパワーＭＯＳＦＥＴ４（ドレインＤ４）との接続点ＴＥ１３と、パワーＭＯＳＦＥＴ２（ソースＳ２）とパワーＭＯＳＦＥＴ５（ドレインＤ５）との接続点ＴＥ１４と、パワーＭＯＳＦＥＴ３（ソースＳ３）とパワーＭＯＳＦＥＴ６（ドレインＤ６）との接続点ＴＥ１５とは、半導体装置ＰＫＧの外部（配線基板ＰＢ１）に設けられている。接続点ＴＥ１３，ＴＥ１４，ＴＥ１５のそれぞれは、モータＭＯＴのコイル（負荷）ＣＬに接続されている。例えば、接続点ＴＥ１３に接続されたコイルＣＬが、Ｗ相用のコイルＣＬ３であり、接続点ＴＥ１４に接続されたコイルＣＬが、Ｖ相用のコイルＣＬ２であり、接続点ＴＥ１５に接続されたコイルＣＬが、Ｕ相用のコイルＣＬ１である。
パワーＭＯＳＦＥＴ１，４および制御回路ＣＬＣにより形成されたインバータ回路（ＩＮＶ）に供給された直流電力は、交流電力に変換されて、モータＭＯＴのコイルＣＬ（ＣＬ３）に供給される。また、パワーＭＯＳＦＥＴ２，５および制御回路ＣＬＣにより形成されたインバータ回路（ＩＮＶ）に供給された直流電力は、交流電力に変換されて、モータＭＯＴのコイルＣＬ（ＣＬ２）に供給される。また、パワーＭＯＳＦＥＴ３，６および制御回路ＣＬＣにより形成されたインバータ回路（ＩＮＶ）に供給された直流電力は、交流電力に変換されて、モータＭＯＴのコイルＣＬ（ＣＬ１）に供給される。モータＭＯＴは、各インバータ回路から供給された交流電力によって駆動される。
また、後述のリードＬＤ１１が端子ＴＥ１１に対応し、後述のリードＬＤ１２が端子ＴＥ１２に対応している。制御回路ＣＬＣは、端子ＴＥ１１，ＴＥ１２（リードＬＤ１１，ＬＤ１２）に接続され、この端子ＴＥ１１，ＴＥ１２（リードＬＤ１１，ＬＤ１２）は、半導体装置ＰＫＧの外部に設けられた上記制御回路ＣＴに接続されている。
また、各半導体チップＣＰ１〜ＣＰ６には、パワーＭＯＦＥＴ（１〜６）だけでなく、電流検知用のセンスＭＯＳＦＥＴ（図示せず）および温度検知用のダイオード（図示せず）も、内蔵されている。これにより、上記制御回路（デジタル・アナログ混在回路）ＣＬＣにより、各半導体チップＣＰ１〜ＣＰ６の電流、電圧および温度が検知可能となっている。また、半導体チップＣＰ１〜ＣＰ６から後述のヒートシンクＨＳへの熱抵抗は、半導体チップＣＰ１〜ＣＰ６と制御用の半導体チップＣＰＣとの間の熱抵抗よりも十分に小さいため、半導体チップＣＰ１〜ＣＰ６の温度が例えば１７５℃となっても、制御用の半導体チップＣＰＣの温度が１７５℃にまで達する可能性は低い。
このため、制御用の半導体チップＣＰＣ内の制御回路ＣＬＣにより、パワー用（スイッチング用）の半導体チップＣＰ１〜ＣＰ６の温度を検知し、その温度が所定の制限温度（例えば１７５℃）に達した場合には、制御回路ＣＬＣが有するサーマルシャットダウン回路により、パワー用の半導体チップＣＰ１〜ＣＰ６の動作を停止させることで、半導体装置ＰＫＧ全体の熱破壊を防ぐことができる。このため、半導体装置ＰＫＧにおいて、後述のように制御用の半導体チップＣＰＣがパワー用の半導体チップＣＰ１〜ＣＰ６に平面視で囲まれた構造を採用しても、パワー用の半導体チップＣＰ１〜ＣＰ６で生じた熱により制御用の半導体チップＣＰＣに不具合が生じるのを防止できる。
なお、サーマルシャットダウン回路とは、対象となる半導体チップ（パワー用の半導体チップ）の接合温度が異常に上昇（例えば１５０〜２００℃程度）した時、出力電圧を遮断して、その半導体チップの温度を安全なレベルまで下げる回路である。また、サーマルシャットダウン回路の動作原理は、例えば次の通りである。すなわち、パワー用の半導体チップに内蔵されている温度検知用ダイオードの順電圧（Ｖｆ）と基準電圧（Ｖｋ）とをサーマルシャットダウン回路内のコンパレータに入力し、温度検知用ダイオードの温度が規定温度まで上がるとそのダイオードの順電圧（Ｖｆ）と基準電圧（Ｖｋ）の大小関係が逆転してコンパレータの出力が切り替わる。このオン・オフを制御回路ＣＬＣ内のプリドライバにフィードバックすることで、パワー用半導体チップ内のパワーＭＯＳＦＥＴのゲートを制御し、パワーＭＯＳＦＥＴの動作を止めることが可能である。コンパレータは、入力された２つの電圧または電流を比較し、どちらが大きいかで出力が切り替わる素子である。
＜半導体装置の構造について＞
図５は、本実施の形態の半導体装置ＰＫＧの上面図であり、図６は、半導体装置ＰＫＧの下面図であり、図７〜図９は、半導体装置ＰＫＧの平面透視図であり、図１０〜図１５は、半導体装置ＰＫＧの断面図である。図７には、半導体装置ＰＫＧを下面側から見たときの、封止部ＭＲを透視した平面透視図が示されている。また、図８は、図７において、更にワイヤＢＷおよび金属板ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４を透視（省略）した場合が示されている。また、図９は、図８において、更に半導体チップＣＰＣ，ＣＰ１〜ＣＰ６を透視（省略）した場合が示されている。図６〜図９では、半導体装置ＰＫＧの向きは同じであるため、封止部ＭＲの各側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４（辺ＭＲｄ１，ＭＲｄ２，ＭＲｄ３，ＭＲｄ４）の位置は、図６〜図９で共通である。また、図７〜図９では、封止部ＭＲの外周の位置を点線で示してある。また、図７のＡ１−Ａ１線の位置での断面が、図１０にほぼ対応し、図７のＡ２−Ａ２線の位置での断面が、図１１にほぼ対応し、図７のＡ３−Ａ３線の位置での断面が、図１２にほぼ対応している。また、図７のＡ４−Ａ４線の位置での断面が、図１３にほぼ対応し、図７のＡ５−Ａ５線の位置での断面が、図１４にほぼ対応し、図７のＡ６−Ａ６線の位置での断面が、図１５にほぼ対応している。なお、各平面図に示した符号Ｘは第１方向、符号Ｙは第１方向に交差（より特定的には直交）する第２方向を示している。以下、第１方向をＸ方向と称し、Ｘ方向に交差（より特定的には直交）する第２方向を、Ｙ方向と称する。すなわち、Ｘ方向とＹ方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
本実施の形態では、上記制御回路ＣＬＣが形成された半導体チップ（制御用半導体チップ）ＣＰＣと、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６がそれぞれ形成された半導体チップ（パワー半導体チップ）ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６とを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＰＫＧとしている。そうすることで、電子装置（例えば上記制御ボードＰＢ）の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
図５〜図１５に示される本実施の形態の半導体装置（半導体パッケージ、半導体モジュール、電子装置、ＳｉＰ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＱＦＰ（Quad Flat Package）形態の半導体装置である。以下、図５〜図１５を参照しながら、半導体装置ＰＫＧの構成について説明する。
図５〜図１５に示される本実施の形態の半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３と、半導体チップＣＰＣ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６と、金属板ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４と、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部（封止体）ＭＲと、を有している。
なお、以下では、半導体チップＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６を半導体チップＣＰ１〜ＣＰ６と称し、金属板ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４を金属板ＭＰ１〜ＭＰ４と称し、ダイパッドＤＰ１，ＤＰ２，ＤＰ３をダイパッドＤＰ１〜ＤＰ３と称する場合もある。他の部材などについても、同様である。
樹脂封止部（樹脂封止体）としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
封止部ＭＲは、主面（上面）ＭＲａと、主面ＭＲａとは反対側の裏面（下面、底面）ＭＲｂと、主面ＭＲａおよび裏面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。
すなわち、封止部ＭＲの外観は、主面ＭＲａ、裏面ＭＲｂおよび側面ＭＲｃ１〜ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの側面ＭＲｃ１〜ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに反対側に位置し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに反対側に位置し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。また、主面ＭＲａおよび裏面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。
また、封止部ＭＲは、平面視において、Ｘ方向に沿って延在する辺ＭＲｄ１と、Ｘ方向に沿って延在し、かつ辺ＭＲｄ１とは反対側に位置する辺ＭＲｄ３と、Ｙ方向に沿って延在する辺ＭＲｄ２と、Ｙ方向に沿って延在し、かつ辺ＭＲｄ２とは反対側に位置する辺ＭＲｄ４と、を有している。平面視において、辺ＭＲｄ２，ＭＲｄ４のそれぞれは、辺ＭＲｄ１，ＭＲｄ３と交差している。封止部ＭＲにおいて、辺ＭＲｄ１は、側面ＭＲｃ１に対応する辺であり、辺ＭＲｄ２は、側面ＭＲｃ２に対応する辺であり、辺ＭＲｄ３は、側面ＭＲｃ３に対応する辺であり、辺ＭＲｄ４は、側面ＭＲｃ４に対応する辺である。すなわち、封止部ＭＲの各側面ＭＲｃ１〜ＭＲｃ４は、平面視においては、封止部ＭＲの各辺ＭＲｄ１〜ＭＲｄ４とみなすことができる。
封止部ＭＲの平面形状、すなわち、封止部ＭＲの主面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。なお、封止部ＭＲの平面形状を構成する矩形は、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。
複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＰＫＧを配線基板などに実装しやすくすることができる。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの裏面ＭＲｂで各リードＬＤの一部が露出したＱＦＮ（Quad Flat Nonleaded Package）型の構成などを採用することもできる。但し、ＱＦＮに比べてＱＦＰは、配線基板などへの実装時に半田の濡れ性が良くなるという利点がある。
半導体装置ＰＫＧが有する複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤとで構成されている。
封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤは、平面視において封止部ＭＲの辺ＭＲｄ１に交差するリードＬＤとみなすことができる。また、封止部ＭＲの側面ＭＲｃ２側に配置されたリードＬＤは、平面視において封止部ＭＲの辺ＭＲｄ２に交差するリードＬＤとみなすことができる。また、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤは、平面視において封止部ＭＲの辺ＭＲｄ３に交差するリードＬＤとみなすことができる。また、封止部ＭＲの側面ＭＲｃ４側に配置されたリードＬＤは、平面視において封止部ＭＲの辺ＭＲｄ４に交差するリードＬＤとみなすことができる。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ（すなわちリードＬＤ４，ＬＤ５，ＬＤ６）は、平面視においてそれぞれＹ方向に延在し、かつＸ方向に所定の間隔で並んでおり、それらのリードＬＤ（ＬＤ４，ＬＤ５，ＬＤ６）の各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤ（すなわちリードＬＤ８，ＬＤ１０，ＬＤ１２，ＬＤ１３）は、平面視においてそれぞれＸ方向に延在し、かつＹ方向に所定の間隔で並んでおり、それらのリードＬＤ（ＬＤ８，ＬＤ１０，ＬＤ１２，ＬＤ１３）の各アウタリード部は、封止部ＭＲの側面ＭＲｃ２から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤ（すなわちリードＬＤ１，ＬＤ２，ＬＤ３）は、平面視においてそれぞれＹ方向に延在し、かつＸ方向に所定の間隔で並んでおり、それらのリードＬＤ（ＬＤ１，ＬＤ２，ＬＤ３）の各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤ（すなわちリードＬＤ７，ＬＤ９，ＬＤ１１，ＬＤ１３）は、平面視においてそれぞれＸ方向に延在し、かつＹ方向に所定の間隔で並んでおり、それらのリードＬＤ（ＬＤ７，ＬＤ９，ＬＤ１１，ＬＤ１３）の各アウタリード部は、封止部ＭＲの側面ＭＲｃ４から封止部ＭＲ外に突出している。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの裏面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部端子として機能する。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載するチップ搭載部である。ダイパッドＤＰＨは、半導体チップＣＰ１，ＣＰ２，ＣＰ３を搭載するチップ搭載部である。ダイパッドＤＰ１は、半導体チップＣＰ４を搭載するチップ搭載部である。ダイパッドＤＰ２は、半導体チップＣＰ５を搭載するチップ搭載部である。ダイパッドＤＰ３は、半導体チップＣＰ６を搭載するチップ搭載部である。ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３のそれぞれの平面形状は、例えば、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。なお、ダイパッドＤＰＨ上に３つの半導体チップＣＰ１，ＣＰ２，ＣＰ３がＸ方向に並んで配置されることを反映して、ダイパッドＤＰＨは、Ｘ方向の寸法がＹ方向の寸法よりも大きくなっている。また、半導体チップＣＰＣにおいて、Ｘ方向の寸法がＹ方向の寸法よりも大きいことを反映して、ダイパッドＤＰＣは、Ｘ方向の寸法がＹ方向の寸法よりも大きくなっている。このため、ダイパッドＤＰＨとダイパッドＤＰＣと半導体チップＣＰＣとは、それぞれ、Ｘ方向が長手方向となっている。
半導体装置ＰＫＧにおいて、ダイパッドＤＰ１とダイパッドＤＰ２とダイパッドＤＰ３とが、この順でＸ方向に並んで配置されており、この１組のダイパッドＤＰ１，ＤＰ２，ＤＰ３と、１つのダイパッドＤＰＣと、１つのダイパッドＤＰＨとが、この順でＹ方向に並んで配置されている。Ｙ方向において、ダイパッドＤＰ１，ＤＰ２，ＤＰ３が、封止部ＭＲの側面ＭＲｃ１側に位置し、ダイパッドＤＰＨが、封止部ＭＲの側面ＭＲｃ３側に位置し、ダイパッドＤＰＣは、１つのダイパッドＤＰＨと１組のダイパッドＤＰ１，ＤＰ２，ＤＰ３との間に配置されている。
また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３については、Ｘ方向において、ダイパッドＤＰ１が、封止部ＭＲの側面ＭＲｃ４側に位置し、ダイパッドＤＰ３が、封止部ＭＲの側面ＭＲｃ２側に位置し、ダイパッドＤＰ２は、ダイパッドＤＰ１とダイパッドＤＰ３との間に配置されている。但し、ダイパッドＤＰＨとダイパッドＤＰＣとダイパッドＤＰ１とダイパッドＤＰ２とダイパッドＤＰ３とは、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部ＭＲの一部が介在している。
ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３と複数のリードＬＤとは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３および複数のリードＬＤは、同じ材料で形成されていることが好ましく、これにより、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３および複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載する側の主面ＤＰＣａと、それとは反対側の裏面ＤＰＣｂとを有している。また、ダイパッドＤＰＨは、半導体チップＣＰ１，ＣＰ２，ＣＰ３を搭載する側の主面ＤＰＨａと、それとは反対側の裏面ＤＰＨｂとを有している。また、ダイパッドＤＰ１は、半導体チップＣＰ４を搭載する側の主面ＤＰ１ａと、それとは反対側の裏面ＤＰ１ｂとを有している。また、ダイパッドＤＰ２は、半導体チップＣＰ５を搭載する側の主面ＤＰ２ａと、それとは反対側の裏面ＤＰ２ｂとを有している。また、ダイパッドＤＰ３は、半導体チップＣＰ６を搭載する側の主面ＤＰ３ａと、それとは反対側の裏面ＤＰ３ｂとを有している。
各ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３は、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂが、封止部ＭＲの主面ＭＲａから露出されている。これにより、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６の動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰ１〜ＣＰ６の裏面からダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３を通じて半導体装置ＰＫＧの外部に放熱することができる。
半導体チップＣＰＣ，ＣＰ１〜ＣＰ６のそれぞれは、互いに反対側に位置する主面である表面（半導体チップの表面）および裏面（半導体チップの裏面）を有している。半導体チップＣＰＣにおいては、ボンディングパッド（Ｐ７）が形成された側の主面が表面（半導体チップＣＰＣの表面）であり、それとは反対側の主面が裏面（半導体チップＣＰＣの裏面）である。また、半導体チップＣＰ１〜ＣＰ６においては、ソース用のボンディングパッド（Ｐ１Ｓ〜Ｐ６Ｓ）やゲート用のボンディングパッド（Ｐ１Ｇ〜Ｐ６Ｇ）が形成された側の主面が表面（半導体チップＣＰ１〜ＣＰ６の表面）であり、裏面電極（ＢＥ１〜ＢＥ６）が形成された側の主面が裏面（半導体チップＣＰ１〜ＣＰ６の裏面）である。
また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３、リードＬＤおよびリード連結部ＬＢ１〜ＬＢ５において、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６が搭載される領域、ワイヤＢＷが接続される領域、および金属板ＭＰ１〜ＭＰ４が接続される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６、金属板ＭＰ１〜ＭＰ４およびワイヤＢＷを、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３、リードＬＤおよびリード連結部ＬＢ１〜ＬＢ５に、より的確に接続することができる。
ダイパッドＤＰＨの主面ＤＰＨａ上には、半導体チップＣＰ１，ＣＰ２，ＣＰ３が、その裏面をダイパッドＤＰＨに向けた状態で搭載されている。半導体チップＣＰ１，ＣＰ２，ＣＰ３は、それぞれ、導電性の接合材（接着層）ＢＤ１を介してダイパッドＤＰＨの主面ＤＰＨａ上に搭載されている。半導体チップＣＰ１の裏面（裏面全面）には裏面電極（電極）ＢＥ１が形成され、半導体チップＣＰ２の裏面（裏面全面）には裏面電極（電極）ＢＥ２が形成され、半導体チップＣＰ３の裏面（裏面全面）には裏面電極（電極）ＢＥ３が形成されており、これら裏面電極ＢＥ１，ＢＥ２，ＢＥ３は、それぞれ導電性の接合材ＢＤ１を介してダイパッドＤＰＨに接合されて電気的に接続されている。接合材ＢＤ１は、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることができる。
ダイパッドＤＰＨの主面ＤＰＨａ上には、半導体チップＣＰ１と半導体チップＣＰ２と半導体チップＣＰ３とが、この順でＸ方向に並んで配置されている。Ｘ方向において、半導体チップＣＰ１が、封止部ＭＲの側面ＭＲｃ４側に位置し、半導体チップＣＰ３が、封止部ＭＲの側面ＭＲｃ２側に位置し、半導体チップＣＰ２は、半導体チップＣＰ１と半導体チップＣＰ３との間に配置されている。
また、ダイパッドＤＰ１の主面ＤＰ１ａ上には、半導体チップＣＰ４が、その裏面をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰ４は、導電性の接合材ＢＤ１を介してダイパッドＤＰ１の主面ＤＰ１ａ上に搭載されている。半導体チップＣＰ４の裏面（裏面全面）には裏面電極（電極）ＢＥ４が形成されており、この裏面電極ＢＥ４は、導電性の接合材ＢＤ１を介してダイパッドＤＰ１に接合されて電気的に接続されている。
また、ダイパッドＤＰ２の主面ＤＰ２ａ上には、半導体チップＣＰ５が、その裏面をダイパッドＤＰ２に向けた状態で搭載されている。半導体チップＣＰ５は、導電性の接合材ＢＤ１を介してダイパッドＤＰ２の主面ＤＰ２ａ上に搭載されている。半導体チップＣＰ５の裏面（裏面全面）には裏面電極（電極）ＢＥ５が形成されており、この裏面電極ＢＥ５は、導電性の接合材ＢＤ１を介してダイパッドＤＰ２に接合されて電気的に接続されている。
また、ダイパッドＤＰ３の主面ＤＰ３ａ上には、半導体チップＣＰ６が、その裏面をダイパッドＤＰ３に向けた状態で搭載されている。半導体チップＣＰ６は、導電性の接合材ＢＤ１を介してダイパッドＤＰ３の主面ＤＰ３ａ上に搭載されている。半導体チップＣＰ６の裏面（裏面全面）には裏面電極（電極）ＢＥ６が形成されており、この裏面電極ＢＥ６は、導電性の接合材ＢＤ１を介してダイパッドＤＰ３に接合されて電気的に接続されている。
また、ダイパッドＤＰＣの主面ＤＰＣａ上には、半導体チップＣＰＣが、その裏面をダイパッドＤＰＣに向けた状態で搭載されている。半導体チップＣＰＣは、接合材（接着層）ＢＤ２を介してダイパッドＤＰＣの主面ＤＰＣａ上に搭載されているが、この接合材ＢＤ２は、導電性であっても、絶縁性であってもよい。
半導体チップＣＰＣ，ＣＰ１〜ＣＰ６のそれぞれの平面形状は、例えば矩形状であり、より特定的には、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。半導体チップＣＰＣの平面寸法は、例えば、８．４ｍｍ×２．３ｍｍ程度であり、各半導体チップＣＰ１〜ＣＰ６の平面寸法は、例えば、２．８ｍｍ×２．８ｍｍ程度である。平面視において、半導体チップＣＰ１，ＣＰ２，ＣＰ３は、ダイパッドＤＰＨの主面ＤＰＨａに内包され、半導体チップＣＰＣは、ダイパッドＤＰＣの主面ＤＰＣａに内包されている。また、平面視において、半導体チップＣＰ４は、ダイパッドＤＰ１の主面ＤＰ１ａに内包され、半導体チップＣＰ５は、ダイパッドＤＰ２の主面ＤＰ２ａに内包され、半導体チップＣＰ６は、ダイパッドＤＰ３の主面ＤＰ３ａに内包されている。半導体チップＣＰＣ，ＣＰ１〜ＣＰ６は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰ１〜ＣＰ６の裏面電極ＢＥ１〜ＢＥ６は、それぞれ、その半導体チップに形成されたパワーＭＯＳＦＥＴのドレインに電気的に接続されている。このため、裏面電極ＢＥ１はパワーＭＯＳＦＥＴ１のドレイン電極として機能し、裏面電極ＢＥ２はパワーＭＯＳＦＥＴ２のドレイン電極として機能し、裏面電極ＢＥ３はパワーＭＯＳＦＥＴ３のドレイン電極として機能する。また、裏面電極ＢＥ４はパワーＭＯＳＦＥＴ４のドレイン電極として機能し、裏面電極ＢＥ５はパワーＭＯＳＦＥＴ５のドレイン電極として機能し、裏面電極ＢＥ６はパワーＭＯＳＦＥＴ６のドレイン電極として機能する。
半導体チップＣＰＣ，ＣＰ１〜ＣＰ６のそれぞれにおいて、最上層保護膜（最上層絶縁膜）は、ボンディングパッドを露出する開口部を有しており、最上層保護膜の開口部から、ボンディングパッドが露出している。すなわち、半導体チップＣＰ１の表面では、半導体チップＣＰ１の最上層保護膜から、ゲート用のボンディングパッドＰ１Ｇと、ソース用のボンディングパッドＰ１Ｓと、他のボンディングパッドＰ１とが露出している。また、半導体チップＣＰ２の表面では、半導体チップＣＰ２の最上層保護膜から、ゲート用のボンディングパッドＰ２Ｇと、ソース用のボンディングパッドＰ２Ｓと、他のボンディングパッドＰ２とが露出している。また、半導体チップＣＰ３の表面では、半導体チップＣＰ３の最上層保護膜から、ゲート用のボンディングパッドＰ３Ｇと、ソース用のボンディングパッドＰ３Ｓと、他のボンディングパッドＰ３とが露出している。また、半導体チップＣＰ４の表面では、半導体チップＣＰ４の最上層保護膜から、ゲート用のボンディングパッドＰ４Ｇと、ソース用のボンディングパッドＰ４Ｓと、他のボンディングパッドＰ４とが露出している。また、半導体チップＣＰ５の表面では、半導体チップＣＰ５の最上層保護膜から、ゲート用のボンディングパッドＰ５Ｇと、ソース用のボンディングパッドＰ５Ｓと、他のボンディングパッドＰ５とが露出している。また、半導体チップＣＰ６の表面では、半導体チップＣＰ６の最上層保護膜から、ゲート用のボンディングパッドＰ６Ｇと、ソース用のボンディングパッドＰ６Ｓと、他のボンディングパッドＰ６とが露出している。また、半導体チップＣＰＣの表面では、半導体チップＣＰＣの最上層保護膜から、複数のボンディングパッドＰ７が露出している。なお、以下では、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップＣＰＣのパッドＰ７は、半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内に形成された上記制御回路ＣＬＣに電気的に接続されている。半導体チップＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６のゲート用のパッドＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇ，Ｐ４Ｇ，Ｐ５Ｇ，Ｐ６Ｇは、それぞれ、その半導体チップに形成されたパワーＭＯＳＦＥＴのゲート電極に電気的に接続されている。また、半導体チップＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓ，Ｐ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、それぞれ、その半導体チップに形成されたパワーＭＯＳＦＥＴのソースに電気的に接続されている。このため、ゲート用のパッドＰ１Ｇ，Ｐ２Ｇ，Ｐ３Ｇ，Ｐ４Ｇ，Ｐ５Ｇ，Ｐ６Ｇは、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６のゲート用パッドとしてそれぞれ機能し、ソース用のパッドＰ１Ｓ，Ｐ２Ｓ，Ｐ３Ｓ，Ｐ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、上記パワーＭＯＳＦＥＴ１，２，３，４，５，６のソース用パッドとしてそれぞれ機能する。半導体チップＣＰ１〜ＣＰ６のそれぞれにおいて、ソース用のパッド（Ｐ１Ｓ〜Ｐ６Ｓ）の平面積は、他のパッド（Ｐ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６）のそれぞれの平面積よりも大きい。
半導体チップＣＰ１〜ＣＰ６の具体的な構造について、半導体チップＣＰ１を例に挙げて説明する。半導体チップＣＰ１を構成する半導体基板には、パワーＭＯＳＦＥＴ（１）を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ（１）は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート型ＭＩＳＦＥＴからなる。半導体チップＣＰ１を構成する半導体基板の表面に形成された、パワーＭＯＳＦＥＴ（１）用の複数の単位トランジスタセルのソース領域が、半導体基板上の層間絶縁膜上に形成された共通のソース電極に電気的に接続され、そのソース電極が、最上層保護膜の開口部から露出されることで、ソース用のパッド（Ｐ１Ｓ）が形成されている。半導体チップＣＰ１の最上層保護膜は、半導体チップＣＰ１を構成する半導体基板上の層間絶縁膜上に、ソース電極を覆うように形成されているが、ソース電極の少なくとも一部を露出する開口部を有している。半導体チップＣＰ１を構成する半導体基板は、パワーＭＯＳＦＥＴ（１）用の複数の単位トランジスタセルの共通のドレイン領域としての機能を有しており、その半導体基板の裏面全面に裏面電極（ＢＥ１）が形成されている。半導体チップＣＰ１において、パワーＭＯＳＦＥＴ（１）のソース・ドレイン間の電流は、その半導体チップＣＰ１を構成する半導体基板の厚さ方向に流れる。つまり、半導体チップＣＰ１のソース用のパッド（Ｐ１Ｓ）と裏面電極（ＢＥ１）との間に、パワーＭＯＳＦＥＴ（１）のソース・ドレイン間の電流が流れる。ゲート用パッド（Ｐ１Ｇ）は、半導体チップ（ＣＰ１）の表面側に形成されたソース用パッド（Ｐ１Ｓ）と、半導体チップ（ＣＰ１）の裏面側に形成されたドレイン用裏面電極（ＢＥ１）との間の導通を制御する制御用端子（制御用電極）として機能する。パワーＭＯＳＦＥＴ（１）は、好ましくはｎチャネル型である。半導体チップＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６の構造については、半導体チップＣＰ１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
各半導体チップＣＰ１〜ＣＰ６の表面において、ソース用のパッド（Ｐ１Ｓ〜Ｐ６Ｓ）以外のパッド（Ｐ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６）は、半導体チップＣＰＣに対向する側の辺に沿って配置されており、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰ７と電気的に接続されている。すなわち、半導体チップＣＰ１〜ＣＰ６のパッドＰ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰ７に接続されている。半導体チップＣＰ１〜ＣＰ６のパッドＰ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６は、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰ７に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記制御回路ＣＬＣに電気的に接続されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銀（Ａｇ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
半導体チップＣＰ１のソース用のパッドＰ１Ｓは、金属板ＭＰ１を介して、リード連結部（リード配線部）ＬＢ１と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰ１のソース用のパッドＰ１Ｓとリード連結部ＬＢ１とに、それぞれ導電性の接合材ＢＤ３を介して接合されて電気的に接続されている。
半導体チップＣＰ２のソース用のパッドＰ２Ｓは、金属板ＭＰ２を介して、リード連結部（リード配線部）ＬＢ２と電気的に接続されている。すなわち、金属板ＭＰ２は、半導体チップＣＰ２のソース用のパッドＰ２Ｓとリード連結部ＬＢ２とに、それぞれ導電性の接合材ＢＤ３を介して接合されて電気的に接続されている。
半導体チップＣＰ３のソース用のパッドＰ３Ｓは、金属板ＭＰ３を介して、リード連結部（リード配線部）ＬＢ３と電気的に接続されている。すなわち、金属板ＭＰ３は、半導体チップＣＰ３のソース用のパッドＰ３Ｓとリード連結部ＬＢ３とに、それぞれ導電性の接合材ＢＤ３を介して接合されて電気的に接続されている。
半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、共通の金属板ＭＰ４を介して、リード連結部（リード配線部）ＬＢ４，ＬＢ５と電気的に接続されている。すなわち、金属板ＭＰ４は、半導体チップＣＰ４のソース用のパッドＰ４Ｓと、半導体チップＣＰ５のソース用のパッドＰ５Ｓと、半導体チップＣＰ６のソース用のパッドＰ６Ｓと、リード連結部ＬＢ４と、リード連結部ＬＢ５とに、それぞれ導電性の接合材ＢＤ３を介して接合されて電気的に接続されている。
半導体チップＣＰ１〜ＣＰ６のソース用パッドＰ１Ｓ〜Ｐ６ＳをリードＬＤに電気的に接続するのに、ワイヤではなく金属板ＭＰ１〜ＭＰ４を用いたことで、パワーＭＯＳＦＥＴ１〜６のオン抵抗を低減できる。これにより、パッケージ抵抗を低減でき、導通損失を低減できる。
接合材ＢＤ３は、導電性の接合材（接着材）からなり、例えば、銀ペーストなどのペースト型導電性接着材や、あるいは半田などを用いることができる。また、金属板ＭＰ１〜ＭＰ４を半導体チップＣＰ１〜ＣＰ６のソース用のパッドＰ１Ｓ〜Ｐ６Ｓに接続するのに、導電性の接合材 ＢＤ３を用いずに、圧着などにより直接的に接続する場合もあり得る。
金属板ＭＰ１〜ＭＰ４は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。各金属板ＭＰ１〜ＭＰ４のＸ方向およびＹ方向の寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
半導体チップＣＰ１〜ＣＰ６で生じた熱は、半導体チップＣＰ１〜ＣＰ６の裏面からダイパッドＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３を通じて放散される他に、半導体チップＣＰ１〜ＣＰ６の表面から金属板ＭＰ１〜ＭＰ４を通じて放散され得る。これにより、半導体チップＣＰ１〜ＣＰ６で発生した熱の放散性を向上させることができる。
半導体チップＣＰＣの複数のパッドＰ７のうち、半導体チップＣＰ１〜ＣＰ６のいずれのパッドにも接続されていないパッドＰ７は、それぞれワイヤＢＷを通じて、半導体装置ＰＫＧが有する複数のリードＬＤのうちのリードＬＤ１１，ＬＤ１２と電気的に接続されている。各リードＬＤ１１，ＬＤ１２は、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の上記制御回路ＣＴとの間の信号伝送経路として機能することができる。
リードＬＤ１１，ＬＤ１２のうち、リードＬＤ１１は、ダイパッドＤＰＣ（半導体チップＣＰＣ）とＸ方向に対向するように、封止部ＭＲの側面ＭＲｃ４側に配置され、リードＬＤ１２は、ダイパッドＤＰＣ（半導体チップＣＰＣ）とＸ方向に対向するように、封止部ＭＲの側面ＭＲｃ２側に配置されている。半導体チップＣＰＣの表面において、封止部ＭＲの側面ＭＲｃ４側の辺に沿って配置（配列）された複数のパッドＰ７が、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤ１１と、それぞれワイヤＢＷを介して電気的に接続されている。また、半導体チップＣＰＣの表面において、封止部ＭＲの側面ＭＲｃ２側の辺に沿って配置（配列）された複数のパッドＰ７が、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤ１２と、それぞれワイヤＢＷを介して電気的に接続されている。各リードＬＤ１１，ＬＤ１２は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５，ＬＤ６，ＬＤ７，ＬＤ８，ＬＤ９，ＬＤ１０，ＬＤ１３およびリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４，ＬＢ５のいずれにも、導体を介しては繋がっておらず、孤立したリードである。
リード連結部ＬＢ１，ＬＢ２，ＬＢ３のそれぞれは、ダイパッドＤＰＨとＹ方向に隣り合い、かつ、側面ＭＲｃ３に沿うように封止部ＭＲ内をＸ方向に延在している。但し、リード連結部ＬＢ１とリード連結部ＬＢ２とリード連結部ＬＢ３とは、Ｘ方向に並んでおり、リード連結部ＬＢ１，ＬＢ２，ＬＢ３のうち、リード連結部ＬＢ１が封止部ＭＲの側面ＭＲｃ４側に位置し、リード連結部ＬＢ３が封止部ＭＲの側面ＭＲｃ２側に位置し、リード連結部ＬＢ２はリード連結部ＬＢ１とリード連結部ＬＢ３との間に位置している。このため、平面視において、半導体チップＣＰ１とリード連結部ＬＢ１とがＹ方向に対向し、半導体チップＣＰ２とリード連結部ＬＢ２とがＹ方向に対向し、半導体チップＣＰ３とリード連結部ＬＢ３とがＹ方向に対向している。リード連結部ＬＢ１とリード連結部ＬＢ２とリード連結部ＬＢ３とダイパッドＤＰＨとは、互いに離間しており、それらの間には封止部ＭＲの一部が介在している。
リード連結部ＬＢ４は、ダイパッドＤＰ１とＸ方向に隣り合い、かつ、側面ＭＲｃ４に沿うように封止部ＭＲ内をＹ方向に延在している。また、リード連結部ＬＢ５は、ダイパッドＤＰ３とＸ方向に隣り合い、かつ、側面ＭＲｃ２に沿うように封止部ＭＲ内をＹ方向に延在している。但し、リード連結部ＬＢ４とダイパッドＤＰ１とは、互いに離間しており、それらの間には封止部ＭＲの一部が介在している。また、リード連結部ＬＢ５とダイパッドＤＰ３とは、互いに離間しており、それらの間には封止部ＭＲの他の一部が介在している。リード連結部ＬＢ１〜ＬＢ５は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されていない。
リード連結部ＬＢ１には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ１が一体的に接続されている。すなわち、リード連結部ＬＢ１と複数のリードＬＤ１とは、一体的に形成されている。各リードＬＤ１は、封止部ＭＲの側面ＭＲｃ３側に配置されており、平面視において、それぞれＹ方向に延在している。リードＬＤ１同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ１のインナリード部同士が、リード連結部ＬＢ１によって連結された状態になっている。このため、リード連結部ＬＢ１は、複数のリードＬＤ１のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ１およびリード連結部ＬＢ１は、金属板ＭＰ１を介して、半導体チップＣＰ１のソース用のパッドＰ１Ｓに電気的に接続されている。複数のリードＬＤ１は上記端子ＴＥ１に対応している。
リード連結部ＬＢ２には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続されている。すなわち、リード連結部ＬＢ２と複数のリードＬＤ２とは、一体的に形成されている。各リードＬＤ２は、封止部ＭＲの側面ＭＲｃ３側に配置されており、平面視において、それぞれＹ方向に延在している。リードＬＤ２同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ２のインナリード部同士が、リード連結部ＬＢ２によって連結された状態になっている。このため、リード連結部ＬＢ２は、複数のリードＬＤ２のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ２およびリード連結部ＬＢ２は、金属板ＭＰ２を介して、半導体チップＣＰ２のソース用のパッドＰ２Ｓに電気的に接続されている。複数のリードＬＤ２は上記端子ＴＥ２に対応している。
リード連結部ＬＢ３には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ３が一体的に接続されている。すなわち、リード連結部ＬＢ３と複数のリードＬＤ３とは、一体的に形成されている。各リードＬＤ３は、封止部ＭＲの側面ＭＲｃ３側に配置されており、平面視において、それぞれＹ方向に延在している。リードＬＤ３同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ３のインナリード部同士が、リード連結部ＬＢ３によって連結された状態になっている。このため、リード連結部ＬＢ３は、複数のリードＬＤ３のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ３およびリード連結部ＬＢ３は、金属板ＭＰ３を介して、半導体チップＣＰ３のソース用のパッドＰ３Ｓに電気的に接続されている。複数のリードＬＤ３は上記端子ＴＥ３に対応している。
リード連結部ＬＢ４には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ９が一体的に接続されている。すなわち、リード連結部ＬＢ４と複数のリードＬＤ９とは、一体的に形成されている。各リードＬ９は、封止部ＭＲの側面ＭＲｃ４側に配置されており、平面視において、それぞれＸ方向に延在している。リードＬＤ９同士は、Ｙ方向に隣り合っているが、複数のリードＬＤ９のインナリード部同士が、リード連結部ＬＢ４によって連結された状態になっている。このため、リード連結部ＬＢ４は、複数のリードＬＤ９のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ９およびリード連結部ＬＢ４は、金属板ＭＰ４を介して、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓに電気的に接続されている。複数のリードＬＤ９は上記端子ＴＥ９に対応している。
リード連結部ＬＢ５には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ１０が一体的に接続されている。すなわち、リード連結部ＬＢ５と複数のリードＬＤ１０とは、一体的に形成されている。各リードＬ１０は、封止部ＭＲの側面ＭＲｃ２側に配置されており、平面視において、それぞれＸ方向に延在している。リードＬＤ１０同士は、Ｙ方向に隣り合っているが、複数のリードＬＤ１０のインナリード部同士が、リード連結部ＬＢ５によって連結された状態になっている。このため、リード連結部ＬＢ５は、複数のリードＬＤ１０のインナリード部同士を連結する連結部とみなすことができる。複数のリードＬＤ１０およびリード連結部ＬＢ５は、金属板ＭＰ４を介して、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓに電気的に接続されている。複数のリードＬＤ１０は上記端子ＴＥ１０に対応している。
複数のリードＬＤ１をリード連結部ＬＢ１にまとめて接続し、複数のリードＬＤ２をリード連結部ＬＢ２にまとめて接続し、複数のリードＬＤ３をリード連結部ＬＢ３にまとめて接続し、複数のリードＬＤ９をリード連結部ＬＢ４にまとめて接続し、複数のリードＬＤ１０をリード連結部ＬＢ５にまとめて接続している。これにより、抵抗を低減でき、パワーＭＯＳＦＥＴ１，２，３，４，５，６の導通損失を低減できる。
リード連結部ＬＢ１およびそれに連結された複数のリードＬＤ１と、リード連結部ＬＢ２およびそれに連結された複数のリードＬＤ２と、リード連結部ＬＢ３およびそれに連結された複数のリードＬＤ３とは、ダイパッドＤＰＨとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ３側に配置されている。また、リード連結部ＬＢ４およびそれに連結された複数のリードＬＤ９は、ダイパッドＤＰ１とＸ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ４側に配置され、また、リード連結部ＬＢ５およびそれに連結された複数のリードＬＤ１０は、ダイパッドＤＰ３とＸ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ２側に配置されている。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ４は、ダイパッドＤＰ１と一体的に形成されている。このため、複数のリードＬＤ４は、ダイパッドＤＰ１と電気的に接続されており、ダイパッドＤＰ１および導電性の接合材ＢＤ１を介して、半導体チップＣＰ４の裏面電極ＢＥ４に電気的に接続されている。複数のリードＬＤ４は、上記端子ＴＥ４に対応している。複数のリードＬＤ４は、平面視において、ダイパッドＤＰ１（半導体チップＣＰ４）とＹ方向に対向するように、封止部ＭＲの側面ＭＲｃ１側に配置されている。各リードＬＤ４は、平面視においてＹ方向に延在しており、リードＬＤ４同士は、Ｘ方向に隣り合っている。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ５は、ダイパッドＤＰ２と一体的に形成されている。このため、複数のリードＬＤ５は、ダイパッドＤＰ２と電気的に接続されており、ダイパッドＤＰ２および導電性の接合材ＢＤ１を介して、半導体チップＣＰ５の裏面電極ＢＥ５に電気的に接続されている。複数のリードＬＤ５は、上記端子ＴＥ５に対応している。複数のリードＬＤ５は、平面視において、ダイパッドＤＰ２（半導体チップＣＰ５）とＹ方向に対向するように、封止部ＭＲの側面ＭＲｃ１側に配置されている。各リードＬＤ５は、平面視においてＹ方向に延在しており、リードＬＤ５同士は、Ｘ方向に隣り合っている。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ６は、ダイパッドＤＰ３と一体的に形成されている。このため、複数のリードＬＤ６は、ダイパッドＤＰ３と電気的に接続されており、ダイパッドＤＰ３および導電性の接合材ＢＤ１を介して、半導体チップＣＰ６の裏面電極ＢＥ６に電気的に接続されている。複数のリードＬＤ６は、上記端子ＴＥ６に対応している。複数のリードＬＤ６は、平面視において、ダイパッドＤＰ３（半導体チップＣＰ６）とＹ方向に対向するように、封止部ＭＲの側面ＭＲｃ１側に配置されている。各リードＬＤ６は、平面視においてＹ方向に延在しており、リードＬＤ６同士は、Ｘ方向に隣り合っている。
半導体装置ＰＫＧだけを単独で見ると、複数のリードＬＤ１と複数のリードＬＤ４とは、導体を通じて繋がっていないため、電気的に接続されておらず、また、複数のリードＬＤ２と複数のリードＬＤ５とは、導体を通じて繋がっていないため、電気的に接続されておらず、また、複数のリードＬＤ３と複数のリードＬＤ６とは、導体を通じて繋がっていないため、電気的に接続されていない。しかしながら、半導体装置ＰＫＧでインバータ回路を形成するために半導体装置ＰＫＧを配線基板などに実装すると、その配線基板の配線などを通じて、半導体装置ＰＫＧの複数のリードＬＤ１と複数のリードＬＤ４とが電気的に接続され、また、複数のリードＬＤ２と複数のリードＬＤ５とが電気的に接続され、また、複数のリードＬＤ３と複数のリードＬＤ６とが電気的に接続される。
半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ７と複数のリードＬＤ８とは、ダイパッドＤＰＨと一体的に形成されている。このため、複数のリードＬＤ７および複数のリードＬＤ８は、ダイパッドＤＰＨと電気的に接続されており、ダイパッドＤＰＨおよび導電性の接合材ＢＤ１を介して、半導体チップＣＰ１，ＣＰ２，ＣＰ３の裏面電極ＢＥ１，ＢＥ２，ＢＥ３に電気的に接続されている。複数のリードＬＤ７は上記端子ＴＥ７に対応し、複数のリードＬＤ８は上記端子ＴＥ８に対応している。複数のリードＬＤ７は、平面視において、ダイパッドＤＰＨ（半導体チップＣＰ１）とＸ方向に対向するように、封止部ＭＲの側面ＭＲｃ４側に配置され、複数のリードＬＤ８は、ダイパッドＤＰＨ（半導体チップＣＰ３）とＸ方向に対向するように、封止部ＭＲの側面ＭＲｃ２側に配置されている。各リードＬＤ７は、平面視においてＸ方向に延在しており、リードＬＤ７同士は、Ｙ向に隣り合っている。また、各リードＬＤ８は、平面視においてＸ方向に延在しており、リードＬＤ８同士は、Ｙ向に隣り合っている。
本実施の形態の半導体装置ＰＫＧにおいては、封止部ＭＲの側面ＭＲｃ３側に、複数のリードＬＤ１と複数のリードＬＤ２と複数のリードＬＤ３とが配置されている。また、封止部ＭＲの側面ＭＲｃ１側に、複数のリードＬＤ４と複数のリードＬＤ５と複数のリードＬＤ６とが配置されている。また、封止部ＭＲの側面ＭＲｃ４側に、複数のリードＬＤ９と複数のリードＬＤ１１と複数のリードＬＤ７とが配置されている。また、封止部ＭＲの側面ＭＲｃ２側に、複数のリードＬＤ１０と複数のリードＬＤ１２と複数のリードＬＤ８とが配置されている。複数のリードＬＤ１と複数のリードＬＤ４とが、Ｙ方向において反対側にあり、複数のリードＬＤ２と複数のリードＬＤ５とが、Ｙ方向において反対側にあり、複数のリードＬＤ３と複数のリードＬＤ６とが、Ｙ方向において反対側にある。また、複数のリードＬＤ９と複数のリードＬＤ１０とが、Ｘ方向において反対側にあり、複数のリードＬＤ１１と複数のリードＬＤ１２とが、Ｘ方向において反対側にあり、複数のリードＬＤ７と複数のリードＬＤ８とが、Ｘ方向において反対側にある。
このため、複数のリードＬＤ１からなるリード群と複数のリードＬＤ２からなるリード群と複数のリードＬＤ３からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ３側に配置されている。但し、Ｘ方向に見ると、封止部ＭＲの側面ＭＲｃ４に近い位置に、複数のリードＬＤ１からなるリード群があり、封止部ＭＲの側面ＭＲｃ２に近い位置に、複数のリードＬＤ３からなるリード群があり、複数のリードＬＤ１からなるリード群と複数のリードＬＤ３からなるリード群との間に、複数のリードＬＤ２からなるリード群がある。
また、複数のリードＬＤ４からなるリード群と複数のリードＬＤ５からなるリード群と複数のリードＬＤ６からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ１側に配置されている。但し、Ｘ方向に見ると、封止部ＭＲの側面ＭＲｃ４に近い位置に、複数のリードＬＤ４からなるリード群があり、封止部ＭＲの側面ＭＲｃ２に近い位置に、複数のリードＬＤ６からなるリード群があり、複数のリードＬＤ４からなるリード群と複数のリードＬＤ６からなるリード群との間に、複数のリードＬＤ５からなるリード群がある。
また、複数のリードＬＤ９からなるリード群と複数のリードＬＤ１１からなるリード群と複数のリードＬＤ７からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ４側に配置されている。但し、Ｙ方向に見ると、封止部ＭＲの側面ＭＲｃ１に近い位置に、複数のリードＬＤ９からなるリード群があり、封止部ＭＲの側面ＭＲｃ３に近い位置に、複数のリードＬＤ７からなるリード群があり、複数のリードＬＤ９からなるリード群と複数のリードＬＤ７からなるリード群との間に、複数のリードＬＤ１１からなるリード群がある。
また、複数のリードＬＤ１０からなるリード群と複数のリードＬＤ１２からなるリード群と複数のリードＬＤ８からなるリード群とが、封止部ＭＲの同じ側面ＭＲｃ２側に配置されている。但し、Ｙ方向に見ると、封止部ＭＲの側面ＭＲｃ１に近い位置に、複数のリードＬＤ１０からなるリード群があり、封止部ＭＲの側面ＭＲｃ３に近い位置に、複数のリードＬＤ８からなるリード群があり、複数のリードＬＤ１０からなるリード群と複数のリードＬＤ８からなるリード群との間に、複数のリードＬＤ１２からなるリード群がある。
このため、封止部ＭＲの側面ＭＲｃ３側において、側面ＭＲｃ４から側面ＭＲｃ２に向かう方向に、複数のリードＬＤ１からなるリード群と、複数のリードＬＤ２からなるリード群と、複数のリードＬＤ３からなるリード群とが、この順で並んでいる。また、封止部ＭＲの側面ＭＲｃ１側において、側面ＭＲｃ４から側面ＭＲｃ２に向かう方向に、複数のリードＬＤ４からなるリード群と、複数のリードＬＤ５からなるリード群と、複数のリードＬＤ６からなるリード群とが、この順で並んでいる。また、封止部ＭＲの側面ＭＲｃ４側において、側面ＭＲｃ１から側面ＭＲｃ３に向かう方向に、複数のリードＬＤ９からなるリード群と、複数のリードＬＤ１１からなるリード群と、複数のリードＬＤ７からなるリード群とが、この順で並んでいる。また、封止部ＭＲの側面ＭＲｃ２側において、側面ＭＲｃ１から側面ＭＲｃ３に向かう方向に、複数のリードＬＤ１０からなるリード群と、複数のリードＬＤ１２からなるリード群と、複数のリードＬＤ８からなるリード群とが、この順で並んでいる。
このように、半導体装置ＰＫＧにおいては、ハイサイド用パワーＭＯＳＦＥＴ１，２，３のソース用のリードＬＤ１，ＬＤ２，ＬＤ３は、封止部ＭＲの側面ＭＲｃ３側に配置し、ハイサイド用パワーＭＯＳＦＥＴ１，２，３のドレイン用のリードＬＤ７，ＬＤ８は、封止部ＭＲの側面ＭＲｃ２，ＭＲｃ４側に配置している。また、ロウサイド用パワーＭＯＳＦＥＴ４，５，６のドレイン用のリードＬＤ４，ＬＤ５，ＬＤ６は、封止部ＭＲの側面ＭＲｃ１側に配置し、ロウサイド用パワーＭＯＳＦＥＴ４，５，６のソース用のリードＬＤ９，ＬＤ１０）は、封止部ＭＲの側面ＭＲｃ２，ＭＲｃ４側に配置している。
また、ダイパッドＤＰＣには、複数のリードＬＤ１３が一体的に連結されている。これらのリードＬＤ１３は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＣを後述のリードフレームＬＦのフレーム枠に支持するために用いられたものである。このため、リードＬＤ１３は、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６のいずれのパッドにも電気的に接続されてはおらず、また、半導体チップＣＰ１〜ＣＰ６の裏面電極ＢＥ１，ＢＥ２，ＢＥ３，ＢＥ４，ＢＥ５，ＢＥ６にも電気的に接続されていない。このため、リードＬＤ１３は、半導体装置ＰＫＧ内の半導体チップＣＰＣと上記制御回路ＣＴとの間の信号伝送経路としては機能せず、また、半導体装置ＰＫＧ内の半導体チップＣＰ１〜ＣＰ６と上記モータＭＯＴとの間の電流経路としても機能しない。リードＬＤ１３は、封止部ＭＲの側面ＭＲｃ４側と側面ＭＲｃ２側とに、それぞれ配置されている。
具体的には、封止部ＭＲの側面ＭＲｃ４側において、複数のリードＬＤ９からなるリード群と複数のリードＬＤ１１からなるリード群との間に、１本以上のリードＬＤ１３が配置され、また、複数のリードＬＤ７からなるリード群と複数のリードＬＤ１１からなるリード群との間に、１本以上のリードＬＤ１３が配置されている。また、封止部ＭＲの側面ＭＲｃ２側において、複数のリードＬＤ１０からなるリード群と複数のリードＬＤ１２からなるリード群との間に、１本以上のリードＬＤ１３が配置され、また、複数のリードＬＤ８からなるリード群と複数のリードＬＤ１２からなるリード群との間に、１本以上のリードＬＤ１３が配置されている。なお、半導体装置ＰＫＧの製造が可能であれば、リードＬＤ１３の一部または全部を省略することもできる。
半導体装置ＰＫＧにおいては、パワーＭＯＳＦＥＴ１がオン状態のときは、リードＬＤ７，ＬＤ８から、半導体チップＣＰ１内のパワーＭＯＳＦＥＴ１を通じて、リードＬＤ１に電流が流れる。また、パワーＭＯＳＦＥＴ２がオン状態のときは、リードＬＤ７，ＬＤ８から、半導体チップＣＰ２内のパワーＭＯＳＦＥＴ２を通じて、リードＬＤ２に電流が流れる。また、パワーＭＯＳＦＥＴ３がオン状態のときは、リードＬＤ７，ＬＤ８から、半導体チップＣＰ３内のパワーＭＯＳＦＥＴ３を通じて、リードＬＤ３に電流が流れる。また、パワーＭＯＳＦＥＴ４がオン状態のときは、リードＬＤ４から、半導体チップＣＰ４内のパワーＭＯＳＦＥＴ４を通じて、リードＬＤ９，ＬＤ１０に電流が流れる。また、パワーＭＯＳＦＥＴ５がオン状態のときは、リードＬＤ５から、半導体チップＣＰ５内のパワーＭＯＳＦＥＴ５を通じて、リードＬＤ９，ＬＤ１０に電流が流れる。また、パワーＭＯＳＦＥＴ６がオン状態のときは、リードＬＤ６から、半導体チップＣＰ６内のパワーＭＯＳＦＥＴ６を通じて、リードＬＤ９，ＬＤ１０に電流が流れる。
＜半導体装置の製造工程について＞
次に、上記図５〜図１５に示される半導体装置ＰＫＧの製造工程（組立工程）について説明する。図１６〜図２２は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図（図１６〜図２１）または断面図（図２２）である。
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦを準備し、また、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６を準備する。リードフレームＬＦと半導体チップＣＰＣ，ＣＰ１〜ＣＰ６とは、どちらを先に準備してもよく、また、同時に準備してもよい。
図１６に示されるように、リードフレームＬＦは、フレーム枠（図示せず）と、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３と、複数のリードＬＤと、リード連結部ＬＢ１〜ＬＢ５と、を一体的に有している。各リードＬＤは、一方の端部がフレーム枠に連結されている。各ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３は、それと一体的に形成されたリードＬＤを介して、フレーム枠と連結されている。リードフレームＬＦは、例えば、銅（Ｃｕ）を主成分とする金属材料からなり、具体的には、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。図１６には、リードフレームＬＦのうち、そこから１つの半導体装置ＰＫＧが製造される領域が示されている。
なお、モールド工程を行って封止部ＭＲを形成するまでは、リードフレームＬＦは、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の主面ＤＰＣａ，ＤＰＨａ，ＤＰ１ａ，ＤＰ２ａ，ＤＰ３ａが上方を向いた状態で、以下の製造工程（組立工程）が行われる。
次に、図１７に示されるように、半導体チップＣＰ１〜ＣＰ６のダイボンディング工程を行う。まず、リードフレームＬＦのダイパッドＤＰＨの主面ＤＰＨａ上に半導体チップＣＰ１，ＣＰ２，ＣＰ３を、ダイパッドＤＰ１の主面ＤＰ１ａ上に半導体チップＣＰ４を、ダイパッドＤＰ２の主面ＤＰ２ａ上に半導体チップＣＰ５を、ダイパッドＤＰ３の主面ＤＰ３ａ上に半導体チップＣＰ６を、それぞれ導電性の接合材ＢＤ１を介して搭載する（フェイスアップ接続）。接合材ＢＤ１としては、例えば銀ペーストなどを用いることができる。その後、導電性の接合材ＢＤ１を硬化する処理（熱処理）を行う。これにより、半導体チップＣＰ１〜ＣＰ６が、硬化した導電性の接合材ＢＤ１によって、ダイパッドＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３に接合されて固定される。その後、プラズマによる清浄化処理（プラズマクリーニング処理）を行うこともできる。このプラズマクリーニング処理によって、半導体チップＣＰ１〜ＣＰ６のパッドＰ１Ｓ〜Ｐ６Ｓが清浄化され、後で金属板ＭＰ１〜ＭＰ４を接合しやすくなる。
次に、図１８に示されるように、半導体チップＣＰ１のソース用のパッドＰ１Ｓと、リードフレームＬＦのリード連結部ＬＢ１とを、金属板ＭＰ１を介して接続する。また、半導体チップＣＰ２のソース用のパッドＰ２Ｓと、リードフレームＬＦのリード連結部ＬＢ２とを、金属板ＭＰ２を介して接続する。また、半導体チップＣＰ３のソース用のパッドＰ３Ｓと、リードフレームＬＦのリード連結部ＬＢ３とを、金属板ＭＰ３を介して接続する。また、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓと、リードフレームＬＦのリード連結部ＬＢ４，ＬＢ５とを、共通の金属板ＭＰ４を介して接続する。
金属板ＭＰ１は、半導体チップＣＰ１のソース用のパッドＰ１Ｓとリード連結部ＬＢ１とに、それぞれ導電性の接合材ＢＤ３を介して接合される。また、金属板ＭＰ２は、半導体チップＣＰ２のソース用のパッドＰ２Ｓとリード連結部ＬＢ２とに、それぞれ導電性の接合材ＢＤ３を介して接合される。また、金属板ＭＰ３は、半導体チップＣＰ３のソース用のパッドＰ３Ｓとリード連結部ＬＢ３とに、それぞれ導電性の接合材ＢＤ３を介して接合される。また、金属板ＭＰ４は、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓとリード連結部ＬＢ４，ＬＢ５とに、それぞれ導電性の接合材ＢＤ３を介して接合される。接合材ＢＤ３としては、例えば、銀ペーストまたは半田などを用いることができる。
なお、ここでは、半導体チップＣＰＣをダイパッドＤＰＣ上に搭載する前に、金属板ＭＰ１〜ＭＰ４の接合工程を行う場合について説明している。ダイパッドＤＰＣ上に半導体チップＣＰＣを搭載する前に、金属板ＭＰ１〜ＭＰ４の接合工程を行うのは、金属板ＭＰ１〜ＭＰ４の接合工程に伴う熱処理（接合材ＢＤ３の硬化工程など）に半導体チップＣＰＣが晒されるのを防ぐためである。これにより、半導体チップＣＰＣの信頼性をより向上させることができる。
次に、図１９に示されるように、半導体チップＣＰＣのダイボンディング工程を行って、リードフレームＬＦのダイパッドＤＰＣの主面ＤＰＣａ上に半導体チップＣＰＣを接合材ＢＤ２を介して搭載する（フェイスアップ接続）。接合材ＢＤ２としては、例えば銀ペーストまたは絶縁性ペーストなどを用いることができる。その後、接合材ＢＤ２を硬化する処理（熱処理）を行う。これにより、半導体チップＣＰＣが、硬化した導電性の接合材ＢＤ２によって、ダイパッドＤＰＣに接合されて固定される。その後、プラズマクリーニング処理を行うこともできる。このプラズマクリーニング処理によって、半導体チップＣＰＣ，ＣＰ１〜〜ＣＰ６のパッドが清浄化され、ワイヤＢＷを接続しやすくなる。
次に、図２０に示されるように、ワイヤボンディング工程を行う。すなわち、半導体チップＣＰ１〜ＣＰ６の複数のパッド（Ｐ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６）と半導体チップＣＰＣの複数のパッド（Ｐ７）との間、および、半導体チップＣＰＣの複数のパッド（Ｐ７）とリードフレームＬＦの複数のリード（ＬＤ１１，ＬＤ１２）との間を、それぞれワイヤＢＷを介して電気的に接続する。
異なる材料からなる複数種類のワイヤを、ワイヤＢＷとして用いることもできる。例えば、半導体チップＣＰＣの複数のパッド（Ｐ７）とリードフレームＬＦの複数のリード（ＬＤ１１，ＬＤ１２）との間を、それぞれ、銅（Ｃｕ）からなるワイヤＢＷを介して電気的に接続する。そして、半導体チップＣＰ１〜ＣＰ６の複数のパッド（Ｐ１Ｇ〜Ｐ６Ｇ，Ｐ１〜Ｐ６）と半導体チップＣＰＣの複数のパッド（Ｐ７）との間を、それぞれ、金（Ａｕ）からなるワイヤＢＷを介して電気的に接続する。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図２１および図２２に示されるように、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６およびそれに接続された複数のワイヤＢＷと金属板ＭＰ１〜ＭＰ４とを封止部ＭＲによって封止する。なお、図２２は、上記図１０に相当する断面が示されている。このモールド工程によって、半導体チップＣＰＣ，ＣＰ１〜ＣＰ６、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１〜ＤＰ３、複数のワイヤＢＷ、金属板ＭＰ１〜ＭＰ４、リード連結部ＬＢ１〜ＬＢ５および複数のリードＬＤのインナリード部を封止する封止部ＭＲが形成される。図２２からも分かるように、モールド工程においては、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の各裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂが露出するように、封止部ＭＲを形成する。
なお、このモールド工程までの各工程は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の主面ＤＰＣａ，ＤＰＨａ，ＤＰ１ａ，ＤＰ２ａ，ＤＰ３ａが上方を向いた状態で、行われる。このため、モールド工程を行って封止部ＭＲを形成した段階では、封止部ＭＲの裏面ＭＲｂが上方を向いている。しかしながら、製造された半導体装置ＰＫＧを配線基板などに実装する際には、封止部ＭＲの裏面ＭＲｂが配線基板と対向するように、半導体装置ＰＫＧが配線基板に実装される。
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲとともにリードフレームＬＦの上下（表裏）を反転させてから、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する。
次に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する。
このようにして、上記図５〜図１５に示されるような半導体装置ＰＫＧが製造される。
＜半導体装置ＰＫＧの実装例について＞
図２３〜図２９は、半導体装置ＰＫＧの実装例を示す平面図（図２３）または断面図（図２４〜図２９）である。
本実施の形態の半導体装置ＰＫＧは、インバータ回路を構成する半導体装置であり、１つの半導体装置ＰＫＧによって３つのインバータ回路ＩＮＶを形成することができる。１２相ＢＬＤＣモータである上記モータＭＯＴを制御する場合は、インバータ回路ＩＮＶは１２個必要であるため、半導体装置ＰＫＧは４個必要であり、図２３に示されるように、共通の配線基板（実装基板、ＰＣＢ（Printed circuit board）基板）ＰＢ１上に４個の半導体装置ＰＫＧが実装される。
配線基板ＰＢ１と、配線基板ＰＢ１上に実装（搭載）された４個の半導体装置ＰＫＧとにより、上記制御ボードＰＢが構成される。このため、配線基板ＰＢ１の平面形状が、制御ボードＰＢの平面形状になる。制御ボードＰＢの平面形状は円形状であるため、配線基板ＰＢ１の平面形状も円形状である。
図２３の場合、円形状の配線基板ＰＢ１の主面（上面）ＰＢ１ａ上に、複数（ここでは４個）の半導体装置ＰＫＧが、配線基板ＰＢ１の周縁部（縁、外周）に沿って、環状に並んで配置されている。また、図２３の場合、平面視において、円形の配線基板ＰＢ１上に配置された複数（４個）の半導体装置ＰＫＧのそれぞれと、円形の配線基板ＰＢ１の中心との間の距離は、互いに同じになっている。また、４つの半導体装置ＰＫＧは、円形の配線基板ＰＢ１の主面ＰＢ１ａ上に、対称に配置されており、円形の配線基板ＰＢ１を９０°回転させた場合を仮定すると、回転させる前と回転させた後とで、４つの半導体装置ＰＫＧは重なることになる。
また、配線基板ＰＢ１には、上記ステアリング・シャフトＳＦが貫通するための孔（貫通孔、開口部）ＨＬが設けられている。この孔ＨＬは、平面視において、円形状の配線基板ＰＢ１の略中心に形成されており、配線基板ＰＢ１を貫通している。孔ＨＬの平面形状は、上記ステアリング・シャフトＳＦの断面形状（ステアリング・シャフトＳＦの軸方向に対して略垂直な断面形状）とほぼ一致しており、例えば略円形状である。配線基板ＰＢ１に孔ＨＬを設けたことで、４個の半導体装置ＰＫＧが実装された配線基板ＰＢ１（すなわち上記制御ボードＰＢ）を、配線基板ＰＢ１の孔ＨＬに上記ステアリング・シャフトＳＦが貫通するように、配置させることができる（上記図２参照）。
なお、ここでは、平面形状が円形状で、かつ孔ＨＬが設けられている配線基板ＰＢ１上に複数（より特定的には４個）の半導体装置ＰＫＧを実装した場合について説明したが、他の形態として、平面形状は円形状であるが、孔ＨＬは有していない配線基板ＰＢ１上に複数（より特定的には４個）の半導体装置ＰＫＧを実装する場合もあり得る。
図２４〜図２９は、図２３の要部断面図に対応している。図２４は、上記図１０に相当する位置（すなわち上記図７のＡ１−Ａ１線に相当する位置）での断面図であり、図２５は、上記図１１に相当する位置（すなわち上記図７のＡ２−Ａ２線に相当する位置）での断面図である。また、図２６は、上記図１２に相当する位置（すなわち上記図７のＡ３−Ａ３線に相当する位置）での断面図であり、図２７は、上記図１３に相当する位置（すなわち上記図７のＡ４−Ａ４線に相当する位置）での断面図である。また、図２８は、上記図１４に相当する位置（すなわち上記図７のＡ５−Ａ５線に相当する位置）での断面図であり、図２９は、上記図１５に相当する位置（すなわち上記図７のＡ６−Ａ６線に相当する位置）での断面図である。
図２４〜図２９にも示されるように、各半導体装置ＰＫＧは、封止部ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載されている。そして、各半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子（電極）ＴＭに、それぞれ半田などの導電性の接合材（半田）ＳＤを介して接合されて電気的に接続されている。
配線基板ＰＢ１が有する複数の端子ＴＭは、リードＬＤ１接続用の複数の端子ＴＭ１と、リードＬＤ２接続用の複数の端子ＴＭ２と、リードＬＤ３接続用の複数の端子ＴＭ３と、リードＬＤ４接続用の複数の端子ＴＭ４と、リードＬＤ５接続用の複数の端子ＴＭ５と、リードＬＤ６接続用の複数の端子ＴＭ６と、を含んでいる。配線基板ＰＢ１が有する複数の端子ＴＭは、更に、リードＬＤ７接続用の複数の端子ＴＭ７と、リードＬＤ８接続用の複数の端子ＴＭ８と、リードＬＤ９接続用の複数の端子ＴＭ９と、リードＬＤ１０接続用の複数の端子ＴＭ１０と、リードＬＤ１１接続用の複数の端子ＴＭ１１と、リードＬＤ１２接続用の複数の端子ＴＭ１２と、リードＬＤ１３接続用の複数の端子（図示せず）とを含んでいる。
配線基板ＰＢ１は、複数の配線層を有し、配線基板の両方の主面と配線基板の内部とに配線層が形成されている。いわゆる多層配線基板を配線基板ＰＢ１として好適に用いることができる。各端子ＴＭ（ＴＭ１〜ＴＭ１２）は、配線基板ＰＢ１が有する複数の配線層のうちの最上層の配線層（配線基板ＰＢ１の主面ＰＢ１ａ側の配線層）に設けられているが、配線基板ＰＢ１の最上層を構成するソルダレジスト層ＳＲに設けられた開口部から、露出されている。各端子ＴＭは、配線基板ＰＢ１の配線ＷＲと電気的に接続されている。配線基板ＰＢ１が有する配線ＷＲは、後述の配線ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５を含んでいる。
半導体装置ＰＫＧの各リードＬＤ１は端子ＴＭ１に、各リードＬＤ２は端子ＴＭ２に、各リードＬＤ３は端子ＴＭ３に、各リードＬＤ４は端子ＴＭ４に、各リードＬＤ５は端子ＴＭ５に、各リードＬＤ６は端子ＴＭ６に、それぞれ導電性の接合材ＳＤを介して接合されて電気的に接続されている。また、各リードＬＤ７は端子ＴＭ７に、各リードＬＤ８は端子ＴＭ８に、各リードＬＤ９は端子ＴＭ９に、各リードＬＤ１０は端子ＴＭ１０に、各リードＬＤ１１は端子ＴＭ１１に、各リードＬＤ１２は端子ＴＭ１２に、それぞれ導電性の接合材ＳＤを介して接合されて電気的に接続されている。
端子ＴＭ７，ＴＭ８は、配線基板ＰＢ１の配線ＷＲなどを介して上記電位ＶＩＮが供給される端子である。これにより、配線基板ＰＢ１の端子ＴＭ７，ＴＭ８から半導体装置ＰＫＧのリードＬＤ７，ＬＤ８に上記電位ＶＩＮが供給され、更に半導体装置ＰＫＧ内のダイパッドＤＰＨを介して半導体チップＣＰ１，ＣＰ２，ＣＰ３の裏面電極ＢＥ１，ＢＥ２，ＢＥ３にその電位ＶＩＮが供給される。
端子ＴＭ９，Ｔ１０は、配線基板ＰＢ１の配線ＷＲなどを介してグランド電位ＧＮＤが供給される端子である。これにより、配線基板ＰＢ１の端子ＴＭ９，ＴＭ１０から半導体装置ＰＫＧのリードＬＤ９，ＬＤ１０にグランド電位ＧＮＤが供給され、更に半導体装置ＰＫＧ内の金属板ＭＰ４を介して半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓにそのグランド電位ＧＮＤが供給される。
端子ＴＭ１１，ＴＭ１２は、配線基板ＰＢ１の配線ＷＲなどを介して上記制御回路ＣＴに電気的に接続される端子である。これにより、半導体チップＣＰＣ内の制御回路ＣＬＣは、半導体チップＣＰＣのパッドＰ７、ワイヤＢＷ、リードＬＤ１１，ＬＤ１２、配線基板ＰＢ１の端子ＴＭ１１，ＴＭ１２および配線ＷＲなどを通じて、上記制御回路ＣＴと信号のやり取りを行うことができる。配線基板ＰＢ１において、各端子ＴＭ１１，ＴＭ１２に接続された配線は、半導体装置ＰＫＧの下方に配置されていなくともよい。
端子ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４，ＴＭ５，ＴＭ６は、配線基板ＰＢ１の配線ＷＲなどを介して上記モータＭＯＴ（コイルＣＬ）に接続される端子である。配線基板ＰＢ１において、端子ＴＭ１と端子ＴＭ４とは、配線基板ＰＢ１の配線ＷＲ１を介して電気的に接続され、また、端子ＴＭ２と端子ＴＭ５とは、配線基板ＰＢ１の配線ＷＲ２を介して電気的に接続され、また、端子ＴＭ３と端子ＴＭ６とは、配線基板ＰＢ１の配線ＷＲ３を介して電気的に接続されている。これらの配線ＷＲ１，ＷＲ２，ＷＲ３は、端子ＴＭと同層に設けられており、また、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載した状態では、半導体装置ＰＫＧの下方に配置されている。また、配線ＷＲ１は、複数の端子ＴＭ１と複数の端子ＴＭ４とを繋ぐように、半導体装置ＰＫＧの下方をＹ方向に延在し、配線ＷＲ２は、複数の端子ＴＭ２と複数の端子ＴＭ５とを繋ぐように、半導体装置ＰＫＧの下方をＹ方向に延在し、配線ＷＲ３は、複数の端子ＴＭ３と複数の端子ＴＭ６とを繋ぐように、半導体装置ＰＫＧの下方をＹ方向に延在している。なお、図３０は、配線ＷＲ１，ＷＲ２，ＷＲ３の平面位置を理解できるように、上記図５（半導体装置ＰＫＧの上面図）に配線ＷＲ１，ＷＲ２，ＷＲ３を重ね合わせた平面図である。
このため、半導体装置ＰＫＧを配線基板ＰＢ１上に実装した状態では、半導体装置ＰＫＧのリードＬＤ１とリードＬＤ４とは、配線基板ＰＢ１の端子ＴＭ１，ＴＭ４および配線ＷＲ１を介して、互いに電気的に接続されるとともに、配線基板ＰＢ１の配線ＷＲなどを通じて、上記モータＭＯＴ（コイルＣＬ）に電気的に接続される。また、半導体装置ＰＫＧのリードＬＤ２とリードＬＤ５とは、配線基板ＰＢ１の端子ＴＭ２，ＴＭ５および配線ＷＲ２を介して、互いに電気的に接続されるとともに、配線基板ＰＢ１の配線ＷＲなどを通じて、上記モータＭＯＴ（コイルＣＬ）に電気的に接続される。また、半導体装置ＰＫＧのリードＬＤ３とリードＬＤ６とは、配線基板ＰＢ１の端子ＴＭ３，ＴＭ６および配線ＷＲ３を介して、互いに電気的に接続されるとともに、配線基板ＰＢ１の配線ＷＲなどを通じて、上記モータＭＯＴ（コイルＣＬ）に電気的に接続される。
上記配線ＷＲ１，ＷＲ２，ＷＲ３は、配線基板ＰＢ１が有する複数の配線層のうちの最上層の配線層に設けられている。配線基板ＰＢ１の最上層の配線層において、半導体装置ＰＫＧの下方に配線ＷＲ１，ＷＲ２，ＷＲ３が配置されていることで、半導体装置ＰＫＧのリードＬＤ１，ＬＤ４間を低抵抗で接続することができ、また、半導体装置ＰＫＧのリードＬＤ２，ＬＤ５間を低抵抗で接続することができ、また、半導体装置ＰＫＧのリードＬＤ３，ＬＤ６間を低抵抗で接続することができる。これにより、導通損失を低減することができる。なお、配線基板ＰＢ１において、配線ＷＲ１，ＷＲ２，ＷＲ３同士は、互いに分離されており、電気的に接続されてはいない。
また、配線基板ＰＢ１の端子ＴＭ７と端子ＴＭ８とは、配線基板ＰＢ１の配線（電源配線）ＷＲ４を介して電気的に接続されている。また、配線基板ＰＢ１の端子ＴＭ９と端子ＴＭ１０とは、配線基板ＰＢ１の配線（グランド配線）ＷＲ５を介して電気的に接続されている。このため、配線基板ＰＢ１上に半導体装置ＰＫＧを搭載した場合には、配線ＷＲ４は、半導体装置ＰＫＧの複数のリードＬＤ７と複数のリードＬＤ８とを電気的に接続する配線とみなすことができ、また、配線ＷＲ５は、半導体装置ＰＫＧの複数のリードＬＤ９と複数のリードＬＤ１０とを電気的に接続する配線とみなすことができる。配線基板ＰＢ１において、配線ＷＲ４，ＷＲ５は、配線ＷＲ１，ＷＲ２，ＷＲ３が形成された配線層よりも下層の配線層に、設けることができる。すなわち、配線ＷＲ４，ＷＲ５は、配線ＷＲ１，ＷＲ２，ＷＲ３よりも下層に設けることができる。別の見方をすると、配線基板ＰＢ１において、配線ＷＲ４，ＷＲ５は、配線ＷＲ１，ＷＲ２，ＷＲ３が形成された配線層とは異なる配線層に、設けることができる。これにより、配線基板ＰＢ１において、配線ＷＲ１，ＷＲ２，ＷＲ３が邪魔にならずに、端子ＴＭ７，ＴＭ８間を配線ＷＲ４を通じて電気的に接続し、かつ、端子ＴＭ９，ＴＭ１０間を配線ＷＲ５を通じて電気的に接続することができる。これにより、導通損失を低減することができ、また、低インピーダンス化を図ることができる。
また、配線ＷＲ４，ＷＲ５は、配線幅を大きくすることができ、例えば配線ＷＲ１，ＷＲ２，ＷＲ３のそれぞれの配線幅よりも大きくすることができる。すなわち、配線ＷＲ４，ＷＲ５は、大面積のパターン（例えば配線ＷＲ１，ＷＲ２，ＷＲ３よりも大面積のパターン）とすることができる。これにより、導通損失を低減でき、また、低インピーダンス化を図ることができる。
また、半導体装置ＰＫＧの上記リードＬＤ１３は、電気的には不要なリードＬＤであるが、ノイズ耐性の向上のために、配線基板ＰＢ１におけるグランド端子（グランド電位ＧＮＤが供給される端子）に接続することが好ましい。この場合、半導体装置ＰＫＧのダイパッドＤＰＣには、配線基板ＰＢ１のグランド端子から、リードＬＤ１３を通じて、グランド電位ＧＮＤが供給され得る。
また、図２４〜図２９の場合は、配線基板ＰＢ１上に搭載された各半導体装置ＰＫＧの封止部ＭＲの主面ＭＲａ上に、絶縁性の接着材ＢＤ４を介して、ヒートシンク（筐体）ＨＳが配置（搭載）されている。接着材ＢＤ４としては、例えば、絶縁性を有する熱伝導性グリースなどを用いることができる。ヒートシンクＨＳとしては、例えば、フィン型のヒートシンクなどを用いることができる。
半導体装置ＰＫＧにおいて、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂが露出されているが、この裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂは、絶縁性の接着材ＢＤ４を介してヒートシンクＨＳに接合されている。すなわち、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３の裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂとヒートシンクＨＳとの間には、絶縁性の接着材ＢＤ４が介在している。これにより、半導体装置ＰＫＧ内の半導体チップＣＰＣ，ＣＰ１〜ＣＰ６で発生した熱を、ダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３および接着材ＢＤ４（熱伝導性グリース）を通じてヒートシンクＨＳに放熱することができる。
また、導電性ではなく絶縁性の接着材ＢＤ４を用いることで、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰ１，ＤＰ２，ＤＰ３同士が接着材ＢＤ４およびヒートシンクＨＳを介して電気的に接続してしまうのを防ぎながら、熱容量が大きい（体積が大きい）ヒートシンクＨＳを半導体装置ＰＫＧに取り付けることができる。
＜検討例について＞
図３１〜図３５は、本発明者が検討した検討例の半導体装置ＰＫＧ１０１を示す上面図（図３１）、下面図（図３２）または平面透視図（図３３〜図３５）であり、図３１は上記図５に相当し、図３２は上記図６に相当し、図３３は上記図７に相当し、図３４は上記図８に相当し、図３５は上記図９に相当するものである。
図３１〜図３５に示される検討例の半導体装置ＰＫＧ１０１においては、ダイパッドＤＰＨ，ＤＰＣ、半導体チップＣＰＣ，ＣＰ１，ＣＰ２，ＣＰ３、リード連結部ＬＢ１，ＬＢ２，ＬＢ３およびリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ７，ＬＤ８，ＬＤ１１，ＬＤ１２および金属板ＭＰ１，ＭＰ２，ＭＰ３については、上記半導体装置ＰＫＧとほぼ同様である。しかしながら、以下の点が、図３１〜図３５の検討例の半導体装置ＰＫＧ１０１は上記半導体装置ＰＫＧと相違している。
すなわち、検討例の半導体装置ＰＫＧ１０１においては、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に相当するダイパッドＤＰ１０１，ＤＰ１０２，ＤＰ１０３上に半導体チップＣＰ４，ＣＰ５，ＣＰ６がそれぞれ搭載されている。そして、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、共通の金属板に接続されているのではない。具体的には、半導体チップＣＰ４のソース用のパッドＰ４Ｓは、金属板ＭＰ１０４ａを介してリード連結部ＬＢ１０４ａに接続され、そのリード連結部ＬＢ１０４ａに複数のリードＬＤ１０９ａが一体的に接続されている。また、半導体チップＣＰ５のソース用のパッドＰ５Ｓは、金属板ＭＰ１０４ｂを介してリード連結部ＬＢ１０４ｂに接続され、そのリード連結部ＬＢ１０４ｂに複数のリードＬＤ１０９ｂが一体的に接続されている。また、半導体チップＣＰ６のソース用のパッドＰ６Ｓは、金属板ＭＰ１０４ｃを介してリード連結部ＬＢ１０４ｃに接続され、そのリード連結部ＬＢ１０４ｃに複数のリードＬＤ１０９ｃが一体的に接続されている。ロウサイドパワーＭＯＳＦＥＴ（４，５，６）のソース用のこれらのリードＬＤ１０９ａ，ＬＤ１０９ｂ，ＬＤ１０９ｃは、封止部ＭＲの側面ＭＲｃ１側に配置されている。
また、検討例の半導体装置ＰＫＧ１０１においては、ダイパッドＤＰ１０１と一体的に形成された複数のリードＬＤ１０４が、封止部ＭＲの側面ＭＲｃ４側と側面ＭＲｃ１側とに配置されている。また、ダイパッドＤＰ１０２と一体的に形成された複数のリードＬＤ１０５が、封止部ＭＲの側面ＭＲｃ１側に配置されている。また、ダイパッドＤＰ１０３と一体的に形成された複数のリードＬＤ１０６が、封止部ＭＲの側面ＭＲｃ２側と側面ＭＲｃ１側とに配置されている。従って、ロウサイドパワーＭＯＳＦＥＴ（４，５，６）のドレイン用のこれらのリードＬＤ１０４，ＬＤ１０５，ＬＤ１０６のうち、リードＬＤ１０４は、封止部ＭＲの側面ＭＲｃ４側と側面ＭＲｃ１側とに配置され、リードＬＤ１０６は、封止部ＭＲの側面ＭＲｃ２側と側面ＭＲｃ１側とに配置され、リードＬＤ１０５は、封止部ＭＲの側面ＭＲｃ１側のみに配置されている。
このような検討例の半導体装置ＰＫＧ１０１においては、以下のような課題が発生することが、本発明者の検討により分かった。
すなわち、ダイパッドＤＰ１０２は、ダイパッドＤＰ１０１とダイパッドＤＰ１０３とで挟まれているため、ダイパッドＤＰ１０２と一体的に形成されたリードＬＤ１０５は、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰ１０２（半導体チップＣＰ５）に対向する位置に配置せざるを得ない。一方、半導体チップＣＰ５のソース用のパッドＰ５Ｓに金属板ＭＰ１０４ｂを介して電気的に接続されたリードＬＤ１０９ｂも、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰ１０２（半導体チップＣＰ５）に対向する位置に配置せざるを得ない。なぜなら、金属板ＭＰ１０４ｂは、半導体チップＣＰ５のソース用のパッドＰ５Ｓには接続するが、半導体チップＣＰ４，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ６Ｓには接続しないため、金属板ＭＰ１０４ｂは、ダイパッドＤＰ１０１，ＤＰ１０３や半導体チップＣＰ４，ＣＰ６とは平面視で重ならないように配置しなければならないからである。このため、リードＬＤ１０９ｂを、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰ１０２（半導体チップＣＰ５）に対向する位置に配置するとともに、そのリードＬＤ１０９ｂと半導体チップＣＰ５のソース用のパッドＰ５Ｓとを、Ｙ方向に延在する金属板ＭＰ１０４ｂを介して電気的に接続することになる。
従って、検討例の半導体装置ＰＫＧ１０１においては、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰ１０２（半導体チップＣＰ５）に対向する狭い領域に、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のソース用のリードＬＤ１０９ｂとドレイン用のリードＬＤ１０５との両方を配置しなければならない。つまり、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のソース用のリードＬＤ１０９ｂの配置可能領域と、ドレイン用のリードＬＤ１０５の配置可能領域とは、封止部ＭＲの側面ＭＲｃ１側において、ダイパッドＤＰ１０２（半導体チップＣＰ１）に対向する狭い領域に制限されてしまう。これは、半導体チップＣＰ５のソース用のパッドＰ５Ｓと金属板ＭＰ１０４ｂとリードＬＤ１０９ｂとを通過する電流経路の抵抗増加を招くか、あるいは、半導体チップＣＰ５の裏面電極ＢＥ５とダイパッドＤＰ１０２とリードＬＤ１０５とを通過する電流経路の抵抗増加を招いてしまい、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗（導通時の抵抗）の増加を招いてしまう。これは、半導体装置ＰＫＧ１０１の性能を低下させてしまう。
例えば、図３１〜図３５の場合は、ダイパッドＤＰ１０２と複数のリードＬＤ１０５とが細い導体部で一体的に連結されているため、半導体チップＣＰ５の裏面電極ＢＥ５とダイパッドＤＰ１０２とリードＬＤ１０５とを通過する電流経路の抵抗が増加する。この場合、半導体チップＣＰ５の裏面電極ＢＥ５とリードＬＤ１０５とを通過する電流経路の抵抗が、半導体チップＣＰ４の裏面電極ＢＥ４とリードＬＤ１０４とを通過する電流経路の抵抗や、半導体チップＣＰ６の裏面電極ＢＥ６とリードＬＤ１０６とを通過する電流経路の抵抗よりも、大きくなってしまい、半導体装置ＰＫＧ１０１で形成するインバータ回路のバランスが悪くなる虞がある。例えば、上記モータＭＯＴにおいて、半導体チップＣＰ５の裏面電極ＢＥ５とダイパッドＤＰ１０２とリードＬＤ１０５とを通過して上記モータＭＯＴのコイルＣＬ（例えばＶ相のコイルＣＬ２）に電流が流れる場合にのみ、トルクが大きくなる現象を生じる虞がある。一方、ダイパッドＤＰ１０２と複数のリードＬＤ１０５とを連結する導体部の幅（Ｘ方向の幅）を大きくしようとすると、今度はリード連結部ＬＢ１０４ｂの幅（Ｘ方向の幅）を小さくしなければならなくなり、半導体チップＣＰ５のソース用のパッドＰ５Ｓと金属板ＭＰ１０４ｂとリードＬＤ１０９ｂとを通過する電流経路の抵抗が増加することになる。
また、ダイパッドＤＰ１０２と複数のリードＬＤ１０５とを連結する導体部の幅（Ｘ方向の幅）と、リード連結部ＬＢ１０４ｂの幅（Ｘ方向の幅）との両方を大きくするためには、ダイパッドＤＰ１０１とダイパッドＤＰ１０２との間の間隔や、ダイパッドＤＰ１０３とダイパッドＤＰ１０２との間の間隔を大きくしなければならないが、これは、封止部ＭＲのＸ方向の寸法の増大につながる。このため、半導体装置ＰＫＧ１０１の大型化を招いてしまう。
従って、検討例の半導体装置ＰＫＧ１０１においては、半導体チップＣＰ５のソース用のパッドＰ５Ｓとソース用のリードＬＤ１０９ｂとを通過する電流経路の抵抗増加を招くか、あるいは、半導体チップＣＰ５のドレイン用の裏面電極ＢＥ５とドレイン用のリードＬＤ１０５とを通過する電流経路の抵抗増加を招くか、あるいは、半導体装置ＰＫＧ１０１の大型化を招いてしまう。また、ダイパッドＤＰ１０２からリードＬＤ１０５への熱抵抗が大きくなるため、半導体チップＣＰ４，ＣＰ６に比べて半導体チップＣＰ５の温度が高くなりやすい。
本発明者は、ハイサイドスイッチ用のパワートランジスタを内蔵する半導体チップＣＰ１，ＣＰ２，ＣＰ３と、ロウサイドスイッチ用のパワートランジスタを内蔵する半導体チップＣＰ４，ＣＰ５，ＣＰ６と、それらを制御する制御回路を内蔵する半導体チップＣＰＣとをパッケージ化した半導体装置を検討している。このような半導体装置においては、各半導体チップと各リードとの接続の仕方や、リードの配置の仕方などを工夫しないと、半導体装置の性能低下や、あるいは半導体装置の大型化などを招いてしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、ハイサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップＣＰ１，ＣＰ２，ＣＰ３と、ロウサイドスイッチ用のパワートランジスタをそれぞれ内蔵する半導体チップＣＰ４，ＣＰ５，ＣＰ６と、それらを制御する制御回路を内蔵する半導体チップＣＰＣと、を封止部ＭＲ（封止体）で封止した半導体装置である。半導体チップＣＰ１，ＣＰ２，ＣＰ３（第１、第２および第３半導体チップ）は、共通のダイパッドＤＰＨ（第１チップ搭載部）上に搭載され、半導体チップＣＰ４，ＣＰ５，ＣＰ６，ＣＰＣ（第４、第５、第６および第７半導体チップ）は、それぞれダイパッドＤＰ１，ＤＰ２，ＤＰ３，ＤＰＣ（第２、第３、第４および第５チップ搭載部）上に搭載されている。
本実施の形態の半導体装置ＰＫＧの主要な特徴のうちの一つは、Ｙ方向（第２方向）において、制御用の半導体チップＣＰＣは、ハイサイド用の半導体チップＣＰ１，ＣＰ２，ＣＰ３からなる第１チップ群と、ロウサイド用の半導体チップＣＰ４，ＣＰ５，ＣＰ６からなる第２チップ群との間に配置されていることである。
ハイサイド用の半導体チップＣＰ１，ＣＰ２，ＣＰ３とロウサイド用の半導体チップＣＰ４，ＣＰ５，ＣＰ６とを、１つの半導体チップＣＰＣで制御する。このため、半導体チップＣＰ１，ＣＰ２，ＣＰ３（第１チップ群）と、半導体チップＣＰ４，ＣＰ５，ＣＰ６（第２チップ群）との間に、半導体チップＣＰＣを配置することにより、半導体チップＣＰ１〜ＣＰ６を半導体チップＣＰＣによって制御しやすくなり、半導体装置ＰＫＧの性能を向上させることができる。例えば、各半導体チップＣＰ１〜ＣＰ６から半導体チップＣＰＣまでの距離をほぼ同じにすることができるため、各半導体チップＣＰ１〜ＣＰ６のパッドと半導体チップＣＰＣのパッドとをワイヤＢＷで接続しやすくなり、また、接続抵抗も均一化しやすくなる。このため、半導体チップＣＰＣによって半導体チップＣＰ１〜ＣＰ６をバランスよく制御することができる。
ところで、ハイサイドスイッチ用のパワートランジスタと、ロウサイドスイッチ用のパワートランジスタとは、直列に接続する必要がある。このため、半導体チップＣＰ１のソース用のパッドＰ１Ｓと、半導体チップＣＰ４の裏面電極ＢＥ４とを、電気的に接続する必要があり、半導体チップＣＰ２，ＣＰ５および半導体チップＣＰ３，ＣＰ６についても同様である。
しかしながら、本実施の形態では、上述のように、半導体チップＣＰ１，ＣＰ２，ＣＰ３（第１チップ群）と、半導体チップＣＰ４，ＣＰ５，ＣＰ６（第２チップ群）との間に、半導体チップＣＰＣを配置している。このため、封止部ＭＲ内において、半導体チップＣＰ１のソース用のパッドＰ１Ｓと半導体チップＣＰ４の裏面電極ＢＥ４とを導体を介して接続することは、半導体チップＣＰＣが邪魔になるため、困難である。半導体チップＣＰ２，ＣＰ５および半導体チップＣＰ３，ＣＰ６についても同様である。
そこで、本実施の形態では、半導体チップＣＰ１のパッドＰ１Ｓに（金属板ＭＰ１を介して）電気的に接続された複数のリードＬＤ１（第１リード）と、半導体チップＣＰ２のパッドＰ２Ｓに（金属板ＭＰ２を介して）電気的に接続された複数のリードＬＤ２（第２リード）と、を半導体装置ＰＫＧに設けている。また、半導体チップＣＰ３のパッドＰ３Ｓに（金属板ＭＰ３を介して）電気的に接続された複数のリードＬＤ３（第３リード）と、ダイパッドＤＰ１と一体的に形成され、かつ、半導体チップＣＰ４の裏面電極ＢＥ４に電気的に接続された複数のリードＬＤ４（第４リード）と、を半導体装置ＰＫＧに設けている。また、ダイパッドＤＰ２と一体的に形成され、かつ、半導体チップＣＰ５の裏面電極ＢＥ５に電気的に接続された複数のリードＬＤ５（第５リード）と、ダイパッドＤＰ３と一体的に形成され、かつ、半導体チップＣＰ６の裏面電極ＢＥ６に電気的に接続された複数のリードＬＤ６（第６リード）と、を半導体装置ＰＫＧに設けている。また、ダイパッドＤＰＨと一体的に形成され、かつ、半導体チップＣＰ１，ＣＰ２，ＣＰ３の裏面電極ＢＥ１，ＢＥ２，ＢＥ３に電気的に接続された複数のリードＬＤ７，ＬＤ８（第７リードおよび第８リード）を、半導体装置ＰＫＧに設けている。また、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓに金属板ＭＰ４（第１金属板）を介して電気的に接続された複数のリードＬＤ９，ＬＤ１０（第９リードおよび第１０リード）を、半導体装置ＰＫＧに設けている。
これにより、半導体装置ＰＫＧを配線基板ＰＢ１に実装した状態では、電位（電源電位）ＶＩＮをリードＬＤ７，ＬＤ８に供給し、それよりも低い基準電位（グランド電位ＧＮＤ）をリードＬＤ９，ＬＤ１０に供給することができる。そして、半導体チップＣＰ１が含むパワートランジスタと半導体チップＣＰ４が含むパワートランジスタとを、電位ＶＩＮと基準電位（ＧＮＤ）との間に直列に接続することができる。また、半導体チップＣＰ２が含むパワートランジスタと半導体チップＣＰ５が含むパワートランジスタとを、電位ＶＩＮと基準電位（ＧＮＤ）との間に直列に接続することができる。また、半導体チップＣＰ３が含むパワートランジスタと半導体チップＣＰ６が含むパワートランジスタとを、電位ＶＩＮと基準電位（ＧＮＤ）との間に直列に接続することができる。これにより、半導体チップＣＰ１，ＣＰ２，ＣＰ３が含むパワートランジスタを、ハイサイドスイッチとして機能させ、半導体チップＣＰ４，ＣＰ５，ＣＰ６が含むパワートランジスタを、ロウサイドスイッチとして機能させることができる。
しかしながら、本実施の形態では、半導体装置ＰＫＧにこれらのリードＬＤを単に設けただけではなく、これらのリードＬＤの配置や接続関係を工夫している。
すなわち、本実施の形態では、平面視において、複数のリードＬＤ１と複数のリードＬＤ２と複数のリードＬＤ３とは、封止部ＭＲの辺ＭＲｄ３（側面ＭＲｃ３）側に配置し、複数のリードＬＤ４と複数のリードＬＤ５と複数のリードＬＤ６とは、封止部ＭＲの辺ＭＲｄ１（側面ＭＲｃ１）側に配置している。つまり、平面視において、複数のリードＬＤ１と複数のリードＬＤ２と複数のリードＬＤ３とは、封止部ＭＲの辺ＭＲｄ３（第３辺）と交差し、複数のリードＬＤ４と複数のリードＬＤ５と複数のリードＬＤ６とは、封止部ＭＲの辺ＭＲｄ１（第１辺）と交差している。また、本実施の形態では、平面視において、複数のリードＬＤ８と複数のリードＬＤ１０とは、封止部ＭＲの辺ＭＲｄ２（側面ＭＲｃ２）側に配置し、複数のリードＬＤ７と複数のリードＬＤ９とは、辺ＭＲｄ４（側面ＭＲｃ４）側に配置している。つまり、平面視において、複数のリードＬＤ８と複数のリードＬＤ１０とは、封止部ＭＲの辺ＭＲｄ２（第２辺）と交差し、複数のリードＬＤ７と複数のリードＬＤ９とは、辺ＭＲｄ４（第４辺）と交差している。
本実施の形態の主要な特徴のうちの他の一つは、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓを共通の金属板ＭＰ４に接続し、この金属板ＭＰ４を、封止部ＭＲの側面ＭＲｃ２側に配置した複数のリードＬＤ１０と、封止部ＭＲの側面ＭＲｃ４側に配置した複数のリードＬＤ９とに、接続していることである。
上記図３１〜図３５の検討例の半導体装置ＰＫＧ１０１においては、本実施の形態とは異なり、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓは、それぞれ別個の金属板ＭＰ１０４ａ，ＭＰ１０４ｂ，ＭＰ１０４ｃに接続されている。このため、半導体チップＣＰ４，ＣＰ５，ＣＰ６のそれぞれに対して、ソース用のリードを設ける必要があり、それゆえ、上述のように、封止部ＭＲの側面ＭＲｃ１側において、半導体チップＣＰ１（ダイパッドＤＰ１０２）に対向する狭い領域に、半導体チップＣＰ５のソース用のリードＬＤ１０９ｂとドレイン用のリードＬＤ１０５との両方を配置しなければならなかった。
それに対して、本実施の形態では、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓを共通の金属板ＭＰ４に接続している。このため、半導体チップＣＰ５のソース用のリードを別個に設けなくとも、半導体チップＣＰ４のソース用のリードや、半導体チップＣＰ６のソース用のリードを、半導体チップＣＰ５のソース用のリードに兼用することができる。すなわち、封止部ＭＲの側面ＭＲｃ２側に配置したリードＬＤ１０は、半導体チップＣＰ６に近く、封止部ＭＲの側面ＭＲｃ４側に配置したリードＬＤ９は、半導体チップＣＰ４に近いが、半導体チップＣＰ４，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ６Ｓだけでなく、半導体チップＣＰ５のソース用のパッドＰ５Ｓも、金属板ＭＰ４を介してリードＬＤ９，ＬＤ１０に電気的に接続することができる。つまり、リードＬＤ９，ＬＤ１０は、半導体チップＣＰ４，ＣＰ５，ＣＰ６（パワーＭＯＳＦＥＴ１，２，３）の共通のソース用リードである。
このため、本実施の形態では、封止部ＭＲの辺ＭＲｄ１において、複数のリードＬＤ４と複数のリードＬＤ６との間（複数のリードＬＤ４からなるリード群と複数のリードＬＤ６からなるリード群との間）には、複数のリードＬＤ５を配置すればよく、半導体チップＣＰ５のソース用のパッドＰ５Ｓに電気的に接続されたリードＬＤは配置する必要が無い。別の見方をすると、封止部ＭＲの辺ＭＲｄ１において、半導体チップＣＰ５（ダイパッドＤＰ２）と対向する位置には、複数のリードＬＤ５を配置することができ、半導体チップＣＰ５のソース用のパッドＰ５Ｓに電気的に接続されたリードＬＤは配置する必要が無い。つまり、封止部ＭＲの辺ＭＲｄ１において、複数のリードＬＤ４と複数のリードＬＤ６との間の位置、別の見方をすると、半導体チップＣＰ５（ダイパッドＤＰ２）と対向する位置は、半導体チップＣＰ５のソース用のリードを配置せずに、半導体チップＣＰ５のドレイン用のリードＬＤ５を配置するための専用の領域とすることができる。
このため、本実施の形態では、封止部ＭＲの辺ＭＲｄ１において、複数のリードＬＤ４と複数のリードＬＤ６との間、すなわち複数のリードＬＤ４からなるリード群と複数のリードＬＤ６からなるリード群との間には、複数のリードＬＤ５を配置しており、半導体チップＣＰ５のソース用のパッドＰ５Ｓに電気的に接続されたリードは配置していない。別の見方をすると、封止部ＭＲの辺ＭＲｄ１において、半導体チップＣＰ５（ダイパッドＤＰ２）と対向する位置には、複数のリードＬＤ５を配置しており、半導体チップＣＰ５のソース用のパッドＰ５Ｓに電気的に接続されたリードは配置していない。
従って、半導体チップＣＰ５の裏面電極ＢＥ５とダイパッドＤＰ２とリードＬＤ５とを通過する電流経路の抵抗を抑制することができ、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗（導通時の抵抗）を抑制することができる。例えば、図３１〜図３５の検討例の場合に比べて、図５〜図１５の本実施の形態の場合は、ダイパッドＤＰ２と複数のリードＬＤ５とを、広い導体部（例えば金属板ＭＰ４のＹ方向の幅よりも広い導体部）で一体的に連結することができるため、半導体チップＣＰ５の裏面電極ＢＥ５とダイパッドＤＰ２とリードＬＤ５とを通過する電流経路の抵抗を低減することができる。また、半導体チップＣＰ５のドレイン用のリードＬＤ５の数を増やすこともでき、これも、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗の抑制に寄与することができる。また、ダイパッドＤＰ２からリードＬＤ５への熱抵抗を抑制できるため、半導体チップＣＰ４，ＣＰ６に比べて半導体チップＣＰ５の温度が高くなるのを抑制または防止できる。
また、本実施の形態では、半導体チップＣＰ４（ダイパッドＤＰ１）と対向する位置に配置した複数のリードＬＤ９と、半導体チップＣＰ６（ダイパッドＤＰ３）と対向する位置に配置した複数のリードＬＤ１０とが、半導体チップＣＰ４，ＣＰ６のソース用のリードだけではなく、半導体チップＣＰ５のソース用のリードも兼ねている。このため、半導体チップＣＰ５のソース用のリードの数を十分に確保することができる。また、リードＬＤ９，ＬＤ１０は、半導体チップＣＰ５のソース用のパッドＰ５Ｓに、抵抗が小さな金属板ＭＰ４を介して電気的に接続されている。従って、半導体チップＣＰ５のソース用のパッドＰ５Ｓと金属板ＭＰ４とリードＬＤ９，ＬＤ１０とを通過する電流経路の抵抗を抑制することができ、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗を抑制することができる。また、図３１〜図３５の検討例の場合に比べて、図５〜図１５の本実施の形態の場合は、半導体チップＣＰ５のソース用のパッドＰ５Ｓと電気的に接続されたリードＬＤの数を多くすることができ、これも、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗の抑制に寄与することができる。
このように、本実施の形態は、半導体チップＣＰ５のソース用のパッドＰ５Ｓとソース用のリードＬＤ（ＬＤ９，ＬＤ１０）とを通過する電流経路の抵抗抑制と、半導体チップＣＰ５のドレイン用の裏面電極ＢＥ５とドレイン用のリードＬＤ（ＬＤ５）とを通過する電流経路の抵抗抑制とを、両立することができる。従って、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）のオン抵抗を的確に抑制することができるため、半導体装置ＰＫＧの性能を向上させることができる。
また、本実施の形態では、封止部ＭＲの辺ＭＲｄ１（側面ＭＲｃ１）において、複数のリードＬＤ４と複数のリードＬＤ６との間の位置、別の見方をすると、半導体チップＣＰ５（ダイパッドＤＰ２）と対向する位置に、半導体チップＣＰ５のソース用のリードは配置する必要が無いため、封止部ＭＲのＸ方向の寸法を抑制することができる。このため、半導体装置ＰＫＧの平面寸法を抑制することができるため、半導体装置ＰＫＧの小型化を図ることができる。
また、本実施の形態においては、封止部ＭＲの辺ＭＲｄ１（側面ＭＲｃ１）には、半導体チップＣＰ５のソース用のパッドＰ５Ｓに電気的に接続されたリードＬＤを全く配置しないようにすることもできる。そうすることにより、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のリードＬＤ（ＬＤ９，ＬＤ１０）は、封止部ＭＲの辺ＭＲｄ４，ＭＲｄ２のみに配置され、封止部ＭＲの辺ＭＲｄ１には配置されなくなり、封止部ＭＲの辺ＭＲｄ１（側面ＭＲｃ１）からは、半導体チップＣＰ４，ＣＰ５，ＣＰ６のドレイン用のリードＬＤ４，ＬＤ５，ＬＤ６のみを引き出せばよくなる。これにより、半導体装置ＰＫＧを実装する配線基板ＰＢ１の配線の引き廻しを行いやすくなる。
また、本実施の形態とは異なり、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用の複数のリードＬＤ９および複数のリードＬＤ１０のうち、複数のリードＬＤ９を省略した場合を仮定する。この場合、半導体チップＣＰ４（パワーＭＯＳＦＥＴ４）がオン状態となった際には、半導体チップＣＰ４のソース用のパッドＰ４Ｓから金属板ＭＰ４を介してリードＬＤ１０に電流が流れるが、電流経路が長くなる分、導通損失の増加が懸念される。また、複数のリードＬＤ９および複数のリードＬＤ１０のうち、複数のリードＬＤ１０を省略した場合を仮定すると、半導体チップＣＰ６（パワーＭＯＳＦＥＴ６）がオン状態となった際には、半導体チップＣＰ６のソース用のパッドＰ６Ｓから金属板ＭＰ４を介してリードＬＤ９に電流が流れるが、電流経路が長くなる分、導通損失の増加が懸念される。
それに対して、本実施の形態では、半導体チップＣＰ４，ＣＰ５，ＣＰ６のソース用のパッドＰ４Ｓ，Ｐ５Ｓ，Ｐ６Ｓに電気的に接続されたリードＬＤ（ここではリードＬＤ９，ＬＤ１０）を、封止部ＭＲの辺ＭＲｄ４側と封止部ＭＲの辺ＭＲｄ２側とに配置している。これにより、半導体チップＣＰ４（パワーＭＯＳＦＥＴ４）がオン状態となった際には、半導体チップＣＰ４のソース用のパッドＰ４Ｓから金属板ＭＰ４を介して、主として半導体チップＣＰ４に近いリードＬＤ９に電流が流れることができる。また、半導体チップＣＰ６（パワーＭＯＳＦＥＴ６）がオン状態となった際には、半導体チップＣＰ６のソース用のパッドＰ６Ｓから金属板ＭＰ４を介して、主として半導体チップＣＰ６に近いリードＬＤ１０に電流が流れることができる。また、半導体チップＣＰ５（パワーＭＯＳＦＥＴ５）がオン状態となった際には、半導体チップＣＰ５のソース用のパッドＰ５Ｓから金属板ＭＰ４を介して、リードＬＤ９とリードＬＤ１０との両方に電流が流れることができる。これにより、いずれの半導体チップＣＰ４，ＣＰ５，ＣＰ６がオン状態になった場合も、抵抗を抑制し、導通損失を抑制することができる。また、インピーダンスを低減することができる。
また、半導体装置ＰＫＧを制御する際には、半導体チップＣＰ４，ＣＰ５，ＣＰ６（パワーＭＯＳＦＥＴ４，５，６）のうちの２つが同時にオン状態になることはあるが、３つ全部が同時にオン状態になることはない。このため、半導体チップＣＰ４，ＣＰ５，ＣＰ６のうちの半導体チップＣＰ４，ＣＰ５が同時にオン状態になった際には、オン状態となった半導体チップＣＰ４，ＣＰ５の温度が上昇し、オン状態となっていない半導体チップＣＰ６は、それよりも低い温度となる。このため、オン状態となった半導体チップＣＰ４，ＣＰ５で生じた熱は、金属板ＭＰ４を通じて、オン状態となっていない低温の半導体チップＣＰ６に近い側のリードＬＤ１０に向かって放熱することができる。また、半導体チップＣＰ４，ＣＰ５，ＣＰ６のうちの半導体チップＣＰ５，ＣＰ６が同時にオン状態になった際には、半導体チップＣＰ５，ＣＰ６で生じた熱は、金属板ＭＰ４を通じて、オン状態となっていない低温の半導体チップＣＰ４に近い側のリードＬＤ９に向かって放熱することができる。従って、リードＬＤ９とリードＬＤ１０の両方を設けたことにより、半導体チップＣＰ４，ＣＰ５，ＣＰ６のうちの２つの半導体チップがオン状態になったときでも、半導体チップＣＰ４，ＣＰ５，ＣＰ６から金属板ＭＰ４を通じたリードＬＤへの放熱効率を向上させることができる。これにより、半導体チップＣＰ４，ＣＰ５，ＣＰ６において、オン状態となったときの温度上昇を抑制でき、半導体装置ＰＫＧの信頼性を向上させることができる。また、半導体チップＣＰ４，ＣＰ５，ＣＰ６において、オン状態となったときの温度上昇を抑制できることは、オン状態となった半導体チップの抵抗（オン抵抗）を抑制することにも、寄与することができる。
本実施の形態の半導体装置ＰＫＧの更に他の特徴について、以下に説明する。
ハイサイド側の半導体チップＣＰ１，ＣＰ２，ＣＰ３が搭載されたダイパッドＤＰＨに一体的に接続されたリードＬＤ（ここではリードＬＤ７，ＬＤ８）は、封止部ＭＲの辺ＭＲｄ２と封止部ＭＲの辺ＭＲｄ４との両方に配置している。このため、半導体チップＣＰ１，ＣＰ２，ＣＰ３のうちの半導体チップＣＰ１，ＣＰ２が同時にオン状態になった際には、半導体チップＣＰ１，ＣＰ２で生じた熱は、ダイパッドＤＰＨを通じて、オン状態となっていない低温の半導体チップＣＰ３に近い側のリードＬＤ８に向かって放熱することができる。また、半導体チップＣＰ１，ＣＰ２，ＣＰ３のうちの半導体チップＣＰ２，ＣＰ３が同時にオン状態になった際には、半導体チップＣＰ２，ＣＰ３で生じた熱は、ダイパッドＤＰＨを通じて、オン状態となっていない低温の半導体チップＣＰ１に近い側のリードＬＤ７に向かって放熱することができる。従って、リードＬＤ７とリードＬＤ８との両方を設けたことにより、半導体チップＣＰ１，ＣＰ２，ＣＰ３のうちの２つの半導体チップがオン状態になったときでも、半導体チップＣＰ１，ＣＰ２，ＣＰ３からダイパッドＤＰＨを通じたリードＬＤへの放熱効率を向上させることができる。これにより、半導体チップＣＰ１，ＣＰ２，ＣＰ３において、オン状態となったときの温度上昇を抑制でき、半導体装置ＰＫＧの信頼性を向上させることができる。また、半導体チップＣＰ１，ＣＰ２，ＣＰ３において、オン状態となったときの温度上昇を抑制できることは、オン状態となった半導体チップの抵抗（オン抵抗）を抑制することにも、寄与することができる。
また、平面視において、半導体チップＣＰ１と半導体チップＣＰ２と半導体チップＣＰ３とは、Ｘ方向に沿って並んでおり、また、半導体チップＣＰ４と半導体チップＣＰ５と半導体チップＣＰ６とは、Ｘ方向に沿って並んでいる。これにより、半導体装置ＰＫＧの平面寸法を抑制できるため、半導体装置ＰＫＧの小型化を図ることができる。
また、本実施の形態では、平面視において、複数のリードＬＤ１２は、封止部ＭＲの辺ＭＲｄ２（側面ＭＲｃ２）側に配置し、複数のリードＬＤ１１は、辺ＭＲｄ４（側面ＭＲｃ４）側に配置している。つまり、平面視において、複数のリードＬＤ１２は、封止部ＭＲの辺ＭＲｄ２と交差し、複数のリードＬＤ１１は、辺ＭＲｄ４と交差している。これにより、半導体チップＣＰ１〜ＣＰ６が邪魔になることなく、複数のリードＬＤ１１，ＬＤ１２と半導体チップＣＰＣの複数のパッドＰ７とを、それぞれ導電性接続部材（ここではワイヤＢＷ）を介して電気的に接続することができる。
また、本実施の形態では、封止部ＭＲの辺ＭＲｄ４（側面ＭＲｃ４）において、複数のリードＬＤ１１は、複数のリードＬＤ７と複数のリードＬＤ９との間（複数のリードＬＤ７からなるリード群と複数のリードＬＤ９からなるリード群との間）に配置されている。また、封止部ＭＲの辺ＭＲｄ２（側面ＭＲｃ２）において、複数のリードＬＤ１２は、複数のリードＬＤ８と複数のリードＬＤ１０との間（複数のリードＬＤ８からなるリード群と複数のリードＬＤ１０からなるリード群との間）に配置されている。これにより、金属板ＭＰ１〜ＭＰ４が邪魔にならずに、複数のリードＬＤ１１，ＬＤ１２と半導体チップＣＰＣの複数のパッドＰ７とを、それぞれ導電性接続部材（ここではワイヤＢＷ）を介して電気的に接続することができる。
また、リードＬＤ９とリードＬＤ４との配置位置を入れ換え、また、リードＬＤ１０とリードＬＤ６との配置位置を入れ換えた場合には、封止部ＭＲの辺ＭＲｄ２，ＭＲｄ４において、半導体チップＣＰＣ用のリードＬＤ１１，ＬＤ１２が、半導体チップＣＰ４，ＣＰ６のドレイン用のリードＬＤ４，ＬＤ６と近接することになる。しかしながら、この場合は、リードＬＤ４，ＬＤ６には、スイッチング動作により周波数成分を有した大電流が流れるため、これがノイズ源となってリードＬＤ１１，ＬＤ１２から半導体チップＣＰＣにノイズが入る虞がある。また、リードＬＤ７とリードＬＤ１との配置位置を入れ換え、また、リードＬＤ８とリードＬＤ３との配置位置を入れ換えた場合には、封止部ＭＲの辺ＭＲｄ２，ＭＲｄ４において、半導体チップＣＰＣ用のリードＬＤ１１，ＬＤ１２が、半導体チップＣＰ１，ＣＰ３のソース用のリードＬＤ１，ＬＤ３と近接することになる。しかしながら、この場合は、リードＬＤ１，ＬＤ３には、スイッチング動作により周波数成分を有した大電流が流れるため、これがノイズ源となってリードＬＤ１１，ＬＤ１２から半導体チップＣＰＣにノイズが入る虞がある。
それに対して、本実施の形態では、封止部ＭＲの辺ＭＲｄ４において、半導体チップＣＰＣ用のリードＬＤ１１が近接するのは、リードＬＤ１〜ＬＤ６ではなく、リードＬＤ７，ＬＤ９であり、また、封止部ＭＲの辺ＭＲｄ２において、半導体チップＣＰＣ用のリードＬＤ１２が近接するのは、リードＬＤ１〜ＬＤ６ではなく、リードＬＤ８，ＬＤ１０である。リードＬＤ７，ＬＤ８は、電源電位ＶＩＮ（固定電位）が供給され、また、リードＬＤ９，ＬＤ１０は、それよりも低い基準電位（固定電位）が供給されるため、いずれもノイズ源とはなりにくい。このため、本実施の形態では、リードＬＤ１〜ＬＤ６がノイズ源となってリードＬＤ１１，ＬＤ１２から半導体チップＣＰＣにノイズが入るのを、防止することができる。これにより、半導体装置ＰＫＧの性能や信頼性を、より向上させることができる。また、モータＭＯＴを制御するＰＷＭ（Pulse Width Modulation）方式では、電源側にキャパシタまたはインダクタを配置することで、リードＬＤ７，ＬＤ８に供給される電源電位ＶＩＮやリードＬＤ９，ＬＤ１０に供給される基準電位（グランド電位ＧＮＤ）は、安定しやすく、この点でも、リードＬＤ７，ＬＤ８，ＬＤ９，ＬＤ１０はノイズ源とはなりにくい。それに比べると、スイッチング動作により周波数成分を有した大電流が流れるリードＬＤ１〜ＬＤ６は、ノイズ源となりやすい。
また、半導体装置ＰＫＧは、半導体チップＣＰＣを搭載したダイパッドＤＰＣと一体的に形成された複数のリードＬＤ１３（第１３リード）も有している。封止部ＭＲの辺ＭＲｄ４（側面ＭＲｃ４）における、複数のリードＬＤ７と複数のリードＬＤ１１との間の位置と、複数のリードＬＤ９と複数のリードＬＤ１１との間の位置とに、それぞれ１本以上のリードＬＤ１３が配置されていることが好ましい。また、封止部ＭＲの辺ＭＲｄ２（側面ＭＲｃ２）における、複数のリードＬＤ８と複数のリードＬＤ１２との間の位置と、複数のリードＬＤ１０と複数のリードＬＤ１２との間の位置とに、それぞれ１本以上のリードＬＤ１３が配置されていることが好ましい。これにより、複数のリードＬＤ１１からなるリード群と複数のリードＬＤ１２からなるリード群とにそれぞれ隣接するリードＬＤは、半導体チップＣＰＣが搭載されたダイパッドＤＰＣと一体的に形成されたリードＬＤ１３となるため、リードＬＤ１１，ＬＤ１２から半導体チップＣＰＣにノイズが入るのを、更に効果的に防止できるようになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、半導体チップＣＰ１〜ＣＰ６にそれぞれ形成されたパワートランジスタがパワーＭＯＳＦＥＴ（１〜６）である場合について説明したが、半導体チップＣＰ１〜ＣＰ６にそれぞれ形成されたパワートランジスタとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を適用することもできる。その場合は、半導体チップＣＰ１〜ＣＰ６に形成された上記パッドＰ１Ｓ〜Ｐ６Ｓは、エミッタ用のパッドであり、半導体チップＣＰ１〜ＣＰ６内に形成されたＩＧＢＴのエミッタ領域にそれぞれ電気的に接続される。また、半導体チップＣＰ１〜ＣＰ６に形成された上記裏面電極ＢＥ１〜ＢＥ６は、コレクタ用の裏面電極であり、半導体チップＣＰ１〜ＣＰ６内に形成されたＩＧＢＴのコレクタ領域にそれぞれ電気的に接続される。また、半導体チップＣＰ１〜ＣＰ６に形成された上記パッドＰ１Ｇ〜Ｐ６Ｇは、ゲート用のパッドであり、半導体チップＣＰ１〜ＣＰ６内に形成されたＩＧＢＴのゲート（ゲート電極）にそれぞれ電気的に接続される。ゲート用のパッド（Ｐ１Ｇ〜Ｐ６Ｇ）は、半導体チップ（ＣＰ１〜ＣＰ６）の表面側に形成されたエミッタ用パッド（Ｐ１Ｓ〜Ｐ６Ｓ）と、半導体チップ（ＣＰ１〜ＣＰ６）の裏面側に形成されたコレクタ用裏面電極（ＢＥ１〜ＢＥ６）との間の導通を制御する制御用端子（制御用電極）として機能する。このため、パワーＭＯＳＦＥＴ１〜６の代わりにＩＧＢＴを用いた場合には、上記実施の形態における説明において、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えればよい。
ＣＰ１〜ＣＰ６，ＣＰＣ 半導体チップ
ＤＰ１〜ＤＰ３，ＤＰＣ，ＤＰＨ ダイパッド
ＬＤ１〜ＬＤ１３ リード
ＭＲ 封止部
ＭＲｄ１．ＭＲｄ２，ＭＲｄ３，ＭＲｄ４ 辺
ＭＰ１〜ＭＰ４ 金属板
Ｐ１〜Ｐ７，Ｐ１Ｇ〜Ｐ６Ｇ，Ｐ１Ｓ〜Ｐ６Ｓ パッド
ＰＫＧ 半導体装置

Claims (20)

  1. ハイサイドスイッチ用の第１パワートランジスタを含み、第１主面および前記第１主面の反対側の第１裏面を有する第１半導体チップと、
    ここで、前記第１半導体チップは、前記第１裏面に形成され、かつ前記第１パワートランジスタに接続された第１裏面電極と、前記第１主面に形成され、かつ前記第１パワートランジスタに接続された第１電極と、前記第１主面に形成され、かつ前記第１電極と前記第１裏面電極との間の導通を制御する第１ゲート電極と、を有し、
    ハイサイドスイッチ用の第２パワートランジスタを含み、第２主面および前記第２主面の反対側の第２裏面を有する第２半導体チップと、
    ここで、前記第２半導体チップは、前記第２裏面に形成され、かつ前記第２パワートランジスタに接続された第２裏面電極と、前記第２主面に形成され、かつ前記第２パワートランジスタに接続された第２電極と、前記第２主面に形成され、かつ前記第２電極と前記第２裏面電極との間の導通を制御する第２ゲート電極と、を有し、
    ハイサイドスイッチ用の第３パワートランジスタを含み、第３主面および前記第３主面の反対側の第３裏面を有する第３半導体チップと、
    ここで、前記第３半導体チップは、前記第３裏面に形成され、かつ前記第３パワートランジスタに接続された第３裏面電極と、前記第３主面に形成され、かつ前記第３パワートランジスタに接続された第３電極と、前記第３主面に形成され、かつ前記第３電極と前記第３裏面電極との間の導通を制御する第３ゲート電極と、を有し、
    ロウサイドスイッチ用の第４パワートランジスタを含み、第４主面および前記第４主面の反対側の第４裏面を有する第４半導体チップと、
    ここで、前記第４半導体チップは、前記第４裏面に形成され、かつ前記第４パワートランジスタに接続された第４裏面電極と、前記第４主面に形成され、かつ前記第４パワートランジスタに接続された第４電極と、前記第４主面に形成され、かつ前記第４電極と前記第４裏面電極との間の導通を制御する第４ゲート電極と、を有し、
    ロウサイドスイッチ用の第５パワートランジスタを含み、第５主面および前記第５主面の反対側の第５裏面を有する第５半導体チップと、
    ここで、前記第５半導体チップは、前記第５裏面に形成され、かつ前記第５パワートランジスタに接続された第５裏面電極と、前記第５主面に形成され、かつ前記第５パワートランジスタに接続された第５電極と、前記第５主面に形成され、かつ前記第５電極と前記第５裏面電極との間の導通を制御する第５ゲート電極と、を有し、
    ロウサイドスイッチ用の第６パワートランジスタを含み、第６主面および前記第６主面の反対側の第６裏面を有する第６半導体チップと、
    ここで、前記第６半導体チップは、前記第６裏面に形成され、かつ前記第６パワートランジスタに接続された第６裏面電極と、前記第６主面に形成され、かつ前記第６パワートランジスタに接続された第６電極と、前記第６主面に形成され、かつ前記第６電極と前記第６裏面電極との間の導通を制御する第６ゲート電極と、を有し、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第４半導体チップ、前記第５半導体チップおよび前記第６半導体チップのそれぞれを制御する回路を含み、第７主面と、前記第７主面の反対側の第７裏面と、を有する第７半導体チップと、
    前記第１、第２および第３半導体チップが搭載され、かつ、前記第１、第２および第３裏面電極と電気的に接続された第１チップ搭載部と、
    前記第４半導体チップが搭載され、かつ、前記第４裏面電極と電気的に接続された第２チップ搭載部と、
    前記第５半導体チップが搭載され、かつ、前記第５裏面電極と電気的に接続された第３チップ搭載部と、
    前記第６半導体チップが搭載され、かつ、前記第６裏面電極と電気的に接続された第４チップ搭載部と、
    前記第７半導体チップが搭載された第５チップ搭載部と、
    前記第１半導体チップの前記第１電極に電気的に接続された複数の第１リードと、
    前記第２半導体チップの前記第２電極に電気的に接続された複数の第２リードと、
    前記第３半導体チップの前記第３電極に電気的に接続された複数の第３リードと、
    前記第２チップ搭載部と一体的に形成され、かつ、前記第４半導体チップの前記第４裏面電極に電気的に接続された複数の第４リードと、
    前記第３チップ搭載部と一体的に形成され、かつ、前記第５半導体チップの前記第５裏面電極に電気的に接続された複数の第５リードと、
    前記第４チップ搭載部と一体的に形成され、かつ、前記第６半導体チップの前記第６裏面電極に電気的に接続された複数の第６リードと、
    前記第１チップ搭載部と一体的に形成され、かつ、前記第１、第２および第３半導体チップの前記第１、第２および第３裏面電極に電気的に接続された複数の第７リードおよび複数の第８リードと、
    前記第４、第５および第６半導体チップの前記第４、第５および第６電極に第１金属板を介して電気的に接続された複数の第９リードおよび複数の第１０リードと、
    前記第１半導体チップと、前記第２半導体チップと、前記第３半導体チップと、前記第４半導体チップと、前記第５半導体チップと、前記第６半導体チップと、前記第７半導体チップと、前記第１チップ搭載部の少なくとも一部と、前記第２チップ搭載部の少なくとも一部と、前記第３チップ搭載部の少なくとも一部と、前記第４チップ搭載部の少なくとも一部と、前記第５チップ搭載部の少なくとも一部と、前記第１金属板と、前記複数の第１リードの一部と、前記複数の第２リードの一部と、前記複数の第３リードの一部と、前記複数の第４リードの一部と、前記複数の第５リードの一部と、前記複数の第６リードの一部と、前記複数の第７リードの一部と、前記複数の第８リードの一部と、前記複数の第９リードの一部と、前記複数の第１０リードの一部と、を封止する封止体と、
    を備える半導体装置であって、
    平面視において、前記封止体は、第１方向に沿って延在する第１辺と、前記第１方向に交差する第２方向に沿って延在する第２辺と、前記第１方向に沿って延在しかつ前記第１辺とは反対側に位置する第３辺と、前記第２方向に沿って延在しかつ前記第２辺とは反対側に位置する第４辺と、を有し、
    前記第２方向において、前記第７半導体チップは、前記第１、第２および第３半導体チップからなる第１チップ群と、前記第４、第５および第６半導体チップからなる第２チップ群との間に位置し、第１チップ群は前記第３辺側に位置し、かつ、第２チップ群は前記第１辺側に位置し、
    前記第１方向において、前記第２半導体チップは、前記第１半導体チップと前記第３半導体チップとの間に位置し、前記第１半導体チップは前記第４辺側に位置し、かつ、前記第３半導体チップは前記第２辺側に位置し、
    前記第１方向において、前記第５半導体チップは、前記第４半導体チップと前記第６半導体チップとの間に位置し、前記第４半導体チップは前記第４辺側に位置し、かつ、前記第６半導体チップは前記第２辺側に位置し、
    平面視において、前記複数の第１リードと前記複数の第２リードと前記複数の第３リードとは、前記封止体の前記第３辺と交差し、
    平面視において、前記複数の第４リードと前記複数の第５リードと前記複数の第６リードとは、前記封止体の前記第１辺と交差し、
    平面視において、前記複数の第８リードと前記複数の第１０リードとは、前記封止体の前記第２辺と交差し、
    平面視において、前記複数の第７リードと前記複数の第９リードとは、前記封止体の前記第４辺と交差している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記封止体の前記第１辺において、前記複数の第４リードと前記複数の第６リードとの間には、前記複数の第５リードが配置されており、前記第５半導体チップの前記第５電極に電気的に接続されたリードは配置されていない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記封止体の前記第１辺において、前記第５半導体チップと対向する位置には、前記複数の第５リードが配置されており、前記第５半導体チップの前記第５電極に電気的に接続されたリードは配置されていない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記封止体の前記第１辺には、前記第５半導体チップの前記第５電極に電気的に接続されたリードは配置されていない、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記複数の第１リードは、第２金属板を介して前記第１半導体チップの前記第１電極に電気的に接続され、
    前記複数の第２リードは、第３金属板を介して前記第２半導体チップの前記第２電極に電気的に接続され、
    前記複数の第３リードは、第４金属板を介して前記第３半導体チップの前記第３電極に電気的に接続されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    平面視において、前記第１半導体チップと前記第２半導体チップと前記第３半導体チップとは、前記第１方向に沿って並んでおり、
    平面視において、前記第４半導体チップと前記第５半導体チップと前記第６半導体チップとは、前記第１方向に沿って並んでいる、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第７半導体チップは、前記第７主面に形成された複数の第７電極を有しており、
    前記第１半導体チップの前記第１ゲート電極と、前記第２半導体チップの前記第２ゲート電極と、前記第３半導体チップの前記第３ゲート電極と、前記第４半導体チップの前記第４ゲート電極と、前記第５半導体チップの前記第５ゲート電極と、前記第６半導体チップの前記第６ゲート電極とは、複数の第１ワイヤを介して、前記第７半導体チップの前記複数の第７電極にそれぞれ電気的に接続されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第７半導体チップは、前記第７主面に形成された複数の第８電極および複数の第９電極を有しており、
    前記第７半導体チップの前記複数の第８電極にそれぞれ電気的に接続された複数の第１１リードと、
    前記第７半導体チップの前記複数の第９電極にそれぞれ電気的に接続された複数の第１２リードと、
    を更に備え、
    平面視において、前記複数の第１１リードは、前記封止体の前記第４辺と交差し、前記複数の第１２リードは、前記封止体の前記第２辺に交差している、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第４辺において、前記複数の第１１リードは、前記複数の第７リードと前記複数の第９リードとの間に配置され、
    前記第２辺において、前記複数の第１２リードは、前記複数の第８リードと前記複数の第１０リードとの間に配置されている、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記複数の第１１リードは、複数の第２ワイヤを介して、前記第７半導体チップの前記複数の第８電極にそれぞれ電気的に接続され、
    前記複数の第１２リードは、複数の第３ワイヤを介して、前記第７半導体チップの前記複数の第９電極にそれぞれ電気的に接続されている、半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第５チップ搭載部と一体的に形成された複数の第１３リードを更に備え、
    前記第４辺における前記複数の第７リードと前記複数の第１１リードとの間の位置と、前記第４辺における前記複数の第９リードと前記複数の第１１リードとの間の位置と、前記第２辺における前記複数の第８リードと前記複数の第１２リードとの間の位置と、前記第２辺における前記複数の第１０リードと前記複数の第１２リードとの間の位置とに、それぞれ１本以上の前記第１３リードが配置されている、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記複数の第７リードおよび前記複数の第８リードは、電源電位が供給されるリードであり、
    前記複数の第９リードおよび前記複数の第１０リードは、前記電源電位よりも低い基準電位が供給されるリードである、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記半導体装置内において、前記複数の第１リードと前記複数の第４リードとは、導体を通じて繋がってはおらず、前記複数の第２リードと前記複数の第５リードとは、導体を通じて繋がってはおらず、かつ、前記複数の第３リードと前記複数の第６リードとは、導体を通じて繋がってはおらず、
    前記半導体装置の外部において、前記複数の第１リードと前記複数の第４リードとが電気的に接続され、前記複数の第２リードと前記複数の第５リードとが電気的に接続され、かつ、前記複数の第３リードと前記複数の第６リードとが電気的に接続される、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記半導体装置は、配線基板に搭載されており、
    前記配線基板の第１配線を介して、前記複数の第１リードと前記複数の第４リードとが電気的に接続され、
    前記配線基板の第２配線を介して、前記複数の第２リードと前記複数の第５リードとが電気的に接続され、
    前記配線基板の第３配線を介して、前記複数の第３リードと前記複数の第６リードとが電気的に接続される、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記配線基板の前記第１配線、前記第２配線および前記第３配線は、前記半導体装置の下方に配置されている、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記配線基板は、前記複数の第７リードと前記複数の第８リードとを電気的に接続する第４配線と、前記複数の第９リードと前記複数の第１０リードとを電気的に接続する第５配線と、を更に有している、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記配線基板において、前記第４配線および前記第５配線は、前記第１配線、前記第２配線および前記第３配線よりも下層に形成されている、半導体装置。
  18. 請求項１記載の半導体装置において、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第４半導体チップ、前記第５半導体チップ、前記第６半導体チップおよび前記第７半導体チップは、インバータ回路を形成するために用いられる、半導体装置。
  19. 請求項１記載の半導体装置において、
    前記封止体は、第８主面と、前記第８主面の反対側の第８裏面と、を有し、
    前記第８主面から、前記第１チップ搭載部、前記第２チップ搭載部、前記第３チップ搭載部、前記第４チップ搭載部および前記第５チップ搭載部のそれぞれの一部が露出している、半導体装置。
  20. 請求項１記載の半導体装置において、
    前記第１パワートランジスタ、前記第２パワートランジスタ、前記第３パワートランジスタ、前記第４パワートランジスタ、前記第５パワートランジスタ、および前記第６パワートランジスタは、いずれもパワーＭＯＳＦＥＴである、半導体装置。
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