JP2019046956A - Circuit board and manufacturing method thereof - Google Patents

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輝幸 石原
Teruyuki Ishihara
輝幸 石原
大介 池田
Daisuke Ikeda
大介 池田
外茂也 台蔵
Tomoya Taizo
外茂也 台蔵
隆啓 矢田
Takahiro Yada
隆啓 矢田
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Abstract

To provide a heat dissipation substrate and a manufacturing method thereof capable of reducing defects caused by heat generation of electronic components mounted on the heat dissipation substrate.SOLUTION: A circuit board 10 according to the present invention includes a core substrate 11 and buildup layers 20, 20 stacked on an F surface 11F and an S surface 11S of the core substrate 11. In a first buildup layer 20A on the F surface 11F side, a first cavity 30A opened to the outer surface is formed, and in a second buildup 20B layer on the S surface 11S side, a second cavity 30B opened to the outer surface is formed, and the first cavity 30A and the second cavity 30B are arranged at positions not overlapping in the thickness direction of the circuit board 10, and are connected by a heat radiation path (conductor layers 12F and S and connecting conductor 15) made of metal.SELECTED DRAWING: Figure 1

Description

本発明は、コア基板にビルドアップ層が積層されている回路基板及びその製造方法に関する。   The present invention relates to a circuit board in which a buildup layer is stacked on a core board and a method of manufacturing the same.

従来、この種の回路基板として、キャビティに収容されている放熱ブロックが、回路基板上に実装されている電子部品（例えば、半導体素子）と、ビア導体等を介して接続されているものが知られている（例えば、特許文献１参照）。   Conventionally, as a circuit board of this type, it is known that a heat dissipation block housed in a cavity is connected to an electronic component (for example, a semiconductor element) mounted on the circuit board via a via conductor or the like. (See, for example, Patent Document 1).

特開２０１３−１３５１６８号（段落［００２８］〜［００３０］、図３（Ｂ））JP-A-2013-135168 (paragraphs [0028] to [0030], FIG. 3 (B))

しかしながら、上記した従来の回路基板では、回路基板上に実装されている電子部品の発熱がたまると、熱による回路基板の反り等が発生し、断線等の問題が生じると考えられる。   However, in the above-described conventional circuit board, if the heat generation of the electronic components mounted on the circuit board is accumulated, warpage or the like of the circuit board due to the heat is considered to occur and problems such as disconnection occur.

本発明は、上記事情に鑑みてなされたもので、回路基板上に実装される電子部品の発熱に起因する不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a circuit board capable of suppressing a defect due to heat generation of an electronic component mounted on the circuit board and a method of manufacturing the same.

上記目的を達成するためなされた本発明に係る回路基板は、コア基板と、前記コア基板の第１面と第２面とに積層されるビルドアップ層と、を備えている。そして、前記第１面側のビルドアップ層には、その外面に開口する第１キャビティが形成され、前記第２面側のビルドアップ層には、その外面に開口する第２キャビティが形成され、前記第１キャビティと前記第２キャビティとは、前記回路基板の厚み方向で重ならない位置に配置され、且つ、金属からなる放熱経路で連絡されている。   A circuit board according to the present invention made to achieve the above object comprises a core substrate, and a buildup layer laminated on the first surface and the second surface of the core substrate. Then, a first cavity opened to the outer surface is formed in the buildup layer on the first surface side, and a second cavity opened to the outer surface is formed in the buildup layer on the second surface side, The first cavity and the second cavity are disposed at positions not overlapping in the thickness direction of the circuit board, and are in communication with each other via a metal heat radiation path.

また、本発明に係る回路基板の製造方法は、コア基板の表裏の両面である第１面と第２面とにそれぞれビルドアップ層を積層することと、前記第１面側のビルドアップ層に、その外面に開口する第１キャビティを形成することと、前記第２面側のビルドアップ層に、前記第１キャビティと前記回路基板の厚み方向で重ならない位置に、前記第２面側のビルドアップ層の外面に開口する第２キャビティを形成することと、前記第１キャビティと前記第２キャビティとを連絡する金属からなる放熱経路を形成することと、を含んでいる。   Further, in the method of manufacturing a circuit board according to the present invention, a buildup layer is laminated on the first surface and the second surface which are both the front and back surfaces of the core substrate, and the buildup layer on the first surface side Forming a first cavity opening on the outer surface thereof, and building the second surface at a position not overlapping the first cavity and the thickness direction of the circuit board with the buildup layer on the second surface side. Forming a second cavity open to the outer surface of the up layer; and forming a heat dissipation path of metal connecting the first cavity and the second cavity.

本発明の第１実施形態に係る回路基板の側断面図Side cross-sectional view of the circuit board according to the first embodiment of the present invention 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の製造工程を示す側断面図Side sectional view showing the manufacturing process of the circuit board 回路基板の使用例を示す側断面図Side sectional view showing an example of use of a circuit board 変形例の回路基板の側断面図Side cross-sectional view of the circuit board of the modified example 変形例の回路基板の側断面図Side cross-sectional view of the circuit board of the modified example

［第１実施形態］
以下、本発明の第１実施形態を図１〜図９に基づいて説明する。図１に示されるように、本実施形態の回路基板１０は、コア基板１１の表裏の両面にそれぞれビルドアップ層２０，２０が積層され、さらにソルダーレジスト層２６，２６が積層された構造をなしている。なお、以下ではコア基板１１の板厚方向の一端側の表面をＦ面１１Ｆ（本発明の「第１面」に相当する。）といい、他端側の表面をＳ面１１Ｓ（本発明の「第２面」に相当する。）という。 First Embodiment
Hereinafter, a first embodiment of the present invention will be described based on FIGS. 1 to 9. As shown in FIG. 1, the circuit board 10 of the present embodiment has a structure in which buildup layers 20 and 20 are laminated on both the front and back sides of the core substrate 11 and further solder resist layers 26 and 26 are laminated. ing. Hereinafter, the surface on one end side of the core substrate 11 in the thickness direction is referred to as F surface 11 F (corresponding to the “first surface” in the present invention), and the surface on the other end is S surface 11 S (in the present invention) It corresponds to "the second side."

コア基板１１は、絶縁性基材１１Ｋの表裏の両面に導体層１２がそれぞれ形成されている。なお、導体層１２，１２を区別するときは、コア基板１１のＦ面１１Ｆ側の導体層１２を第１導体層１２Ｆといい、コア基板１１のＳ面１１Ｓ側の導体層１２を第２導体層１２Ｓという。なお、絶縁性基材１１Ｋは、補強繊維の織布（例えば、ガラスクロス）に樹脂を含浸させてなるプリプレグである。絶縁性基材１１Ｋの厚さは、例えば、５０〜１５０［μｍ］程度になっている。   In the core substrate 11, conductor layers 12 are formed on both the front and back sides of the insulating base material 11K. When the conductor layers 12 are distinguished from each other, the conductor layer 12 on the F surface 11F side of the core substrate 11 is referred to as a first conductor layer 12F, and the conductor layer 12 on the S surface 11S side of the core substrate 11 is a second conductor It is called layer 12S. The insulating base material 11K is a prepreg obtained by impregnating a woven fabric of reinforcing fibers (for example, glass cloth) with a resin. The thickness of the insulating base 11K is, for example, about 50 to 150 [μm].

また、絶縁性基材１１Ｋには、複数の導電用貫通孔１１Ｈが形成されている。導電用貫通孔１１Ｈは、中間括れ形状をなしている。各導電用貫通孔１１Ｈ内にはめっきが充填されて複数の接続導体１５がそれぞれ形成され、それら接続導体１５によって第１導体層１２Ｆと第２導体層１２Ｓとの間が接続されている。   Further, a plurality of conductive through holes 11H are formed in the insulating base material 11K. The conductive through hole 11H has an intermediate narrow shape. Plating is filled in each conductive through hole 11H to form a plurality of connection conductors 15, and the connection conductors 15 connect the first conductor layer 12F and the second conductor layer 12S.

ビルドアップ層２０は、交互に積層されている複数の絶縁層２１と複数の導体層２２とから構成されている。なお、ビルドアップ層２０，２０を区別するときは、コア基板１１のＦ面１１Ｆ側に積層されているビルドアップ層２０を第１ビルドアップ層２０Ａといい、コア基板１１のＳ面１１Ｓ側に積層されているビルドアップ層２０を第２ビルドアップ層２０Ｂという。   The buildup layer 20 is composed of a plurality of insulating layers 21 and a plurality of conductor layers 22 stacked alternately. When the buildup layers 20 and 20 are to be distinguished, the buildup layer 20 stacked on the F surface 11F side of the core substrate 11 is referred to as a first buildup layer 20A, and on the S surface 11S side of the core substrate 11 The buildup layer 20 being stacked is referred to as a second buildup layer 20B.

導体層１２，２２は、主として銅メッキで構成され、１０〜２５［μｍ］程度になっている。導体層１２，２２は、絶縁層２１を貫通するビア導体１７又は絶縁性基材１１Ｋを貫通する接続導体１５によって接続されている。ビア導体１７及び接続導体１５は、めっきフィルドで構成されている。なお、ビア導体１７及び接続導体１５が、本発明の「接続導体」に相当する。   The conductor layers 12 and 22 are mainly made of copper plating and have a thickness of about 10 to 25 μm. The conductor layers 12 and 22 are connected by the via conductor 17 penetrating the insulating layer 21 or the connection conductor 15 penetrating the insulating base 11K. The via conductor 17 and the connection conductor 15 are configured by plating. The via conductor 17 and the connection conductor 15 correspond to the “connection conductor” in the present invention.

絶縁層２１及びソルダーレジスト層２６は、補強繊維を含んでいない樹脂層である。絶縁層２１の厚さは、例えば、１５〜３０［μｍ］程度であり、ソルダーレジスト層２６の厚さは、例えば、１８〜３５［μｍ］程度である。   The insulating layer 21 and the solder resist layer 26 are resin layers not containing reinforcing fibers. The thickness of the insulating layer 21 is, for example, about 15 to 30 μm, and the thickness of the solder resist layer 26 is, for example, about 18 to 35 μm.

また、ソルダーレジスト層２６には、導体層２２の一部を露出させる複数の開口２６Ｈ，２６Ｈが形成されている。そして、導体層２２のうち開口２６Ｈ，２６Ｈから露出する部分がパッド２９，２９を構成する。   Further, in the solder resist layer 26, a plurality of openings 26H and 26H for exposing a part of the conductor layer 22 are formed. The portions of the conductor layer 22 exposed from the openings 26 H, 26 H constitute pads 29, 29.

図１に示されるように、第１ビルドアップ層２０Ａには、第１キャビティ３０Ａが設けられている。第１キャビティ３０Ａは、ソルダ―レジスト層２６、第１ビルドアップ層２０Ａを貫通してなる。そして、第１キャビティ３０Ａの底面からは、第１導体層１２Ｆが露出している。   As shown in FIG. 1, the first buildup layer 20A is provided with a first cavity 30A. The first cavity 30A penetrates the solder-resist layer 26 and the first buildup layer 20A. Then, the first conductor layer 12F is exposed from the bottom surface of the first cavity 30A.

また、第２ビルドアップ層２０Ｂには、第２キャビティ３０Ｂが設けられている。第２キャビティ３０Ｂは、ソルダ―レジスト層２６、第２ビルドアップ層２０Ｂを貫通してなる。そして、第２キャビティ３０Ｂの底面からは、第２導体層１２Ｓが露出している。   In addition, a second cavity 30B is provided in the second buildup layer 20B. The second cavity 30B penetrates the solder-resist layer 26 and the second buildup layer 20B. And the 2nd conductor layer 12S is exposed from the bottom of the 2nd cavity 30B.

第１導体層１２Ｆ及び第２導体層１２Ｓは、回路パターン２３と、第１キャビティ３０Ａ又は第２キャビティ３０Ｂの底面を構成するプレーン状パターン２４とを有している。第１導体層１２Ｆのプレーン状パターン２４は、第１キャビティ３０Ａの底面と略同じ大きさまたは、やや大きく形成されている。第２導体層１２Ｓのプレーン状パターン２４は、第１キャビティ３０Ａ及び第２キャビティ３０Ｂの何れにも、回路基板１０の厚み方向で重なる大きさに形成されている。   The first conductor layer 12F and the second conductor layer 12S have a circuit pattern 23 and a plain pattern 24 that constitutes the bottom of the first cavity 30A or the second cavity 30B. The plane-like pattern 24 of the first conductor layer 12F is formed to have substantially the same size or a slightly larger size as the bottom surface of the first cavity 30A. The plane pattern 24 of the second conductor layer 12S is formed so as to overlap in the thickness direction of the circuit board 10 in any of the first cavity 30A and the second cavity 30B.

そして、第１キャビティ３０Ａの底面を構成する第１導体層１２Ｆと第２キャビティ３０Ｂの底面を構成する第２導体層１２Ｓとは、複数の接続導体１５によって接続されている。具体的には、複数の接続導体１５は、第１キャビティ３０Ａの下方に向けて延び、第１キャビティ３０Ａと回路基板１０の厚み方向で重なる位置に配置されている第２導体層１２Ｓのプレーン状パターン２４と接続されている。なお、第１導体層１２Ｆのプレーン状パターン２４及び第２導体層１２Ｓのプレーン状パターン２４及びそれらを接続する接続導体１５が、本発明の「放熱経路」に相当する。   The first conductor layer 12F constituting the bottom surface of the first cavity 30A and the second conductor layer 12S constituting the bottom surface of the second cavity 30B are connected by a plurality of connection conductors 15. Specifically, the plurality of connection conductors 15 extend toward the lower side of the first cavity 30A, and are in the form of a plane of the second conductor layer 12S disposed at a position overlapping the first cavity 30A in the thickness direction of the circuit board 10. It is connected with the pattern 24. The plane pattern 24 of the first conductor layer 12F, the plane pattern 24 of the second conductor layer 12S, and the connection conductor 15 connecting them correspond to the "heat radiation path" in the present invention.

本実施形態の回路基板１０は、以下のようにして製造される。
（１）図２（Ａ）に示されるように、絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃが積層されている銅張積層板１１Ｚが用意される。 The circuit board 10 of the present embodiment is manufactured as follows.
(1) As shown in FIG. 2A, a copper-clad laminate 11Z is prepared in which copper foils 11C are laminated on both sides of the insulating base 11K.

（２）図２（Ｂ）に示されるように、銅張積層板１１Ｚに接続導体１５（図１参照）を形成するための導電用貫通孔１１Ｈが複数形成される。具体的には、銅張積層板１１Ｚの両面から、例えばＣＯ２レーザが照射されて接続導体１５用の導電用貫通孔１１Ｈが形成される。   (2) As shown in FIG. 2B, a plurality of conductive through holes 11H for forming the connection conductor 15 (see FIG. 1) are formed in the copper-clad laminate 11Z. Specifically, for example, a CO 2 laser is irradiated from both sides of the copper-clad laminate 11Z to form the conductive through holes 11H for the connection conductor 15.

（３）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１１Ｈの内面とに無電解めっき膜（図示せず）が形成される。次いで、図２（Ｃ）に示されるように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。   (3) The electroless plating process is performed, and an electroless plating film (not shown) is formed on the copper foil 11C and the inner surface of the conductive through hole 11H. Next, as shown in FIG. 2C, a plating resist 33 having a predetermined pattern is formed on the electroless plating film on the copper foil 11C.

（４）図２（Ｄ）に示されるように、電解めっき処理が行われ、電解めっきが導電用貫通孔１１Ｈ内に充填されて接続導体１５が形成されると共に、銅張積層板１１Ｚ上に形成されている無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分の上に電解めっき膜３４，３４が形成される。   (4) As shown in FIG. 2D, the electrolytic plating process is performed, and the electrolytic plating is filled in the conductive through holes 11H to form the connection conductor 15, and the copper-clad laminate 11Z is formed. Electrolytic plating films 34 and 34 are formed on a portion of the formed electroless plating film (not shown) exposed from the plating resist 33.

（５）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図３（Ａ）に示されるように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、絶縁性基材１１Ｋの表裏の両面に回路パターン２３と、プレーン状パターン２４とを有する導体層１２，１２が形成される。以上により、コア基板１１が得られる。なお、それら複数の接続導体１５の一部の接続導体１５は、回路パターン２３同士を接続し、他の一部の接続導体１５はプレーン状パターン２４同士を接続する。   (5) The plating resist 33 is peeled off, and the electroless plating film (not shown) below the plating resist 33 and the copper foil 11C are removed, and as shown in FIG. Conductor layers 12 and 12 each having a circuit pattern 23 and a plain pattern 24 are formed on both sides of the insulating substrate 11K by the plating film 34, the electroless plating film and the copper foil 11C. Thus, the core substrate 11 is obtained. A part of connection conductors 15 of the plurality of connection conductors 15 connect the circuit patterns 23 with each other, and another part of the connection conductors 15 connect the plain patterns 24 with each other.

（６）図３（Ｂ）に示されるように、第１導体層１２Ｆ及び第２導体層１２Ｓのプレーン状パターン２４上に、剥離可能マスク４５，４５が積層される。剥離可能マスク４５，４５は、第１キャビティ３０Ａ及び第２キャビティ３０Ｂが形成される部分にのみ積層される。   (6) As shown in FIG. 3B, the peelable masks 45, 45 are stacked on the plain pattern 24 of the first conductor layer 12F and the second conductor layer 12S. The peelable masks 45, 45 are stacked only on the portion where the first cavity 30A and the second cavity 30B are formed.

（７）図３（Ｃ）に示されるように、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓに絶縁層２１，２１が積層される。   (7) As shown in FIG. 3C, the insulating layers 21 and 21 are stacked on the F surface 11F and the S surface 11S of the core substrate 11.

（８）図３（Ｄ）に示されるように、絶縁層２１，２１にＣＯ２レーザが照射されて、絶縁層２１，２１を貫通する複数のビアホール２１Ｈが形成される。   (8) As shown in FIG. 3D, the insulating layers 21 and 21 are irradiated with a CO 2 laser, and a plurality of via holes 21H penetrating the insulating layers 21 and 21 are formed.

（９）無電解めっき処理が行われ、各絶縁層２１，２１上とビアホール２１Ｈの内面とに無電解めっき膜（図示せず）が形成される。次いで、図４（Ａ）に示されるように、各絶縁層２１，２１上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。   (9) The electroless plating process is performed, and an electroless plating film (not shown) is formed on each of the insulating layers 21 and 21 and the inner surface of the via hole 21H. Next, as shown in FIG. 4A, a plating resist 33 having a predetermined pattern is formed on the electroless plating film on each of the insulating layers 21.

（１０）電解めっき処理が行われ、図４（Ｂ）に示されるように、電解めっきがビアホール２１Ｈ内に充填されてビア導体１７が形成されると共に、各絶縁層２１，２１の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４，３４が形成される。   (10) Electrolytic plating is carried out, and as shown in FIG. 4B, electrolytic plating is filled in the via holes 21H to form the via conductors 17, and electroless plating of the respective insulating layers 21, 21 is performed. The electrolytic plating films 34 and 34 are formed on portions of the film (not shown) exposed from the plating resist 33.

（１１）次いで、図４（Ｃ）に示されるように、めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）が除去され、残された電解めっき膜３４及び無電解めっき膜により導体層２２，２２が形成される。そして、コア基板１１の表裏の各導体層１２，１２と導体層２２，２２とがビア導体１７によって接続される。   (11) Next, as shown in FIG. 4C, the plating resist 33 is peeled off, and the electroless plating film (not shown) below the plating resist 33 is removed, and the remaining electrolytic plating film is left. The conductor layers 22 and 22 are formed by the reference numeral 34 and the electroless plating film. Then, the conductor layers 12 and 12 on the front and back sides of the core substrate 11 and the conductor layers 22 and 22 are connected by via conductors 17.

（１２）そして、（７）〜（１１）の処理と同様の処理が複数回繰り返されて、図４（Ｄ）〜図７（Ｂ）に示されるように、コア基板１１のＦ面１１ＦとＳ面１１Ｓとにそれぞれ絶縁層２１と導体層２２とが交互複数積層されてビルドアップ層２０Ａ，２０Ｂが形成される。   (12) Then, the processing similar to the processing of (7) to (11) is repeated a plurality of times, and as shown in FIG. 4 (D) to FIG. 7 (B), the F surface 11 F of the core substrate 11 and A plurality of insulating layers 21 and conductor layers 22 are alternately stacked on the S surface 11S to form buildup layers 20A and 20B.

（１９）図７（Ｃ）に示すように、ビルドアップ層２０，２０の表裏の両面にソルダーレジスト層２６，２６が積層される。   (19) As shown in FIG. 7C, the solder resist layers 26, 26 are laminated on both the front and back sides of the buildup layers 20, 20.

（２０）そして、図８（Ａ）に示されるように、Ｆ面１１Ｆ側及びＳ面１１Ｓ側のソルダーレジスト層２６，２６の所定箇所にテーパー状の開口２６Ｈが形成されて導体層２２の回路パターン２３の一部がソルダーレジスト層２６から露出し、パッド２９，２９が形成される。   (20) Then, as shown in FIG. 8A, a tapered opening 26H is formed at a predetermined location on the solder resist layers 26, 26 on the F surface 11F side and the S surface 11S side, and the circuit of the conductor layer 22 is formed. A part of the pattern 23 is exposed from the solder resist layer 26, and the pads 29, 29 are formed.

（２１）図８（Ｂ）に示されるように、ＣＯ２レーザによって、Ｆ面１１Ｆ側のソルダーレジスト層２６から第１導体層１２Ｆに到達する枠状溝３０Ｔが、第１導体層１２Ｆのプレーン状パターン２４の外縁部に沿って形成される。また、ＣＯ２レーザによって、Ｓ面１１Ｓ側のソルダーレジスト層２６から第２導体層１２Ｓに到達する枠状溝３０Ｔが、第２導体層１２Ｓのプレーン状パターン２４上に形成される。   (21) As shown in FIG. 8B, the frame-like groove 30T that reaches the first conductor layer 12F from the solder resist layer 26 on the F surface 11F side by the CO 2 laser is a plain of the first conductor layer 12F. It is formed along the outer edge of the pattern 24. Further, a frame-like groove 30T that reaches the second conductor layer 12S from the solder resist layer 26 on the S surface 11S side is formed on the plain pattern 24 of the second conductor layer 12S by the CO 2 laser.

（２２）図８（Ｃ）に示すように、第１ビルドアップ層２０Ａのうち枠状溝３０Ｔより内側で剥離可能マスク４５より上側部分が第１導体層１２Ｆのプレーン状パターン２４から剥離されて除去されて、第１キャビティ３０Ａが形成される。また、第２ビルドアップ層２０Ｂのうち枠状溝３０Ｔより内側で剥離可能マスク４５より下側部分が第２導体層１２Ｓのプレーン状パターン２４から剥離されて除去されて、第２ビルドアップ層２０Ｂに第２キャビティ３０Ｂが形成される。   (22) As shown in FIG. 8C, the upper portion of the first buildup layer 20A above the peelable mask 45 on the inner side than the frame-like groove 30T is peeled off from the plain pattern 24 of the first conductor layer 12F. The first cavity 30A is formed by removal. In addition, the second buildup layer 20B is formed by peeling the lower portion of the second buildup layer 20B lower than the peelable mask 45 inside the frame shaped groove 30T from the plain pattern 24 of the second conductor layer 12S and removing the second buildup layer 20B. The second cavity 30B is formed in

（２３）パッド２９上に、ニッケル層、パラジウム層、金層の順に積層されて図示しない金属膜が形成される。以上で、図１に示される回路基板１０が完成する。   (23) On the pad 29, a nickel layer, a palladium layer and a gold layer are stacked in this order to form a metal film (not shown). Thus, the circuit board 10 shown in FIG. 1 is completed.

本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、図９に示されるように、第１キャビティ３０Ａに電子部品９０が搭載されると共に、第２キャビティ３０Ｂにヒートシンク９５が搭載されて使用される。なお、図９に示される例では、電子部品９０の上面に設けられている端子９０Ａと、回路基板１０に形成されているパッド２９とが、ワイヤーボンディングによって接続されている。   The description of the structure and the manufacturing method of the circuit board 10 according to the present embodiment is as described above. Next, the operation and effect of the circuit board 10 will be described together with an example of use of the circuit board 10. As shown in FIG. 9, in the circuit board 10 of the present embodiment, the electronic component 90 is mounted in the first cavity 30A, and the heat sink 95 is mounted in the second cavity 30B. In the example shown in FIG. 9, the terminal 90A provided on the upper surface of the electronic component 90 and the pad 29 formed on the circuit board 10 are connected by wire bonding.

第１キャビティ３０に搭載されている電子部品９０が発熱すると、その熱は、第１導体層１２Ｆからビア１７を介して第２導体層１２Ｓに伝わる。そして、第２導体層１２Ｓに伝わった熱は、第２キャビティ３０Ｂに搭載されているヒートシンク９５に伝わる。このように、第１キャビティ３０Ａに搭載されている電子部品９０の熱を、第１導体層１２Ｆ及び第２導体層１２Ｓを介して、第２キャビティ３０Ｂに搭載されているヒートシンク９５から放熱することが可能となる。   When the electronic component 90 mounted in the first cavity 30 generates heat, the heat is transmitted from the first conductor layer 12F to the second conductor layer 12S via the vias 17. Then, the heat transferred to the second conductor layer 12S is transferred to the heat sink 95 mounted in the second cavity 30B. Thus, the heat of the electronic component 90 mounted in the first cavity 30A is dissipated from the heat sink 95 mounted in the second cavity 30B via the first conductor layer 12F and the second conductor layer 12S. Is possible.

また、第１キャビティ３０Ａ及び第２キャビティ３０Ｂの底面が、プレーン状パターン２４となっているので、電子部品９０及びヒートシンク９５に対する当接面を大きくすることができる。   Further, since the bottom surfaces of the first cavity 30A and the second cavity 30B form the plain pattern 24, the contact surface with the electronic component 90 and the heat sink 95 can be enlarged.

さらに、第１導体層１２Ｆと、第２導体層１２Ｓとを接続するビア１７が複数備えられているので、電子部品９０の熱を効率よくヒートシンク９５に伝えることができる。
［他の実施形態］ Furthermore, since a plurality of vias 17 connecting the first conductor layer 12F and the second conductor layer 12S are provided, the heat of the electronic component 90 can be efficiently transmitted to the heat sink 95.
[Other embodiments]

本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。   The present invention is not limited to the above-described embodiment, and, for example, the embodiments described below are also included in the technical scope of the present invention, and various other variations are possible without departing from the scope of the invention. It can be changed and implemented.

（１）上記実施形態の回路基板１０は、第１キャビティ３０Ａ及び第２キャビティ３０Ｂの底面は、プレーン状パターン２４が露出する構成であったが、プレーン状パターン２４ではなく、複数のランドが露出する構成であってもよい。   (1) In the circuit board 10 of the above embodiment, the plain pattern 24 is exposed at the bottoms of the first cavity 30A and the second cavity 30B, but a plurality of lands are exposed instead of the plain pattern 24. The configuration may be

（２）図１０に示されるように、コア基板１１に金属ブロック４０が内蔵されていてもよい。図１０に示される例では、第１キャビティ３０Ａ及び第２キャビティ３０Ｂの底面から、金属ブロック４０と接続導体１５Ａを介して接続される導体層２２，２２が露出している。なお、図１０に示された実施例では、金属ブロック４０及び導体層２２，２２及び接続導体１５Ａが、本発明の「放熱経路」に相当する。   (2) As shown in FIG. 10, the metal block 40 may be embedded in the core substrate 11. In the example shown in FIG. 10, the conductor layers 22, 22 connected to the metal block 40 via the connection conductor 15A are exposed from the bottom surfaces of the first cavity 30A and the second cavity 30B. In the embodiment shown in FIG. 10, the metal block 40, the conductor layers 22 and 22, and the connection conductor 15A correspond to the "heat radiation path" in the present invention.

（３）図１１に示されるように、コア基板１１は金属層４０が内層されているメタルコアであってもよい。このとき、第１キャビティ３０Ａ及び第２キャビティ３０Ｂの底面から、金属層４０と接続導体１５Ａを介して接続される導体層１２Ｆ，１２Ｓが露出する構成であってもよい。なお、図１１に示された実施例では、金属層４０及び導体層１２Ｆ，１２Ｓ及び接続導体１５Ａが、本発明の「放熱経路」に相当する。   (3) As shown in FIG. 11, the core substrate 11 may be a metal core in which the metal layer 40 is laminated. At this time, the conductor layers 12F and 12S connected via the metal layer 40 and the connection conductor 15A may be exposed from the bottom surfaces of the first cavity 30A and the second cavity 30B. In the embodiment shown in FIG. 11, the metal layer 40, the conductor layers 12F and 12S, and the connection conductor 15A correspond to the "heat radiation path" in the present invention.

１０ 回路基板
１１ コア基板
１２，２２ 導体層
１２Ｆ 第１導体層
１２Ｓ 第２導体層
１５ 接続導体
１７ ビア導体
２０Ａ 第１ビルドアップ層
２０Ｂ 第２ビルドアップ層
２１ 絶縁層
２３ 回路パターン
２４ プレーン状パターン
３０Ａ 第１キャビティ
３０Ｂ 第２キャビティ
９０ 電子部品
９５ ヒートシンク DESCRIPTION OF SYMBOLS 10 circuit board 11 core board | substrate 12,22 conductor layer 12F 1st conductor layer 12S 2nd conductor layer 15 connection conductor 17 via conductor 20A 1st buildup layer 20B 2nd buildup layer 21 insulating layer 23 circuit pattern 24 plane-like pattern 30A 1st cavity 30B 2nd cavity 90 electronic component 95 heat sink

Claims (7)

コア基板と、前記コア基板の第１面と第２面とにそれぞれ積層されるビルドアップ層と、を備える回路基板であって、
前記ビルドアップ層は、交互に積層されている複数の導体層と複数の絶縁層と、複数の導体層を接続する接続導体を含み、
前記第１面側のビルドアップ層には、前記コア基板に向く面とは反対側の面に開口する第１キャビティが形成され、
前記第２面側のビルドアップ層には、前記コア基板に向く面とは反対側の面に開口する第２キャビティが形成され、
前記第１キャビティと前記第２キャビティとは、前記回路基板の厚み方向で重ならない位置に配置され、且つ、金属からなる放熱経路で連絡されている。 A circuit board comprising: a core substrate; and buildup layers respectively laminated on the first surface and the second surface of the core substrate,
The buildup layer includes a plurality of conductor layers alternately stacked, a plurality of insulating layers, and a connection conductor connecting the plurality of conductor layers.
In the buildup layer on the first surface side, a first cavity is formed which opens on the surface opposite to the surface facing the core substrate,
In the buildup layer on the second surface side, a second cavity is formed that opens on the side opposite to the surface facing the core substrate,
The first cavity and the second cavity are disposed at positions not overlapping in the thickness direction of the circuit board, and are in communication with each other via a metal heat radiation path. 請求項１に記載の回路基板であって、
前記放熱経路は、
前記コア基板の前記第１面側の導体層であって、前記第１キャビティの底面に露出した第１導体層と、
前記コア基板の前記第２面側の導体層であって、前記第２キャビティの底面に露出した第２導体層と、
前記第１導体層と前記第２導体層とを接続する前記接続導体と、を含む。 The circuit board according to claim 1, wherein
The heat radiation path is
A conductor layer on the first surface side of the core substrate, the first conductor layer exposed on the bottom surface of the first cavity;
A conductor layer on the second surface side of the core substrate, the second conductor layer exposed to the bottom surface of the second cavity;
And the connection conductor connecting the first conductor layer and the second conductor layer. 請求項２に記載の回路基板であって、
さらに、前記コア基板の前記第１キャビティと前記第２キャビティの両方と前記回路基板の厚み方向で重なる位置に金属ブロックが内蔵され、
前記放熱経路は、
前記金属ブロックと、
前記金属ブロックと前記第１導体層及び前記第２導体層とを接続する前記接続導体と、を含む。 The circuit board according to claim 2, wherein
Furthermore, a metal block is embedded at a position where both of the first cavity and the second cavity of the core substrate overlap in the thickness direction of the circuit substrate,
The heat radiation path is
Said metal block,
And a connection conductor connecting the metal block and the first conductor layer and the second conductor layer. 請求項２に記載の回路基板であって、
さらに、前記コア基板の内部に金属層を有し、
前記放熱経路は、
前記金属層と、
前記金属層と前記第１導体層及び前記第２導体層とを接続する前記接続導体と、を含む。 The circuit board according to claim 2, wherein
Furthermore, a metal layer is provided inside the core substrate,
The heat radiation path is
The metal layer,
And a connection conductor connecting the metal layer to the first conductor layer and the second conductor layer. 請求項２に記載の回路基板であって、
前記第１導体層又は前記第２導体層の少なくとも一方の導体層は、
前記第１キャビティ及び前記第２キャビティの何れにも前記回路基板の厚み方向で重なる。 The circuit board according to claim 2, wherein
At least one conductor layer of the first conductor layer or the second conductor layer is
It overlaps with any of the first cavity and the second cavity in the thickness direction of the circuit board. 請求項１乃至５の何れか１の請求項に記載の回路基板であって、
前記接続導体は、フィルドめっき導体である。 The circuit board according to any one of claims 1 to 5, wherein
The connection conductor is a filled plating conductor. 回路基板の製造方法であって、
コア基板の表裏の両面である第１面と第２面とにそれぞれビルドアップ層を積層することと、
前記第１面側のビルドアップ層に、前記コア基板に向く面とは反対側の面に開口する第１キャビティを形成することと、
前記第２面側のビルドアップ層に、前記第１キャビティと前記回路基板の厚み方向で重ならない位置に、前記コア基板に向く面とは反対側の面に開口する第２キャビティを形成することと、
前記第１キャビティと前記第２キャビティとを連絡する金属からなる放熱経路を形成することと、を含む。 A method of manufacturing a circuit board,
Laminating build-up layers on the first surface and the second surface which are both the front and back surfaces of the core substrate;
Forming, in the buildup layer on the first surface side, a first cavity that opens on the side opposite to the surface facing the core substrate;
Forming a second cavity in the buildup layer on the second surface side at a position not overlapping the first cavity and the thickness direction of the circuit board with a surface opposite to the surface facing the core substrate; When,
Forming a heat dissipation path of metal connecting the first cavity and the second cavity.
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* Cited by examiner, † Cited by third party
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CN112492777A (en) * 2019-09-12 2021-03-12 宏启胜精密电子(秦皇岛)有限公司 Circuit board and manufacturing method thereof

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