JP2019040975A - 半導体装置およびその製造方法 - Google Patents

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    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置およびその製造方法は、半導体基板ＳＵＢ上に形成され、且つ、導電膜ＡＬ１と、導電膜ＡＬ１上に形成された導電膜ＡＬ２とを有するパッド電極ＰＤと、導電膜ＡＬ２上に形成され、且つ、外部接続用端子（ＴＲ）と接続するためのメッキ膜ＰＦ１とを有する。ここで、導電ＡＬ１および導電膜ＡＬ２は、アルバニウムを主成分とする膜からなる。そして、導電膜ＡＬ１の表面の結晶面は、導電膜ＡＬ２の表面の結晶面と異なっている。【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＯＰＭ電極を有する半導体装置およびその製造方法に利用できるものである。
近年、半導体装置の信頼性を高めるなどの要求から、半導体基板上に例えばアルミニウムを主体とするパッド電極を形成し、このパッド電極上にＯＰＭ（Over Pad Metal）電極と呼ばれる導電層を形成し、このＯＰＭ電極にクリップまたはボンディングワイヤなどの外部接続用端子を接続させる構造が提案されている。
例えば、以下の特許文献１には、無電解メッキ法を用いて、アルミニウムを主体とするパッド電極上に、ニッケル膜および金膜からなるＯＰＭ電極を形成する技術が開示されている。
また、以下の特許文献２には、ダイオードとＩＧＢＴ（Insulated Gate Bipolar Transistor）とを逆並列に接続させたＩＧＢＴモジュールが開示されている。
また、以下の非特許文献１には、単結晶のアルミニウム（Ａｌ）から（１００）面、（１１０）面および（１１１）面を得た後、これらの面に対して、亜鉛（Ｚｎ）を含む水溶液を用いたジンケート処理、および、無電解Ｎｉ−Ｐメッキ処理を施す技術が開示されている。そして、非特許文献１には、各結晶面の違いが、析出されるＺｎ粒子のサイズと、Ｎｉ−Ｐメッキ膜の成長とにどのような影響を与えるのかについての検討が記されている。
特開２０００−２３５９６４号公報 特開２００７−２２７４１２号公報
「Ａｌ単結晶表面上へのジンケート処理と無電解Ｎｉ−Ｐメッキ」表面技術 Vol.48, No.8, p.820-825, 1997
非特許文献１に開示されているように、アルミニウムの（１００）面に対してジンケート処理を行った場合、比較的サイズの大きいＺｎ粒子が析出され、その上に形成されるＮｉ−Ｐメッキ膜の膜厚が均一にならないという問題がある。Ｎｉ−Ｐメッキ膜の表面は荒れた状態であり、緻密な膜ではないので、半導体装置外部からの水分などが浸入しやすい。このため、Ｎｉ−Ｐメッキ膜とアルミニウム膜との界面で腐食が起きるなどの問題が発生し、Ｎｉ−Ｐメッキ膜がアルミニウム膜から剥離しやすくなってしまう。そうすると、特許文献１のように、アルミニウムを主体とするパッド電極上に、ニッケルなどのメッキ膜からなるＯＰＭ電極を形成した場合、ＯＰＭ電極がパッド電極から剥離しやすくなり、半導体装置の信頼性が低下してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置およびその製造方法は、半導体基板上に形成され、且つ、第１導電膜と、第１導電膜上に形成された第２導電膜とを有するパッド電極と、第２導電膜上に形成され、且つ、外部接続用端子と接続するためのメッキ膜とを有する。そして、第１導電膜の表面の結晶面は、第２導電膜の表面の結晶面と異なっている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１である半導体装置の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程を示すプロセスフローである。 図６に続く半導体装置の製造工程中の断面図である。 実施の形態１の半導体装置とＩＧＢＴとをモジュール化した概略図である。 図８の半導体装置を実装した状態を示す平面図である。 図９のＡ−Ａ線に沿った断面図である。 実施の形態３である半導体装置の要部断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３の半導体装置を実装した状態を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須ではない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１〜図７を用いて、本実施の形態の半導体装置とその製造方法を説明する。本実施の形態では、半導体装置に搭載される半導体素子として、例えば超高速整流用ダイオード（Fast Recovery Diode）として使用されるダイオードＤＩを示す。
図１に示すように、まず、ｎ型の導電性を有し、且つ、シリコンなどの半導体からなる基板を用意する。この基板は、ダイオードＤＩのドリフト領域ＤＲを構成する。次に、イオン注入法などによって、ドリフト領域ＤＲの表面付近に、ｐ型の導電性を有する不純物領域ＡＮを形成する。不純物領域ＡＮは、ダイオードＤＩのアノード領域を構成する。
また、本実施の形態では、ドリフト領域ＤＲおよびアノード領域ＡＮを含む構造を、半導体基板ＳＵＢとして説明する。
ここで、ドリフト領域ＤＲの表面の結晶面は、（００１）面となっている。（００１）面のシリコン基板は一般的に広く用いられているため、他の結晶面の基板を用意と比較して、製造コストを抑えられる。また、ドリフト領域ＤＲの表面に形成されたアノード領域ＡＮの表面の結晶面も（００１）面となっている。すなわち、半導体基板ＳＵＢの表面の結晶面は（００１）面となっている。
また、図１では、半導体基板ＳＵＢの表面に、薄い自然酸化膜または異物などとして、絶縁膜ＩＦ１が形成されている状態を記している。
次に、図２に示すように、半導体基板ＳＵＢの表面に、清浄化処理として、例えば四フッ化炭素（ＣＦ４）を含むガスを用いた反応性ドライエッチング処理、および、フッ化水素（ＨＦ）を含む洗浄液を用いたウェットエッチング処理を施す。この清浄化処理によって、アノード領域ＡＮを含む半導体基板ＳＵＢの表面に付着している絶縁膜ＩＦ１が除去される。この清浄化処理は、主に、ダイオードＤＩのフォワード抵抗を低減するために行われ、後に形成されるパッド電極ＰＤと半導体基板ＳＵＢとの接触抵抗を低減するために行われる。
次に、図３に示すように、例えばスパッタリング法によって、半導体基板ＳＵＢ上に、例えばアルミニウムを主成分とし、且つ、少量のシリコンが添加された導電膜ＡＬ１を形成する。なお、導電膜ＡＬ１の膜厚は２５００ｎｍ程度である。また、スパッタリング法による導電膜ＡＬ１の形成温度は、室温（２３℃）〜２００℃程度であり、より好適には１５０℃程度である。なお、ここで導電膜ＡＬ１に少量のシリコンを添加している理由は、導電膜ＡＬ１と半導体基板ＳＵＢとの界面がスパイク状の形状となることを抑制させるためである。
ここで、導電膜ＡＬ１がアルミニウム膜である場合、アルミニウム膜を上記のスパッタリング法で形成すると、アルミニウム膜の結晶構造は面心立方構造（FCC：Face-Centered Cubic）であることから、導電膜ＡＬ１の表面は、下地の影響を受けない場合には、ほぼ全面が最密面である（１１１）面となる。しかし、本実施の形態の導電膜ＡＬ１は、半導体基板ＳＵＢの表面の結晶面を引き継いで形成されるため、導電膜ＡＬ１の表面の結晶面は（００１）面となっている。この理由は、導電膜ＡＬ１の形成工程は、図２で行った清浄化処理の直後に行われるため、導電膜ＡＬ１は、半導体基板ＳＵＢの表面の結晶面を引き継ぎやすい状況で形成されるからである。また、本実施の形態のダイオードＤＩでは、フォワード抵抗をより低減させる目的から、導電膜ＡＬ１と半導体基板ＳＵＢとの間に、導電膜ＡＬ１よりも高抵抗の窒化チタンなどからなるバリアメタル膜は形成せず、半導体基板ＳＵＢに直接、導電膜ＡＬ１を形成している。
なお、結晶学の視点から立方晶においては、（００１）面は、（１００）面および（０１０）面と等価な結晶面である。従って、本実施の形態の導電膜ＡＬ１の（００１）面は、非特許文献１で開示されている（１００）面と等価な結晶面として扱う。ここで、非特許文献１にも記されているように、後の工程で、導電膜ＡＬ１の（００１）面上にジンケート処理を施すと、比較的サイズの大きい亜鉛粒子が析出され、その後の工程で形成されるニッケルなどのメッキ膜の膜厚が均一にならないという問題がある。そうすると、メッキ膜と導電膜ＡＬ１との剥離が起きやすくなり、半導体装置の信頼性が低下してしまう。
言い換えれば、本実施の形態のように、図２の清浄化処理を行っていなければ、半導体基板ＳＵＢの表面には薄い自然酸化膜または異物などが存在している。この状態で導電膜ＡＬ１を形成した場合には、導電膜ＡＬ１は、半導体基板ＳＵＢの表面の結晶面を引き継ぎ難くなるので、導電膜ＡＬ１の表面には、（００１）面とは異なる結晶面も形成されやすくなる。しかしながら、ダイオードＤＩの低抵抗化のためには、清浄化処理を行って、薄い自然酸化膜または異物を除去することが望ましい。そうすると、パッド電極ＰＤを構成する導電膜ＡＬ１の表面の結晶面も（００１）面となってしまう。
そこで、本願発明者は、清浄化処理を行って、ダイオードＤＩの低抵抗化を実現すると共に、パッド電極ＰＤの表面の結晶面を、（００１）面とは異なる結晶面にする方法を考案した。
図４は、図３に続く半導体装置の製造方法の断面図である。
図３で説明したように、導電膜ＡＬ１の表面の結晶面は（００１）面となっている。この状態で、図４に示すように、まず、導電膜ＡＬ１の表面に絶縁膜ＢＩＦを形成する。この絶縁膜ＢＩＦは、導電膜ＡＬ１の表面を酸素を含む雰囲気に晒すことで形成され、例えば、半導体基板ＳＵＢをスパッタリング装置外へ一旦取り出して、室温（２３℃）で大気に晒すことで形成される。すなわち、絶縁膜ＢＩＦは、導電膜ＡＬ１を構成する材料の酸化物からなり、例えば酸化アルミニウムからなる。また、絶縁膜ＢＩＦの膜厚は、０．５ｎｍ以上であって４．０ｎｍ以下であり、より好ましくは１．０ｎｍ以上であって３．０ｎｍ以下である。
次に、例えばスパッタリング法によって、絶縁膜ＢＩＦ上に、例えばアルミニウムを主成分とし、且つ、シリコンが添加された導電膜ＡＬ２を形成する。なお、導電膜ＡＬ２の膜厚は２５００ｎｍ程度である。また、スパッタリング法による導電膜ＡＬ２の形成温度は、室温（２３℃）〜２００℃程度であり、より好適には１５０℃程度である。
ここで、導電膜ＡＬ２と導電膜ＡＬ１との間に形成されている絶縁膜ＢＩＦにより、導電膜ＡＬ２は、導電膜ＡＬ１の表面の結晶面である（００１）面を引き継がなくなり、（００１）面とは異なる結晶面で形成することができる。
本実施の形態では、スパッタリング法による導電膜ＡＬ２の成膜の初期段階では、導電膜ＡＬ２の表面の結晶面は、主に（１１１）面となっている。具体的には、導電膜ＡＬ２の表面面積の９０％以上が（１１１）面となっている。このように、成膜の初期段階で、導電膜ＡＬ２の一部に（１１０）面が存在したとしても、続くスパッタリング法の成膜段階にて、（１１０）面の粒子は、導電膜ＡＬ２の大部分を構成する（１１１）面の粒子に覆われるため、最終的に導電膜ＡＬ２の表面の大部分は（１１１）面となる。好ましくは、最終的に導電膜ＡＬ２の表面の９０％以上が（１１１）面となっており、より好ましくは、最終的に導電膜ＡＬ２の表面の９９％以上が（１１１）面となっている。
このように、（００１）面の結晶面を有する導電膜ＡＬ１の表面に薄い絶縁膜ＢＩＦを形成したことで、パッド電極ＰＤの表面となる導電膜ＡＬ２の表面の結晶面を（１１１）面とすることができた。すなわち、絶縁膜ＢＩＦは、結晶の配向性を遮断させるための膜として機能する配向性遮断膜である。
本実施の形態では、パッド電極ＰＤを導電膜ＡＬ１と導電膜ＡＬ２との２層構造として示すが、導電膜ＡＬ２の上に、更に絶縁膜ＢＩＦのような絶縁膜を形成し、続いて導電膜ＡＬ２のような導電膜を形成することで、パッド電極ＰＤを３層以上の構造としても良い。
また、上述のように、絶縁膜ＢＩＦの膜厚は、０．５ｎｍ以上であって４．０ｎｍ以下であり、より好ましくは１．０ｎｍ以上であって３．０ｎｍ以下である。これは、導電膜ＡＬ２が導電膜ＡＬ１の結晶面を引き継がなくなる厚さであると共に、導電膜ＡＬ２と導電膜ＡＬ１との間で導通性が十分に確保される膜厚である。すなわち、本実施の形態のようなダイオードＤＩは、数百ボルトの電圧が印加される素子であるため、上記膜厚からなる絶縁膜ＢＩＦは、ダイオードＤＩの特性に影響を及ぼさない。
次に、図５に示すように、フォトリソグラフィー法およびドライエッチング法を用いて、導電膜ＡＬ２、絶縁膜ＢＩＦおよび導電膜ＡＬ１をパターニングすることで、導電膜ＡＬ２および導電膜ＡＬ１を主体とするパッド電極ＰＤが形成される。
次に、パッド電極ＰＤを覆うように、半導体基板ＳＵＢ上に、例えば感光性ポリイミドなどの有機樹脂からなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２を選択的に感光することで、絶縁膜ＩＦ２にパッド電極ＰＤの一部を露出する開口部ＯＰ１を形成する。なお、絶縁膜ＩＦ２の材料は、上記の有機樹脂に代えて、酸化シリコンまたは窒化シリコンなどの無機絶縁膜としてもよい。
図６は、後述の図７で導電層ＯＰＭが形成される工程までのプロセスフローを示しており、パッド電極ＰＤに対する、プラズマエッチング処理Ｓ１１およびメッキ処理Ｓ１２〜Ｓ２０を示している。本実施の形態では、メッキ処理は、表面処理Ｓ１２〜Ｓ１４、ジンケート処理Ｓ１５〜Ｓ１７および無電解メッキ処理Ｓ１８〜Ｓ２０を含むものとして説明する。なお、Ｓ１２〜Ｓ２０の各処理の後に、純水洗浄処理を行ってもよい。
無電解メッキ処理Ｓ１８〜Ｓ２０によって、パッド電極ＰＤ上に、メッキ膜である導電膜ＰＦ１〜ＰＦ３が形成されるが、その前に、パッド電極ＰＤの表面に対してプラズマエッチング処理Ｓ１１および表面処理Ｓ１２〜Ｓ１４が施される。プラズマエッチング処理Ｓ１１および表面処理Ｓ１２〜Ｓ１４は、パッド電極ＰＤの表面に形成された、自然酸化膜、脂分および異物などの除去を目的として行われる。
図６のステップＳ１１に示すように、まず、導電膜ＡＬ２の表面に対して、例えばアルゴン（Ａｒ）のような不活性ガスを用いたプラズマエッチング処理を施す。このプラズマエッチング処理によって、導電膜ＡＬ２の表面の自然酸化膜が除去される。
次に、導電膜ＡＬ２の表面に対して、表面処理Ｓ１２〜Ｓ１４、ジンケート処理Ｓ１５〜Ｓ１７および無電解メッキ処理Ｓ１８〜Ｓ２０の順番で、メッキ処理が施される。
図６のステップＳ１２に示すように、導電膜ＡＬ２の表面に対して、例えば水酸化ナトリウムなどを含有する弱アルカリ性の水溶液を用いた脱脂処理を施す。この脱脂処理によって、主に、導電膜ＡＬ２の表面に形成された脂分、および、導電膜ＡＬ２の表面の自然酸化膜が除去される。
次に、図６のステップＳ１３に示すように、例えば銅（Ｃｕ）を含むアルカリ性の水溶液を用いたエッチング処理を施す。このエッチング処理は、導電膜ＡＬ２表面付近に存在するアルミニウム酸化物の除去を目的として行われ、本実施の形態のように、導電膜ＡＬ２をシリコンが添加されたアルミニウムで形成した場合に効果的である。すなわち、導電膜ＡＬ２表面付近に存在するアルミニウム酸化物をアルカリ性の水溶液で溶解し、アルミニウム表面をアルミニウムよりも標準電極電位の高い銅で置換することで、導電膜ＡＬ２の表面付近に存在するアルミニウム酸化物を効率的に減らすことができる。
次に、図６のステップＳ１４に示すように、導電膜ＡＬ２の表面に対して、例えば硝酸を含む水溶液を用いた酸洗浄を施す。この酸洗浄によって、ステップＳ１３で置換された銅が硝酸を含む水溶液中に溶解し、導電膜ＡＬ２の表面から銅が除去される。
次に、図６のステップＳ１５に示すように、導電膜ＡＬ２の表面に対して、第１ジンケート処理を行う。
なお、非特許文献１にも開示されているように、仮に導電膜ＡＬ２の表面が（００１）面であった場合には、亜鉛粒子の成長はより不均一となり、そのサイズが更に大きくなってしまう。
次に、図６のステップＳ１６に示すように、導電膜ＡＬ２の表面に対して、酸洗浄を行う。例えば、硝酸を含む水溶液を用いることで、第１ジンケート処理で析出した亜鉛粒子を、硝酸を含む水溶液中に溶解する。この処理により、導電膜ＡＬ２の表面には、アルミニウムが均一に現れる。
次に、図６のステップＳ１７に示すように、導電膜ＡＬ２の表面に対して、第２ジンケート処理を行う。これにより、亜鉛粒子が再びアルミニウム上へ析出される。ジンケート処理を２回繰り返すことによって、緻密で均一なＺｎ膜を形成することができる。これにより、後の工程で形成されるニッケルなどのメッキ膜を均一に析出させることができる。
次に、図６のステップＳ１８〜Ｓ２０および図７に示すように、パッド電極ＰＤの表面に対して無電解メッキ処理を施すことで、導電膜ＰＦ１〜ＰＦ３が順次形成される。
まず、図６のステップＳ１８に示すように、無電解メッキ法によって、露出しているパッド電極ＰＤの表面（導電膜ＡＬ２の表面）上に、例えばニッケル（Ｎｉ）を主成分とする導電膜ＰＦ１を形成する。この導電膜ＰＦ１を形成するには、導電膜ＡＬ２の表面を、例えばニッケルイオンを含有するメッキ用水溶液に浸す。この時、図６のジンケート処理によって析出していた亜鉛粒子は、メッキ用水溶液中に溶解する。この時、亜鉛粒子から出る電子によってニッケルが還元析出される。すなわち、亜鉛粒子が析出していた領域には、ニッケルが置換析出し、析出したニッケルを触媒としてメッキ膜が成長することで導電膜ＰＦ１が形成される。上述のように、本実施の形態では、各亜鉛粒子のサイズが小さくて均一であるため、置換析出されるニッケル膜もほぼ均一な状態で成長する。従って、導電膜ＰＦ１の膜厚の均一性を高くすることができる。
その後、図６のステップＳ１９およびステップＳ２０に示すように、無電解メッキ法によって、導電膜ＰＦ１上に、例えばパラジウム（Ｐｄ）を主成分とする導電膜ＰＦ２、および、例えば金（Ａｕ）を主成分とする導電膜ＰＦ３を順次形成することで、これらのメッキ膜の積層膜からなる導電層ＯＰＭを形成する。これらの導電膜ＰＦ２および導電膜ＰＦ３は、膜厚の均一性の高い導電膜ＰＦ１の上に形成されているため、導電膜ＰＦ２および導電膜ＰＦ３も、それぞれ、均一性の高い膜厚として形成される。従って、導電層ＯＰＭの膜厚の均一性を高めることができる。
なお、導電膜ＰＦ１の膜厚は１０００〜４０００ｎｍ程度であり、導電膜ＰＦ２の膜厚は１００〜４００ｎｍ程度であり、導電膜ＰＦ３の膜厚は３０〜２００ｎｍ程度である。
また、導電膜ＰＦ１は、導電層ＯＰＭの主体となる膜であるので、シート抵抗の低い材料で構成されることが好ましい。導電膜ＰＦ３は、主に、外部接続用端子ＴＲとの接着性を向上させるために設けられており、導電膜ＰＦ１よりも、外部接続用端子ＴＲとの接着性の高い材料で構成されることが好ましい。また、導電膜ＰＦ２は、導電膜ＰＦ１が導電膜ＰＦ３の表面に拡散して、導電膜ＰＦ１と導電膜ＰＦ３との境界が腐食されることを防止する目的で設けられている。
また、導電層ＯＰＭは、導電膜ＰＦ１と導電膜ＰＦ３との積層膜、または、導電膜ＰＦ１と導電膜ＰＦ２との積層膜としてもよい。また、導電膜ＰＦ１および導電膜ＰＦ２の膜中には、リン（Ｐ）が含有されていてもよい。
以上のようにして、パッド電極ＰＤ上にメッキ膜からなる導電層ＯＰＭが形成される。なお、この導電層ＯＰＭがダイオードＤＩのアノード電極を構成する。
次に、半導体基板ＳＵＢの裏面にカソード領域ＣＴおよび裏面電極ＢＥを形成する。
まず、半導体基板ＳＵＢの裏面を研磨し、半導体基板ＳＵＢの厚さを薄くする。次に、イオン注入法を用いて、半導体基板ＳＵＢの裏面側からｎ型の不純物を導入することで、ドリフト領域ＤＲよりも高い不純物濃度を有するカソード領域ＣＴを形成する。その後、熱処理を施すことで、導入した不純物を活性化させる。次に、スパッタリング法を用いて、カソード領域ＣＴに接する側から順番に、ニッケル（Ｎｉ）、チタン（Ｔｉ）および金（Ａｕ）などの金属膜を堆積させることで、これらの金属膜からなるカソード電極（裏面電極）ＢＥが形成される。
以上の工程によって、本実施の形態の半導体装置が製造される。
図８は、本実施の形態の半導体装置が形成されている半導体ウェハを、後工程処理のダイシング工程によってチップＣＰ１に個片化した後、本実施の形態のダイオードＤＩと、ＩＧＢＴからなる半導体素子をモジュール化したときの１構成を示した概略図である。この概略図では、導電層ＯＰＭなど各構成の寸法は、図７などで説明した寸法と異なる。
図８において、チップＣＰ１は本実施の形態のダイオードＤＩが形成されている半導体装置であり、チップＣＰ２はＩＧＢＴの半導体素子が形成されている半導体装置である。
ＩＧＢＴは、図８の左側に示される構造からなる。図８に示すように、ドリフト領域１を構成するｎ型の半導体基板の表面には、ｐ型のベース層２が形成されている。ベース層２の表面にはｎ型のソース層３が形成されており、ベース層２およびソース層３は、アルミニウム膜などからなるエミッタ電極６によって共通に接続されている。ドリフト領域１とソース層３とに挟まれたベース層２は、チャネル領域となっており、このチャネル領域上にはゲート絶縁膜４を介して、ゲート電極５が形成されている。ドリフト領域１の裏面側（半導体基板の裏面側）には、ｎ型の不純物が導入されたバッファ層７と、ｐ型の不純物が導入されたエミッタ層８と、コレクタ電極９とが形成されている。
また、図８に示すように、ダイオードＤＩのカソード電極ＢＥと、ＩＧＢＴのコレクタ電極９とは電気的に接続されており、ダイオードＤＩのアノード電極（導電層）ＯＰＭと、ＩＧＢＴのエミッタ電極６とは電気的に接続されている。
図９および図１０は、図８のＩＧＢＴモジュールを構成するチップＣＰ１およびチップＣＰ２をパッケージ化した場合の一例を示している。図１０は、図９の平面図に示されるＡ−Ａ線に沿った断面図である。なお、図９では、外部接続用端子ＴＲの形状を見易くするため、図１０に記載している封止樹脂ＭＲおよびダイパッドＤＰの図示を省略している。ここでは、外部接続用端子ＴＲの一例として、例えば銅板などからなるクリップを用いて、チップＣＰ１とチップＣＰ２とを接続して１パッケージ化した場合を示している。
図９および図１０に示すように、ダイパッドＤＰ上には半田ＢＰ１を介して、チップＣＰ１およびチップＣＰ２が搭載されている。ダイパッドＤＰは、チップＣＰ１およびチップＣＰ２に電源電位を供給する電源電位端子ＤＴとしての機能も備える。すなわち、チップＣＰ１のカソード電極ＢＥ、および、チップＣＰ２のコレクタ電極９は、半田ＢＰ１を介して、電源電位端子ＤＴ（ダイパッドＤＰ）と電気的に接続している。
また、外部接続用端子ＴＲと、チップＣＰ１およびチップＣＰ２とは、半田ＢＰ２を介して接続されている。外部接続用端子ＴＲは、導電性の接着剤などを介して、接地電位端子ＳＴと電気的に接続している。ここで、チップＣＰ１の導電層ＯＰＭは半田ＢＰ２に接続している。すなわち、チップＣＰ１のアノード電極（導電層）ＯＰＭ、および、チップＣＰ２のエミッタ電極６は、半田ＢＰ２および外部接続用端子ＴＲを介して、接地電位端子ＳＴと電気的に接続している。
なお、詳細な説明は省略するが、ＩＧＢＴのゲート電極５は、外部接続用端子ＴＲとは別のボンディングワイヤなどにより別端子へ接続される。
そして、ダイパッドＤＰおよび外部接続用端子ＴＲと接続された、チップＣＰ１およびチップＣＰ２は、封止樹脂ＭＲによって封止されている。以上のようにして、本実施の形態の半導体装置がパッケージ化されている。
また、外部接続用端子ＴＲとしては、銅または金からなるボンディングワイヤでもよい。しかし、本実施の形態のように、ダイオードＤＩのアノード電極（導電層）ＯＰＭの面積、および、ＩＧＢＴのエミッタ電極６の面積が大きく、且つ、数百ボルトが印加される半導体装置においては、他チップとの接続にかかる抵抗を減らすため、面積の大きい銅クリップなどを用いることが望ましい。なお、半田ＢＰ１，ＢＰ２に代えて、焼結した銀（Ａｇ）を用いてもよい。
以下に、本実施の形態の主な特徴を簡単に纏めて記す。本実施の形態の主な特徴は、導電膜ＡＬ２の表面の結晶面を、導電膜ＡＬ１の表面の結晶面とは異なる結晶面で形成している点にある。
例えば、パッド電極ＰＤの表面の結晶面が（００１）面で形成されている場合、図６の第１および第２ジンケート処理において、析出される亜鉛粒子のサイズが大きいため、その後、無電解メッキ法によって形成されるニッケルなどのメッキ膜の析出を均一にできず、メッキ膜の表面が粗くなるという問題があった。このため、パッド電極ＰＤと導電層ＯＰＭとの界面に水分などが浸入し、その界面において剥離が起きやすい構造となっており、半導体装置の信頼性が低下する問題があった。更に、メッキ膜の表面の外観異常が発生していた。
これに対して、本実施の形態では、（００１）面を有する導電膜ＡＬ１上に、薄い絶縁膜ＢＩＦを形成したことで、絶縁膜ＢＩＦ上に形成される導電膜ＡＬ２は、導電膜ＡＬ１の表面の結晶面の影響を受けなくなり、導電膜ＡＬ２の表面の結晶面を（１１１）面とすることができた。このため、図６の第１および第２ジンケート処理において、析出される各亜鉛粒子のサイズが均一で小さくなったため、その後、無電解メッキ法によって形成されるニッケルなどからなる導電膜ＰＦ１の析出を、比較的均一に形成できるようになった。このため、パッド電極ＰＤと導電層ＯＰＭとの界面で剥離が起きにくい構造とすることができ、半導体装置の信頼性を向上させることができた。更に、メッキ膜の表面の外観異常も抑制できた。
特に、本実施の形態では、導電膜ＡＬ１の下地となる半導体基板ＳＵＢに対して、清浄化処理を施し、半導体基板ＳＵＢの表面を清浄に保つ工夫を施していた。これにより、半導体基板ＳＵＢと導電膜ＡＬ１との接触抵抗を低減させて、ダイオードＤＩの低抵抗化を実現していた。しかし、導電膜ＡＬ１が、半導体基板ＳＵＢの表面の結晶面である（００１）面を引き継いで形成されやすくなったため、導電膜ＡＬ１の表面の結晶面も（００１）面になりやすくなっていた。ここで、上記のように、導電膜ＡＬ１上に、絶縁膜ＢＩＦを介して導電膜ＡＬ２を形成したことによって、導電膜ＡＬ２の表面の結晶面を（１１１）面とすることができたので、パッド電極ＰＤと導電層ＯＰＭとの界面で剥離が起きにくい構造とすることができた。すなわち、本実施の形態の技術を用いることで、半導体装置の性能を向上させると共に、半導体装置の信頼性を向上させることができた。
（実施の形態１の変形例１）
実施の形態１では、図４において、半導体基板ＳＵＢをスパッタリング装置外へ一旦取り出して大気に晒すことで、導電膜ＡＬ１上に絶縁膜ＢＩＦを形成していた。
これに対して、本変形例１では、半導体基板ＳＵＢをスパッタリング装置外へ出さずに別のチャンバへ移し、スパッタリング装置内に酸素を含有するガスを導入し、導電膜ＡＬ１の表面を酸素雰囲気に晒すことで、絶縁膜ＢＩＦを形成する。具体的に、このような酸素雰囲気に晒す工程は、酸素ガス雰囲気で室温で処理をおこなう。この酸化処理は、熱処理を加えても良く、または、酸素ガスを用いたプラズマを照射するなどの方法で行っても良い。
その後、半導体基板ＳＵＢをスパッタリング装置外へ出さずに、実施の形態１と同様のスパッタリング法によって、絶縁膜ＢＩＦ上に導電膜ＡＬ２を形成する。
このように、絶縁膜ＢＩＦの形成のために、半導体基板ＳＵＢをスパッタリング装置外へ出す必要がないので、次工程である導電膜ＡＬ２の形成を速やかに行うことができる。従って、実施の形態１と比較して、半導体装置の製造工程を簡略化することができる。
（実施の形態１の変形例２）
実施の形態１では、図４において、導電膜ＡＬ２を、導電膜ＡＬ１を構成する材料と同じ材料で構成しており、例えばアルミニウムを主成分とし、且つ、シリコンが添加された材料で形成していた。
これに対して、本変形例２では、導電膜ＡＬ２を、導電膜ＡＬ１を構成する材料と異なる材料で構成しており、例えばアルミニウムを主成分とし、且つ、銅が添加された材料で形成している。すなわち、導電膜ＡＬ２に添加されている元素は、導電膜ＡＬ１に添加されている元素とは異なっている。
導電膜ＡＬ１は、ダイオードＤＩと直接接しており、半導体基板ＳＵＢと導電膜ＡＬ１との界面のスパイク形状を低減する目的から、シリコンが添加されたアルミニウム膜で形成されている。しかし、導電膜ＡＬ２はダイオードＤＩとは直接接しないので、導電膜ＡＬ２の材料は、シリコンが添加されたアルミニウム膜以外の材料でもよい。ここで、シリコンが添加されたアルミニウム膜よりも、銅が添加されたアルミニウム膜の方がエレクトロマイグレーションに優れることから、本変形例２の導電膜ＡＬ２では、銅が添加されたアルミニウム膜を適用している。
また、導電膜ＡＬ２に銅が添加されたアルミニウム膜を用いたことで、図６のステップＳ１３のエッチング処理工程を省略することができる。すなわち、前述のステップＳ１３では、導電膜ＡＬ２表面に存在するアルミニウム酸化物を、標準電極電位の高い銅を含む水溶液を用いて置換していた。しかし、本変形例２では、導電膜ＡＬ２中に銅が既に含まれている。このため、導電膜ＡＬ２の表面に対して、ステップＳ１２のアルカリ性水溶液を用いた脱脂処理やその後のジンケート処理によって導電膜ＡＬ２表面の酸化物を更に効率的に除去することができる。ジンケート処理によって亜鉛粒子が更に析出しやすくなり、無電解メッキ処理によってニッケルが更に置換析出しやすくなる。このように、本変形例２では、図６のステップＳ１３を省略することができるので、半導体装置の製造方法を簡略化することができる。
また、導電膜ＡＬ２は、アルミニウムを主成分とし、且つ、銅およびシリコンが添加された材料で形成してもよい。
なお、本変形例２で開示した技術を、前述の変形例１に適用することもできる。
（実施の形態２）
実施の形態１では、導電膜ＡＬ２の結晶面を導電膜ＡＬ１の結晶面と異ならせるために、導電膜ＡＬ１上に絶縁膜ＢＩＦを形成していた。
これに対して、実施の形態２では、導電膜ＡＬ１上に、導電膜ＡＬ１とは異なる材料からなり、且つ、アモルファス状態の導電膜である、アモルファス膜を形成している。なお、このアモルファス膜は、実施の形態１の絶縁膜ＢＩＦを置き換えたものであるので、その図示は省略する。すなわち、実施の形態２においては、図４などに示される図番「ＢＩＦ」がアモルファス膜である。
このようなアモルファス膜は、スパッタリング法またはＣＶＤ法などによって形成され、例えば窒化タンタル、窒化チタンまたは窒化タングステンを主成分とする膜からなる。また、アモルファス膜の膜厚は０．５ｎｍ以上であって４．０ｎｍ以下であり、より好ましくは１．０ｎｍ以上であって３．０ｎｍ以下である。すなわち、上記材料は、このような薄い膜厚であれば、アモルファス状態で存在することができる。アモルファス膜は、アモルファス状態であるため、特定の結晶面を有さない。従って、アモルファス膜上に、導電膜ＡＬ２をスパッタリング法で形成すると、実施の形態１と同様に、導電膜ＡＬ２は導電膜ＡＬ１の結晶面を引き継がず、主に（１１１）面を結晶面として成長する。すなわち、アモルファス膜は、絶縁膜ＢＩＦと同様に、結晶の配向性を遮断させるための膜として機能する配向性遮断膜である。従って、実施の形態２の半導体装置においても、実施の形態１と同様の効果を得ることができる。
なお、本実施の形態２で開示した技術に、前述の実施の形態１の変形例２を適用することもできる。
（実施の形態３）
実施の形態３では、実施の形態１で使用した導電膜ＡＬ１および導電膜ＡＬ２を、パワーＭＯＳの配線に適用している。ここでは、パワーＭＯＳの配線の一例として、導電膜ＡＬ１および導電膜ＡＬ２を、ソース電極ＳＰＤに適用した場合で説明する。
実施の形態３における半導体装置の構造およびその製造方法を、図１１〜図１３を用いて、以下に説明する。
図１１には、ｎ型のゲート電極ＧＥと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥを覆う絶縁膜ＩＦ３と、ｐ型のチャネル領域ＣＨと、ｎ型のソース領域ＳＲと、ドレイン領域であるｎ型のドリフト領域ＮＶおよびｎ型の基板ＳＢと、を有するｎ型のパワーＭＯＳが示されている。
このようなパワーＭＯＳを製造する方法の一例を以下に説明する。
まず、ｎ型の導電性を有し、且つ、シリコンなどの半導体からなる基板ＳＢを用意する。次に、例えばエピタキシャル法によって、基板ＳＢ上に、ｎ型の導電性を有し、且つ、基板ＳＢよりも低い不純物濃度を有するドリフト領域ＮＶ（不純物領域ＮＶ）を形成する。なお、本実施の形態においては、基板ＳＢとドリフト領域ＮＶとを含む構造を、半導体基板ＳＵＢとして説明する。
次に、ドリフト領域ＮＶ内に溝を形成した後、その溝内の側面および底面に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。次に、溝内を埋め込むように、ゲート絶縁膜ＧＩ上に、例えば多結晶シリコンからなるゲート電極ＧＥを形成する。次に、イオン注入法によって、ドリフト領域ＮＶの上部に、ｐ型の導電性を有するチャネル領域ＣＨを形成する。チャネル領域ＣＨとドリフト領域ＮＶとの境界は、ゲート電極ＧＥの底面よりも上部に位置している。次に、イオン注入法によって、チャネル領域ＣＨの上部に、ｎ型の導電性を有するソース領域ＳＲ（不純物領域ＳＲ）を形成する。次に、ソース領域ＳＲの一部上およびゲート電極ＧＥ上に、絶縁膜ＩＦ３を選択的に形成する。次に、絶縁膜ＩＦ３から露出している領域に対してドライエッチングを行うことで、ソース領域ＳＲを貫通してチャネル領域ＣＨに到達する開口部ＯＰ２を形成する。以上で、ｎ型のパワーＭＯＳが製造される。
次に、図１２に示すように、絶縁膜ＩＦ３上に、ソース電極ＳＰＤとなる導電膜ＡＬ１および導電膜ＡＬ２を形成する。
まず、開口部ＯＰ２内および絶縁膜ＩＦ３上に、例えばチタンタングステン（ＴｉＷ）または窒化チタン（ＴｉＮ）からなるバリアメタル膜ＢＭを形成する。その後、開口部ＯＰ２内を埋め込むように、バリアメタル膜ＢＭ上に、例えばアルミニウムを主成分とする導電膜ＡＬ１を形成する。これにより、ソース電極ＳＰＤの一部となる導電膜ＡＬ１は、バリアメタル膜ＢＭを介して、ソース領域ＳＲおよびチャネル領域ＣＨと電気的に接続する。
なお、実施の形態３では、前述の実施の形態１および２と異なり、半導体基板ＳＵＢと導電膜ＡＬ１との間にはバリアメタル膜ＢＭが形成されている。従って、導電膜ＡＬ１は、アルミニウムを主成分とし、且つ、シリコンが添加された材料でもよいし、アルミニウムを主成分とし、且つ、銅が添加された材料でもよい。
ここで、導電膜ＡＬ１はスパッタリング法を用いて形成されるが、その形成する際の最高温度は、２５０〜４００℃程度であり、実施の形態１よりも高い温度である。この理由は、開口部ＯＰ２内に導電膜ＡＬ１を埋め込んだ時に、導電膜ＡＬ１にボイドができないようにするためである。この導電膜ＡＬ１の形成は、成膜初期を室温（２３℃）〜２００℃程度の低温でおこない、次のステップで埋め込みのため２５０〜４００℃程度の高温で成膜をおこなう２段階成膜としてもよい。また、開口部ＯＰ２の上部に位置する導電膜ＡＬ１の表面と、ゲート電極ＧＥの上部に位置する導電膜ＡＬ１の表面との間には、段差が発生してしまう。この段差をできるだけ無くし、導電膜ＡＬ１の表面全体をできるだけ平坦にするためにも、導電膜ＡＬ１の形成温度を高温とすることが有効である。本実施の形態の半導体装置では、後の工程でソース電極ＳＰＤ上に導電層ＯＰＭを形成する。そのため、ソース電極ＳＰＤの一部となる導電膜ＡＬ１に対して、ボイドを無くし、且つ、その表面を平坦にすることで、導電層ＯＰＭの膜厚をより均一に近づけることができる。
しかしながら、このように比較的高温で形成されたアルミニウム膜は、実施の形態１のような比較的低温で形成されたアルミニウム膜に比べて、アルミニウム粒子のサイズが大きくなる傾向がある。すなわち、導電膜ＡＬ１の表面の結晶面は（１１１）面だけでなく、（００１）面が発生しやすくなる。従って、この導電膜ＡＬ１上に導電膜ＯＰＭを形成すると、実施の形態１と同様に、ソース電極ＳＰＤと導電層ＯＰＭとの間で剥離が起きやすくなってしまう。
従って、実施の形態３においても、実施の形態１と同様に、導電膜ＡＬ１上に薄い絶縁膜ＢＩＦを形成し、その後、絶縁膜ＢＩＦ上に導電膜ＡＬ２を形成する。これによって、導電膜ＡＬ２の表面の結晶面を、導電膜ＡＬ１の表面の結晶面と異ならせることができる。なお、絶縁膜ＢＩＦおよび導電膜ＡＬ２の形成方法は、実施の形態１での形成方法と同じである。従って、本実施の形態においても、導電膜ＡＬ２の表面の結晶面は（１１１）面となっている。
なお、本実施の形態においては、導電膜ＡＬ２の形成温度は、導電膜ＡＬ１の形成温度よりも低い温度であり、例えば室温（２３℃）〜２００℃程度であり、より好適には１５０℃程度である。すなわち、導電膜ＡＬ１は比較的高温で形成したことによって、その表面の平坦性が向上したが、粒径の大きい（００１）面が発生する可能性も大きくなっていた。そこで、導電膜ＡＬ２を比較的低温で形成することで、粒径の大きい（００１）面の発生を抑制することができる。言い換えれば、実施の形態３においては、導電膜ＡＬ２の表面の（１１１）面の面積率は、導電膜ＡＬ１の表面の（１１１）面の面積率よりも高くなっている。
その後、フォトリソグラフィー法およびドライエッチング法を用いて、導電膜ＡＬ２、絶縁膜ＢＩＦ、導電膜ＡＬ１およびバリアメタル膜ＢＭをパターニングすることで、図１２に示すソース電極ＳＰＤが形成される。なお、この時に、パワーＭＯＳのゲート電極ＧＥと接続するゲート用パッド電極ＧＰＤも形成される（図示は省略）。
次に、図１３に示すように、ソース電極ＳＰＤの一部である導電膜ＡＬ２上の一部を露出するように、導電膜ＡＬ２上に、開口部ＯＰ１を有する絶縁膜ＩＦ２を形成する。なお、絶縁膜ＩＦ２の形成方法および材料については、実施の形態１と同じである。
次に、実施の形態１と同様の手法を用いて、各導電膜ＰＦ１〜ＰＦ３を順次形成することで、開口部ＯＰ１内の導電膜ＡＬ２上に、導電層ＯＰＭを形成する。
その後、実施の形態１と同様に、基板ＳＢの裏面を研磨し、ドレイン電極（裏面電極）ＢＥを形成する。
以上の工程によって、実施の形態３の半導体装置が製造される。
以上のように、実施の形態３においても、ソース電極ＳＰＤと導電層ＯＰＭとの剥離を抑制することができ、実施の形態１と同様の効果を得ることができる。
図１４は、実施の形態３のパワーＭＯＳが形成されたチップＣＰ３をパッケージ化した際の図を示している。ここでは、導電層ＯＰＭに接続される外部接続用端子ＴＲの一例として、例えば銅板などからなるクリップを用いた場合で説明する。
図１４に示すように、ダイパッドＤＰ上には半田ＢＰ３を介して、チップＣＰ３が搭載されている。ダイパッドＤＰは、チップＣＰ３に電源電位を供給する電源電位端子ＤＴとしての機能も備える。すなわち、チップＣＰ３のドレイン電極ＢＥは、半田ＢＰ３を介して、電源電位端子ＤＴ（ダイパッドＤＰ）と電気的に接続している。
また、外部接続用端子ＴＲとチップＣＰ３とは、半田ＢＰ４を介して接続されている。外部接続用端子ＴＲは、半田ＢＰ５を介して、接地電位端子ＳＴと電気的に接続している。ここで、チップＣＰ３の導電層ＯＰＭは半田ＢＰ４に接続している。すなわち、チップＣＰ３のソース電極ＳＰＤは、導電層ＯＰＭ、半田ＢＰ４、外部接続用端子ＴＲおよび半田ＢＰ５を介して、接地電位端子ＳＴと電気的に接続している。
また、パワーＭＯＳのゲート用パッド電極ＧＰＤは、ボンディングワイヤＷＢにより、ゲート電位端子ＧＴへ接続される。
そして、このようなチップＣＰ３は、封止樹脂ＭＲによって封止されている。以上のようにして、実施の形態３の半導体装置がパッケージ化されている。
また、本実施の形態３で開示した技術に、実施の形態１の変形例１および変形例２、または、実施の形態２の技術を適用することもできる。
また、実施の形態３では、導電膜ＡＬ１および導電膜ＡＬ２を、パワーＭＯＳのソース電極ＳＰＤに適用したが、導電膜ＡＬ１および導電膜ＡＬ２を、ＩＧＢＴのエミッタ電極として適用することもできる。また、ＩＧＢＴに適用する際には、パワーＭＯＳのドレイン領域であるドリフト領域ＮＶはコレクタ領域となり、パワーＭＯＳのチャネル領域ＣＨ
はベース領域となる。
また、実施の形態３に示した技術をＩＧＢＴに適用する場合、実施の形態１の図８〜図１０に示したチップＣＰ２の代わりに、実施の形態３に示したチップＣＰ３を適用してもよい。
以上、本発明者らによってなされた発明を各実施の形態に基づき具体的に説明したが、本発明はこれらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１ ドリフト領域
２ ベース層
３ ソース層
４ ゲート絶縁膜
５ ゲート電極
６ エミッタ電極
７ バッファ層
８ エミッタ層
９ コレクタ電極
ＡＬ１、ＡＬ２ 導電膜
ＡＮ アノード領域（不純物領域）
ＢＥ 裏面電極（カソード電極、ドレイン電極）
ＢＩＦ 絶縁膜
ＢＭ バリアメタル膜
ＢＰ１〜ＢＰ５ 半田
ＣＨ チャネル領域
ＣＰ１〜ＣＰ３ チップ
ＣＴ カソード領域（不純物領域）
ＤＩ ダイオード
ＤＰ ダイパッド
ＤＲ ドリフト領域
ＤＴ 電源電位端子
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰＤ ゲート用パッド電極
ＧＴ ゲート電位端子
ＩＦ１〜ＩＦ３ 絶縁膜
ＭＲ 封止樹脂
ＮＶ ドリフト領域（不純物領域）
ＯＰ１、ＯＰ２ 開口部
ＯＰＭ 導電層（アノード電極）
ＰＤ パッド電極
ＰＦ１〜ＰＦ３ 導電膜（メッキ膜）
Ｓ１１〜Ｓ２０ ステップ
ＳＢ 基板
ＳＰＤ ソース電極（配線）
ＳＲ ソース領域（不純物領域）
ＳＴ 接地電位端子
ＳＵＢ 半導体基板
ＴＲ 外部接続用端子（クリップ）

Claims (20)

  1. 半導体基板上に形成され、且つ、第１導電膜と、前記第１導電膜上に形成された第２導電膜とを有するパッド電極と、
    前記第２導電膜上に形成され、且つ、外部接続用端子と接続するためのメッキ膜と、
    を有し、
    前記第１および第２導電膜は、それぞれ、アルミニウムを主成分とする膜からなり、
    前記第２導電膜の表面の結晶面は、前記第１導電膜の表面の結晶面と異なっている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２導電膜と前記メッキ膜とは直接接しており、
    前記第２導電膜の表面の結晶面は、（１１１）面である、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１導電膜と前記第２導電膜との間に、前記第１導電膜を構成する材料の酸化物である第１絶縁膜が形成されている、半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第１導電膜と前記第２導電膜との間に、前記第１導電膜および前記第２導電膜とは異なる材料からなるアモルファス膜が形成されている、半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記第２導電膜に添加されている元素は、前記第１導電膜に添加されている元素とは異なる、半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記半導体基板にはダイオードが形成されており、
    前記ダイオードが形成されている前記半導体基板の表面は、前記第１導電膜と直接接しており、
    前記半導体基板の表面の結晶面、および、前記第１導電膜の表面の結晶面は、（００１）面である、半導体装置。
  7. 請求項２に記載の半導体装置において、
    前記第２導電膜の表面の（１１１）面の面積率は、前記第１導電膜の表面の（１１１）面の面積率よりも高い、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記半導体基板にはパワーＭＯＳＦＥＴが形成されており、
    前記パワーＭＯＳＦＥＴのソース電極は、前記第１導電膜および前記第２導電膜を含む、半導体装置。
  9. （ａ）半導体基板上に、スパッタリング法によって第１導電膜を形成する工程、
    （ｂ）前記第１導電膜上に、スパッタリング法によって第２導電膜を形成する工程、
    （ｃ）前記第１導電膜および前記第２導電膜をパターニングすることで、パッド電極を設ける工程、
    （ｄ）前記パッド電極上に、無電解メッキ法によって、外部接続用端子と接続するためのメッキ膜を形成する工程、
    を有し、
    前記第１および第２導電膜は、それぞれ、アルミニウムを主成分とする膜からなり、
    前記第２導電膜の表面の結晶面は、前記第１導電膜の表面の結晶面と異なっている、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第２導電膜と前記メッキ膜とは直接接しており、
    前記第２導電膜の表面の結晶面は、（１１１）面である、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、更に、
    （ｅ）前記（ａ）工程と前記（ｂ）工程との間に、前記第１導電膜の表面を酸素雰囲気に晒すことによって、前記第１導電膜上に第１絶縁膜を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記（ａ）工程後に、前記半導体基板をスパッタリング装置外へ取り出して大気に晒すことで行われる、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記半導体基板を前記（ａ）工程で使用したスパッタリング装置外へ取り出さずに、前記スパッタリング装置内部に酸素ガスを導入することで行われ、
    前記（ｂ）工程は、前記（ｅ）工程後、前記半導体基板を前記スパッタリング装置外へ取り出さずに行われる、半導体装置の製造方法。
  14. 請求項１１に記載の半導体装置の製造方法において、更に、
    （ｆ）前記（ａ）工程と前記（ｂ）工程との間に、スパッタリング法またはＣＶＤ法によって、前記第１導電膜上にアモルファス膜を形成する工程、
    を有する、半導体装置の製造方法。
  15. 請求項１０に記載の半導体装置の製造方法において、
    前記第２導電膜に添加されている元素は、前記第１導電膜に添加されている元素とは異なる、半導体装置の製造方法。
  16. 請求項１０に記載の半導体装置の製造方法において、
    前記半導体基板にはダイオードが形成されており、
    前記（ａ）工程前に、前記ダイオードが形成されている前記半導体基板の表面に対して清浄化処理が施されており、
    前記（ａ）工程にて、前記第１導電膜は前記半導体基板の表面と直接接するように形成されており、
    前記半導体基板の表面の結晶面、および、前記第１導電膜の表面の結晶面は、（００１）面である、半導体装置の製造方法。
  17. 請求項１０に記載の半導体装置の製造方法において、
    前記第１導電膜を形成する温度は、前記第２導電膜を形成する温度よりも高く、
    前記第２導電膜の表面の（１１１）面の面積率は、前記第１導電膜の表面の（１１１）面の面積率よりも高い、半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記半導体基板にはパワーＭＯＳＦＥＴが形成されており、
    前記パワーＭＯＳＦＥＴのソース電極は、前記第１導電膜および前記第２導電膜を含む、半導体装置の製造方法。
  19. 請求項１０に記載の半導体装置の製造方法において、更に、
    前記（ｃ）工程と前記（ｄ）工程の間に、ジンケート処理が２回行われる、半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記メッキ膜は、ニッケルを主成分とする膜である、半導体装置の製造方法。
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