JP2019036566A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】優れた放熱性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００には、基板１１１及び基板１１１上の素子領域１１２を含む半導体チップ１１０と、ダイヤモンドの伝熱体１２０と、半導体チップ１１０と伝熱体１２０との間の金属層１２１と、が含まれる。基板１１１は、裏面にアモルファス領域１１３を有し、アモルファス領域１１３と金属層１２１とが互いに接合され、金属層１２１と伝熱体１２０とが互いに接合されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法等に関する。
半導体装置の放熱性の向上には、ヒートスプレッダ又はヒートシンクに熱伝導率の高いダイヤモンドを用いることが有効である。そして、表面活性化接合法により、半導体装置の半導体基板とダイヤモンドとを接合する方法が提案されている。表面活性化接合法では、両接合面の平坦化を行い、希ガスビームの照射により両接合面を活性化し、接合面同士を重ね合せる。平坦化を行っても両接合面には微細な凹凸が生じるが、対象物が僅かに変形して両接合面が密着する。
しかしながら、ダイヤモンドの剛性が極めて高いため、ダイヤモンドは変形せず、半導体基板とダイヤモンドとの間に多くの空隙が生じてしまう。特に、半導体基板としてＳｉＣ基板が用いられている場合に多くの空隙が生じやすい。このような空隙は接合強度の低下及び界面熱抵抗の増加につながり、放熱性の低下を引き起こす。
特公平７−６０８６９号公報 特許第２７２６１４１号公報
本発明の目的は、優れた放熱性を得ることができる半導体装置及びその製造方法を提供することにある。
半導体装置の一態様には、基板及び前記基板上の素子領域を含む半導体チップと、ダイヤモンドの伝熱体と、前記半導体チップと前記伝熱体との間の金属層と、が含まれる。前記基板は、裏面にアモルファス領域を有し、前記アモルファス領域と前記金属層とが互いに接合され、前記金属層と前記伝熱体とが互いに接合されている。
半導体装置の製造方法の一態様では、基板及び前記基板上の素子領域を含む半導体チップの前記基板の裏面を研磨し、ダイヤモンドの伝熱体の表面を研磨し、前記伝熱体の表面上に金属層を形成する。真空中で、前記基板の裏面及び前記金属層の表面に希ガスを照射して、前記基板にアモルファス領域を形成すると共に、前記アモルファス領域の裏面及び前記金属層の表面を活性化させ、真空中で、前記活性化した前記アモルファス領域の裏面及び前記金属層の表面を互いに密着させて、前記半導体チップ及び前記伝熱体を互いに接合する。
上記の半導体装置等によれば、適切なアモルファス領域を含む基板、伝熱体及び金属層が含まれるため、優れた放熱性を得ることができる。
第１の実施形態に係る半導体装置を示す図である。 第２の実施形態における半導体チップの準備方法を工程順に示す断面図である。 第２の実施形態における伝熱体の準備方法を工程順に示す断面図である。 第２の実施形態に係る製造方法を示す断面図である。 図４Ａに引き続き、第２の実施形態に係る製造方法を示す断面図である。 図４Ｂに引き続き、第２の実施形態に係る製造方法を示す断面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す図である。
第１の実施形態に係る半導体装置１００には、図１に示すように、半導体チップ１１０と、ダイヤモンドの伝熱体１２０と、半導体チップ１１０と伝熱体１２０との間の金属層１２１と、が含まれる。半導体チップ１１０には、基板１１１及びその上の素子領域１１２が含まれる。基板１１１は裏面にアモルファス領域１１３を有し、アモルファス領域１１３と金属層１２１とが互いに接合され、金属層１２１と伝熱体１２０とが互いに接合されている。基板１１１は、例えばＳｉＣ基板、Ｓｉ基板、ＧａＮ基板、サファイア基板、ＧａＡｓ基板、ＩｎＰ基板又はＧｅ基板である。素子領域１１２には、高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）、ＭＯＳトランジスタ、容量素子、配線の一種以上が含まれる。金属層１２１は、例えばＴｉ又はＴａを含み、好ましくはＴｉ層又はＴａ層である。基板１１１は、アモルファス領域１１３と素子領域１１２との間の結晶領域１１４を有してもよい。
半導体装置１００では、基板１１１が裏面にアモルファス領域１１３を有し、アモルファス領域１１３と金属層１２１とが互いに接合され、金属層１２１と伝熱体１２０とが互いに接合されている。アモルファス領域１１３の剛性は結晶領域１１４の剛性よりも低く、金属層１２１の剛性はダイヤモンドの剛性よりも低いため、アモルファス領域１１３及び金属層１２１は変形しやすい。従って、アモルファス領域１１３と金属層１２１との間の空隙は極めて少なく、これらの間の接合強度は高く、界面熱抵抗は低い。更に、金属層１２１と伝熱体１２０との間の密着性は高いため、特にＴｉ層又はＴａ層と伝熱体１２０との間の密着性は高いため、金属層１２１と伝熱体１２０との間の界面熱抵抗も低い。このため、半導体装置１００によれば、優れた放熱性が得られる。すなわち、半導体チップ１１０で発生した熱をダイヤモンドの伝熱体１２０が高効率で外部に伝達することができる。
基板１１１に結晶領域１１４が含まれる場合、結晶領域１１４は単結晶からなることが好ましい。より優れた放熱性を得るためである。結晶性が良好な素子領域１１２を得るためでもある。伝熱体１２０はダイヤモンドの単結晶からなることが好ましい。より優れた放熱性を得るためである。伝熱体１２０の厚さは、３００μｍ以上であることが好ましい。より優れた放熱性を得るためである。金属層１２１の厚さは好ましくは１０ｎｍ以下であり、より好ましくは５ｎｍ以下である。ダイヤモンドの熱伝導性が金属層１２１のそれよりも優れているからである。
アモルファス領域１１３の厚さは１ｎｍ以上であることが好ましく、金属層１２１の厚さは１ｎｍ以上であることが好ましい。アモルファス領域１１３の厚さが１ｎｍ未満であるか、金属層１２１の厚さが１ｎｍ未満であると、アモルファス領域１１３と金属層１２１との間に空隙が存在しやすいことがある。
素子領域１１２にＧａＮ等の窒化物半導体が含まれる場合、結晶の整合性等の観点から、基板１１１はＳｉＣ基板であることが好ましい。特に、基板１１１がＳｉＣ基板であり、素子領域１１２にＧａＮ系ＨＥＭＴが含まれることが好ましい。基板１１１がＳｉＣ基板の場合、アモルファス領域１１３はアモルファスＳｉＣ領域である。ＳｉＣはＳｉ等と比較して極めて硬く変形しにくいが、アモルファスＳｉＣは結晶ＳｉＣと比較して変形しやすい。このため、第１の実施形態によれば、基板１１１がＳｉＣ基板の場合でも、優れた放熱性が得られる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、第１の実施形態に係る半導体装置１００の製造方法の一例に関する。第２の実施形態では、半導体チップ１１０及び伝熱体１２０を個別に準備し、表面活性化接合（surface activated bonding：ＳＡＢ）により、これらを接合する。図２は、半導体チップ１１０の準備方法を工程順に示す断面図であり、図３は、伝熱体１２０の準備方法を工程順に示す断面図であり、図４Ａ乃至図４Ｃは、第２の実施形態に係る製造方法を工程順に示す断面図である。
半導体チップ１１０の準備方法では、先ず、図２（ａ）に示すように、基板１１１の表面に素子領域１１２が形成された半導体チップ１１０の裏面（一表面）１１６を研磨する。研磨後の表面粗さＲａは、原子間力顕微鏡（atomic force microscope：ＡＦＭ）で測定して１ｎｍ以下であることが好ましい。研磨により、図２（ｂ）に示すように、基板１１１が薄くなる。
伝熱体１２０の準備方法では、先ず、図３（ａ）に示すように、板状又は膜状のダイヤモンドの伝熱体１２０の一表面１２６を研磨する。表面１２６の面方位はミラー指数で（１００）であることが好ましい。研磨を容易に行い、より優れた熱伝導性を得るためである。ダイヤモンドとしては、例えば高圧合成ダイヤモンド、化学気相成長（chemical vapor deposition：ＣＶＤ）ダイヤモンド又は天然ダイヤモンドを用いることができる。研磨後の表面粗さＲａは、ＡＦＭで測定して１ｎｍ以下であることが好ましい。研磨により、図３（ｂ）に示すように、伝熱体１２０が薄くなる。次いで、図３（ｃ）に示すように、表面１２６上に金属層１２１を形成する。金属層１２１は、例えば蒸着法又はスパッタリング法により形成することができる。金属層１２１の厚さは、例えば５ｎｍ〜２０ｎｍとする。例えば、金属層１２１は、表面１２６に存在する凹凸を埋めるように形成する。
半導体チップ１１０及び伝熱体１２０を個別に準備した後、図４Ａに示すように、半導体チップ１１０及び伝熱体１２０をチャンバ１３０に入れ、チャンバ１３０内を真空にする。チャンバ１３０内の圧力は、例えば５×１０-6Ｐａ以下とする。そして、半導体チップ１１０の裏面（一表面）１１６及び金属層１２１の表面１２２に希ガスビーム１３１を照射する。
この結果、図４Ｂに示すように、裏面１１６にアモルファス領域１１３が形成され、金属層１２１が薄くなり、裏面１１６及び表面１２２が活性化する。アモルファス領域１１３の厚さは１ｎｍ〜１０ｎｍとすることが好ましい。アモルファス領域１１３の厚さが１ｎｍ未満であると、基板１１１が変形しにくいことがある。また、厚さが１０ｎｍ超のアモルファス領域１１３の形成には多大な時間がかかりやすい。金属層１２１は１ｎｍ以上の厚さで残すことが好ましい。金属層１２１の厚さが１ｎｍ未満であると、伝熱体１２０の表面１２６に存在する凸部が金属層１２１から露出することがある。希ガスビーム１３１としては、例えばＡｒ、Ｘｅ、Ｈｅ、Ｎｅ又はＫｒのガスビームを用いる。基板１１１のアモルファス領域１１３以外の領域は結晶領域１１４である。
次いで、図４Ｃに示すように、活性化した裏面１１６及び表面１２２を互いに重ね合わせる。この結果、裏面１１６及び表面１２２が互いに密着し、半導体チップ１１０及び伝熱体１２０が金属層１２１を介して互いに接合される。裏面１１６及び表面１２２を互いに重ね合わせたまま加圧してもよい。
このようにして第１の実施形態に係る半導体装置１００を製造することができる。
アモルファス領域１１３に、希ガスビーム１３１の元素（Ａｒ、Ｘｅ、Ｈｅ、Ｎｅ又はＫｒ）が含まれていてもよい。すなわち、裏面１１６の近傍に、希ガスビーム１３１の元素が残留していてもよい。また、基板１１１がＳｉＣ基板である場合、希ガスビーム１３１が照射されると、ＣよりもＳｉが離脱しやすく、アモルファス領域１１３にＣ原子がＳｉ原子よりも多く含まれていてもよい。すなわち、裏面１１６の近傍において、Ｃ原子がＳｉ原子よりも多く含まれていてもよい。
伝熱体１２０はヒートスプレッダに好適である。伝熱体１２０がヒートスプレッダとして用いられる場合、例えば、伝熱体１２０にヒートシンクが取り付けられたり、Ｃｕ、ＣｕＭｏ又はＣｕＷからなるパッケージ基板が接着されたりする。金属層１２１は、Ｔｉ層又はＴａ層であることが好ましい。これは、Ｔｉ層及びＴａ層には厚い酸化膜が生成しにくく、かつＴｉ層及びＴａ層はアモルファス領域１１３が形成される程度の希ガスビーム１３１の照射によっては消失しにくいからである。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板及び前記基板上の素子領域を含む半導体チップと、
ダイヤモンドの伝熱体と、
前記半導体チップと前記伝熱体との間の金属層と、
を有し、
前記基板は、裏面にアモルファス領域を有し、
前記アモルファス領域と前記金属層とが互いに接合され、
前記金属層と前記伝熱体とが互いに接合されていることを特徴とする半導体装置。
（付記２）
前記素子領域は高電子移動度トランジスタを含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記基板はＳｉＣ基板であり、
前記アモルファス領域はアモルファスＳｉＣ領域であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記アモルファスＳｉＣ領域は、Ａｒ、Ｘｅ、Ｈｅ、Ｎｅ又はＫｒを含むことを特徴とする付記３に記載の半導体装置。
（付記５）
前記アモルファスＳｉＣ領域の前記金属層との界面にはＣ原子がＳｉ原子より多く含まれることを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記金属層の厚さは１ｎｍ以上であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記金属層はＴｉ又はＴａを含むことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記基板は、前記アモルファス領域と前記素子領域との間の結晶領域を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
基板及び前記基板上の素子領域を含む半導体チップの前記基板の裏面を研磨する工程と、
ダイヤモンドの伝熱体の表面を研磨する工程と、
前記伝熱体の表面上に金属層を形成する工程と、
真空中で、前記基板の裏面及び前記金属層の表面に希ガスを照射して、前記基板にアモルファス領域を形成すると共に、前記アモルファス領域の裏面及び前記金属層の表面を活性化させる工程と、
真空中で、前記活性化した前記アモルファス領域の裏面及び前記金属層の表面を互いに密着させて、前記半導体チップ及び前記伝熱体を互いに接合する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記基板の裏面の表面粗さＲａを前記研磨により１ｎｍ以下とし、
前記伝熱体の表面の表面粗さＲａを前記研磨により１ｎｍ以下とすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記素子領域は高電子移動度トランジスタを含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。
（付記１２）
前記基板はＳｉＣ基板であり、
前記アモルファス領域はアモルファスＳｉＣ領域であることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３）
前記希ガスは、Ａｒ、Ｘｅ、Ｈｅ、Ｎｅ又はＫｒであることを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記希ガスの照射後の前記金属層の厚さは１ｎｍ以上とすることを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記金属層はＴｉ又はＴａを含むことを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記希ガスの照射後に、前記基板は、前記アモルファス領域と前記素子領域との間の結晶領域を有することを特徴とする付記９乃至１５のいずれか１項に記載の半導体装置の製造方法。
１００：半導体装置
１１０：半導体チップ
１１１：基板
１１２：素子領域
１１３：アモルファス領域
１１４：結晶領域
１２０：伝熱体
１２１：金属層
１３０：チャンバ
１３１：希ガスビーム

Claims (11)

  1. 基板及び前記基板上の素子領域を含む半導体チップと、
    ダイヤモンドの伝熱体と、
    前記半導体チップと前記伝熱体との間の金属層と、
    を有し、
    前記基板は、裏面にアモルファス領域を有し、
    前記アモルファス領域と前記金属層とが互いに接合され、
    前記金属層と前記伝熱体とが互いに接合されていることを特徴とする半導体装置。
  2. 前記素子領域は高電子移動度トランジスタを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記基板はＳｉＣ基板であり、
    前記アモルファス領域はアモルファスＳｉＣ領域であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記アモルファスＳｉＣ領域は、Ａｒ、Ｘｅ、Ｈｅ、Ｎｅ又はＫｒを含むことを特徴とする請求項３に記載の半導体装置。
  5. 前記アモルファスＳｉＣ領域の前記金属層との界面にはＣ原子がＳｉ原子より多く含まれることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記金属層の厚さは１ｎｍ以上であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記金属層はＴｉ又はＴａを含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 基板及び前記基板上の素子領域を含む半導体チップの前記基板の裏面を研磨する工程と、
    ダイヤモンドの伝熱体の表面を研磨する工程と、
    前記伝熱体の表面上に金属層を形成する工程と、
    真空中で、前記基板の裏面及び前記金属層の表面に希ガスを照射して、前記基板にアモルファス領域を形成すると共に、前記アモルファス領域の裏面及び前記金属層の表面を活性化させる工程と、
    真空中で、前記活性化した前記アモルファス領域の裏面及び前記金属層の表面を互いに密着させて、前記半導体チップ及び前記伝熱体を互いに接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記基板の裏面の表面粗さＲａを前記研磨により１ｎｍ以下とし、
    前記伝熱体の表面の表面粗さＲａを前記研磨により１ｎｍ以下とすることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記素子領域は高電子移動度トランジスタを含むことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 前記基板はＳｉＣ基板であり、
    前記アモルファス領域はアモルファスＳｉＣ領域であることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11929294B2 (en) 2020-09-30 2024-03-12 Nichia Corporation Composite substrate and method of producing the composite substrate, and semiconductor device comprising the composite substrate
JP7451361B2 (ja) 2020-09-10 2024-03-18 株式会社日立製作所 熱電変換素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0439956A (ja) * 1990-06-05 1992-02-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11243167A (ja) * 1998-02-24 1999-09-07 Sumitomo Electric Ind Ltd ヒートシンク
JP2009218370A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0760869B2 (ja) 1985-11-06 1995-06-28 鐘淵化学工業株式会社 高熱伝導性絶縁基板
EP0221531A3 (en) 1985-11-06 1992-02-19 Kanegafuchi Kagaku Kogyo Kabushiki Kaisha High heat conductive insulated substrate and method of manufacturing the same
AU2001247378A1 (en) * 2000-03-13 2001-09-24 Sun Microsystems, Inc. Method and apparatus for bonding substrates
JP4815065B2 (ja) * 2001-05-30 2011-11-16 株式会社トクヤマ ヒートシンク及びその製造方法
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
EP2016618A1 (en) * 2006-04-24 2009-01-21 Sören Berg Hybrid wafers
US8357942B2 (en) * 2006-10-02 2013-01-22 Kabushiki Kaisha Toshiba Semiconductor device with a peripheral circuit formed therein
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0439956A (ja) * 1990-06-05 1992-02-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11243167A (ja) * 1998-02-24 1999-09-07 Sumitomo Electric Ind Ltd ヒートシンク
JP2009218370A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7451361B2 (ja) 2020-09-10 2024-03-18 株式会社日立製作所 熱電変換素子
US11929294B2 (en) 2020-09-30 2024-03-12 Nichia Corporation Composite substrate and method of producing the composite substrate, and semiconductor device comprising the composite substrate

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