JP2019021663A - 電子デバイス、及び、電子デバイスの製造方法 - Google Patents

電子デバイス、及び、電子デバイスの製造方法 Download PDF

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Abstract

【課題】動作特性の良好な電子デバイスを提供する。
【解決手段】電子デバイスは、所定の特性インピーダンスの第１伝送路を第１接地層と構築する第１配線とを有する半導体チップと、半導体チップに重ねて配置される絶縁層と、半導体チップと絶縁層との間に設けられる第２接地層と、絶縁層に重ねて配置される第２配線であって、第１線幅を有し、所定の特性インピーダンスの第２伝送路を第２接地層と構築する第１部分と、第１線幅よりも細い第２線幅を有する第２部分とを有する第２配線と、第１配線と第２部分とを接続するビアと、平面視で第２部分と重なる位置において絶縁層の内部に設けられ、第２部分よりも広い幅を有し、ビアに沿って第２部分の手前まで延在する接地導体とを含み、ビアは、所定の特性インピーダンスの第３伝送路を接地導体と構築し、第２配線の第２部分は、所定の特性インピーダンスの第４伝送路を接地導体と構築する。
【選択図】図１

Description

本発明は、電子デバイス、及び、電子デバイスの製造方法に関する。
従来より、次のように作製される高周波デバイス実装用基板がある。基板を下部絶縁層上に上部絶縁層をグランド層を介して積層して形成する。グランド層には、透孔を開口して、その内径を小径に形成し、その透孔に遊挿した導体線路部分の特性インピーダンスを低下させる。下部絶縁層は、厚く形成して、下部絶縁層に上下に貫通させて備えた導体線路部分の特性インピーダンスを上昇させる。そして、導体線路の特性インピーダンスを所定値にマッチングさせる。上部絶縁層の上には、信号線路が設けられている。信号線路は、導体線路に接続されるとともに、グランド層とマイクロストリップラインを構築している（例えば、特許文献１参照）。
特開平０８−０７８７９７号公報
ところで、従来の高周波デバイス実装用基板では、導体線路と信号線路の接続部分では、特性インピーダンスの調整は行われていない。特に、周波数が１００ＧＨｚ〜数１００ＧＨｚあるいはそれ以上のように高い場合には、接続部分における特性インピーダンスを調整することの重要性は高い。特性インピーダンスが所望の値に設定されていない場合には、電子デバイスの動作特性が低下する。
そこで、動作特性の良好な電子デバイス、及び、電子デバイスの製造方法を提供することを目的とする。
本発明の実施の形態の電子デバイスは、半導体装置と、前記半導体装置の第１面側に設けられる第１接地層と、所定の特性インピーダンスを有する第１伝送路を前記第１接地層と構築する第１配線とを有する半導体チップと、前記半導体チップに重ねて配置される絶縁層と、前記半導体チップと前記絶縁層との間、又は、前記絶縁層の内部に設けられる第２接地層と、前記絶縁層に重ねて配置される第２配線であって、平面視で前記第２接地層と重なる部分に配置され、第１線幅を有し、前記所定の特性インピーダンスを有する第２伝送路を前記第２接地層と構築する第１部分と、平面視で前記第２接地層の端部側に配置され、前記第１線幅よりも細い第２線幅を有する第２部分とを有する第２配線と、前記第１配線と前記第２配線の前記第２部分とを接続するビアと、平面視で前記第２配線の前記第２部分と重なる位置において前記絶縁層の内部に設けられ、前記第２部分の線幅方向において前記第２部分よりも広い幅を有し、前記ビアに沿って前記第２接地層から前記第２部分の手前まで延在する接地導体とを含み、前記ビアは、前記所定の特性インピーダンスを有する第３伝送路を前記接地導体と構築し、前記第２配線の前記第２部分は、前記所定の特性インピーダンスを有する第４伝送路を前記接地導体と構築する。
動作特性の良好な電子デバイス、及び、電子デバイスの製造方法を提供することができる。
実施の形態の電子デバイス１００を示す斜視図である。 図１におけるＡ−Ａ矢視断面を示す図である。 電子デバイス１００を示す平面図である。 図３におけるＢ−Ｂ矢視断面を示す図である。 図３におけるＣ−Ｃ矢視断面を示す図である。 電磁界解析結果を示す図である。 電子デバイス１００の製造工程を示す図である。 電子デバイス１００の製造工程を示す図である。 電子デバイス１００の電界分布を説明する図である。
以下、本発明の電子デバイス、及び、電子デバイスの製造方法を適用した実施の形態について説明する。
＜実施の形態＞
図１は、実施の形態の電子デバイス１００を示す斜視図である。図２は、図１におけるＡ−Ａ矢視断面を示す図である。図３は、電子デバイス１００を示す平面図である。図４は、図３におけるＢ−Ｂ矢視断面を示す図である。図５は、図３におけるＣ−Ｃ矢視断面を示す図である。図１乃至図５ではＸＹＺ座標系を定義して説明する。また、図３乃至図５に一例として示す各部の寸法を表す数値の単位は、μｍである。図４に示す断面は、図２に示す断面と同一であり、寸法を加えたものである。なお、以下では説明の便宜上、Ｚ軸正方向側を上、Ｚ軸負方向側を下と称すが、普遍的な上下の関係を表すものではない。
電子デバイス１００は、半導体チップ１１０、モールド樹脂１２０、絶縁層１３０、接地層１３１、配線層１３２、ビア１３３、及び接地導体１３４を含む。電子デバイス１００は、ウエハに複数の半導体装置及び電子素子等を形成し、半導体製造技術で配線等を形成した後に個片化して半導体チップ及びチップ部品等を作製し、半導体チップ及びチップ部品等をモールド樹脂１２０でウエハ状に再構築してから再び個片化し、再配線を行ったものである。なお、電子デバイス１００は、半導体チップ１１０に加えて、キャパシタ又はインダクタ等のチップ部品をさらに含んでもよい。
電子デバイス１００は、ＦＯＷＬＰ(Fan Out Wafer Level Package)技術を利用したモジュールであり、バンプを用いることなく、半導体装置及び電子素子等の端子に直接的に配線等を接続することができる。
半導体チップ１１０は、半導体装置１１１、接地層１１２、絶縁層１１３（１１３Ａ、１１３Ｂ）、配線１１４、及びビア１１５を有する。半導体装置１１１は、一例として、シリコンウエハに形成された半導体装置であり、演算処理又は制御処理等を行う回路等を含む。半導体装置１１１のＺ軸正方向側の面にある信号端子１１１Ａ及びグランド端子１１１Ｂには、それぞれ、配線１１４及び接地層１１２が接続される。
配線１１４は、接地層１１２の開口部１１２Ａ内に設けられるはんだ１１４Ａを介して信号端子１１１Ａに接続される。開口部１１２Ａは、平面視で円形の開口部である。また、接地層１１２は、直接的にグランド端子１１１Ｂに接続される。なお、はんだを用いて接地層１１２をグランド端子１１１Ｂに接続してもよい。
接地層１１２は、半導体装置１１１のＺ軸正方向側の面に配置されており、半導体製造技術で形成されたものである。接地層１１２は、第１接地層の一例である。接地層１１２の幅は、平面視で配線１１４の幅よりも広く、一例として、半導体チップ１１０のＹ軸方向の幅全体にわたって設けられている。
接地層１１２は、半導体装置１１１のグランド端子１１１Ｂに接続され、接地電位に保持される。接地層１１２のＸ軸正方向側の端部には、ビア１１５が接続されている。接地層１１２の上面及び側面は、絶縁層１１３のうちの絶縁層１１３Ａによって覆われている。
絶縁層１１３は、絶縁層１１３Ａ及び１１３Ｂを有する。絶縁層１１３は、チップ絶縁層の一例である。絶縁層１１３Ａは、接地層１１２を覆っており、絶縁層１１３Ａの上には配線１１４が配置されている。絶縁層１１３Ａは、例えば、ポリイミド樹脂であり、接地層１１２と配線１１４を絶縁する層間絶縁膜である。
絶縁層１１３Ｂは、配線１１４の上に配置されており、配線１１４を覆っている。絶縁層１１３Ｂは、例えば、ソルダーレジストである。絶縁層１１３Ｂの上面は、半導体チップ１１０の上面である。絶縁層１１３Ｂは、保護絶縁層の一例である。
配線１１４は、絶縁層１１３Ａの上面に形成されている。配線１１４は、第１配線の一例である。配線１１４は、一端が半導体装置１１１の信号端子１１１Ａに接続され、他端がビア１３３に接続されている。配線１１４は、半導体製造技術で形成されたものである。配線１１４は、接地層１１２とマイクロストリップラインを構築する。配線１１４の特性インピーダンスは、一例として５０Ωに設定される。配線１１４及び接地層１１２が構築するマイクロストリップラインは、第１伝送路の一例である。
ビア１１５は、ビア１１５Ａ、接続部１１５Ｂ、及びビア１１５Ｃを有する。ビア１１５は、半導体製造技術で形成されたものである。ビア１１５は、下端が接地層１１２のＸ軸正方向側の端部に接続され、上端が接地層１３１のＸ軸負方向側の端部に接続される。ビア１１５は、接地層１３１を接地電位に保持するために設けられている。
モールド樹脂１２０は、半導体チップ１１０の側面を覆っている。モールド樹脂１２０は、半導体チップ及びチップ部品等をウエハ状に再構築するために用いられる。モールド樹脂１２０は、例えば、エポキシ系の樹脂に球状のシリカフィラー（充填材）を混合させたものである。なお、モールド樹脂１２０は、半導体チップ１１０の側面に加えて、上面を覆っていてもよい。
絶縁層１３０は、半導体チップ１１０及び接地層１３１の全体の上に配置される。絶縁層１３０は、再配線層としての接地層１３１と配線層１３２を絶縁する層間絶縁膜である。また、絶縁層１３０には、ビア１３３と接地導体１３４が設けられる。絶縁層１３０は、誘電正接が低い絶縁材料製であればよく、例えば、ポリフェニレンエーテル系材料のフィルム状非感光性材料を用いることができる。
接地層１３１は、半導体チップ１１０のＸ軸正方向側の端部と、モールド樹脂１２０との上に配置される。接地層１３１の幅は、平面視で配線層１３２の幅よりも広く、一例として、半導体チップ１１０及びモールド樹脂１２０のＹ軸方向の幅全体にわたって設けられている。また、接地層１３１のＸ軸負方向側の端部は、ビア１３３に近接しており、Ｘ軸負方向側の端部の上面には、接地導体１３４が設けられる。接地層１３１は、第２接地層の一例である。
配線層１３２は、絶縁層１３０の上に設けられている。配線層１３２は、主導体部１３２Ａと、配線部１３２Ｂ及び１３２Ｃとを有する。配線層１３２は、第２配線の一例であり、主導体部１３２Ａは第１部分の一例であり、配線部１３２Ｂ及び１３２Ｃは第２部分の一例である。
主導体部１３２Ａは、絶縁層１３０のＸ軸正方向側の端から平面視で接地導体１３４の手前まで延在しており、絶縁層１３０を挟んで接地層１３１と重ねられている。また、主導体部１３２Ａの幅は、配線部１３２Ｂ及び１３２Ｃの幅よりも広く、第１線幅の一例である。主導体部１３２Ａは、接地層１３１とマイクロストリップラインを構築する。主導体部１３２Ａと接地層１３１が構築するマイクロストリップラインは、第２伝送路の一例である。主導体部１３２Ａの特性インピーダンスは、一例として５０Ωに設定されている。
配線部１３２Ｂ及び１３２Ｃは、主導体部１３２ＡのＸ軸負方向側の端部から突出するように設けられている。配線部１３２Ｂ及び１３２Ｃの幅は、主導体部１３２Ａの幅よりも狭く、第２線幅の一例である。また、配線部１３２Ｂ及び１３２ＣのＹ軸方向における位置は、配線１１４の位置と合わせられている。
配線部１３２Ｂは、接地導体１３４の接続部１３４Ｂの上に位置している。配線部１３２Ｂは、接続部１３４Ｂ（接地導体１３４）とマイクロストリップラインを構築する。配線部１３２Ｂは、主導体部１３２Ａと接続部１３４Ｂ（接地導体１３４）との結合を弱めるために、Ｘ軸方向において、接続部１３４ＢのＸ軸正方向側の端よりもＸ軸正方向側に少し延出している。
また、配線部１３２Ｂは、Ｘ軸方向において、接続部１３４ＢのＸ軸負方向側の端よりもＸ軸負方向側に少し延出している。接続部１３４Ｂ（接地導体１３４）とマイクロストリップラインを構築できる範囲でＸ軸負方向側に伸ばすためである。また、配線部１３２Ｂの先端には、配線部１３２Ｃが設けられている。
配線部１３２Ｃは、ビア１３３の上端に接続されている。配線部１３２Ｃの幅は、インピーダンスを調整するために、配線部１３２Ｂの幅よりも少しだけ狭くされている。配線部１３２Ｃは、配線部１３２Ｂのうちの接続部１３４ＢのＸ軸負方向側の端よりもＸ軸負方向側に少し延出している部分と同様に、接続部１３４Ｂ（接地導体１３４）とマイクロストリップラインを構築する。
配線部１３２Ｂ及び１３２Ｃと、接続部１３４Ｂ（接地導体１３４）とが構築するマイクロストリップラインの特性インピーダンスは、一例として５０Ωに設定されている。配線部１３２Ｂ及び１３２Ｃと、接続部１３４Ｂ（接地導体１３４）とが構築するマイクロストリップラインは、第４伝送路の一例である。
ビア１３３は、絶縁層１１３Ｂと絶縁層１３０とを厚さ方向（Ｚ軸方向）に貫通し、配線１１４のＸ軸正方向側の端部と、配線部１３２Ｃとの間を接続している。ビア１３３は、ビア１１５Ａ、接続部１１５Ｂ、及び接地導体１３４とマイクロストリップラインを構築する。ビア１３３の接地導体１３４よりも高い部分も、接地導体１３４とマイクロストリップラインを構築する。ビア１３３と、ビア１１５Ａ、接続部１１５Ｂ、及び接地導体１３４とが構築するマイクロストリップラインは、第３伝送路の一例である。
接地導体１３４は、接地層１３１のＸ軸負方向側の端部において、Ｚ軸正方向に起立するように、垂直に設けられている。接地導体１３４は、複数の円柱部１３４Ａと、複数の円柱部１３４Ａの上端を接続する接続部１３４Ｂとを有する。
複数の円柱部１３４Ａは、Ｙ軸方向に配列されている。ここでは一例として、９本の円柱部１３４Ａを示す。複数の円柱部１３４Ａの下端は接地層１３１に接続され、上端は接続部１３４Ｂによって接続されている。接続部１３４Ｂは、数の円柱部１３４Ａの上端を接続し、Ｙ軸方向に延在している。円柱部１３４Ａは、柱状部の一例である。
このような接地導体１３４は、上述したように、ビア１３３及び配線部１３２Ｂ及び１３２ＣとＸＺ面視で逆Ｌ字型のマイクロストリップラインを構築するために設けられている。９本の円柱部１３４Ａと接続部１３４Ｂとによって構築される接地導体１３４は、接地電位に保持される１つの壁部があることと等価である。
ここで、図３乃至図５を用いて、各部の寸法について説明する。図３に示すように、接地層１１２と配線１１４とのＺ軸方向のギャップは１０μｍである。絶縁層１３０の厚さは５０μｍである。すなわち、接地層１３１と配線層１３２とのＺ軸方向のギャップは５０μｍである。
ビア１３３と、接地導体１３４の円柱部１３４ＡとのＸ軸方向のギャップは１０μｍである。ビア１３３の直径は１５μｍである。円柱部１３４Ａの直径は２０μｍである。接続部１３４ＢのＸ軸方向の幅は３０μｍである。配線層１３２と接続部１３４ＢとのＺ軸方向のギャップは１０μｍである。
また、図４に示すように、配線１１４のＹ軸方向の幅は２３μｍである。配線部１３２ＣのＹ軸方向の幅は２０μｍであり、Ｘ軸方向の長さは２０μｍである。配線部１３２ＢのＹ軸方向の幅は２５μｍであり、Ｘ軸方向の長さは３７．５μｍである。主導体部１３２ＡのＹ軸方向の幅は１４０μｍである。配線１１４と、主導体部１３２Ａ、配線部１３２Ｂ及び１３２Ｃは、すべてＹ軸方向の幅の中心が一致（中心軸が一致）するように配置されている。また、図５に示すように、隣り合う円柱部１３４Ａ同士のピッチ（中心軸同士の間隔）は２５μｍである。
なお、接地層１１２、配線１１４、接地層１３１、及び配線層１３２の厚さは、０．５μｍである。
電子デバイス１００では、配線層１３２の主導体部１３２Ａにおける電力伝達損失を低減するために、主導体部１３２Ａの線幅を広く取っている。マイクロストリップラインで所定のインピーダンス（ここでは、５０Ω）を一定に保つためには、配線の線幅が広くなれば、接地層及び配線のギャップを大きく取る必要がある。
ところで、例えばソルダーレジストのような一般的な液状感光性材料は、誘電正接が３００ＧＨｚで０．０８７と大きいため、絶縁層１３０（５０μｍ）のように厚くすることは困難である。このため、絶縁層１３０に液状感光性材料を用いると、主導体部１３２Ａの線幅を広く取ることは困難になる。
そこで、電子デバイス１００では、絶縁層１３０に、誘電正接が小さく、厚膜化が容易なフィルム状非感光性材料を用いることによって、絶縁層１３０を厚くしている。そして、絶縁層１３０を厚くした分だけ、主導体部１３２Ａの線幅を広く取り、主導体部１３２Ａにおける電力伝達損失を大幅に低減できる構成にしている。
なお、ここでは、配線１１４と接地層１１２、ビア１３３と接地導体１３４及びビア１１５、配線層１３２と接地層１３１がそれぞれマイクロストリップラインを構築する形態について説明する。これら４つのマイクロストリップラインの特性インピーダンスは、すべて５０Ωであるが、５０Ωは設計値あるいは理論値であり、各マイクロストリップラインの実際の特性インピーダンスは、５０Ωから少しずれている場合が有り得る。このようなずれは、製造誤差又はその他の要因等によって生じうる。しかしながら、このような場合も含めて、４つのマイクロストリップラインの特性インピーダンスは、５０Ωで等しいものとして取り扱う。特性インピーダンスが互いに等しいとは、このような意味である。
図６は、電磁界解析結果を示す図である。図６（Ａ）にはＳ１１パラメータの周波数特性を示し、図６（Ｂ）にはＳ２１パラメータの周波数特性を示す。なお、Ｓ１１パラメータとＳ２１パラメータは、配線１１４及び接地層１１２をポート１、配線層１３２及び接地層１３１をポート２として、電磁界解析で求めた。
実施の形態の電子デバイス１００の絶縁層１３０の厚さは５０μｍであり、配線層１３２の主導体部１３２Ａの線幅は１４０μｍであり、絶縁層１３０には誘電正接が３００ＧＨｚで０．０２５のフィルム状非感光性材料を用いた。
また、比較用に、２つの電子デバイス（以下、比較用デバイス１、２と称す）を用意した。比較用デバイス１では、絶縁層１３０の厚さを１０μｍ、主導体部１３２Ａの線幅を２５μｍとし、絶縁層１３０には誘電正接が０．０２５（３００ＧＨｚ）のフィルム状非感光性材料を用いた。比較用デバイス２では、絶縁層１３０の厚さを１０μｍ、主導体部１３２Ａの線幅を２３μｍとし、絶縁層１３０には誘電正接が０．０８７（３００ＧＨｚ）の液状感光性材料を用いた。比較用デバイス１、２は、接地導体１３４を含まない。
図６（Ａ）に示すように、Ｓ１１パラメータの周波数特性（反射特性）は、電子デバイス１００では−２５ｄＢ以下で最も低く、比較用デバイス１は、周波数が約２４０ＧＨｚ以上で−２５ｄＢ以上であり、周波数の上昇とともに増大する傾向があった。また、比較用デバイス２では、約−１８ｄＢ〜約−１５ｄＢであり、周波数の上昇とともに増大する傾向があった。
図６（Ｂ）に示すように、Ｓ２１パラメータの周波数特性（通過特性）は、電子デバイス１００では約−０．５ｄＢであった。比較用デバイス１も約−０．５ｄＢであり、電子デバイス１００と同等の値であった。また、比較用デバイス２では、約−０．６ｄＢ〜約−０．７５ｄＢであり、周波数の上昇とともに低下する傾向があった。
以上のように、電子デバイス１００は、比較用デバイス１、２に比べて反射特性及び通過特性ともに良好であった。
次に、電子デバイス１００の製造方法について説明する。図７及び図８は、電子デバイス１００の製造工程を示す図である。
まず、図７（Ａ）に示すように、モールド樹脂１２０が接合された半導体チップ１１０を用意する。図７（Ａ）に示す半導体チップ１１０及びモールド樹脂１２０は、複数の半導体チップ１１０を配列し、モールド樹脂１２０でウエハ状に再構築してから再び個片化したものである。モールド樹脂１２０は、複数の半導体チップ１１０を配列した状態で、ウェハの形状に対応した金型を用いて加熱処理を行い、個片化することによって作製される。なお、絶縁層１１３Ｂには、後にビア１３３の下端を形成するための開口部１３３Ｂ１が設けられている。
次に、図７（Ｂ）に示すように、モールド樹脂１２０の上に接地層１３１を形成する。接地層１３１のＸ軸負方向側の端部の下面は、ビア１１５Ａに接合される。接地層１３１は、例えば、スパッタ法で電解めっき用のシード層をモールド樹脂１２０の上に形成し、シード層の上にレジストを形成し、レジストを接地層１３１の形状にパターニングした後に電解めっき処理を行い、レジストと不要なシード層を除去することによって作製される。
次に、図７（Ｃ）に示すように、絶縁層１３０Ａを形成する。絶縁層１３０Ａは、図１乃至図５に示す絶縁層１３０のうち、接地導体１３４の円柱部１３４Ａの上端までの高さの部分であり、第１絶縁層の一例である。絶縁層１３０Ａは、ポリフェニレンエーテル系材料のフィルム状非感光性材料をラミネート加工で貼り付け、熱処理して硬化させることによって作製される。このとき、開口部１１３Ｂ１は絶縁層１３０Ａで充填される。
次に、絶縁層１３０Ａに、ビア１３３Ａと複数の円柱部１３４Ａを形成するためのビアホールを形成し、スパッタ法で電解めっき用のシード層をビアホールの内部及び絶縁層１３０Ａの上面に形成し、絶縁層１３０Ａの上面のシード層にレジストを形成し、電解めっき処理を行うことによってビア１３３Ａ、円柱部１３４Ａ、及び接続部１３４Ｂを作製する。なお、ビアホールは、例えば、エキシマレーザを用いて絶縁層１３０Ａを加工することによって作製すればよい。
そして、絶縁層１３０Ａの上面のレジストとシード層を除去することにより、図７（Ｄ）に示す構造体を得る。円柱部１３４Ａは、所謂ビアの製造方法によって作製される。ここで、ビア１３３Ａは、図１乃至図５に示すビア１３３のうち、円柱部１３４Ａと同一の高さの部分である。
次に、図７（Ｄ）に示す構造体の絶縁層１３０、ビア１３３Ａ、接続部１３４Ｂの上に、図８（Ａ）に示すように、絶縁層１３０Ｂを形成する。絶縁層１３０Ｂは、絶縁層１３０Ａと同一の材料で、同様の方法によって形成すればよい。絶縁層１３０Ｂと絶縁層１３０Ａとの合計の厚さは、図１乃至図５に示す絶縁層１３０の厚さに等しい。絶縁層１３０Ｂは、第２絶縁層の一例である。
次に、絶縁層１３０Ｂに、ビア１３３Ａの上端まで到達するビアホールを形成し、ビアホールの内部及び絶縁層１３０Ｂの表面にスパッタ法で電解めっき用のシード層を形成し、シード層の上にレジストを形成し、レジストを配線層１３２の形状にパターニングした後に電解めっき処理を行い、レジストと不要なシード層を除去することにより、図８（Ｂ）に示すように、ビア１３３Ｂ及び配線層１３２（主導体部１３２Ａと配線部１３２Ｂ及び１３２Ｃ）を作製する。なお、ビアホールは、例えば、エキシマレーザを用いて絶縁層１３０Ｂを加工することによって作製すればよい。
以上の工程を行うことにより、電子デバイス１００が完成する。
図９は、電子デバイス１００の電界分布を説明する図である。図９には、電界の方向を矢印で示す。電子デバイス１００では、配線１１４は、接地層１１２とマイクロストリップラインを構築し、配線層１３２の主導体部１３２Ａは、接地層１３１とマイクロストリップラインを構築する。
主導体部１３２Ａの線幅を広くして電力伝達損失を低減するために、絶縁層１３０として、誘電正接が小さく、厚膜化が容易なフィルム状非感光性材料を用いて絶縁層１３０の厚さを稼いでいる。
このように絶縁層１３０を厚くすると、ビア１３３がＺ軸方向に長くなるので、ビア１３３の特性インピーダンスを改善することが望ましい。また、配線層１３２の配線部１３２Ｂ及び１３２Ｃの特性インピーダンスを改善することも望ましい。
そこで、電子デバイス１００では、ビア１３３に沿ってＺ軸方向に延在する接地導体１３４を設けている。
ビア１３３は、接地導体１３４及びビア１１５とマイクロストリップラインを構築する。ビア１３３の接地導体１３４よりも高い部分も、斜めの矢印で示すような電界の分布が得られ、接地導体１３４とマイクロストリップラインを構築する。また、ビア１３３の下側の部分も、ビア１１５Ａ及び接続部１１５Ｂとマイクロストリップラインを構築する。
また、配線層１３２の配線部１３２Ｂ及び１３２Ｃは、接続部１３４Ｂ（接地導体１３４）とマイクロストリップラインを構築する。配線部１３２Ｃと接続部１３４Ｂとの間にも、斜めの矢印で示すような電界の分布が得られ、マイクロストリップラインが構築される。
また、接続部１１５Ｂ及びビア１１５Ｃと配線１１４との間にも、斜めの矢印で示すような電界の分布が得られ、マイクロストリップラインが構築される。
このように、電子デバイス１００では、半導体チップ１１０に、マイクロストリップラインを構築する、配線１１４、ビア１３３、配線層１３２、接地層１１２、ビア１１５、接地導体１３４、及び接地層１３１が接続されている。
従って、実施の形態によれば、動作特性の良好な電子デバイス１００、及び、電子デバイス１００の製造方法を提供することができる。
また、配線層１３２の主導体部１３２Ａの線幅は、数１００ＧＨｚ以上の高周波電力が流れる場合においても、電力伝達損失を十分に低減できるほどに拡げられている。
また、電子デバイス１００は、絶縁層１３０として、誘電正接の小さいフィルム状非感光性材料を用いているため、絶縁層１３０を厚くすることができる。この結果、配線層１３２の主導体部１３２Ａの線幅を広くすることができ、電力伝達損失を十分に低減することができる。
周波数が３００ＧＨｚを超えるような超高周波信号は、波長が１ｍｍ以下であり、絶縁層１３０等の誘電率を考慮すると、１／２０波長の長さは３０μｍ以下になる。このため、ビア１３３の長さ（５０μｍ強）は無視することができず、インピーダンス整合を取ることが必要になる。
このような観点から、電子デバイス１００は、ビア１３３に沿って延在する接地導体１３４を設け、ビア１３３がマイクロストリップラインを構築する構成にしている。このような構成により、低損失な接続構造を実現している。
なお、以上では、半導体チップ１１０が、半導体装置１１１の上に設けられる接地層１１２、絶縁層１１３（１１３Ａ、１１３Ｂ）、及び配線１１４を含む形態について説明したが、半導体チップ１１０は、さらに他の配線又は接地層を含んでもよい。
また、モールド樹脂１２０、絶縁層１３０、接地層１３１、及び配線層１３２は、Ｘ軸正方向にさらに延在していてもよく、また、接地層１３１及び配線層１３２は、図示しない他の電子装置又は電子部品等に接続されていてもよい。
また、以上では、ビア１１５が接地層１３１と接地層１１２とを接続する形態について説明したが、配線１１４のＸ軸正方向側の端部における特性インピーダンスに影響が生じないような場合には、ビア１１５を設けることなく、別な手段で接地層１３１をグランド電位に保持するようにしてもよい。
また、以上では、接地導体１３４が、複数の円柱部１３４Ａと、接続部１３４Ｂとを有する形態について説明したが、接地導体１３４は、ビア１３３及び配線部１３２Ｂ及び１３２Ｃとマイクロストリップラインを構築できるのであれば、どのような形状であってもよい。
また、以上では、接地層１３１が半導体チップ１１０と絶縁層１３０との間に設けられる形態について説明したが、接地層１３１は、絶縁層１３０の内部に設けられていてもよい。絶縁層１３０の内部とは、厚さ方向において、絶縁層１３０に上下を挟まれる位置である。
以上、本発明の例示的な実施の形態の電子デバイス、及び、電子デバイスの製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
半導体装置と、前記半導体装置の第１面側に設けられる第１接地層と、所定の特性インピーダンスを有する第１伝送路を前記第１接地層と構築する第１配線とを有する半導体チップと、
前記半導体チップに重ねて配置される絶縁層と、
前記半導体チップと前記絶縁層との間、又は、前記絶縁層の内部に設けられる第２接地層と、
前記絶縁層に重ねて配置される第２配線であって、平面視で前記第２接地層と重なる部分に配置され、第１線幅を有し、前記第１伝送路と等しい所定の特性インピーダンスを有する第２伝送路を前記第２接地層と構築する第１部分と、平面視で前記第２接地層の端部側に配置され、前記第１線幅よりも細い第２線幅を有する第２部分とを有する第２配線と、
前記第１配線と前記第２配線の前記第２部分とを接続するビアと、
平面視で前記第２配線の前記第２部分と重なる位置において前記絶縁層の内部に設けられ、前記第２部分の線幅方向において前記第２部分よりも広い幅を有し、前記ビアに沿って前記第２接地層から前記第２部分の手前まで延在する接地導体と
を含み、
前記ビアは、前記第１伝送路と等しい所定の特性インピーダンスを有する第３伝送路を前記接地導体と構築し、
前記第２配線の前記第２部分は、前記第１伝送路と等しい所定の特性インピーダンスを有する第４伝送路を前記接地導体と構築する、電子デバイス。
（付記２）
前記接地導体は、
一端が前記第２接地層に接続され、前記線幅方向に配置される、複数の柱状部と、
前記線幅方向に延在し、前記複数の柱状部の他端を接続する接続導体と
を有する、付記１記載の電子デバイス。
（付記３）
前記第２接地層は、前記第１接地層に接続される、付記１又は２記載の電子デバイス。
（付記４）
前記半導体チップは、
前記半導体装置の第１面に設けられるチップ絶縁層と、
前記第１配線を覆う保護絶縁層と
をさらに有し、
前記第１接地層は、前記半導体装置と前記チップ絶縁層との間に設けられ、
前記第１配線は、前記チップ絶縁層に重ねて配置される、付記１乃至３のいずれか一項記載の電子デバイス。
（付記５）
前記第１伝送路、前記第２伝送路、前記第３伝送路、及び前記第４伝送路は、マイクロストリップラインである、付記１乃至４のいずれか一項記載の電子デバイス。
（付記６）
半導体装置と、前記半導体装置の第１面側に設けられる第１接地層と、所定の特性インピーダンスを有する第１伝送路を前記第１接地層と構築する第１配線とを有する半導体チップに、平面視で前記第１配線と重ならないように第２接地層を積層する工程と、
前記半導体チップ及び前記第２接地層に重ねて第１絶縁層を形成する工程と、
一端が前記第２接地層の端部に接続され、前記第１絶縁層を厚さ方向に貫通し、前記第１配線よりも広い幅を有する接地導体を形成する工程と、
前記第１絶縁層に重ねて第２絶縁層を形成する工程と、
一端が前記第１配線に接続され、前記第１絶縁層及び前記第２絶縁層を厚さ方向に貫通するとともに前記接地導体に沿って延在し、他端が前記第２絶縁層から表出するビアを形成する工程と、
前記第２絶縁層に重ねて第２配線を形成する工程であって、平面視で前記第２接地層と重なる部分に配置され、第１線幅を有し、前記第１伝送路と等しい所定の特性インピーダンスを有する第２伝送路を前記第２接地層と構築する第１部分と、平面視で前記第２接地層の前記端部側において前記接地導体と重なる位置に配置され、前記第１線幅及び前記接地導体の幅よりも細い第２線幅を有し、前記ビアに接続される第２部分とを有する第２配線を形成する工程と
を含み、
前記ビアは、前記第１伝送路と等しい所定の特性インピーダンスを有する第３伝送路を前記接地導体と構築し、
前記第２配線の前記第２部分は、前記第１伝送路と等しい所定の特性インピーダンスを有する第４伝送路を前記接地導体と構築する、電子デバイスの製造方法。
１００ 電子デバイス
１１０ 半導体チップ
１１１ 半導体装置
１１１Ａ 信号端子
１１１Ｂ グランド端子
１１２ 接地層
１１３（１１３Ａ、１１３Ｂ） 絶縁層
１１４ 配線
１１５ ビア
１１５Ａ ビア
１１５Ｂ 接続部
１１５Ｃ ビア
１２０ モールド樹脂
１３０ 絶縁層
１３１ 接地層
１３２ 配線層
１３２Ａ 主導体部
１３２Ｂ、１３２Ｃ 配線部
１３３ ビア
１３４ 接地導体
１３４Ａ 円柱部
１３４Ｂ 接続部

Claims (5)

  1. 半導体装置と、前記半導体装置の第１面側に設けられる第１接地層と、所定の特性インピーダンスを有する第１伝送路を前記第１接地層と構築する第１配線とを有する半導体チップと、
    前記半導体チップに重ねて配置される絶縁層と、
    前記半導体チップと前記絶縁層との間、又は、前記絶縁層の内部に設けられる第２接地層と、
    前記絶縁層に重ねて配置される第２配線であって、平面視で前記第２接地層と重なる部分に配置され、第１線幅を有し、前記第１伝送路と等しい所定の特性インピーダンスを有する第２伝送路を前記第２接地層と構築する第１部分と、平面視で前記第２接地層の端部側に配置され、前記第１線幅よりも細い第２線幅を有する第２部分とを有する第２配線と、
    前記第１配線と前記第２配線の前記第２部分とを接続するビアと、
    平面視で前記第２配線の前記第２部分と重なる位置において前記絶縁層の内部に設けられ、前記第２部分の線幅方向において前記第２部分よりも広い幅を有し、前記ビアに沿って前記第２接地層から前記第２部分の手前まで延在する接地導体と
    を含み、
    前記ビアは、前記第１伝送路と等しい所定の特性インピーダンスを有する第３伝送路を前記接地導体と構築し、
    前記第２配線の前記第２部分は、前記第１伝送路と等しい所定の特性インピーダンスを有する第４伝送路を前記接地導体と構築する、電子デバイス。
  2. 前記接地導体は、
    一端が前記第２接地層に接続され、前記線幅方向に配置される、複数の柱状部と、
    前記線幅方向に延在し、前記複数の柱状部の他端を接続する接続導体と
    を有する、請求項１記載の電子デバイス。
  3. 前記第２接地層は、前記第１接地層に接続される、請求項１又は２記載の電子デバイス。
  4. 前記半導体チップは、
    前記半導体装置の第１面に設けられるチップ絶縁層と、
    前記第１配線を覆う保護絶縁層と
    をさらに有し、
    前記第１接地層は、前記半導体装置と前記チップ絶縁層との間に設けられ、
    前記第１配線は、前記チップ絶縁層に重ねて配置される、請求項１乃至３のいずれか一項記載の電子デバイス。
  5. 半導体装置と、前記半導体装置の第１面側に設けられる第１接地層と、所定の特性インピーダンスを有する第１伝送路を前記第１接地層と構築する第１配線とを有する半導体チップに、平面視で前記第１配線と重ならないように第２接地層を積層する工程と、
    前記半導体チップ及び前記第２接地層に重ねて第１絶縁層を形成する工程と、
    一端が前記第２接地層の端部に接続され、前記第１絶縁層を厚さ方向に貫通し、前記第１配線よりも広い幅を有する接地導体を形成する工程と、
    前記第１絶縁層に重ねて第２絶縁層を形成する工程と、
    一端が前記第１配線に接続され、前記第１絶縁層及び前記第２絶縁層を厚さ方向に貫通するとともに前記接地導体に沿って延在し、他端が前記第２絶縁層から表出するビアを形成する工程と、
    前記第２絶縁層に重ねて第２配線を形成する工程であって、平面視で前記第２接地層と重なる部分に配置され、第１線幅を有し、前記第１伝送路と等しい所定の特性インピーダンスを有する第２伝送路を前記第２接地層と構築する第１部分と、平面視で前記第２接地層の前記端部側において前記接地導体と重なる位置に配置され、前記第１線幅及び前記接地導体の幅よりも細い第２線幅を有し、前記ビアに接続される第２部分とを有する第２配線を形成する工程と
    を含み、
    前記ビアは、前記第１伝送路と等しい所定の特性インピーダンスを有する第３伝送路を前記接地導体と構築し、
    前記第２配線の前記第２部分は、前記第１伝送路と等しい所定の特性インピーダンスを有する第４伝送路を前記接地導体と構築する、電子デバイスの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119706A1 (ja) * 2021-12-21 2023-06-29 株式会社フジクラ 伝送線路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019115307A1 (de) 2019-06-06 2020-12-10 Infineon Technologies Ag Halbleitervorrichtungen mit planaren wellenleiter-übertragungsleitungen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951208A (ja) * 1995-08-07 1997-02-18 Taiyo Yuden Co Ltd 多層基板
JP2006211070A (ja) * 2005-01-26 2006-08-10 Hirose Electric Co Ltd 多層配線基板
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2012222182A (ja) * 2011-04-11 2012-11-12 Sony Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184095A (en) * 1991-07-31 1993-02-02 Hughes Aircraft Company Constant impedance transition between transmission structures of different dimensions
JP3313250B2 (ja) 1994-09-06 2002-08-12 新光電気工業株式会社 高周波デバイス実装用基板
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
JP2000243754A (ja) 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
US6781488B2 (en) * 2001-03-27 2004-08-24 Sumitomo Metal (Smi) Electronics Devices Inc. Connected construction of a high-frequency package and a wiring board
US9019035B2 (en) * 2007-09-18 2015-04-28 Nec Corporation High frequency wiring board comprised of interconnected first and second coplanar lines on different layers and having a ground pattern physically separated therefrom
JP2010135722A (ja) * 2008-11-05 2010-06-17 Toshiba Corp 半導体装置
JP5340188B2 (ja) 2010-01-26 2013-11-13 京セラ株式会社 配線基板
JP5636834B2 (ja) * 2010-09-10 2014-12-10 富士通株式会社 高周波回路用パッケージ及び高周波回路装置
JP5902825B2 (ja) * 2012-10-29 2016-04-13 京セラ株式会社 素子収納用パッケージおよび実装構造体
US9196951B2 (en) * 2012-11-26 2015-11-24 International Business Machines Corporation Millimeter-wave radio frequency integrated circuit packages with integrated antennas

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951208A (ja) * 1995-08-07 1997-02-18 Taiyo Yuden Co Ltd 多層基板
JP2006211070A (ja) * 2005-01-26 2006-08-10 Hirose Electric Co Ltd 多層配線基板
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2012222182A (ja) * 2011-04-11 2012-11-12 Sony Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119706A1 (ja) * 2021-12-21 2023-06-29 株式会社フジクラ 伝送線路

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