JP2018530176A - Ｓｐａｄアレイ構造及び動作方法 - Google Patents

Ｓｐａｄアレイ構造及び動作方法 Download PDF

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Abstract

小型の単一光子アバランシェダイオード（ＳＰＡＤ）アレイ構造が記載される。一実施形態では、２又は３以上のＳＰＡＤ構造のために、オンボードの共通トリガ回路が使用される。共通トリガは、１６ビットカウンタなどの小型カウンタと、２又は３以上のＳＰＡＤ構造に隣接して構築されるフラッシュメモリとを備える。ＳＰＡＤのトリガによってカウンタの値をラッチし、値をトリガしたＳＰＡＤのＩＤと一緒にメモリに記憶する。カウンタが計数を続け、別のＳＰＡＤがその後トリガする場合、カウンタが再びラッチされて、その後トリガしたＳＰＡＤのＩＤと一緒にメモリに記憶する。次いで、メモリを読み出して、トリガ回路がリセットする。加えて、１２８×２５６デュアルＳＰＡＤアレイを構築するために使用された小型ＳＰＡＤ構造、小型能動的消滅回路、及び小型１６ビットカウンタを設計するための方法が記載され、方法は、さらに高密度のＳＰＡＤアレイを作るために使用することができる。

Description

優先権文書
本出願は、その内容がその全体で参照により本明細書に組み込まれる、２０１５年７月８日に出願され、“SPAD ARRAY STRUCTURES AND METHODS OF OPERATION”（ＳＰＡＤアレイ構造及び動作方法）という題名の、オーストラリア仮特許出願第２０１５９０２６９９号の優先権を主張する。
本開示は、単一光子アバランシェダイオード（ＳＰＡＤ, single-photon avalanche diode）回路のアレイを備えるセンサ回路に関する。
アバランシェフォトダイオード（ＡＰＤ, avalanche photodiode）は、アバランシェ倍増による大きい初段利得を可能にするために、ＰＮ接合に高いバイアス電圧が印加される、固体光検出器である。アバランシェ倍増は、電子を自由にするのに十分なエネルギーを有する入射光子がフォトダイオードに到達すると発生する。強い電場は、光生成された電子をアノードへと急速に加速するが、電子がアノードに到達できる前に、電子は介在するドープされた材料と衝突し、さらなる電子を放出し、その全てが今度はアノードへと加速される。このプロセスが繰り返し、光生成された電子のアバランシェ倍増及び出力電流パルスをもたらす。したがって、ＡＰＤは、光電子増倍管に対する半導体類似物である。線形モードＡＰＤは、バイアス電圧を制御することにより利得が設定される、事実上の１段式線形増幅器であり、線形モードで、数百の利得係数を達成することができる。
単一光子アバランシェダイオード（ＳＰＡＤ）は、単一の入射光子が持続的なアバランシェ降伏、したがって容易に測定可能な電流パルスをトリガするように、ガイガーモードで動作するため、ｐｎ接合がｐｎ接合の降伏電圧より高くバイアスされるＡＰＤである。すなわち、ＳＰＡＤは、弱い光強度において電流パルスが非常に小さい可能性がある、線形モードＡＰＤと比較して、大きい電流パルスを生成するトリガデバイスとして動作する。ＳＰＡＤのトリガ後に、アバランシェプロセスを消滅させるために、バイアス電圧を降伏電圧より下に下げるため消滅回路が使用される。一度消滅されると、別の光子の検出のためにＳＰＡＤをリセットするため、バイアス電圧が降伏電圧より上に再び上げられる（ＳＰＡＤを再度バイアスすることとして知られている）。
ＡＰＤ及びＳＰＡＤは、固体デバイスであり、様々なＣＭＯＳ技術を使用して構築することができ、光電子倍増管などの、他の光子計数デバイスと比較して、非常に小さい活性区域を有することができる。材料及び構造を適切に選択することによって、ＳＰＡＤの波長感度を制御して、可視領域及び／又は近赤外領域とすることができる。パルスを計数し、及び／又はサブナノ／ピコ秒精度で光子の到着の時間を測定する追加回路と組み合わせたＳＰＡＤを使用して、超微小光撮像又は高感度時間分解撮像用途のためのセンサを作ることができる。例えば、ＳＰＡＤアレイの１つの可能性のある用途は、３次元（３Ｄ, three dimensional）フラッシュＬＩＤＡＲカメラである。というのは、ＳＰＡＤアレイは、高い距離分解能及び高いフレームレートを有する極めて感度の高いデバイスを実現する可能性があるためである。ＳＰＡＤアレイは、生物学／医学用撮像用途、適応光学用途、及び天体物理学用途などの、大きいフレームを有し単一光子感度を必要とする他の用途で使用する可能性もある。
３次元フラッシュＬＩＤＡＲシステムは、３Ｄ飛行時間（ＴＯＦ, time of flight）カメラとしても知られているが、レーザ発生源を使用して、短期間レーザパルス（すなわち、レーザフラッシュ）で目標を照射する。光子は、物体からセンサ上へ後方散乱され、到着時間を使用して、飛行時間にしたがって物体への距離を決定する。最初の３Ｄ ＴＯＦカメラは、視野を漸次スキャンするために回転要素又はスキャン要素を有するレーザ距離計を備える、スキャン式レーザシステムとして構築された。これらのスキャンシステムは、単一の方向における飛行時間情報を集めて、検知要素の指向方向を漸次動かす３Ｄ画像を作り上げる、事実上の単一画素デバイスである。もっと最近では、スキャナのない（すなわち、スターリング型（staring））３ＤフラッシュＬＩＤＡＲシステムは、線形モードＡＰＤ（画素）の２次元アレイを使用して、スキャンシステムよりも迅速なシーンキャプチャ(scene capture) を達成し、機械的摩耗、振動、及び／又は動きのぼけなどのスキャンシステムでの問題を回避するように開発された。トリガ後にＡＰＤを迅速にリセットすることにより、各々が異なる距離に対応するレーザパルスからの複数の光子を受け取るために、各画素を使用することができる。この方法では、目標シーンの３Ｄ点群を迅速に生成することができる。
３ＤフラッシュＬＩＤＡＲシステム中のＳＰＡＤアレイは、スキャン式レーザシステム又はスキャナのないＡＰＤベースシステムよりも高い距離解像度及び高いフレームレートでさらに高い光感度を達成する可能性を有する。しかし、ＳＰＡＤアレイで高い空間解像度を達成するのは困難であることが判明しており、ほとんどのＳＰＡＤアレイは、比較的少ない数の画素（例えば、６×８、３２×３２）だけを有する実験用である。特に、ＳＰＡＤは、非常に高い電圧を使用することが必要であり、効果的なＳＰＡＤ構造の設計は難しい問題である。さらに各ＳＰＡＤは、隣接する消滅回路及びトリガ検出（すなわち、到着時間）回路が必要であり、それら全ては、ＳＰＡＤをまさに取り囲む基板上にさらなる空間を占有する。
したがって、高密度ＳＰＡＤアレイの構築を可能にする改善を実現する、又は少なくとも、現在のＳＰＡＤアレイシステムに対して有益な代替形態を提供する必要がある。
第１の態様によれば、複数の単一光子アバランシェダイオード（ＳＰＡＤ）セルを備えるＳＰＡＤアレイが提供され、各ＳＰＡＤセルが、
複数（ｎ個）のＳＰＡＤ構造と、
各消滅回路がＳＰＡＤ構造のうちの１つに接続される、複数（ｎ個）の消滅回路と、
ＳＰＡＤ構造の各々に接続された共通トリガ回路であって、
カウンタ、
メモリ、
各々がＳＰＡＤ構造に接続される複数（ｎ個）のラッチ、及び複数のラッチに接続されて、ラッチの全てがトリガされる場合にカウンタを停止するように構成される論理回路、
複数（ｎ個）の入力を有するパルスラッチ及び書込み回路であって、各入力が、ＳＰＡＤ構造に接続され、ＳＰＡＤ構造からの出力パルスを検出するように構成され、出力パルスが検出される度に、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤがメモリに提供され、カウンタの値が読み出されて、ＳＰＡＤ ＩＤと一緒にメモリに記憶される、パルスラッチ及び書込み回路
をさらに備える共通トリガ回路と
を備える。
１つの形態では、カウンタは、少なくとも１６ビットカウンタである。
１つの形態では、メモリは、ｎ−１個の値を記憶するように構成され、各値は、少なくとも、カウンタのビットサイズに、ｎ−１を表すのに必要なビットの数を加えたビットサイズを有する。
１つの形態では、ｎ＝２である。
１つの形態では、アレイは、少なくとも１２８×１２８のセルアレイである。
１つの形態では、各ＳＰＡＤ構造は、少なくとも１つのアノード及び活性領域を備えるＰウェル領域と、Ｐドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、Ｐドリフト領域がＰウェル領域とオーバーラップする。
さらなる形態では、各ＳＰＡＤ構造において、Ｐウェル領域はＳＰＡＤの上面からＮウェル領域へと延在する円形ディスク領域であり、Ｐドリフト領域は、Ｐウェル領域の厚みよりも厚い厚みを有し、Ｐウェル領域から径方向に延在し、Ｐウェル領域の下でＮウェル領域の中へと延在してオーバーラップ領域を画定する環状領域である。
さらなる形態では、各ＳＰＡＤ構造において、オーバーラップ領域の幅と活性領域の直径の比は、０．０５〜０．２５の範囲にある。
１つの形態では、各ＳＰＡＤ構造は、少なくとも１つのアノードを備えるＰウェル領域と、活性領域と、打ち込み領域中のＰドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、ＳＰＡＤの活性領域の上面が露出し、Ｎウェル領域の上面が１又は２以上のシャロートレンチアイソレーション（ＳＴＩ, shallow trench isolation）領域で覆われ、ポリシリコンゲート（ポリ）領域が、露出した活性領域から離れた打ち込み領域の上面を覆って配置され、１又は２以上のＳＴＩ領域を打ち込み領域から分離するためにＮウェル領域の上面の部分を覆って延在する。
さらなる形態では、各ＳＰＡＤ構造において 、ポリシリコンゲートは、Ｐウェル領域と同じ電位に保持される。
第２の態様によれば、複数のＳＰＡＤ構造のトリガ時間を記録するための方法が提供され、方法は、
セル中のカウンタを開始するステップと、
セル中の複数のＳＰＡＤ構造のうちの１つからの各出力パルスを検出するステップと、
最初のｎ−１個の検出された出力パルスについて、カウンタの値を取り込み、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリにカウンタ値を記憶するステップと、
ｎ番目に検出された出力パルスについて、カウンタを停止する、又はカウンタの値を取り込み、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリにカウンタ値を記憶するステップと、
各記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤをメモリから読み出し、ｎ番目に検出された出力パルスによりカウンタが停止された場合に現在のカウンタ値を読み出すステップと
を含む。
１つの形態では、ｎ番目に検出された出力パルスについて、カウンタが停止される。
１つの形態では、複数のＳＰＡＤ構造のうちの１つからの各々の検出される出力パルスの後に、出力パルスを生成したＳＰＡＤが再度バイアスをかけられ、ｎ番目及びそれ以降の各々の検出される出力パルスについて、カウンタの値が取り込まれて、カウンタ値が、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリに記憶される。
１つの形態では、方法は、カウンタがまだ停止されていない場合に、読み出すステップの前又は読み出すステップと同時にカウンタを停止し、読み出すステップ後にカウンタ及びメモリをリセットするステップをさらに含む。
１つの形態では、カウンタは、少なくとも１６ビットカウンタである。
１つの形態では、セル中のＳＰＡＤ構造の数が２である。
第３の態様によれば、少なくとも１つのアノード及び活性領域を備えるＰウェル領域と、Ｐドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、Ｐドリフト領域がＰウェル領域とオーバーラップする、ＳＰＡＤ構造が提供される。
１つの形態では、Ｐウェル領域はＳＰＡＤの上面からＮウェル領域へと延在する円形ディスク領域であり、Ｐドリフト領域は、Ｐウェル領域の厚みよりも厚い厚みを有し、Ｐウェル領域から径方向に延在し、Ｐウェル領域の下でＮウェル領域の中へと延在してオーバーラップ領域を画定する環状領域である。
１つの形態では、オーバーラップ領域の幅と活性領域の直径の比は、０．０５〜０．２５の範囲にある。
第４の態様によれば、少なくとも１つのアノードを備えるＰウェル領域と、活性領域と、打ち込み領域中のＰドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備えるＳＰＡＤ構造であって、ＳＰＡＤの活性領域の上面が露出し、Ｎウェル領域の上面が１又は２以上のシャロートレンチアイソレーション（ＳＴＩ）領域で覆われ、ポリシリコンゲート（ポリ）領域が、露出した活性領域から離れた打ち込み領域の上面を覆って配置され、１又は２以上のＳＴＩ領域を打ち込み領域から分離するためにＮウェル領域の上面の部分を覆って延在する、ＳＰＡＤ構造が提供される。
１つの形態では、ポリシリコンゲートは、Ｐウェル領域と同じ電位に保持される。
実施形態は、添付図面を参照して議論されることになる。
一実施形態による、ＳＰＡＤアレイセンサの概略図である。 一実施形態による、隣接するＳＰＡＤセルの概略図である。 一実施形態による、２つのＳＰＡＤ構造、消滅回路、及び組み合わせたトリガ回路を備えるＳＰＡＤセルの概略図である。 一実施形態による、ＳＰＡＤセル中のデュアルＳＰＡＤ構造のトリガを記録するための方法のフローチャートである。 一実施形態による、ＳＰＡＤセル中の複数のＳＰＡＤ構造のトリガを記録するための方法のフローチャートである。 一実施形態による、ＳＰＡＤが再トリガ可能なＳＰＡＤセル中の複数のＳＰＡＤ構造のトリガを記録するための方法のフローチャートである。 一実施形態による、ＳＰＡＤセル中の複数のＳＰＡＤ構造のトリガを記録するための方法のフローチャートである。 一実施形態による、ＳＰＡＤアレイセンサの概略図である。 一実施形態による、ＳＰＡＤ構造を通る断面図である。 一実施形態による、ＳＰＡＤ構造を通る断面図である。 図５ＢのＳＰＡＤ構造の一部を通る断面図である。 図５ＢのＳＰＡＤ構造の上面図である。 一実施形態による、Ｐドリフト領域とＰウェル領域が隣接するＳＰＡＤ構造中の衝突電離 率のシミュレーションのコンタープロット(contour plot)である。 電流を図示する、図５Ｅに示されたシミュレーションのさらなる表現図である。 一実施形態による、Ｐドリフト領域とＰウェル領域がオーバーラップするＳＰＡＤ構造中の衝突電離率のシミュレーションのコンタープロットである。 電流を図示する、図５Ｇに示されたシミュレーションのさらなる表現図である。 一実施形態による、アナログ能動的消滅及び再充電回路並びにＳＰＡＤ回路配置の概略図である。 小型能動的消滅及び再充電回路の詳細概略図である。 一実施形態による、トリガ回路の概略図である。 一実施形態による、カウンタ回路の概略図である。 一実施形態による、パルスラッチ及び書込み検出部の概略図である。 一実施形態による、ＳＰＡＤアレイを使用するフラッシュＬＩＤＡＲシステムの概略図である。
以下の説明では、図面を通して、同様の参照記号は、同様又は対応する部分を表す。
小型及び／又は高密度なＳＰＡＤアレイシステムの構築を可能にする、ＳＰＡＤ構造及び回路の実施形態を、ここで記載する。小型トリガ回路、小型ＳＰＡＤ構造、小型能動的消滅回路、及び小型カウンタ回路の実施形態を記載する。トリガ回路の動作の関連する方法、及び小型ＳＰＡＤ構造の設計も記載する。これらの構造及び方法の実施形態は、３２×３２セルのＳＰＡＤアレイ（すなわち、１０２４画素）、１２８×２５６のＳＰＡＤアレイ（３２７６８画素）に相当する１２８×１２８デュアルＳＰＡＤセルアレイを構築するために使用されており、より高密度のＳＰＡＤアレイを作るために使用することができる。
ここで、図１を参照すると、一実施形態による、ＳＰＡＤアレイセンサ１の概略図が示される。ＳＰＡＤアレイセンサは、ＳＰＡＤアレイ２及びＳＰＡＤアレイ制御回路３を備える。ＳＰＡＤアレイ２は、ｎ行及びｍ列（すなわち、ｎ×ｍアレイ）に配置される、ＳＰＡＤセル１１０のアレイを備える。これは図１に図示されており、第１の行が第１の列中の第１のＳＰＡＤセル１０ 、第２の列中の第２のＳＰＡＤセル１１１などからｍ番目の列中のｍ番目のＳＰＡＤセル１１２を備える。この構造がｎ個の行について繰り返され、したがって、ｎ番目の行は、ｎ番目の行の第１の列中の（（ｎ−１）×ｍ）＋１番目のＳＰＡＤセル１１４からｎ番目の行のｍ番目の列中のｎ×ｍ番目のＳＰＡＤセル１１６を備える。ＳＰＡＤアレイ制御回路は、アレイに電力を提供し、セルのトリガ（例えば、トリガ有効化及びリセット）を制御し、アレイ中のセルからのデータの読み取りなどの様々な機能を実施する。
図２Ａは、一実施形態による、隣接するＳＰＡＤセル１１０と１１１の概略図である。この実施形態では、第１のＳＰＡＤセル１１０は、ＳＰＡＤ構造１２０、消滅回路１３０、及びトリガ回路１３０を備える。第２のＳＰＡＤセル１１１は、第１のＳＰＡＤセルと同一の構造であり、第２のＳＰＡＤ構造１２１、第２の消滅回路１３１、及び第２のトリガ回路１３１を備える。一実施形態では、消滅回路１２０、１２１はアナログ回路であり、トリガ回路１３０、１３１はデジタル回路である。
ＳＰＡＤセンサ１は、例えば、複数の金属層及び電圧を組み込む、０．８μｍ〜６５ｎｍ（及び、潜在的により小さいもの）へと微細化した様々なＣＭＯＳ技術を使用して構築することができ、ＶＬＳＩ及び関連するＩＣチップ設計技法を使用して設計することができる。一実施形態では、ＳＰＡＤアレイセンサは、ＳＰＡＤアレイ２及びＳＰＡＤ制御回路３からなるモノリシックＣＭＯＳウェハとして構築される。他の実施形態では、マルチウェハ積層技法を使用することができ、マルチウェハ積層技法では、上部ウェハ層がＳＰＡＤ構造のアレイからなり、下部ウェハ層が、関連するＳＰＡＤ構造消滅回路、及び上部ウェハ層中のＳＰＡＤ構造に接続されるトリガ回路、並びにＳＰＡＤアレイ制御回路３を備える。
ＳＰＡＤ構造１２０は、トリガパルスとも呼ぶ場合がある出力電流パルスを入射光子 がその中で生成する活性領域、並びに、バイアス電圧の印加及びトリガパルスの検出のためのアノード−カソード接続を備える。様々なＳＰＡＤ構造を使用することができ、ＳＰＡＤ構造についての設計基準を下で議論する。異なるＳＰＡＤ構造は異なる効率及び特性を有することになる。例示のＳＰＡＤ構造が図５Ａ〜図５Ｄに図示され、下で議論される。
消滅回路１３０を使用して、ＳＰＡＤ構造２０に印加されるバイアス電圧を制御し、バイアス電圧を降伏電圧より下に減少させることにより、アバランシェプロセスを消滅（すなわち、停止）させる。消滅回路は、消滅及び再充電回路とも呼ぶ場合がある。というのは、一度アバランシェプロセスが消滅すると、バイアス電圧は、降伏電圧より上の動作電圧に再び上げられて、ＳＰＡＤを再びトリガすることを可能にする。消滅は、能動的又は受動的消滅を使用して実施することができる。受動的消滅は、ＳＰＡＤに直列に抵抗を設けることにより実施される。アバランシェ電流は単に自己消滅する。というのは、アバランシェ電流が、抵抗（高負荷安定器）の両端に電圧降下を発生させ、ＳＰＡＤの両端の電圧を、その降伏電圧より下に下げるためである。アバランシェ電流の消滅後、ＳＰＡＤのバイアスは、降伏電圧に、又は降伏電圧より上に緩やかに回復する。
受動的消滅に対する代替物は能動的消滅である。能動的消滅回路は、例えば、抵抗性要素として働くトランジスタ又はＳＰＡＤ出力に接続されるトランジスタベースの回路といった、デジタル論理回路又は構成要素によりアバランシェ降伏を検出する。トリガパルスの検出の際に、能動的消滅回路は、バイアス電圧を降伏未満の電圧に能動的に引っ張り、アバランシェを消滅し、その後、電圧を動作電圧に戻して切り替える。受動的消滅と比較して、能動的消滅回路は、チップ上により少ない空間を占め、むだ時間を減少させると共に、レーザパルスの発射と同期するためのＳＰＡＤの時間ゲートなどのオプションを可能にする。使用されてきたいくつかの異なる能動的消滅配置構成があるが、これらはかなりの空間を占有することが多い。能動的消滅回路の実施形態が、図６Ｂに図示される。この回路の実施形態は、ＣＭＯＳ技法を使用してウェハ上に、コンパクトにレイアウトすることができる 。この実施形態では、消滅回路はアナログ回路であり、トリガ回路はデジタル回路である。
トリガ回路１４０は、トリガパルスとも呼ばれることになるＳＰＡＤ出力パルスを検出して、トリガ時間を記憶するように構成され、トリガ時間は、次いで、ＳＰＡＤ制御回路３に送信される。一実施形態では、トリガ回路がカウンタを備える。カウンタは、開始信号、例えば、レーザが発射される際に生成され、ＳＰＡＤを動作モードに切り替えるために使用することもできる信号を受信したとき、起動（開始）される。例えば、トリガパルスの立上り又はレベル変化を検出することによるなど、トリガパルスを検出すると、カウンタが停止され、値を読み出して、制御回路３に送信することができる。飛行時間用途では、カウンタが大きくなると、センサの範囲が広くなる。しかし、ウェハ上のカウンタのレイアウトがかなりの空間を占有し、したがって、カウンタが大きくなり空間が大きくなることが各セルについて必要とされる。カウンタは、フリップフロップベースのカウンタ(flip-flop based counter)であってよく、停止信号が受信されるまで又はカウンタが停止若しくは最大値に到達するまで計数を続けることができる。一実施形態では、例えば、カウンタを停止して、ＳＰＡＤアレイ（又はＳＰＡＤアレイ中の現在の行若しくは列）からトリガ時間の読出しをトリガするため、規定された時間期間（タイムアウト又はゲート期間）の最後に停止信号が送信される。一実施形態では、線形の時間−電圧又は時間−デジタル変換器（ＴＤＣ）回路が使用される。一実施形態では、トリガパルスの検出によって、コンデンサの線形な充電がトリガされる。指定された読出時間（例えば、クロック信号）において、充電が停止され、コンデンサの値が読み出されて充電時間に変換される。この充電時間を読出時間から減算して、トリガ時間を決定することができる。開始信号を受信したとき（例えば、レーザパルスの発射の際に）、コンデンサの線形な充電が始まり、ＳＰＡＤを動作モードに切り替えるために使用することもできる逆の配置構成を使用することもできる。（例えば、トリガパルスの立上りを検出することによって）トリガパルスを検出すると、コンデンサの充電は停止される。読出信号を受信したとき、コンデンサの値が決定され、開始信号以来の時間に変換される。
一実施形態では、各ＳＰＡＤセル１１０が複数のＳＰＡＤ構造を備え、共通のカウンタ及びメモリを特色として備える共通のトリガ回路を使用して、実効サイズの減少を行う。すなわち、共通のカウンタ及びメモリ配置構成を使用することにより、トリガ回路の追加のサイズがＳＰＡＤ間で効果的に共有され、そのために、複数のＳＰＡＤセルのサイズは、同じカウンタサイズを有する複数の単一ＳＰＡＤセルよりも小さくなる。したがって、この手法によって、より大きいカウンタ（例えば、１６ビット又は１７ビット以上）を有する一方、充填密度、すなわちチップ上のＳＰＡＤの数を維持又は増加させる能力が提供される。このことを図示するため、図２Ｂは、２つのＳＰＡＤ構造１２０、１２１、及び消滅回路１３０、１３１、及び共通のトリガ回路１４０を備えるＳＰＡＤセル１１０（デュアルＳＰＡＤセル）である実施形態の概略図である。この実施形態では、第１のＳＰＡＤ構造１２０は、第１の消滅回路１３０に接続される。同様に、第２のＳＰＡＤ構造１２１は、第２の消滅回路１３１に接続される。図２Ａに示される配置構成とは対照的に、メモリ回路１６０と併せて、共通のトリガ回路１４０を使用して、ＳＰＡＤ構造１２０と１２１の両方のトリガを記録する。この配置構成では、セル中の複数のＳＰＡＤが使用することを示す共通のカウンタとも呼ばれることになるカウンタ１５０を、共通のトリガ回路１４０が備える。第１のＳＰＡＤ構造１２０、又は第２のＳＰＡＤ構造１２１のいずれかからトリガパルスを検出すると、カウンタ１５０の値が取り込まれる（又はラッチされる）。取り込まれた（又はラッチされた）カウンタ値は、次いで、トリガパルスを受信したＳＰＡＤのＩＤと一緒に、記録するためにメモリ回路１６０に渡される。
図３Ａは、一実施形態による、図２Ｂにしたがって構築されるものなどの、デュアルＳＰＡＤ構造のトリガを記録するための方法３００のフローチャートである。この実施形態では、各ＳＰＡＤは、計数（又は、ゲート）期間の間に１回トリガされるだけである。すなわち、トリガされたＳＰＡＤは、カウンタが計数している間はリセットされず、カウンタは、グローバルに開始及び停止され、ＳＰＡＤは、グローバルなカウンタ停止信号の後にリセットされる。ステップ３０１で、カウンタが開始される。これは、グローバルな開始信号によって開始することができる。いくつかの実施形態では、開始信号は、飛行時間用途において、レーザ発射に同期される。トリガ検出ステップ３０２で、例えば、ＳＰＡＤ出力の、閾値より上への立上りを検出することによって、第１の出力パルス（又は、トリガパルス）がＳＰＡＤ構造から検出される。これは、第１のＳＰＡＤ構造１２０又は第２のＳＰＡＤ構造１２１であってよく、トリガされたＳＰＡＤ構造と呼ばれることになることに留意されたい。次いで、ステップ３０３で、（共通の）カウンタの値が取り込まれ（ラッチされ）、トリガされたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒に（共通の）メモリに記憶される。第２の出力（又は、トリガ）パルスが他のＳＰＡＤ構造から検出される（ステップ３０４）場合、カウンタが停止される（ステップ３０５）。あるいは、第２のＳＰＡＤ構造がトリガしない場合、カウンタは、カウンタ停止信号を受信するまで、又はカウンタが最大カウンタ値に到達するまで（ステップ３０５に対する代替経路）、計数し続ける。ステップ３０６で、記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤが読み出されてＳＰＡＤ制御回路に送信され、又、現在のカウンタ値が読み出されてＳＰＡＤ制御回路に送信される。他のＳＰＡＤがトリガされたかどうかの決定（及び、それに関連するＩＤ）は、カウンタの値と、必要な場合には、メモリ中に記憶されたＳＰＡＤ ＩＤの値を調べることにより推定することができる。他のＳＰＡＤがトリガしなかった場合、現在のカウンタ値は、最大カウンタ値、又はグローバルな停止信号が送信された際の値のいずれかとなる。現在のカウンタ値が、該当する最大値又はグローバルな停止値と等しくない場合、他のＳＰＡＤが現在のカウンタ値の時間にトリガしたと決定することができ、メモリ中に記憶されたＳＰＡＤ ＩＤを調べることにより、ＳＰＡＤ ＩＤを決定（又は、推定）することができる（というのは、メモリ中に記憶されたＳＰＡＤとならないためである）。さらなるステップ３０７で、トリガ回路は、記憶したカウンタ値を送信した後にリセットされる。
トリガ回路をリセットするステップは、カウンタをリセットするステップ、及びメモリをクリアするステップを含む。必要な場合には、ＳＰＡＤを再度バイアスすることができる。いくつかの実施形態では、再度バイアスするステップは、消滅回路によって自動的に実施される。その場合、リセット信号が受信されるまでＳＰＡＤからのさらなるトリガを抑制することができ、あるいは、リセット信号３１８であってよい再度バイアス信号が受信されるまで、トリガ後の再度バイアスを抑制することができる。代替実施形態では、グローバルなカウンタ停止信号は送信されず、リセットカウンタ信号が、停止及びリセットを効果的に実施する。すなわち、セル中のカウンタは自走しており、セル中の両方のＳＰＡＤがトリガされる場合にのみ、停止される。この実施形態では、グローバルなカウンタを使用して、カウンタの最大値の前又はカウンタの最大値において、リセット信号が確実に送信される。この実施形態では、セル中のカウンタがグローバルなカウンタと同じ値を有する場合にＳＰＡＤがトリガされていないと識別できるように、読出し信号３０６が送信されるときにグローバルなカウンタの値を読み出すことによって、トリガされていないＳＰＡＤ構造を識別することができる。
３以上のＳＰＡＤの使用、及び再トリガ可能なＳＰＡＤの使用、すなわち、計数（ゲート）期間の間にＳＰＡＤを複数回トリガすることができることを含む、この方法の他の変形形態が可能である。例えば、３、４、５、６、７、８、又は９以上のＳＰＡＤを、単一のセル中に共同設置することができる。いくつかの実施形態では、セルを含むＳＰＡＤの数は、カウンタのサイズ（例えば、ビットの数）及びレイアウトの複雑さ（例えば、ＣＭＯＳプロセス中に何層の金属層が設置可能であるか）など、所望の動作又は設計パラメータを考慮して、空間を全体として最小化するように選択される。飛行時間用途では、カウンタのビットが増えると範囲が増え、したがって、カウンタサイズの選択は、意図される動作要件（例えば、所望の範囲）に基づくことができる。例えば、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、又は２１以上のビットのカウンタを使用することができる。カウンタサイズを増やすと、カウンタが基板上にかなりの物理的な空間を占有するためにセルサイズにも影響を及ぼし、ＣＭＯＳカウンタにおいてコンパクトなレイアウトを設計するには注意深い設計が必要となる。同様に、セル中のＳＰＡＤの数が増えると、ＳＰＡＤ ＩＤを記憶するためにより大きいメモリが必要であり、そのことによって、セル中により大きい空間を占有することになる。典型的には、メモリはカウンタよりもコンパクトにレイアウトすることができ、したがって、追加のメモリを加えることについてのサイズにおける不利益は、カウンタに追加のビットを加えることについてのサイズにおける不利益よりも小さい。いくつかの場合では、メモリ又は大きいカウンタを加えることによって、レイアウトの複雑さを増加させる、又は不均一なＳＰＡＤ間隔（又は、ピッチ）をもたらす可能性があり、したがって、カウンタサイズ又はセル毎のＳＰＡＤの数を増加させることに関連した何らかのトレードオフが存在する可能性がある。いくつかの実施形態では、２と４の間のＳＰＡＤを、１６ビットと２４ビットの間のカウンタとともに使用して、それに相当するセル毎に単一のＳＰＡＤの配置と比較して、サイズの減少を行うことができる。しかし、これらは単に可能性のある範囲として提供されており、動作（又は、特定用途向け）要件に基づいて、この範囲以外の値をやはり実装できることを理解されたい。例えば、いくつかの用途は、特に広い範囲を必要とし、したがって特に大きいカウンタを必要とする可能性がある。
図３Ｂは、一実施形態による、ＳＰＡＤセル中の複数（ｎ個）のＳＰＡＤ構造のトリガを記録するための方法３１０のフローチャートである。この実施形態では、各ＳＰＡＤは、計数（又は、ゲート）期間の間に１回トリガするだけであってよい。すなわち、トリガされたＳＰＡＤは、カウンタが計数している間はリセットされず、カウンタは、グローバルに開始及び停止され、ＳＰＡＤは、グローバルなカウンタ停止信号の後にリセットされる。ステップ３１１で、カウンタが開始される。トリガ検出ステップ３１２で、例えば、ＳＰＡＤ出力の、閾値より上への立上りを検出することによって、出力パルス（又は、トリガパルス）がＳＰＡＤ構造から検出される。この最初に、これは、ｎ個のＳＰＡＤ構造のうちのいずれかであってよく、トリガされたＳＰＡＤ構造と呼ばれることになることに留意されたい。ステップ３１３では、トリガされたＳＰＡＤ構造が、トリガするべきｎ番目のＳＰＡＤ構造であるのかが決定される。トリガされたＳＰＡＤ構造がｎ番目のＳＰＡＤ構造（はい）である場合、これがトリガするべきｎ個のＳＰＡＤの最後であるために、カウンタが停止される。そうでない（いいえ）場合、（共通の）カウンタの現在の値が取り込まれ（ラッチされ）、トリガされたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒に（共通の）メモリに記憶され（ステップ３１４）、カウンタが計数を続け、回路は、別のＳＰＡＤがトリガするのかを監視し続ける（すなわち、ステップ３１２に戻る）。ｎ個全てのＳＰＡＤが計数ウィンドウの間にトリガしなかった場合に、グローバルなカウンタ停止信号を受信すること、又はカウンタが最大カウンタ値に到達すると（点線３１６により示される、ステップ３１５に対する代替経路）、カウンタが停止される。ステップ３１７で、記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤが読み出されてＳＰＡＤ制御回路に送信され、又、現在のカウンタ値が読み出されてＳＰＡＤ制御回路に送信される。全てのｎ個のＳＰＡＤがトリガされたかどうかの決定、及び、トリガするべき最後（ｎ番目）のＳＰＡＤのＩＤは、カウンタの値と、必要な場合には、メモリ中に記憶されたＳＰＡＤ ＩＤの値を調べることにより推定することができる。ｎ個全てのＳＰＡＤがトリガしなかった場合、現在のカウンタ値は、最大カウンタ値、又はグローバルな停止信号が送信された際の値のいずれかとなる。現在のカウンタ値が、該当する最大値又はグローバルな停止値と等しくない場合、現在のカウンタ値は最後（ｎ番目）のＳＰＡＤのトリガの時間となり、例えば消去のプロセスにより、メモリ中に記憶されたＳＰＡＤ ＩＤを調べることにより、トリガするべき最後のＳＰＡＤのＩＤを決定（又は、推定）することができる。すなわち、ｎ個のＳＰＡＤが存在する場合、トリガされる最後（ｎ番目）のＳＰＡＤのＳＰＡＤ ＩＤは必要ではない。というのは、トリガした最初のｎ−１個のＳＰＡＤが記憶される場合、ＳＰＡＤ ＩＤ、したがって最後の（ｎ番目）のＳＰＡＤのＳＰＡＤ ＩＤを推定することができるためである。このことによって、ｎ−１個のＳＰＡＤのためのカウンタ及びＩＤ値を記憶するのに十分なメモリのみが必要であるために、レイアウト空間が節約される。さらなるステップ３０７で、トリガ回路は、記憶したカウンタ値を送信した後にリセットされる。トリガ回路をリセットするステップは、カウンタをリセットするステップ、及びメモリをクリアするステップを含む。代替実施形態では、トリガされた最後（ｎ番目）のＳＰＡＤのカウンタ値も、ＳＰＡＤ ＩＤと一緒にメモリに記憶され、カウンタは、最後のＳＰＡＤのトリガによって停止されない。カウンタは、ここで、自走しており、グローバルな停止信号３１６で停止すること、又はリセット信号３１８でリセットすることができる。この実施形態では、グローバルなカウンタを使用して、カウンタの最大値の前又はカウンタの最大値において、グローバルな停止信号又はグローバルなリセット信号が確実に送信される。
図３Ｃは、ＳＰＡＤが再トリガ可能な一実施形態による、ＳＰＡＤセル中の複数（ｎ個）のＳＰＡＤ構造のトリガを記録するための方法３２０のフローチャートである。すなわち、トリガ後に、ＳＰＡＤがリセットされる一方、カウンタは計数している。ステップ３２１で、カウンタが開始される。トリガ検出ステップ３２２で、例えば、ＳＰＡＤ出力の、閾値より上への立上りを検出することによって、出力パルス（又は、トリガパルス）がＳＰＡＤ構造から検出される。各ステップにおいて、これは、ｎ個のＳＰＡＤ構造のうちのいずれかであってよく、トリガされたＳＰＡＤ構造と呼ばれることになることに留意されたい。ステップ３２３で、（共通の）カウンタの現在値が取り込まれ（ラッチされ）、トリガされたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒に（共通の）メモリに記憶される。カウンタが計数を続ける一方、 トリガされたＳＰＡＤ構造がリセットされ、回路は、いずれかのＳＰＡＤがトリガするのを−以前にトリガ及びリセットされたＳＰＡＤ構造と異なるＳＰＡＤ構造又は同じＳＰＡＤ構造を監視し続ける（すなわち、矢印３２４により示される、ステップ３２２に戻る）。グローバルなカウンタ停止信号を受信することにより、又はカウンタが最大カウンタ値に到達するとカウンタが停止される（ステップ３２５）。ステップ３２６で、全てのトリガされたＳＰＡＤの記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤが読み出されてＳＰＡＤ制御回路に送信される。さらなるステップ３２７で、トリガ回路は、記憶したカウンタ値を送信した後にリセットされる。トリガ回路をリセットするステップは、カウンタをリセットするステップ、及びメモリをクリアするステップを含む。いくつかの実施形態では、最大カウンタ値の前又は最大カウンタ値においてリセットカウンタ信号が受信されるという条件で、カウンタを停止するステップ（ステップ３２５）を省略することができる。このリセットカウンタ信号は、アレイ中の全てのセルに送信されるグローバルなリセット信号であってよい。これは、同じサイズ（最大カウント値）の別個のグローバルなカウンタによって生成することができ、別個のグローバルなカウンタがカウント値の最大に達すると、別個のグローバルなカウンタが、リセットカウンタ信号を発行する。
上の３つの方法は、図３Ｄに図示される包括的な方法３３０へと一般化することができる。最初のステップは、セル中のカウンタを開始することである（３３１） 。次のステップは、セル中の複数のＳＰＡＤ構造のうちの１つからの各出力パルスを検出するステップを含む、監視又は検出ステップ３３２である。このステップが連続的に実施される一方、カウンタは、メモリが読み出される時間まで計数している（ステップ３３６）。ステップ３３３で、最初のｎ−１個の検出された出力パルスについて、カウンタの値が取り込まれ、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリに記憶される。ステップ３３４で、ｎ番目に検出された出力パルスについて、方法は、カウンタを停止する、又はカウンタの値を取り込み、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリにカウンタ値を記憶するステップを含む。最後に、ステップ３３５は、各記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤをメモリから読み出し、ｎ番目に検出された出力パルスによりカウンタが停止された場合に現在のカウンタ値を読み出すステップを含む。したがって、ＳＰＡＤが再トリガ可能でない場合、ステップ３３４で、カウンタを停止することができ、又は所望の場合、その代わりに、カウンタ値及びＩＤを記録することができる。ＳＰＡＤが再トリガ可能である場合、出力パルスを生成したＳＰＡＤが再度バイアスをかけられ、ｎ番目及びそれ以降の各々の検出される出力パルスについて、カウンタの値が取り込まれて、カウンタ値は、出力パルスが検出されたＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリに記憶される。
述べたように、取り込まれたカウンタ値は、どのＳＰＡＤ構造がトリガしたのかを識別するＳＰＡＤ ＩＤと一緒に記憶される。一実施形態では、ＳＰＡＤ ＩＤは、第１のＳＰＡＤ１２０については０、第２のＳＰＡＤ１２１については１などの、単一ビットの２進数又はフラグである。しかし、他の実施形態では、例えば（限定しないが）、３以上のＳＰＡＤが共通のトリガ回路に接続される配置構成では、より大きいビット値（例えば、２ビット、３ビット、４ビットなど）を設ける場合がある。一実施形態では、メモリに記憶される値は、所定の長さのＳＰＡＤ ＩＤフィールドと、それに続く、典型的にはカウンタのビットサイズの、やはり所定の長さとなるカウンタフィールドからなる。例えば、１ビットのＳＰＡＤ ＩＤフィールド及び１６ビットのカウンタの場合に、メモリ値が１７ビット値となり 、同様に、ＳＰＡＤ ＩＤフィールドが２ビットであり、カウンタが１６ビットの場合には、メモリ値は１８ビット値となる。したがって、メモリ値（又は要素）のビットサイズは、少なくともカウンタのビットサイズに、ｎ−１（すなわち、０、１、…、ｎ−１）を表すのに必要なビットの数を加えたものとなる。追加ビットを、他の目的のために確保する場合がある。一実施形態では、セル毎にｎ個のＳＰＡＤが存在し、ＳＰＡＤが再トリガ可能でない場合、メモリは、ｎ−１個の値を記憶する容量（又は、サイズ）を有することになる。カウンタが自走している（すなわち、最後のＳＰＡＤのトリガによりカウンタが停止されない）場合、メモリの容量はｎ個の項目となってよい。他の実施形態では、メモリは、所定の数のカウンタ値（すなわち、トリガ回数）を記憶することができる。このことによって、全ての値が読み出される前の、ローカルに記憶される、同じ又はいくつかのＳＰＡＤ構造からの複数のＳＰＡＤトリガが可能になる。ＳＰＡＤが再トリガ可能である場合、メモリの容量はｎよりも大きくてよい。記憶するべき各々の追加の値によってセル中のメモリの物理的なサイズが増加し、セル内の空間が限定されているために、最大メモリサイズは、動作要件に基づいて選択されることになる。一実施形態では、マルチプレクサ（ＭＵＸ）をカウンタ及びメモリに接続することができ、マルチプレクサを使用して、例えば、制御回路３から選択信号を受信することによって、どのカウンタ値又はメモリ値を読み出すのかを選択する。これらの実施形態では、カウンタは、ゼロで開始すると仮定される 。しかし、他の実施形態では、カウンタは、値が知られているという条件で、異なる値で開始することができる。別の実施形態では、カウンタが自走カウンタ（すなわち、停止しない）である場合があり、カウンタを開始する代わりに、カウンタの初期値をラッチして記憶することができる。例えば、開始信号の受信の際に、カウンタ値を読み出して記憶することができる。各ＳＰＡＤがトリガすると、カウンタ値を読み出して、ＳＰＡＤ ＩＤと一緒に記憶することになる。
図４は、一実施形態による、ＳＰＡＤアレイセンサ４００の概略図である。一実施形態では、ＳＰＡＤアレイ４０２は、ＳＰＡＤセル４１０のアレイを備える。一実施形態では、各ＳＰＡＤセルは、図２Ａに図示されるものなどの、単一のＳＰＡＤ構造（すなわち、セル毎に１画素）を備える。別の実施形態では、ＳＰＡＤアレイ４０２は、図２Ｂに図示されたデュアルＳＰＡＤセルなどの、セル毎に２又は３以上のＳＰＡＤ構造（例えば、２、３、４、５、６、７、８、すなわち、セル毎に複数の画素）を有するＳＰＡＤセルのアレイを備える。ここの用語では、各ＳＰＡＤが画素であり、セルは、複数のＳＰＡＤ構造及び複数の画素を含むことができる。ＳＰＡＤ制御回路３は、いくつかの分散型構成要素を備える。これらは、電力供給回路４２０、ＳＰＡＤトリガ制御回路４３０、行アドレス回路４４０、及び列アドレス回路４５０を含み、これらは、データバス４６０上に出力データを提供する。ＳＰＡＤトリガ制御回路４３０は、アレイ中の各ＳＰＡＤに制御信号を生成する回路を備える。この実施形態では、これらは、クロック信号生成器４３１、電力イネーブル（ＰＷＲＥＮＡ）信号生成器４３２、プリチャージ（ＰＲＥＣＨ）信号生成器４３３、スタートカウンタ信号生成器４３４、出力イネーブルバス信号生成器４３５、リードメモリ信号生成器４３６、及びリセットカウンタ信号生成器４３７を備える。これらの信号生成器の各々は、（それぞれ）対応する信号、すなわち、クロック信号、電力イネーブル信号、開始信号、出力イネーブル信号、読出信号、及びリセット信号を生成する。電力イネーブル（ＰＷＲＥＮＡ）信号によって、ＳＰＡＤへの電力の制御が可能になり、早いトリガを防止する（すなわち、ＳＰＡＤは、イネーブルのときにだけ動作可能となる）。この実施形態では、電力イネーブル（ＰＷＲＥＮＡ）信号は、カウンタへの停止信号（例えば、グローバルなカウンタ停止信号）としても使用される。プリチャージ信号によって、再トリガを可能にするための、ＳＰＡＤの再準備（再バイアス）が可能になる。スタートカウンタは、各ＳＰＡＤセル中のカウンタを開始して、ＴＯＦデータを決定することを可能にする。というのは、カウンタが各クロックサイクルを計数し、そのため、ＴＯＦは、カウンタ値かけるクロック期間となるためである。出力イネーブルは、ＳＰＡＤから値を読み出すことを可能にするため、出力データバスをイネーブルにする。読出信号は、カウンタ及び／又はメモリの値の読出しをトリガし、リセット信号は、カウンタをリセットする。一実施形態では、アレイはｎ×ｍアレイであり、行アドレス回路は、ｎ個の行セレクタ入力４４２（各々が１ビットに対応する）を有する２ｎ対１マルチプレクサであり、列セレクタ回路は、ｍ個の列セレクタ入力４５２を有する２ｍチャネルデコーダである。
このＳＰＡＤアレイの実施形態は、３２７６８個のＳＰＡＤ（又は、画素）を生み出すため、１２８×１２８個のデュアルセルＳＰＡＤアレイ（すなわち、１２８×１２８×２、又は等価的に１２８×２５６のＳＰＡＤ）を使用して構築された。このデュアルセル配置構成では、各セルは、２つのＳＰＡＤ構造、並びにＳＰＡＤ構造に隣接して関連するアナログ及びデジタル処理回路を備えた。ＳＰＡＤ構造及びチップは、Silterra社の技術（http://www.silterra.com）を使用して、特に、Silterra社のCL130H32プロセス設計キット（http://www.silterra.com/cl130h32.html）を使用して設計された。この高電圧１３０ｎｍのCL130H32 ＣＭＯＳ技術で使用されるオプションは、６つの金属層、ＳＲＡＭモジュール、並びに高、中、及び低電圧オプションを含む。この実施形態では、各セルが７５×７５ミクロンであり、各ＳＰＡＤ構造は、３０ミクロンの直径を有し、チップ寸法全体は、１０．１２ｍｍｘ１０．１２ｍｍであった。ＳＰＡＤのアノード接続は、ＶＮＥＧ＝−２８Ｖに接続され、カソードは、能動的消滅及び再充電回路（トリガ回路）に接続される。ＳＰＡＤデバイスについての量子効率（ＱＥ, quantum efficiency）は、（λ=532nm, Vex=2.3V, DCR=210cps）において、１１．３％であると測定された。
この実施形態では、電力供給回路４２０は、０Ｖ、１．８Ｖ、３．３Ｖの電力レール、３．３Ｖ ＶＰＯＳ信号、及び−２８Ｖ ＶＮＥＧ信号を提供した。クロック信号生成器４３１は、６００ＭＨｚクロックであり、データバス４６０は、１８ビットデータバスであった。この実施形態では、各ＳＰＡＤセルは、２つのＳＰＡＤ構造を含む。ＴＯＦデータは、同じ１×１６ビットカウンタを使用して各ＳＰＡＤについて記録される。チップからの出力データバスは１８ビット幅、すなわち、１６ビットカウンタ（ＴｏＦ解像度）値＋２ビットＳＰＡＤ ＩＤであった。
ＳＰＡＤセンサの動作は以下であった。グローバルな開始信号４３４がアサートされる、例えば、レーザパルスと同期した信号がＬＩＤＡＲ設定に送信されると、（あらゆるセル中の）全てのカウンタが計数を開始する。光子事象が発生するとアバランシェを引き起こし、ＳＰＡＤが降伏して電流がＳＰＡＤを通って流れ、ＳＰＡＤの両端の電圧を降伏電圧よりも下に迅速に放電する。能動的消滅及び再充電回路がＳＰＡＤを再度バイアスすることになる。加えて、ＳＰＡＤは、プリチャージ信号４３３を再度パルス発光することにより、別のアバランシェのために再準備することができる。
第１のＳＰＡＤがセル中で一度降伏すると、トリガ回路が事象をラッチし、自走しているカウンタ値（１６ビット値）が読み出されてメモリに記憶される。ＳＰＡＤ ＩＤ（２ビット）も、メモリに記録される。第２のＳＰＡＤがセル中で発射すると、トリガ回路は、自走しているカウンタ値を停止（又は、ラッチ）する。例えば、全てのＳＰＡＤがトリガされるときに、ＡＮＤ又はＸＯＲゲートを使用して信号を生成することができる。タイムアウト（又は、ゲート）期間の最後に、グローバルな停止信号を各カウンタに送信して、動いているカウンタがあれば停止させる（すなわち、ゼロ又は１つのＳＰＡＤがトリガされる任意のセル中のカウンタを停止させる）。一実施形態では、ＰＷＲＥＮＡ信号が計数をディスエーブル(disable)にする（すなわち、ＰＷＲＥＮＡは、グローバルな停止信号と等価である）。各画素／セルは、行及び列のアドレスによって読み出すためにアドレス指定され、データバスは、グローバルな出力イネーブル信号をアサートすることによりイネーブルにされる。画素／セル毎のカウンタ値を、１８ビットトライステートバスを介して読み出すことができる。入力読出信号４３６がアサートされる場合、１８ビットトライステートバス４６０を介してメモリの内容を読み出すことができる。リセット信号４３７が、カウンタ及びメモリをリセットする。
様々なＳＰＡＤ構造を使用することができる。図５Ａは、一実施形態による、ＳＰＡＤ構造２０を通る断面図５００であり、図５Ｂは、Ｐドリフト領域とＰウェル領域がオーバーラップする別の実施形態による、ＳＰＡＤ構造２０を通る断面図５０１である。図５Ｃは、オーバーラップ部を示す、図５ＢのＳＰＡＤ構造の一部の拡大図である。図５Ｄは、図５ＢのＳＰＡＤ構造の上面図である。
図５Ａを参照すると、ＳＰＡＤ構造は、活性領域を画定する、低濃度のドープされたｐウェル領域４０４内の高濃度にドープされたｐ＋領域５０２のリング部を備える。アノード５２４がｐ＋領域５０２に接続される。Ｐウェル領域５０４は、低濃度にドープされたＨＶＮウェル領域５０８の上に階層化されており、接合領域５２０を形成する。ＨＶＮウェルは、Ｐ型基板（Ｐサブ）５１０上にあり、ＨＶＰウェル領域５１７により囲まれている。（ｐ＋リング部５０２内の）活性領域５０２は、ＨＶＮウェル５０８の中に埋め込まれている又はＨＶＮウェル５０８により囲まれているＰドリフトと呼ばれる低濃度にドープされたｐ型材料からなる円形ガードリング部５０６により囲まれている。ｎ＋領域５１６は、ＨＶＮウェル５０８の上部の近くで、周辺部の近くに配置され、カソード接続５２２を備える。二酸化ケイ素層５１２を使用するシャロートレンチアイソレーションを使用して、ｐ＋領域とｎ＋領域とを分離し、ＨＶＮウェル領域５０８及びｐ型ＨＶ Ｐウェル領域４１７のガードリング部及び表面を覆うための遮光層として機能する。ＳＰＡＤ構造の活性区域は、ｐ＋及びｐウェル領域を入射光子にさらすアノードリング部の内側縁部により画定される。金属間誘電体、追加金属層、及びパッシベーション部を含む上層は、見やすいように省略されている。ＳＰＡＤデバイスは、Silterra社製C130H32プロセス（Ｐ型基板）の、Ｐウェル（アノード）部とＨＶＮウェル（カソード）部の逆方向降伏ダイオード接合を使用する。
逆方向降伏より僅かに高く、このダイオードの両端にＤＣ電圧が常に印加されており、これは、約−３０Ｖである。このダイオードのアノード（Ｐウェル）は通常ＢＶ（約−３０Ｖ）にバイアスされ、カソード（ＨＶＮウェル）は、０〜＋２．５Ｖの間の任意の電圧に調整することができる（これは、降伏「より高い」電圧バイアスを表す）。このことは、カソードからアノードへの合計電圧が、ダイオードの降伏より僅かに高いことを意味する。動作では、ＳＰＡＤは、この逆方向降伏点より僅かに高く「常に」バイアスされる。この高電圧によって、Ｐウェル／ＨＶＮウェル接合にわたって、非常に強い電場が生成され、このことは、まさに、光子がＰウェル／ＨＶＮウェル接合に当たり、衝突電離を引き起こし、ＳＰＡＤがアバランシェを開始する際に必要である。一体化された電子装置が、光子によって開始されるこのアバランシェ効果、及びその後の大電流を検出する。
対象のＳＰＡＤは、Ｐウェル（アノード）部とＨＶＮウェル（カソード）部との間の接合に作られる。良好なＳＰＡＤ性能を達成するため、ＳＰＡＤのアバランシェ降伏が、周辺部ではなく、むしろ接合の区域内で生じることが望ましい。目的は、Ｐウェル／ＨＶＮウェル接合（空乏領域）に沿った中心部において、又は中間部で横方向にアバランシェ降伏を制御し、そのため、光子がアバランシェ降伏を開始できるが、何か他のものは開始できないことである。言い換えると、Ｐウェル／ＨＶＮウェル接合の強電場を作るとき、この接合の時期尚早のエッジ降伏（ＰＥＢ, premature edge breakdown）を回避することが望ましい。これは、通常、ＳＰＡＤ構造の角又は縁部で生じる。
図５Ｂは、一実施形態による、ＳＰＡＤ構造２０を通る断面図５０１であり、図５Ａに図示される設計を超えて性能を改善するように設計された。図５Ｃは、図５ＢのＳＰＡＤ構造の一部の拡大図であり、図５Ｄは、図５ＢのＳＰＡＤ構造の上面図５６２である。例えば、ＰＥＢ及び／又は暗計数率（ＤＣＲ, dark count rate）を減少させることにより性能を改善するため、いくつかの技法が使用された。１つの技法は、アバランシェが倍増領域（又は、空乏領域）の中心で開始される可能性を最大化するために、例えば、低濃度にドープされたガードリング部を使用することによって、接合の縁部における降伏電圧を増加させることである。現在のＣＭＯＳプロセスでは、シャロートレンチアイソレーション（ＳＴＩ）を使用して、チップ上のトランジスタを分離する。分離を改善するため、全てのｐ＋打ち込み部及びｎ＋打ち込み部がＳＴＩにより囲まれるように、ＳＴＩは、いずれの場所においてもエッチングされる。しかし、打ち込み区域とＳＴＩとの間の界面は、キャリア生成の中心をなす場合がある。これらがＳＰＡＤの活性区域（Ｐ＋／Ｐウェル）の近くである場合、光学的事象ではなく、むしろ熱的事象によって、アバランシェをトリガする場合が潜在的にある。したがって、一実施形態では、暗計数率を減少又は最小化することにより性能を改善するため、打ち込み区域を覆ってポリシリコンゲート（ポリ）部５１８を配置することによって、ＳＴＩ領域が分離された。これは、ＳＴＩ縁部５１２を活性区域５０２から隔てた状態に保つ。さらに、薄膜ゲート酸化物層内に強電場の生成を避けるため、ポリシリコンゲートが、Ｐ＋／Ｐウェル層と同じ電位に保たれる。
したがって一実施形態では、ＳＰＡＤ構造は、少なくとも１つのアノードを備えるＰウェル領域と、活性領域と、打ち込み領域中のＰドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、ＳＰＡＤの活性領域の上面が露出し、Ｎウェル領域の上面が１又は２以上のシャロートレンチアイソレーション（ＳＴＩ）領域で覆われ、ポリシリコンゲート（ポリ）領域が、露出した活性領域から離れた打ち込み領域の上面を覆って配置され、１又は２以上のＳＴＩ領域を打ち込み領域から分離するためにＮウェル領域の上面の部分を覆って延在する。
ＰＥＢを減少させるために実装される別の技法は、ダイオード周辺部で電場勾配を減少させる、急激なドーププロファイルを避けることであった。Ｐウェル領域５０４とＰドリフト領域５０６とをオーバーラップさせることによって、図５Ａに図示されるプレーナ型Ｐウェル−ＨＶＮウェル接合領域と比較して、接合にわたるより弱い電場（又は場の勾配）を有するより勾配の緩い（急激でない）接合が作られることが、シミュレーションの使用を通して発見された。図５Ｂに図示される設計では、「ガード」リング部、この場合ではＰドリフト／ＨＶＮウェルダイオードが使用される。このＰドリフト／ＨＶＮウェルダイオードは、約−４０Ｖの、はるかに高い降伏電圧を有する。このダイオードは、含まれる電場を保つ。並んだ配置構成ではなく、むしろオーバーラップするＰウェル５０４とＰドリフト５０６を使用することによって、Ｐウェル／ＨＶＮウェル接合にわたるより集中しない（すなわち、より平滑な、又はより均一な）場が作られ、したがって、アバランシェ降伏をトリガする熱電子の可能性を減少させることが、シミュレーションを通して発見された。
図５Ｃは、図５ＢのＳＰＡＤ構造の一部の拡大図である。図５Ｂ及び図５Ｃに図示されるＳＰＡＤ構造の実施形態は、ガードリング部を含んで、３０ミクロンの合計直径を有して構築された。光子吸収に反応する活性区域５３０は、５ミクロンの直径であった。さらに、Ｐウェル幅５３２は７ミクロン、ポリ幅５３４は１ミクロン、ポリｎ＋ギャップ５３６は４．４ミクロン、ｎ＋幅５３８は１．３ミクロン、Ｐ＋幅５４０は０．８４ミクロン、Ｐドリフト幅５４２は１．３ミクロン、オーバーラップするＰドリフトＰウェル領域の幅５４４は０．８ミクロン、２６ミクロンのＨＶＮウェル幅５４６、０．９ミクロンのＰウェル深さ５４８、１ミクロンのＰドリフト深さ５５０、及び３ミクロンのＨＶＮウェル深さ５５２であった。この実施形態では、Ｐウェル幅は７ミクロンであり、活性区域５３０が縁部から１ミクロンだけ差し込まれており、したがって、活性区域は５ミクロン幅であり、オーバーラップは０．８ミクロンで、オーバーラップ幅対活性区域の比（０．８／５．０）の０．１６（１６％）をもたらす。オーバーラップ幅対Ｐウェル半径の比は、（０．８／３．５）０．２３（２３％）であった。
図５Ｂ及び図５Ｃからわかるように、ＳＰＡＤ構造は、少なくとも１つのアノード及び活性領域を備えるＰウェル領域と、Ｐドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、Ｐドリフト領域がＰウェル領域とオーバーラップする。さらにこの実施形態では、Ｐウェル領域はＳＰＡＤの上面からＮウェル領域へと延在する円形ディスク領域であり、Ｐドリフト領域は、Ｐウェル領域の厚みよりも厚い厚みを有し、Ｐウェル領域から径方向に延在し、Ｐウェル領域の下でＮウェル領域の中へと延在してオーバーラップ領域を画定する環状領域である。しかし、オーバーラップ領域を生成するために、他の構造及び配置構成を使用できることを理解されたい。
Ｐウェル領域５０４とＰドリフト領域５０６をオーバーラップする効果が、図５Ｅ〜図５Ｈに図示される。図５Ｅは、一実施形態による、Ｐドリフト領域とＰウェル領域が隣接するＳＰＡＤ構造中の衝突電離率のシミュレーションのコンタープロットであり、図５Ｆは、電流を図示する、図５Ｅに示されたシミュレーションのさらなるプロットである。同様に、図５Ｇは、一実施形態による、Ｐドリフト領域とＰウェル領域がオーバーラップするＳＰＡＤ構造中の衝突電離率のシミュレーションのコンタープロットであり、図５Ｈは、電流を図示する、図５Ｇに示されたシミュレーションのさらなるプロットである。コンタープロットは、衝突電離率を灰色で示しており、衝突電離率は、時間の量毎にキャリアにより生成される電子−正孔対の数である。衝突電離率は、電場の強さに対して指数関数的である。電流を表す線は、（それぞれ）、図５Ｅ及び図５Ｇでは白で示され、図５Ｆ及び図５Ｈでは黒で示される。これらのシミュレーションでは、アノード５２４は、Ｐウェル領域５０４とＰドリフト領域５０６をオーバーラップする効果を強調するために、中央に配置される。図５Ｅ及び図５Ｆは、Ｐウェル領域５０４とＰドリフト領域５０６が隣接している実施形態を示す。衝突電離率、したがって電場の強さは、Ｐドリフトのすぐ隣のＰウェルの領域で最大化される。図５Ｅ及び図５Ｆから、カソード５２２近くの電流線５７２とＰドリフト領域後の縁部後の電流線５７４が近くに集められ、これらの領域中の大きな電場勾配を反映していることがわかる。これを、Ｐドリフト領域５０４とＰウェル領域５０６がオーバーラップする（５２６）、図５Ｇ及び図５Ｈと比較する。最大衝突電離率の領域、したがって最大電場強度領域は、図５Ｅに示されるものよりはるかに広い。この場合も、図５Ｅ及び図５Ｆ中のものと比較して、カソード５２２近くの電流線５８２とＰドリフト領域後の縁部後の電流線５８４がよりまばらに集められ、これらの領域中のより平滑でより均一な電場勾配を反映しており、このことがＰＥＢを減少させる役割を果たすことがわかる。
（ＰウェルがＰドリフトに隣接する構成では）Ｐドリフトがどれだけ広くても、Ｐウェル−Ｐドリフト界面の曲面で降伏が依然として発生することを、シミュレーションが明らかにしている。Ｐウェル領域をＰドリフト領域とオーバーラップすることにより、より急激でない接合が作られたことが発見された。２０ミクロンの直径を有するＳＰＡＤの場合では、２ミクロン又は４ミクロンのオーバーラップのいずれかを使用して、より急激でない接合が得られることを、シミュレーションが示した。実世界の試験では、２０ミクロンの活性直径を有するＳＰＡＤについて、１．５ミクロンのオーバーラップ（すなわち、０．０７５又は７．５％のオーバーラップ幅対活性区域の比）が使用される３２×３２のＳＰＡＤアレイ、及び５ミクロンの活性直径を有するＳＰＡＤについて、０．８ミクロンのオーバーラップ（すなわち、０．１６又は１６％のオーバーラップ幅対活性区域の比）が使用される２５６×２５６のＳＰＡＤアレイで好ましい結果が得られた。
オーバーラップ領域を一度使用すると、より平滑な場及び減少したＰＥＢの意味で、性能向上の多くが達成され、オーバーラップ領域を活性領域の中にさらに延ばすことでは、実質的にさらなる改善が得られない、すなわち、性能向上は、オーバーラップ部のサイズと線形ではないことをシミュレーションは示した。さらに、活性区域の中にかなり延びる非常に大きいオーバーラップ部を使用すること（例えば、０．５）によって、光子検出で利用可能な活性区域にかなり影響を及ぼす可能性があることが考えられる。シミュレーション及び経験から、異なるサイズの活性区域であるが、オーバーラップ幅対活性区域のほぼ同じ比を有するＳＰＡＤについて、同様の効果が観察されること推定される。すなわち、オーバーラップ幅対活性区域の比（オーバーラップ幅／活性区域）を設計ガイドとして使用することができ、オーバーラップを使用しない（すなわち、Ｐウェル領域とＰドリフト領域が隣接する）構造と比較して、０．０５、０．１、０．１５、０．２、０．２５の比は、改善した性能をもたらす。しかし、上に言及したように、小さいオーバーラップ（０〜０．０５）でさえ、例えば０．２５〜０．４５の比といったより大きい領域が行うような、何らかの利益をもたらす。同様に、使用できる他の同様のパラメータは、オーバーラップ幅対Ｐウェル半径の比（例えば、０．１〜０．７）である。中心でない（すなわち、Ｐウェルの縁部の近くの）アノードを使用するときの別のオプションは、アノードの内側縁部へ、すなわち、活性領域の開始点へ、又は縁部のアノード直径の約２０％の内側へと延びるオーバーラップ領域を使用することである。
図５Ａ又は図５Ｂに図示されるＳＰＡＤ構造の、例えば光子検出効率又は応答時間により測定されるような性能は、基板、ドーパント材料、ドーパント濃度、層の厚さ、及び相対的な寸法を含む構造の寸法の選択など、様々な要因に依存する。ＳＰＡＤ構造を設計する方法が下で議論される。
表１は、図５Ｂ又は図５Ｃに図示されるＳＰＡＤ構造を設計するために使用され、１２８×２５６ ＳＰＡＤアレイで使用され、他のＳＰＡＤ構造の設計をガイドするのにより一般的に使用できる様々な設計パラメータの表である。

図６Ａは、アナログ消滅及びＳＰＡＤ回路配置構成１３０の概略図である。電力イネーブル信号４３２の制御の下で、正の供給電力４２２が能動的消滅及び再充電回路３０に提供される。能動的消滅回路３０は、ＳＰＡＤ１２０のカソード１２２に接続され、アノード１２４は、負の電圧供給４２４に接続される。プリチャージ信号４３３は、能動的消滅回路をバイパスすることを可能にする。トリガ出力１２６は、バッファにより保護されるカソード１２２に接続される。
図６Ｂは、小型能動的消滅及び再充電回路１３０の詳細概略図である。電力は、Ｖｃｃ４２２及びＶｄｄ４２３を介して供給される。電力イネーブル信号４３２は、１対の直列接続トランジスタ１３２及び１３３を制御する。電力線１３４の接続は、２つのトランジスタを接続する線から引かれており（すなわち、電圧分割器配置）、ＳＰＡＤカソード１２２に接続される消滅トランジスタ１３８に接続される。プリチャージ信号４３４は、電力線１３４に接続され、バイパス線１３９をＳＰＡＤカソードに提供するさらなるトランジスタを制御する。この線は、直列に配置される２つのトランジスタ１３６をやはり制御し、２つのトランジスタ１３６が、今度は、直列に接続される２つのトランジスタ１３７を制御して、ｓｔｏｐｎ信号を生成する。
図７は、一実施形態による、トリガ回路の概略図である。トリガ回路１４０は、カウンタ１５０、メモリ１６０、並びにパルスラッチ及び書込み検出回路１７０を備えるデジタル論理回路である。グローバルな開始信号４３４がカウンタ１５０を開始する。パルスラッチ及び書込み検出回路１７０は、第１の入力１７２上で第１のＳＰＡＤトリガ出力１２６を、第２の入力１７４上で第２のＳＰＡＤトリガ出力１２７を受信し、両方の信号のトリガを監視する。第１のＳＰＡＤのトリガの際に、トリガしたトリガ入力の２ビットＳＰＡＤ ＩＤが、ＳＰＡＤ ＩＤ設定入力１６２でメモリ１６０に提供され、書込み信号１６４がメモリ１６０に送信されて、カウンタ１５４の１６ビット値を読み出して、この値をメモリ１６０に記憶する。第１のラッチ１４２が第１のトリガ信号１２６に接続され、第２のラッチ１４４が第２のトリガ信号１４４ に接続される。両方のＳＰＡＤがトリガされると、ＸＯＲゲート１４６が、停止線１５２上でカウンタを停止する。グローバルな読出信号４３６が受信されると、どの値がマルチプレクサ（ＭＵＸ）１４７を介して送信されるのかの制御で、メモリ１６８中に記憶された１８ビット（２ビットのＳＰＡＤ ＩＤ及び１６ビットのカウンタ）値が、１８ビットバス１４８上に提供され、１６ビットのカウンタ値がバス１４８上にやはり提供される（すなわち、メモリは動作可能状態である）。グローバルなリセット信号４３７がカウンタをリセットする。
ＳＰＡＤセルが３以上のＳＰＡＤ構造を含む場合、この回路は、例えば、追加ラッチを追加すること、並びにパルスラッチ及び書込検出回路１７０を変更して、複数の入力を取り出して複数のメモリに送り出すことによって、拡張することができる。メモリの容量を増やす場合がある。カウンタを１６ビットカウンタのままにする場合があり、又は、用途若しくは他の要件に応じて、より少ない（例えば、１２ビット）及びより多い（例えば、２４ビット）サイズを含む他のサイズのカウンタ及びメモリを使用する場合もある。
図８Ａは、一実施形態による、カウンタ回路１０の概略図である。一実施形態では、カウンタ機能は、１６進リップルカウンタとして実装される。それは、カスケード配置で構成される１６個のＤフリップフロップを使用しており、そこでは、１つの出力を次へと送り出す。各ＤフリップフロップのＤを
に接続することによって、２進カウンタが得られる（８１４）。入力クロック（ＣＬＫ）周波数４３１と比較して、Ｑの出力における周波数は２で除算される。２つのフリップフロップ８１２及び８２２を使用して、４進リップルカウンタ８２４が得られる。ｎ個のフリップフロップ８９２をカスケード接続することによって、２ｎ進カウンタ８９４が得られる。図８Ａは、やはり、各フリップフロップでのマルチプレクサ（ＭＵＸ）の組込を示す。こうして、フリップフロップ１（８１２）の２進出力８１３が、メモリ中の第１のビットに対応するメモリ線８１５と一緒に第１のＭＵＸ８１４に提供される。選択線８１６が、第１のビット出力８１８を生成するため、メモリ又はカウンタ値の選択をイネーブルにする。同様に、フリップフロップ２（８２２）の４進出力８２３が、メモリ中の第２のビットに対応するメモリ線８２５と一緒に第２のＭＵＸ８２４に提供される。選択線８２６が、第２のビット出力８２８を生成するため、メモリ又はカウンタ値の選択をイネーブルにする。これがカウンタを通して反復され、その結果、フリップフロップｎ（８９２）のｎ進出力８９３が、メモリ中のｎ番目のビットに対応するメモリ線８９５と一緒にｎ番目のＭＵＸ８９４に提供される。選択線８９６が、ｎ番目のビット出力８９８を生成するため、メモリ又はカウンタ値の選択をイネーブルにする。
図９は、一実施形態による、パルスラッチ及び書込検出部の概略図である。これは、ＡＮＤゲート１７５への、第１及び第２のＳＰＡＤトリガパルスのためのトリガラッチ１７２及び１７４を備える。出力は分割され、１本の線が、時間遅延回路１７６に向けられて、ＸＯＲゲート１７７中で元の出力と再度組み合わされる。出力は、第１のＡＮＤゲート１７５を制御するラッチ１７８に向けられる。出力は、書込パルス出力１６４が得られるリセット信号４３７とともにＡＮＤゲート１７９にやはり提供される。この実施形態は、デュアルＳＰＡＤ構造に使用されるが、現在の設計に基づいて、ＳＰＡＤ構造の数が３以上である場合、拡張することができる。
１２８×１２８デュアルセルＳＰＡＤアレイが、上の設計に基づいて構築された。しかし、他の実施形態及び変形形態で、特徴及び回路を使用できることを理解されたい。さらに、いくつかの特徴又は回路は、他の特徴なしで使用することができる。例えば、ポリシリコンゲート（ポリ）を配置することにより分離されるＳＴＩ領域を使用するＳＰＡＤ構造を、Ｐウェル領域とＰドリフト領域をオーバーラップすることと独立に使用することができる。いずれか又は両方の特徴を有するさらなるＳＰＡＤ構造を、セルアレイ毎に１つのＳＰＡＤ並びにセルアレイ毎に複数のＳＰＡＤで使用することができる。加えて、ＳＰＡＤアレイの寸法を変えることができる。一実施形態では、多層ＣＭＯＳ技術を使用することによって、ＳＰＡＤ構造を上部の層に設け、消滅回路及びデジタルトリガ回路を下部の層に配置することができる。層間電気接続を使用して、ＳＰＡＤをこれらの回路に電気的に接続する。セル毎のＳＰＡＤの数も変えることができる。ＳＰＡＤの数を増やすには、メモリのサイズを増やすことによる、トリガ回路の何らかの修正が必要である。しかし、セル中の複数のＳＰＡＤのため共通のカウンタ及びメモリを使用することによって、同じ数の、セル毎に単一のＳＰＡＤの全体サイズと比較して、全体サイズの減少をもたらすことができる。
図１０は、一実施形態による、ＳＰＡＤアレイを使用するフラッシュＬＩＤＡＲシステム１０００の概略図である。システムは、例えば、２５〜１００Ｈｚ パルスグリーン（５３２ｎｍ）レーザといったパルスレーザ１０１０を備え、パルスレーザ１０１０は、レーザから何らかの距離１０２２である目標１０２０へとレーザパルス１０１２を発射し、目標１０２０が、光１０２４をＳＰＡＤアレイセンサチップ１０４０に戻して反射する。パルスレーザ１０１０を発射する際に、同期信号１０１４がＳＰＡＤアレイセンサチップ１０４０に提供されて、ＳＰＡＤをリセットし、カウンタを開始する。マイクロレンズアレイ１０３２を含む光学組立体１０３０が、目標１０２４からの反射光をＳＰＡＤアレイ上に合焦し、個別のＳＰＡＤをトリガする。コンピューティングデバイス１０５０が、ＳＰＡＤアレイ１０４２に行列読出信号を送信し、ＳＰＡＤアレイからのデータがバスを介して読み出され（１０４４）、コンピュータ１０５０上に記憶される。例えば、１２８×１２８デュアルセルＳＰＡＤでは、１６３８４画素が読み出され、各画素の読出値が、ＳＰＡＤのトリガ値／時間に対応する、２×１６ビットカウンタ値（ＳＰＡＤ毎に１つ）をもたらす。ここで、同期信号１０１４（すなわち、カウンタ開始信号）以降の計数の数であるカウンタ値を、クロック周期で乗算することにより、画素中でＳＰＡＤへの飛行時間（ＴｏＦ）を決定することができる。飛行時間は、次いで、飛行時間の半分を伝送媒体（例えば、空気）中の光の速度で乗算することにより、目標への距離に変換することができる。この手順は、当業者には明らかなように、関連する校正データを考慮するために修正することができる。
コンピューティングデバイス１０５０は、マイクロコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ, field programmable gate array）、又はラップトップ、ノートブック、サーバ、デスクトップ、タブレット、スマートフォンなどといった他のプロセッサベースのコンピューティングデバイスであってよい。一実施形態では、ＦＰＧＡボードが、ＳＰＡＤチップからＴｏＦデータを読み出し、次いでデータを、３Ｄ画像を表示するプロセッサベースのコンピューティングデバイスに通信又はアップロードする。プロセッサベースのコンピューティングデバイスは、表示デバイス、プロセッサ及びメモリ、並びに入力デバイスからなるシステムであってよい。メモリは、本明細書に記載される方法をプロセッサに実行させる命令を含むことができる。プロセッサ、メモリ、及び表示デバイスは、デスクトップコンピュータなどといった標準的なコンピューティングデバイス、ラップトップコンピュータ若しくはタブレットなどといった携帯型コンピューティングデバイスに含まれてよく、又は、特別注文のデバイス若しくはシステムに含まれてよい。コンピューティングデバイスは、単体のコンピューティング若しくはプログラム可能デバイス、又は有線接続若しくは無線接続を介して動作可能に（又は、機能的に）接続されるいくつかの構成要素を備える分散型デバイスであってよい。プロセッサベースのコンピューティングデバイスは、中央処理装置（ＣＰＵ, central processing unit）、メモリ、表示装置を備えてよく、キーボード、マウスなどといった入力デバイス１４０を含んでよい。ＣＰＵは、入出力インターフェース、算術論理演算ユニット（ＡＬＵ, arithmetic and logic unit）、並びに制御ユニット、及び入出力インターフェースを通して入出力デバイス（例えば、入力デバイス及び表示装置）と通信するプログラムカウンタ要素を備える。入出力インターフェースは、予め規定された通信プロトコル（例えば、Ｂｌｕｅｔｏｏｔｈ、Ｚｉｇｂｅｅ、ＩＥＥＥ ８０２．１５、ＩＥＥＥ ８０２．１１、ＴＣＰ／ＩＰ、ＵＤＰなど）を使用して、別のデバイス中の等価な通信モジュールと通信するために、ネットワークインターフェース及び／又は通信モジュールを備えてよい。グラフィカルプロセッシングユニット（ＧＰＵ, graphical processing unit）が含まれてもよい。表示装置は、平面ディスプレイ（例えば、ＬＣＤ、ＬＥＤ、プラズマ、タッチスクリーンなど）、プロジェクタ、ＣＲＴなどを備えてよい。コンピューティングデバイスは、単一のＣＰＵ（コア）又は複数のＣＰＵ（複数のコア）、又は複数のプロセッサを備えてよい。コンピューティングデバイスは、並列型プロセッサ、ベクトル型プロセッサを使用してよく、又は分散型コンピューティングデバイスであってよい。メモリはプロセッサに動作可能に結合され、ＲＡＭ及びＲＯＭ構成要素を備えてよく、デバイス内又はデバイス外に設けられてよい。メモリを使用して、オペレーティングシステム及び追加のソフトウェアモジュール又は命令を記憶することができる。プロセッサは、メモリ中に記憶されたソフトウェアモジュール又は命令をロード及び実行する ように構成することができる。
ガイガーモードで動作する単一光子アバランシェダイオード（ＳＰＡＤ）は、単一の光子を検出する能力を有するように設計及びバイアスされる、１つのタイプの光検出器である。ＳＰＡＤの集合（又はアレイ）を作ることは、単一の集積回路チップ上に全てを取り付けることができるようにＳＰＡＤデバイスを小型化することにより可能である。各ＳＰＡＤデバイスにデジタル回路を伴わせることにより、正確な光子計数とタイミング機能の両方を実施する能力を有する個別画素又はスマート検出器を作ることが可能である。ここで、低光量、３Ｄ、長距離、高解像度の短距離、及び超高感度の分子における撮像を含む用途のために、ＳＰＡＤ（又は、ＳＰＡＤアレイ）センサを使用することができる。軍事、気象学、宇宙、拡張現実、リモートセンシング、及び自律ロボット工学からの広範囲な用途がある、光検出及び測距（ＬＩＤＡＲ, Light Detection And Ranging）を利用する用途で、ＳＰＡＤが特に魅力的である。
ＬＩＤＡＲ撮像及び放射線誘起発光を検出することを含む用途のために、ＳＰＡＤベースのセンサを使用することができる。用途の１つの区域は、長距離ＬＩＤＡＲを使用する高品質３Ｄ画像を取り込むため、ＳＰＡＤアレイチップ技術に基づいた、飛行時間（ＴｏＦ）カメラ画像センサの開発である。ＬＩＤＡＲは、遠くの目標に特定の波長のレーザ光をパルス発光し、反射した光子が画像センサ又はＳＰＡＤアレイチップへと向けられることになる。この場合には、画像センサにより受け取られる少数の光子だけがあり、これは、個々の光子の飛行時間（ＴｏＦ）を解決することも必要となる。したがって、性能の決定において、各ＳＰＡＤの感度（又は、量子効率（ＱＥ）の測定値）が重要な要因である。光の放出と反射した信号の検出との間のＴｏＦを測定することにより、光の速度を使用して、目標とセンサとの間の距離を換算することが可能である。シーンの、３Ｄの深さ方向に解像度のある画像を得るために、画素のアレイ全体について、画素毎に、ＴｏＦ情報を測定することが可能である。各画素が、ＳＰＡＤ検出器及び関連するタイミング電子装置を含む。
ＴｏＦ技法は、直接ＴｏＦ又は（ｄＴｏＦ）と間接（ｉＴｏＦ）の範疇にグループ分けすることができる。直接ＴｏＦ法は、画素中に位置している非常に正確なタイマ又は時間−デジタル（ＴＤＣ, time-to-digital）変換器によって、時間遅延を直接測定する。タイマの精度又は解像度に応じて、この方法は、典型的には、非常に高い精度（ミリメートル）の深さ方向の解像度における長い（キロメートル）距離の測定で使用される。間接ＴｏＦ法は、対照的に、周期的に放出される光信号と比較したときの、反射信号の位相遅延の測定から時間遅延（したがって、距離）を再構築する。この技法は、数センチメートルの深さ方向の解像度の、短い又は中程度の距離（数十メートル）により適している。ｉＴｏＦ技法では、連続波ｉＴｏＦ（ｃｗ−ｉＴｏＦ, continuous-wave iToF）を実装することができ、それによって、正弦曲線変調した光源がシーンを照射し、位相遅延を計算するために、戻った信号が変調期間の間に数回サンプリングされる。又は、照明器が光の矩形パルスを使用する、パルス光ｉＴｏＦ（ｐ−ｉＴｏＦ, pulsed-light iToF）法を実装することができる。
ＳＰＡＤデバイスは、好まれる何らかの他の検出器技術よりもはるかに優れた性能を提供する。その長所にもかかわらず、固体「集積」ＳＰＡＤアレイは、現在では、他のタイプの画像センサよりもはるかに少ない画素を有する。これは、ＳＰＡＤ画像センサが、典型的なＣＭＯＳ／ＣＣＤベースカメラよりも、はるかに詳細ではない画像を取り込むことを意味する。そのため、この制限を克服して、比類なき機能性及び高品質な撮像性能を発揮するために、高感度ＳＰＡＤと組み合わせた高密度分解能ＳＰＡＤアレイをもたらす必要がある。
しかし、良好な量子効果又は光子感度を得るために、ＳＰＡＤ設計は、文字通り、同じシリコンダイ上へのサポート回路の集積化を妨げる、専用で、独占所有権のある、非ＣＭＯＳ製造プロセスを必要とすることがしばしばであった。それにより、標準的なＣＭＯＳ技術に集積化された他のＳＰＡＤ設計によって、高い光子感度を有する検出器を製造することが困難であることがわかった。ここで、研究上の課題は、従来型のＣＭＯＳ製造プロセスを使用して実践的な高密度ＳＰＡＤアレイチップを製造する一方、高い量子効果（ＱＥ）を維持することである。これは、安価なセンサをもたらすだけでなく、新規で刺激的な用途を開放する追加の機能性を簡単に集積化することももたらすことになる。本出願は、これらの要件に対処することが可能な、ＳＰＡＤアレイ及びＳＰＡＤ構造を提供する。
様々な技術及び技法のいずれかを使用して、情報及び信号を表し得ることを、当業者なら理解されよう。例えば、データ、命令、コマンド、情報、信号、ビット、記号、及びチップは、上の記載を通して参照することができ、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組合せにより表すことができる。
本明細書に開示される実施形態に関して記載された様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップを、電気的なハードウェア、コンピュータソフトウェア若しくは命令、又は両方の組合せとして実装できることを、当業者ならさらに理解されよう。ハードウェアとソフトウェアのこの互換性を明らかに説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、及びステップが、それらの機能性の点から上で一般的に記載された。そのような機能性がハードウェアとして実装されるのか、又はソフトウェアとして実装されるのかは、特定の用途及び全体システムに課される設計制約に依存する。当業者は、各特定の用途のために異なる方法で記載された機能性を実装することができるが、そのような実装上の判断は、本発明の範囲からの逸脱を引き起こすと解釈するべきではない。
本明細書に開示される実施形態に関して記載された方法又はアルゴリズムのステップは、ハードウェアで直接的に、プロセッサにより実行されるソフトウェアモジュールで、又は２つの組合せで具体化することができる。ハードウェア実装では、処理は、１若しくは２以上の特定用途向け集積回路（ＡＳＩＣ, application specific integrated circuit）、デジタル信号プロセッサ（ＤＳＰ, digital signal processor）、デジタル信号処理デバイス（ＤＳＰＤ, digital signal processing device）、プログラマブル論理デバイス（ＰＬＤ, programmable logic device）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ, field programmable gate array）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、本明細書に記載される機能を実施するように設計される他の電子ユニット、又はそれらの組合せ内に実装することができる。コンピュータプログラム、コンピュータコード、又は命令としても知られているソフトウェアモジュールは、いくつかのソースコード又はオブジェクトコードセグメント若しくは命令を含むことができ、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、Ｂｌｕ−ｒａｙディスク、又は任意の他の形態のコンピュータ可読媒体などの任意のコンピュータ可読媒体に存在してよい。いくつかの態様では、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（例えば、有形の媒体）を含む場合がある。加えて、他の態様では、コンピュータ可読媒体は、一時的コンピュータ可読媒体（例えば、信号）を含む場合がある。上の組合せは、コンピュータ可読媒体の範囲内にやはり含まれることになる。別の態様では、コンピュータ可読媒体は、プロセッサと一体であってよい。プロセッサ及びコンピュータ可読媒体は、ＡＳＩＣ又は関係するデバイス中に存在してよい。ソフトウェアコードは、メモリユニット中に記憶することができ、プロセッサがそれらを実行するように構成することができる。メモリユニットは、プロセッサ内又はプロセッサの外部に実装することができ、この場合、メモリユニットは、当技術分野で知られているような様々な手段を介してプロセッサと通信可能に結合することができる。
さらに、本明細書に記載される方法及び技法を実施するためのモジュール及び／又は他の好適な手段は、コンピューティングデバイスによってダウンロード及び／又は取得することができることを理解されたい。例えば、そのようなデバイスは、本明細書に記載される方法を実施するための手段の転送を円滑にするため、サーバに結合することができる。あるいは、本明細書に記載される様々な方法を、記憶手段（例えば、ＲＡＭ、ＲＯＭ、コンパクトディスク（ＣＤ, compact disc）又はフロッピーディスクなどの物理的記憶媒体）を介して提供することができ、そのため、コンピューティングデバイスは、記憶手段をデバイスに結合又は提供すれば、様々な方法を獲得することができる。さらに、本明細書に記載される方法及び技法をデバイスに提供するための任意の他の好適な技法を利用することができる。
一形態では、本発明は、本明細書に提示される方法又は動作を実施するためのコンピュータプログラム製品を含むことができる。例えば、そのようなコンピュータプログラム製品は、命令が記憶（及び／又は符号化）されているコンピュータ（又はプロセッサ）可読媒体を備えることができ、命令は、本明細書に記載される動作を実施するために、１又は２以上のプロセッサによって実行可能である。ある種の態様では、コンピュータプログラム製品は、パッケージング材料を含むことができる。
本明細書に開示される方法は、記載される方法を達成するために、１又は２以上のステップ又は行為を含む。方法ステップ及び／又は行為は、特許請求の範囲から逸脱することなく、互いに交換することができる。言い換えると、特定の順番のステップ又は行為が指定されない限り、特定のステップ及び／又は行為の順番及び／又は使用は、特許請求の範囲から逸脱することなく変更することができる。
本明細書で使用する、「決定すること（determining）」という用語は、広範な行為を包含する。例えば、「決定すること」としては、計算すること（calculating）、計算すること（computing）、処理すること、導き出すこと、検討すること、探索すること（例えば、表、データベース、又は他のデータ構造の中を探索すること）、確認することなどが挙げられる。又、「決定すること」としては、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ中のデータにアクセスすること）などが挙げられる。又、「決定すること」としては、解決すること、選択すること（selecting）、選択すること（choosing）、確立することなどが挙げられる。
以下の明細書及び請求項を通して、文脈上必要とされない限り、「備える、含む（comprise）」及び「含む（include）」という用語及び「備える、含む（comprising）」及び「含む（including）」などの変形は、述べられる整数又は整数のグループを含むことを暗示するが、任意の他の整数又は整数のグループを除外することは暗示しないことは理解されよう。
本明細書中の任意の従来技術への参照は、そのような従来技術が、通常の一般的な知識の一部をなすという示唆の任意の形の承認ではなく、承認として受け取られるべきでない。
本発明が記載された特定の用途への本発明の使用に限定されないことは、当業者には理解されよう。本発明は、本明細書に記載若しくは描かれる特定の要素及び／又は特徴に関して、本発明の好ましい実施形態に限定されることもない。本発明は、開示される１又は２以上の実施形態に限らず、以下の請求項によって記載され規定される本発明の範囲から逸脱することなく、多数の再構成形態、修正形態、及び代替形態が可能であることが理解されよう。

Claims (21)

  1. 複数の単一光子アバランシェダイオード（ＳＰＡＤ）セルを備えるＳＰＡＤアレイであって、各ＳＰＡＤセルが、
    複数（ｎ個）のＳＰＡＤ構造と、
    各消滅回路が前記ＳＰＡＤ構造のうちの１つに接続される、複数（ｎ個）の消滅回路と、
    前記ＳＰＡＤ構造の各々に接続された共通トリガ回路であって、
    カウンタ、
    メモリ、
    各々が前記ＳＰＡＤ構造に接続される複数（ｎ個）のラッチ、及び前記複数のラッチに接続されて、前記ラッチの全てがトリガされる場合に前記カウンタを停止するように構成される論理回路、
    複数（ｎ個）の入力を有するパルスラッチ及び書込み回路であって、各入力が、前記ＳＰＡＤ構造に接続され、前記ＳＰＡＤ構造からの出力パルスを検出するように構成され、前記出力パルスが検出される度に、前記出力パルスが検出された前記ＳＰＡＤ構造のＳＰＡＤ ＩＤが前記メモリに提供され、前記カウンタの値が読み出されて、前記ＳＰＡＤ ＩＤと一緒に前記メモリに記憶される、前記パルスラッチ及び書込み回路
    をさらに備える前記共通トリガ回路と
    を備える、前記ＳＰＡＤアレイ。
  2. カウンタが、少なくとも１６ビットカウンタである、請求項１に記載のＳＰＡＤアレイ。
  3. メモリがｎ−１個の値を記憶するように構成され、各値が、少なくとも、カウンタのビットサイズに、ｎ−１を表すのに必要なビットの数を加えたビットサイズを有する、請求項１又は２に記載のＳＰＡＤアレイ。
  4. ｎ＝２である、請求項１〜３のいずれかに記載のＳＰＡＤアレイ。
  5. アレイが、少なくとも１２８×１２８のセルアレイである、請求項１〜４のいずれかに記載のＳＰＡＤアレイ。
  6. 各ＳＰＡＤ構造が、少なくとも１つのアノード及び活性領域を備えるＰウェル領域と、Ｐドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、前記Ｐドリフト領域が前記Ｐウェル領域とオーバーラップする、請求項１〜５のいずれかに記載のＳＰＡＤアレイ。
  7. 各ＳＰＡＤ構造において、Ｐウェル領域がＳＰＡＤの上面からＮウェル領域へと延在する円形ディスク領域であり、Ｐドリフト領域が、前記Ｐウェル領域の厚みよりも厚い厚みを有し、前記Ｐウェル領域から径方向に延在し、前記Ｐウェル領域の下で前記Ｎウェル領域の中へと延在してオーバーラップ領域を画定する環状領域である、請求項６に記載のＳＰＡＤアレイ。
  8. 各ＳＰＡＤ構造において、オーバーラップ領域の幅と活性領域の直径の比が、０．０５〜０．２５の範囲にある、請求項６に記載のＳＰＡＤアレイ。
  9. 各ＳＰＡＤ構造が、少なくとも１つのアノードを備えるＰウェル領域と、活性領域と、打ち込み領域中のＰドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、前記ＳＰＡＤの前記活性領域の上面が露出し、前記Ｎウェル領域の上面が１又は２以上のシャロートレンチアイソレーション（ＳＴＩ）領域で覆われ、ポリシリコンゲート（ポリ）領域が、前記露出した活性領域から離れた前記打ち込み領域の上面を覆って配置され、１又は２以上のＳＴＩ領域を前記打ち込み領域から分離するために前記Ｎウェル領域の前記上面の部分を覆って延在する、請求項１〜８のいずれかに記載のＳＰＡＤアレイ。
  10. 各ＳＰＡＤ構造において、ポリシリコンゲートが、Ｐウェル領域と同じ電位に保持される、請求項９に記載のＳＰＡＤアレイ。
  11. 単一光子アバランシェダイオード（ＳＰＡＤ）アレイのセル中の、複数（ｎ個）のＳＰＡＤ構造の１又は２以上のトリガ時間を記録するための方法であって、
    セル中のカウンタを開始するステップと、
    前記セル中の前記複数のＳＰＡＤ構造のうちの１つからの各出力パルスを検出するステップと、
    最初のｎ−１個の検出された出力パルスについて、前記カウンタの値を取り込み、前記出力パルスが検出された前記ＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリに前記カウンタ値を記憶するステップと、
    ｎ番目に検出された出力パルスについて、前記カウンタを停止する、又は前記カウンタの値を取り込み、前記出力パルスが検出された前記ＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒に前記メモリに前記カウンタ値を記憶するステップと、
    各記憶されたカウンタ値及び関連するＳＰＡＤ ＩＤを前記メモリから読み出し、前記ｎ番目に検出された前記出力パルスにより前記カウンタが停止された場合に現在のカウンタ値を読み出すステップと
    を含む、前記方法。
  12. ｎ番目に検出された出力パルスについて、カウンタが停止される、請求項１１に記載の方法。
  13. 複数のＳＰＡＤ構造のうちの１つからの各々の検出される出力パルスの後に、前記出力パルスを生成したＳＰＡＤが再度バイアスをかけられ、ｎ番目及びそれ以降の各々の検出される出力パルスについて、カウンタの値が取り込まれて、前記カウンタ値が、前記出力パルスが検出された前記ＳＰＡＤ構造のＳＰＡＤ ＩＤと一緒にメモリに記憶される、請求項１１に記載の方法。
  14. カウンタがまだ停止されていない場合に、読み出すステップの前又は前記読み出すステップと同時に前記カウンタを停止し、前記読み出すステップ後に前記カウンタ及びメモリをリセットするステップをさらに含む、請求項１１〜１３のいずれかに記載の方法。
  15. カウンタが、少なくとも１６ビットカウンタである、請求項１１〜１４のいずれかに記載の方法。
  16. セル中のＳＰＡＤ構造の数が２である、請求項１１〜１５のいずれかに記載の方法。
  17. 少なくとも１つのアノード及び活性領域を備えるＰウェル領域と、Ｐドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備え、前記Ｐドリフト領域が前記Ｐウェル領域とオーバーラップする、ＳＰＡＤ構造。
  18. Ｐウェル領域が、ＳＰＡＤの上面からＮウェル領域へと延在する円形ディスク領域であり、Ｐドリフト領域が、前記Ｐウェル領域の厚みよりも厚い厚みを有し、前記Ｐウェル領域から径方向に延在し、前記Ｐウェル領域の下で前記Ｎウェル領域の中へと延在してオーバーラップ領域を画定する環状領域である、請求項１７に記載のＳＰＡＤ構造。
  19. オーバーラップ領域の幅と活性領域の直径の比が、０．０５〜０．２５の範囲にある、請求項１７又は１８に記載のＳＰＡＤ構造。
  20. 少なくとも１つのアノードを備えるＰウェル領域と、活性領域と、打ち込み領域中のＰドリフト領域と、少なくとも１つのカソードを備えるＮウェル領域とを備えるＳＰＡＤ構造であって、前記ＳＰＡＤの前記活性領域の上面が露出し、前記Ｎウェル領域の上面が１又は２以上のシャロートレンチアイソレーション（ＳＴＩ）領域で覆われ、ポリシリコンゲート（ポリ）領域が、前記露出した活性領域から離れた前記打ち込み領域の上面を覆って配置され、１又は２以上のＳＴＩ領域を前記打ち込み領域から分離するために前記Ｎウェル領域の前記上面の部分を覆って延在する、前記ＳＰＡＤ構造。
  21. ポリシリコンゲートが、Ｐウェル領域と同じ電位に保持される、請求項２０に記載のＳＰＡＤ構造。
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