JP2018517305A - オプトエレクトロニクス変換半導体チップの製造方法および変換半導体チップの複合体 - Google Patents

オプトエレクトロニクス変換半導体チップの製造方法および変換半導体チップの複合体 Download PDF

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Abstract

本発明は、オプトエレクトロニクス変換半導体チップ（６１，６２）を製造する方法であって、以下のステップ、すなわち、Ａ）成長基板（１）を設けるステップと、Ｂ）成長基板（１）の上に半導体積層体（２）を成長させるステップと、Ｃ）成長基板（１）に面している半導体積層体（２）の裏面に電気接触部（３）を形成するステップと、Ｄ）成長基板（１）を薄化するステップと、Ｅ）薄化された成長基板（１）に変換層（４）を形成するステップと、Ｆ）少なくとも２個のオプトエレクトロニクス変換半導体チップ（６１，６２）を製造する目的で、少なくとも薄化された成長基板（１）および半導体積層体（２）を個片化するステップと、を含む、方法、に関する。
【選択図】図３Ｂ

Description

本発明は、オプトエレクトロニクス変換半導体チップを製造する方法に関する。さらに、本発明は、変換半導体チップの複合体に関する。
変換半導体チップを製造するには、完全に処理された半導体チップの上に変換層を形成する必要がある。そのためには、完全に処理された半導体チップを一時的なキャリアの上に配置しなければならない。そのためには、個々の半導体チップそれぞれを把持して再配置し、次に変換層によって被覆しなければならない。これは複雑であり、コストがかかる。
本発明の目的は、オプトエレクトロニクス変換半導体チップを製造する方法であって、これらの変換半導体チップの簡単な製造を可能にする方法、を提供することである。さらに、本発明の目的は、オプトエレクトロニクス変換半導体チップを製造するための、より費用効率の高い方法、を提供することである。
これらの目的は、独立請求項１による、オプトエレクトロニクス変換半導体チップの製造方法によって達成される。本発明の有利な実施形態および発展形態は、従属請求項の主題である。さらに、これらの目的は、独立請求項１２による変換半導体チップの複合体によって達成される。本複合体の有利な実施形態および発展形態は、従属請求項１３および従属請求項１４の主題である。
少なくとも一形態においては、オプトエレクトロニクス変換半導体チップを製造する方法は、
Ａ）成長基板を設けるステップと、
Ｂ）成長基板の上に半導体積層体を成長させるステップと、
Ｃ）成長基板とは反対側の半導体積層体の裏面に電気接触部を形成するステップと、
Ｄ）成長基板を薄化するステップと、
Ｅ）薄化された成長基板の上に変換層を形成するステップと、
Ｆ）少なくとも２個のオプトエレクトロニクス変換半導体チップを生成するために、少なくとも、薄化された成長基板と半導体積層体とを個片化するステップと、
を含む。
本明細書に記載されている方法においては、オプトエレクトロニクス変換半導体チップが製造される。すなわち、少なくとも２個の変換半導体チップが製造される。特に、ウェハ複合体の上に位置する２個以上の変換半導体チップ、特に、複数の変換半導体チップ、が製造される。
少なくとも一実施形態によると、本方法は、少なくとも２個の変換半導体チップの製造を含む。変換半導体チップは、特に、発光ダイオード（略してＬＥＤ）である。この場合、半導体チップは、青色光または白色光を放出するように構成されていることが好ましい。特に、変換層は、半導体チップによって放出される放射、特に、半導体チップによって放出される青色領域の放射を、白色光に変換するように構成されている。
少なくとも一実施形態によると、変換半導体チップはフリップチップである。本明細書においては、このことは、変換半導体チップすべてが、主面に配置されている自身の電気接触部を有し、変換半導体チップそれぞれが電気接触部を介してキャリア（特に、最終的なキャリア）の上に実装されることを意味する。最終的なキャリアは、ハウジング、セラミック回路基板、または金属コア回路基板とすることができる。このような変換半導体チップの利点として、電気接続のために、（例えばボンディングワイヤの形における）例えば追加の電気接触部がもはや必要ない。
少なくとも一実施形態によると、本方法においては、成長基板を設ける。成長基板は、絶縁体材料または半導体材料（例えばＩＩＩ−Ｖ族化合物半導体材料）を含むことができる。成長基板は、特に、サファイア、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＰ、ＳｉＣ、Ｓｉ、および／またはＧｅを含む、または、このような材料からなることができる。
方法ステップＡ）において成長基板を設けた後、後の方法ステップＤ）において成長基板を薄化することができる。本明細書においては、このことは、成長基板の層厚を小さくすることを意味する。
成長基板の層厚は、特に、１／２〜１／１０（例：１／１０）に小さくする。例えば、成長基板の層厚を１ｍｍから１００μｍに、または７００μｍから２５０μｍないし３００μｍに小さくする。薄化は、研削および／またはプラズマプロセスによって実行することができる。
少なくとも一実施形態によると、本方法は、成長基板の上に半導体積層体を成長させる方法ステップＢ）、を含む。成長は、特に、表面全体の上に、すなわち成長基板全体に行う。本明細書において使用されているとき、層または要素が、別の層または別の要素「に」、または、層または別の要素「の上に」配置されている、形成されている、または成長していることは、１つの層または１つの要素が、別の層または別の要素の上に、機械的に直接接触した状態および／または電気的に直接接触した状態で、直接配置されていることを意味しうる。さらに、このことは、１つの層または１つの要素が、別の層または別の要素に、または、別の層または別の要素の上に、間接的に配置されていることも意味しうる。この場合、１つの層と別の層との間、または、１つの要素と別の要素との間に、さらなる層、および／または、さらなる要素を配置することができる。
少なくとも一実施形態によると、結果として得られる変換半導体チップそれぞれは、半導体積層体を備えている。変換半導体チップの半導体積層体それぞれは、ＩＩＩ−Ｖ族化合物半導体材料系であることが好ましい。半導体材料は、窒化物化合物半導体材料系であることが好ましい。表現「窒化物化合物半導体材料系」は、この文脈では、半導体積層体、または、その少なくとも１層がＩＩＩ族窒化物化合物半導体材料、好ましくはＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，かつｘ＋ｙ≦１）を含むことを意味する。この場合、この材料は、上記の化学式に従った数学的に正確な組成を有する必要はない。むしろ、この材料は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ材料の特徴的な物理特性を実質的に変化させることのない１種類または複数種類のドーパントと、追加の構成成分を含むことができる。説明を簡潔にするため、上の化学式は、結晶格子の本質的な構成成分（Ｉｎ、Ａｌ、Ｇａ、Ｎ）のみを含んでおり、これらの構成成分は、その一部分をわずかな量のさらなる物質によって置き換えることができる。半導体積層体は、窒化アルミニウムおよび／または窒化珪素を含むことができる。
半導体積層体は、少なくとも１つのｐｎ接合部、および／または、単一量子井戸構造あるいは多重量子井戸構造、を有する活性層を含む。変換半導体チップの動作時、この活性層において電磁放射が生成される。放射の波長または極大波長は、紫外スペクトル領域および／または可視スペクトル領域、特に、４００ｎｍ〜６８０ｎｍの範囲内（両端値を含む）（例えば４４０ｎｍ〜４８０ｎｍの範囲内（両端値を含む））であることが好ましい。
少なくとも一実施形態によると、本方法は、成長基板とは反対側の半導体積層体の裏面に電気接触部を形成する方法ステップＣ）、を含む。成長基板とは反対側の半導体積層体の裏面とは、裏面が変換半導体チップの半導体積層体の成長方向に垂直な向きにあることを意味する。特に、裏面は、半導体積層体の成長基板とは反対側（成長基板に面していない側）に配置されている。
結果として得られる変換半導体チップそれぞれは、少なくとも電気接触部およびさらなる電気接触部を含むことができる。電気接触部は、変換半導体チップに電気的に接触する役割を果たす。電気接触部は、特に、ｐ型接続接触部（すなわち半導体積層体の少なくとも１層のｐ型にドープされた半導体層に電気的に接触する接触部）である。さらなる電気接触部は、特に、ｎ型接続接触部（すなわち半導体積層体の少なくとも１層のｎ型にドープされた半導体層に電気的に接触する接触部）である。電気接触部は、例えば、金属である金、銀、チタン、白金、パラジウム、銅、ニッケル、インジウム、ロジウム、クロム、アルミニウム、タングステンのうちの少なくとも１種類を含むことができる。これらの金属は、例えば蒸着、スパッタリング、または電気化学析出工程（例：電気めっき法）によって堆積させることができる。
電気接触部は、特に、短絡を防止するため少なくとも１層の絶縁体層によって互いに隔てられている。電気接触部および／またはさらなる電気接触部は、層として形成することができる。
成長工程は、特に、ウェハ複合体において行うことができる。言い換えれば、成長基板はウェハ（例：サファイアウェハ）の形で設けられ、このウェハ上に広い面積にわたり半導体積層体を成長させる。さらなる方法ステップにおいては、成長した半導体積層体を、個々の半導体チップ（特に、変換半導体チップ）に個片化することができ、この場合、個片化によって半導体チップの側面を形成することができる。
少なくとも一実施形態によると、本方法は、薄化された成長基板の上に変換層を形成する方法ステップＥ）を含む。変換層は、特に、薄化された成長基板の上に表面全体にわたり形成する。この形成は、特に、薄化された成長基板の上に機械的に直接接触した状態で行う。
変換層は、特に、半導体積層体によって放出された一次放射を、少なくとも部分的に、一次放射とは異なる二次放射に変換するように構成されている。
例えば、一次放射は、紫外線の波長領域から緑色の波長領域までの範囲内の波長を有することができ、その一方で、二次放射は、青色の波長領域から赤外線の波長領域までの範囲内の波長を有する。一次放射および二次放射は、重ねられたときに白色の発光効果を生じさせ得ることが特に好ましい。この目的のため、一次放射が青色の発光効果を生じさせることができ、二次放射が黄色の発光効果を生じさせることができ、後者は、黄色の波長領域における二次放射のスペクトル成分、および／または、緑色および赤色の波長領域におけるスペクトル成分によって達成することができる。
少なくとも一実施形態によると、一次放射は、青色スペクトル領域（特に、４４０ｎｍ〜４８０ｎｍ）から選択される。少なくとも一実施形態によると、二次放射は、５１５ｎｍ〜５６０ｎｍおよび／または６００ｎｍ〜７５０ｎｍの範囲内の波長領域から選択される。変換層は変換材料を含み、変換材料は、特に、変換半導体チップの動作時に、半導体積層体（すなわち半導体積層体の活性領域）によって放出された一次放射を少なくとも部分的に吸収し、その放射を、一次放射とは少なくとも部分的に異なる波長領域を有する二次放射として放出するように、構成されている。変換層は、層箔として、または層系として、形成することができる。本明細書において使用されている用語「層系」は、変換層が、異なる変換材料を有する副層から構成されており、異なる組成の変換材料が個々の副層中に存在することを意味する。
変換材料は、ルミネセンス物質とすることができる。ルミネセンス物質をマトリックス材料中に分散させることができる。特に、ポリマー材料またはセラミック材料がマトリックス材料として使用される。マトリックス材料は、シロキサン、酸化物、アクリル酸塩、シリコーン、アクリル酸メチル、イミド、炭酸塩、オレフィン、スチレン、ウレタン、その誘導体および混合物、共重合体およびその化合物、を含む群、から選択することができる。これらの化合物は、モノマー、オリゴマー、またはポリマーの形で存在させることができる。例えば、マトリックス材料は、エポキシ樹脂、ＰＭＭＡ、ポリスチレン、ポリカーボネート、ポリアクリル酸塩、ポリウレタン、またはシリコン樹脂（ポリシロキサンまたはその混合物など）を含む、またはこれらの材料とすることができる。
変換材料は、ガーネット、カルシン、量子ドット、希土類でドープされたオルトケイ酸塩、を含む群、から選択することができる。
ガーネットは、イットリウムアルミニウムガーネット（略してＹＡＧ）とすることができる。イットリウムアルミニウムガーネットは、特に、Ｃｅでドープされている。
カルシンは、例えばＣａ１−ｘＥｕｘＡｌＳｉＮ３（ｘ＝０〜０．２）である。特に、Ｃａは、少なくとも一部をストロンチウムおよび／またはバリウムで置き換えることができる。
希土類でドープされたオルトケイ酸塩は、例えばＳｒ２ＳｉＯ４：Ｅｕとすることができる。
少なくとも一実施形態によると、変換層は、金属酸化物（例えば、二酸化チタン、二酸化ジルコニウム、酸化亜鉛、酸化アルミニウム、塩である硫酸バリウム）および／またはガラス粒子などの充填材をさらに含むことができる。充填材は、半導体チップによって放出された一次放射を少なくとも部分的に散乱させる、および／または、半導体積層体によって吸収される放射を散乱させる、ように構成することができる。
方法ステップＥ）において、変換層を液体の形で形成することができる。このことは特に、マトリックス材料の液相中に固体の変換材料を分散させ、両方を一緒に塗布することを意味する。場合によっては、例えば、液体のマトリックス材料と変換材料を、活性領域を有する半導体積層体の上に塗布することができる。マトリックス材料および変換材料は、特に、成長基板の上に直接塗布する。
少なくとも一実施形態によると、ステップＥ）を、成形、スプレーコーティング、またはポッティングによって実行する。特に、変換層を、ペースト、粒状体、液体、および／または溶液、として塗布する。代替方法として、変換層を上に積層させることもできる。
少なくとも一実施形態によると、本方法は、少なくとも２個のオプトエレクトロニクス変換半導体チップを生成するため、少なくとも薄化された成長基板および半導体積層体を個片化する方法ステップＦ）、を含む。しかしながら、特に、２個以上の変換半導体チップ（例えば１００個ないし２００個より多くの変換半導体チップ）が製造される。
少なくとも一実施形態によると、方法ステップＦ）は、ソーイング、ステルスダイシング、レーザ分離、またはスコアリングおよびブレイキング、によって実行する。
スコアリングおよびブレイキングとは、特に、少なくとも成長基板を、例えばダイヤモンドスコアによって、またはレーザによって、少なくともわずかに機械的に切り込み、次いで破断させることを意味する。
少なくとも一実施形態によると、ステップＤ）において、第１の中間空間を形成するため、成長基板を、少なくとも半導体積層体まで、または、正確に半導体積層体まで切り取る追加ステップＤ１）、を実行する。この場合、ステップＥ）において変換層をさらに中間空間にも配置する。言い換えれば、変換半導体チップの側面視において、成長基板が少なくとも半導体積層体まで、または、正確に半導体積層体まで、垂直に切り取られる。このことは特に、半導体積層体が特に損傷しないことを意味する。これにより、第１の中間空間（すなわち結果として得られる変換半導体チップを個片化する前の、これらの隣り合うチップの間の空間）が形成される。ステップＥ）において、変換層をさらにこの第１の中間空間にも配置する。変換層は、特に、空間の形状に沿うように、および／または直接的に（すなわち機械的に直接接触した状態で）、第１の中間空間を覆う。第１の中間空間は、成長基板を貫通しているのみであり、半導体積層体は貫通しない。ステップＦ）の後、特に、変換層が存在しない側端面を備えたオプトエレクトロニクス変換半導体チップが生成される。
これに代えて、または、これに加えて、ステップＤ）の後、第２の中間空間を形成するため、成長基板および半導体積層体を電気接触部まで切り取る追加ステップＤ２）、を実行することができる。代替方法として、特に、共通の電気接触部が前にすでに切断されているために、隣り合う半導体チップが共通の電気接触部を備えていないとき、電気接触部まで切り取る代わりに、誘電体または金属層まで切取りを行うことができる。電気接触部または誘電体は、特に、層として形成される。ステップＥ）において、変換層をさらにこの第２の中間空間にも配置し、この場合、ステップＦ）の後に、少なくとも部分的に変換層によって覆われている側端面を備えたオプトエレクトロニクス変換半導体チップが生成される。言い換えれば、側面視において、成長基板および半導体積層体が垂直に完全に切り取られる。これにより、第２の中間空間が形成される。少なくとも１つの電気接触部、誘電体、または金属層は、切り取らない。この第２の中間空間に、変換層を、特に、機械的に直接接触した状態で、および／または、空間の形状に沿うように、配置する。側端面とは、本明細書においては、それぞれの変換半導体チップの側面（すなわち成長基板および半導体積層体の側面）を意味する。これらの側面は、少なくとも部分的に変換層によって覆われる。特に、成長基板の側面および半導体積層体の側面が、変換層によって完全に覆われる。特に、第１の接触部（特に、層として形成されている）の側面には、変換層が存在しない。
これに代えて、または、これに加えて、ステップＤ）の後、第３の中間空間を形成するため、成長基板と半導体積層体と電気接触部を切り取る追加ステップＤ４）、を実行し、この場合、ステップＥ）において、変換層をさらにこの第３の中間空間にも配置し、ステップＦ）の後には、変換層によって完全に覆われている側端面を備えたオプトエレクトロニクス変換半導体チップが生成される。これに代えて、特に、共通の電気接触部が前にすでに切断されているために、個片化される前に隣り合う半導体チップが共通の電気接触部を有さない場合、電気接触部の代わりに、誘電体または金属層を切り取ることができる。言い換えれば、側面視において、成長基板および半導体積層体の両方と、半導体積層体の裏面に配置されている電気接触部または誘電体または金属層とが、完全に切り取られる。結果として、隣り合う変換半導体チップの間に中間空間（この場合には第３の中間空間と称する）が形成される。ステップＥ）において、この第３の中間空間を、特に、その形状に沿うように変換層によって完全に満たす。結果として、側端面（すなわち成長基板の側面と、半導体積層体の側面と、電気接触部の側面）と、成長基板の表面とを変換層によって覆う直接的な処理において、変換半導体チップを生成することができる。特に、変換層は、変換半導体チップの側端面の全体に配置される。
少なくとも一実施形態によると、最初に第１の中間空間、次に第２の中間空間、最後に第３の中間空間を、一工程において形成する。言い換えれば、一工程において中間空間を順々に形成する。
少なくとも一実施形態によると、ステップＤ）の後、および／またはステップＤ４）の前に、少なくとも成長基板と半導体積層体と電気接触部を一時的なキャリアの上に配置する追加ステップＤ３）を実行する。この場合に、ステップＤ４）において、最初に成長基板、次に半導体積層体、次に電気接触部を切り取り、一時的なキャリアは切り取らない（すなわち切断されない状態で存在する）。これに代えて、電気接触部の代わりに、誘電体または金属層を存在させることができ、これらはステップＤ３）において形成してステップＤ４）において切り取る。一時的なキャリアは、特に、ステップＥ）またはステップＦ）の後に再び除去する。一時的なキャリアは、例えば、箔、回路基板、または一般的に基板（プラスチック材料、金属、セラミック材料、または半導体材料によって形成されている）とすることができる。一時的なキャリアは、特に、成長基板とは反対側の半導体積層体の面、または成長基板とは反対側の電気接触部の面、に配置する。
少なくとも一実施形態によると、ステップＤ）の前に（すなわち成長基板を薄化する前に）、電気接触部の切取りと、半導体積層体の切取りと、成長基板の少なくとも部分的な切取り、を行う。切取りは、成長基板とは反対側の面から行う。言い換えれば、最初に電気接触部、次に半導体積層体、次いで基板の少なくとも一部、を切り取る。これに代えて、電気接触部の代わりに、誘電体または金属層を存在させることができ、次にこれを切り取る。次の方法ステップＤ）において、成長基板を、この切取り領域まで完全に研削する。この場合、互いに分離された半導体チップを生成することができる。これらの半導体チップは、特に、変換層を有さない。
少なくとも一実施形態によると、変換層は、変換半導体チップの側端面において、１μｍ〜１ｍｍの層厚、特に、２０μｍ〜４００μｍの層厚、を備えている。これに代えて、または、これに加えて、変換層は、成長基板の上において、２０μｍ〜４００μｍの層厚を有することができる。変換層の層厚は、特に、成長基板上と側端面上とにおいて同じである。
少なくとも一実施形態によると、ステップＦ）の後、ステップＧ）および／またはステップＨ）をさらに実行する。ステップＧ）は、オプトエレクトロニクス変換半導体チップの試験を含む。このことは特に、変換半導体チップを、機能性または有用性に関して試験することを意味する。方法ステップＨ）は、オプトエレクトロニクス変換半導体チップのパッケージング（特に、販売用のパッケージング）を含む。
さらには、変換半導体チップの複合体を提供する。変換半導体チップを製造する本方法は、変換半導体チップの複合体を製造することが好ましい。言い換えれば、本方法に関して開示されているすべての特徴は、変換半導体チップの複合体に対しても開示され、逆も同様である。
この場合、用語「複合体」は、特に、ウェハ複合体を意味する。特に、生成および製造された複数の変換半導体チップが、共通のキャリア基板または成長基板の上に配置されている。特に、この共通の基板上に、１００個より多い変換半導体チップが配置されている。
少なくとも一実施形態によると、変換半導体チップの複合体は、変換半導体チップそれぞれがが、少なくとも１層のｎ型にドープされた半導体層および少なくとも１層のｐ型にドープされた半導体層を有する１つの半導体積層体、を含む。少なくとも１層のｎ型にドープされた半導体層と少なくとも１層のｐ型にドープされた半導体層との間に、活性層が配置されている。活性層は、一次放射を放出するように構成されている。これに代えて、変換半導体チップの複合体は、共通の半導体積層体を含む。それぞれの場合において、共通の半導体積層体または各半導体積層体の下流に（特に、半導体積層体のすぐ下流に）、１つの成長基板が配置されている。変換半導体チップの複合体は、それぞれの場合において、電気接触部または共通の電気接触部（少なくとも、ｐ型にドープされた半導体層に電気的に接触する）と、それぞれの場合において、さらなる電気接触部または共通の電気接触部（少なくとも、ｎ型にドープされた半導体層に電気的に接触する）、を含む。両方の電気接触部が、特に、成長基板とは反対側の共通の半導体積層体、または、それぞれの半導体積層体の裏面に配置されている。変換半導体チップは、特に、変換フリップチップである。変換半導体チップは、変換半導体チップの複合体において共通の変換層を有する。共通の変換層は、それぞれの成長基板のすぐ下流に配置されている。言い換えれば、共通の変換層は、個々の変換半導体チップを囲んでいる。変換層は、１μｍ〜１ｍｍ、特に、２０μｍ〜４００μｍの層厚を有することができる。
言い換えれば、変換半導体チップの複合体が提供され、この場合、変換半導体チップはまだ切り取り、または、個片化されておらず、したがって少なくとも共通の変換層によって互いに結合されている。
変換半導体チップは、特に、共通の半導体積層体および／または共通の電気接触部を備えていることができ、したがって、例えば共通の成長基板のみを切断して、それぞれの変換半導体チップの成長基板を形成する。これに代えて、各変換半導体チップは、個別の成長基板、個別の半導体積層体、および／または、個別の電気接触部を備えており、したがって、これらは共通の変換層のみによって互いに結合されている。
少なくとも一実施形態によると、共通の変換層は、少なくとも、成長基板の表面と、それぞれの成長基板の側面とを覆っている。特に、変換層は、それぞれの成長基板の側面および表面を、それらの形状に沿うように覆っている。
少なくとも一実施形態によると、共通の変換層が、個々の変換半導体チップの半導体積層体のそれぞれの側面および／または電気接触部の側面にもさらに配置されている。共通の変換層は、特に、半導体積層体の側面をその形状に沿うように覆っている。
本発明者らは、完全に処理された複数の変換半導体チップにおいて変換層を形成することによって、変換層を形成するためにチップを個々に配置する不必要なステップが要求されないことを見出した。これによってコストおよび時間が節約される。
さらなる利点、有利な実施形態、および発展形態は、以下に図面を参照しながら説明されている例示的な実施形態において示してある。
それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 一実施形態による、変換半導体チップの複合体の概略的な側面図である。 一実施形態による、変換半導体チップの複合体の概略的な側面図である。 一実施形態による、変換半導体チップの複合体の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。 それぞれ、一実施形態による、変換半導体チップを製造する方法の概略的な側面図である。
例示的な実施形態および図において、類似する要素、同等の要素、または同じ機能の要素は、それぞれ同じ参照文字によって表してある。図示した要素と、互いの大きさの比率は、正しい縮尺ではないものとみなされたい。むしろ、便宜上または深く理解できるようにする目的で、層、部品、デバイス、領域などの個々の要素を、誇張した大きさで示していることがある。
図１Ａおよび図１Ｂは、一実施形態による、変換半導体チップ６１，６２を製造する方法の概略的な側面図を示している。図１Ａは、方法ステップＡ）を示している。成長基板１を設ける。成長基板１は、特に、サファイア基板である。図１Ｂは、方法ステップＢ）を示している。方法ステップＢ）においては、成長基板１の上に半導体積層体２を形成する（特に、成長させる）。半導体積層体２の形成は、特に、直接的に（すなわち成長基板１に機械的に直接接触した状態に）行う。半導体積層体２は、特に、成長基板１の裏面１２に配置する。半導体積層体２は、窒化アルミニウム層を含むことができる。
図２Ａ〜２Ｄ、図３Ａ〜３Ｄ、図４Ａ〜４Ｄ、図５Ａ〜５Ｄ、図６Ａ〜６Ｅ、図８Ａ〜８Ｄ、図９Ａ〜９Ｄにおいて以下に説明する、変換半導体チップを製造する方法は、例示的に２個の変換半導体チップの製造を示している。しかしながら、本明細書に記載されているこの方法は、２個の変換半導体チップの製造に制限されず、この方法によって２個以上の変換半導体チップを、特に、同時に、製造することができる。
図２Ａ〜図７Ｃに記載されている変換半導体チップは、絶縁層（図示していない）を備えていることができる。絶縁層は、特に、短絡を回避するため第１の接触部３とさらなる接触部８との間に配置される。
図２Ａ〜図２Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。
図２Ａは、上に半導体積層体２が成長している成長基板１を示している。さらに図２Ａは、電気接触部３（層として形成されている）と、さらなる電気接触部８（ｎ型にドープされた半導体層２３内に達している）とを示している。図２Ａは、方法ステップＣ）までの製造方法を示している。次に、図２Ｂに示したように、成長基板を薄化することによって、方法ステップＤ）を行う。言い換えれば、成長基板の層厚を小さくする。次に、図２Ｃに示したように、変換層４の形成を行う。変換層４は、特に、成長基板１全体にわたり直接形成する。次に方法ステップＦ）を行い、このステップでは、個片化を行ってオプトエレクトロニクス変換半導体チップを生成し、この場合、例示的に２個のオプトエレクトロニクス変換半導体チップ６１，６２が製造される。結果として得られる変換半導体チップ６１，６２は、特に、同一である。変換半導体チップ６１，６２は、変換層４、成長基板１、半導体積層体２、および、電気接触部３を含む。これに代えて、または、これに加えて、裏面コンタクト５、または、さらなる接触部８をさらに配置することができる。個片化は、ソーイング、ステルスダイシング、または、レーザダイシングによって行うことができる。次に、方法ステップＦ）の後、個片化された変換半導体チップ６１，６２を試験し、パッケージングすることができる（図示していない）。
図２Ａ〜図２Ｄのこの方法によって、特に、変換半導体チップが製造され、チップそれぞれが、特に、成長基板１の表面をその形状に沿うように覆っている変換層４を備えている。それぞれの変換半導体チップ６１，６２の側端面１３は、変換層４によって覆われておらず、すなわち側端面１３には変換層４が存在しない。
図３Ａ〜図３Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図３Ａは図２Ａに対応している。次いで方法ステップＤ）を実行し、すなわち成長基板１を薄化する（図３Ｂ）。次いで、少なくとも成長基板１を切り取る。切取りは、特に、側面視において垂直に半導体積層体２まで行う。結果として、図３Ｂまたは図３Ｃに示したように、第１の中間空間９が形成される。次の方法ステップＥ）において、この第１の中間空間９に変換層４を配置することができる。次の方法ステップＦ）においては、図３Ｄに示したように、個片化を行って変換半導体チップ６１，６２を生成し、変換半導体チップ６１，６２それぞれは、側端面１３を少なくとも部分的に覆っている変換層４を備えている。
特に、成長基板１の側面１４が覆われる。特に、半導体積層体２の側面と電気接触部３の側面には、変換層４が存在しない。変換半導体チップ６１，６２は、特に、構造的に同一である。
図４Ａ〜図４Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図４Ａは図２Ａおよび図３Ａに対応している。次に、図４Ｂに示したように、少なくとも、薄化された成長基板１と半導体積層体２とを切り取る。切取りは、電気接触部３まで完全に行う。言い換えれば、電気接触部３は切り取らない。結果として、隣り合う半導体チップ６１，６２の間に第２の中間空間１０が形成される。図４Ｃは、変換層４が成長基板１の表面に形成されており、さらに第２の中間空間１０にも配置されていることを示している。したがって変換層４は、成長基板の側面１４と、半導体積層体２の側面１５とを覆っている。図４Ｄに示したように、個片化の後、変換半導体チップ６１，６２を生成することができ、これらのチップ６１，６２は、成長基板の側面１４と半導体積層体２の側面１５とが、それらの形状に沿うように変換層４によって覆われている。電気接触部３の側面１６には、特に、変換層４が存在しない。
図５Ａ〜図５Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図５Ａは図２Ａ、図３Ａ、および図４Ａに対応している。図５Ｂには、方法ステップＤ４）を示してある。方法ステップＤ４）においては、成長基板１と、半導体積層体２と、電気接触部３とを切り取る。結果として、隣り合う半導体チップ６１，６２の間に第３の中間空間１１が形成される。次の方法ステップＥ）において、変換層４を形成し、この第３の中間空間１１にも配置する。方法ステップＦ）における個片化の後に、変換半導体チップ６１，６２を生成することができ、これらのチップ６１，６２は、成長基板の側面１４と、半導体積層体２の側面１５と、さらに電気接触部の側面１６に、変換層４を備えている。言い換えれば、成長基板１と半導体積層体２と電気接触部３とをそれらの形状に沿うように覆っている変換層４を備えた変換半導体チップ６１，６２を製造することができる。したがって、半導体積層体２または成長基板１の側面１４，１５から一次放射がそのまま出て行くことができず、したがって一次放射すべてが変換層４を通過し、したがって少なくとも部分的に二次放射に変換することができ、これは有利である。
図６Ａ〜図６Ｅは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図６Ａは図２Ａ、図３Ａ、図４Ａ、および図５Ａに対応している。図６Ｂに示したように、最初に電気接触部３、次に半導体積層体２、次に少なくとも部分的に成長基板１、を切り取る。電気接触部３の代わりに、誘電体１７ａまたは金属層１７ｂを存在させることができ、これを切り取る（図示していない）。次いで方法ステップＤ）を実行し、すなわち成長基板１を薄化する。特に、成長基板１の切取り部分に達する十分な深さに、成長基板１を研削する。結果として、分離された半導体チップを生成することができ、これらのチップには、まだ変換層４が存在しない（図６Ｃ）。これらの個片化された半導体チップを、一時的なキャリアの上に配置することができる（図示していない）。次いで、図６Ｄに示したように、変換層４を形成することができる。変換層４は、成長基板１の表面と、第３の中間空間１１内に付着する。結果として、個片化の後に、変換半導体チップ６１，６２を製造することができ、これらのチップ６１，６２は、成長基板１の表面と、半導体チップの側端面（すなわち成長基板１の側面１４、半導体積層体２の側面１５、および／または電気接触部３の側面１６）とを覆っている変換層４を備えている。変換層４は、特に、これらの側面および表面をその形状に沿うように覆っている。電気接触部３と変換層との間に、誘電体１７ａまたは金属層１７ｂを存在させることができる（図示していない）。
図７Ａ〜図７Ｃそれぞれは、変換半導体チップの複合体の概略的な側面図を示している。変換半導体チップ６１，６２の複合体は、２個の変換半導体チップ６１，６２の例において示してある。これに代えて、２個以上の変換半導体チップが、変換半導体チップの複合体を形成することができる。図７Ａは図３Ｃに対応している。図７Ｂは図４Ｃに対応している。図７Ｃは図５Ｃに対応している。図７Ａ、図７Ｂ、および図７Ｃは、構造化された成長基板１の下流の半導体積層体２と、共通の変換層４とを示している。共通の変換層４は、それぞれの成長基板１を直接覆っている。図７Ａ〜図７Ｃの変換半導体チップの複合体は互いに異なっており、すなわち図７Ａの複合体は、隣り合う半導体チップの間に第１の中間空間９を有し、図７Ｂの複合体は第２の中間空間１０を有し、図７Ｃの複合体は第３の中間空間１１を有する。第１の中間空間９は、構造化された成長基板１によって形成される。第２の中間空間１０は、構造化された成長基板１と、構造化された半導体積層体２とによって形成される。第３の中間空間１１は、構造化された成長基板１と、構造化された半導体積層体２と、構造化された電気接触部３とによって形成される。電気接触部３と変換層との間に、特に、誘電体１７ａまたは金属層１７ｂを存在させることができる（図示していない）。変換半導体チップ６１，６２は、複合体においては共通の変換層４によって結合されている。
図７Ａの変換半導体チップ６１，６２の複合体は、言い換えれば、共通の半導体積層体２と、少なくとも１つの共通の電気接触部３と、共通の変換層４とを含む。図７Ａの変換半導体チップ６１，６２それぞれが、成長基板１を備えている。
図７Ｂの変換半導体チップ６１，６２の複合体は、言い換えれば、少なくとも１つの共通の電気接触部３、および／または、共通の変換層４を含む。例えば、共通の電気接触部３が前にすでに切断されている場合、複合体は共通の電気接触部３を含まない。図７Ｂの変換半導体チップ６１，６２は、それぞれが１つの成長基板１を含み、それぞれが１つの半導体積層体２を含む。
図７Ｃの変換半導体チップ６１，６２の複合体は、言い換えれば、共通の変換層４を含む。図７Ｃの変換半導体チップ６１，６２は、それぞれが１つの成長基板１を含み、それぞれが１つの半導体積層体２を含み、それぞれが少なくとも１つの電気接触部３を含む。
図８Ａ〜図８Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図８Ａ〜図８Ｄは、隣り合う半導体チップ６１，６２が誘電体１７ａまたは金属層１７ｂ（図示していない）などのさらなる層を含むことを除いて、図４Ａ〜図４Ｄに実質的に対応している。さらなる層は、変換半導体チップ６１，６２を保護する役割を果たす。特に、隣り合う半導体チップ６１，６２の電気接触部３、および、さらなる接触部８は、誘電体１７ａによって互いに隔てられている。層の切取りは、この場合には、図４Ａ〜図４Ｄに示したように電気接触部３まで、または、電気接触部３を貫くように行うのではなく、誘電体１７ａまで（図８Ｂ）、または、誘電体１７ａを貫くように（図８Ｄ）行う。
図９Ａ〜図９Ｄは、一実施形態による、変換半導体チップ６１，６２を製造する方法を概略的に示している。図９Ａ〜図９Ｄは、隣り合う半導体チップ６１，６２が誘電体１７ａまたは金属層１７ｂ（図示していない）などのさらなる層を備えていることを除いて、図５Ａ〜図５Ｄに実質的に対応している。さらなる層は、変換半導体チップ６１，６２を保護する役割を果たす。特に、隣り合う半導体チップ６１，６２の電気接触部３、および、さらなる接触部８は、誘電体１７ａによって互いに隔てられている。層の切取りは、図５Ａ〜図５Ｄに示したように電気接触部３を貫くように行うのではなく、誘電体１７ａを貫くように（図９Ｂ）行う。
図１０Ａ〜図１０Ｄは、一実施形態による、オプトエレクトロニクス変換半導体チップ６１，６２を製造する方法を概略的に示している。図１０Ａ〜図１０Ｄは、図２Ａ〜図２Ｄに実質的に対応している。図２Ａ〜図２Ｄの方法とは異なり、成長基板とは反対側の面から（すなわちｐ型にドープされた半導体層２１から活性層を経てｎ型にドープされた半導体層２３に）、オプトエレクトロニクス変換半導体チップを個片化する。形成された中間空間または溝を、誘電体または金属によって外側から被覆することもできる（図示していない）。これに加えて、または、これに代えて、切取り、または、個片化を、少なくとも成長基板までのみ行うこともできる。
さらなる例示的な実施形態によると、図を参照しながら説明した例示的な実施形態およびその特徴を、互いに組み合わせることもでき、そのような組合せが図に明示的に示されていない場合であっても可能である。さらには、図を参照しながら説明した例示的な実施形態は、発明の概要のセクションにおける説明による追加の特徴または代替の特徴を備えていることもできる。
ここまで例示的な実施形態を説明してきたが、本発明はこれらの例示的な実施形態に限定されない。むしろ本発明は、任意の新規の特徴および特徴の任意の組合せを含み、特に、請求項における特徴の任意の組合せを含む。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
本特許出願は、独国特許出願第１０２０１５１０９４１３．４号の優先権を主張し、この文書の開示内容は参照により本明細書に組み込まれている。
１ 成長基板
２ 半導体積層体
３ 電気接触部
４ 変換層
５ 裏面コンタクト
７ 個片化
８ さらなる接触部
９ 第１の中間空間
１０ 第２の中間空間
１１ 第３の中間空間
１２ 成長基板の裏面
１３ 側端面
１４ それぞれの成長基板の側面
１５ 半導体積層体の側面
１６ 電気接触部の側面
１７ａ 誘電体
１７ｂ 金属層
２１ ｐ型にドープされた半導体層
２２ 活性層
２３ ｎ型にドープされた半導体層
６１，６２ オプトエレクトロニクス変換半導体チップ

Claims (14)

  1. オプトエレクトロニクス変換半導体チップ（６１，６２）を製造する方法であって、
    Ａ）成長基板（１）を設けるステップと、
    Ｂ）前記成長基板（１）の上に半導体積層体（２）を成長させるステップと、
    Ｃ）前記成長基板（１）とは反対側の前記半導体積層体（２）の裏面に、電気接触部（３）を形成するステップと、
    Ｄ）前記成長基板（１）を薄化するステップと、
    Ｅ）薄化された成長基板（１）の上に変換層（４）を形成するステップと、
    Ｆ）少なくとも２個のオプトエレクトロニクス変換半導体チップ（６１，６２）を生成するため、少なくとも前記薄化された成長基板（１）および前記半導体積層体（２）を個片化するステップと、
    を含み、
    ステップＤ）の後に、追加ステップＤ１）、すなわち、
    第１の中間空間（９）を形成するため、前記成長基板（１）を少なくとも前記半導体積層体（２）まで切り取るステップＤ１）、
    が実行され、
    ステップＥ）において、前記変換層（４）がさらにこの第１の中間空間（９）にも配置される、
    方法。
  2. ステップＥ）における前記変換層（４）が、少なくとも前記薄化された成長基板（１）の上に直接形成され、前記変換層（４）が、前記半導体積層体（２）によって放出された一次放射を、少なくとも部分的に、前記一次放射とは異なる二次放射に変換するように構成されている、
    請求項１に記載の方法。
  3. ステップＤ１）において、前記第１の中間空間（９）を形成するため、前記成長基板（１）が、正確に前記半導体積層体（２）まで切り取られる、
    請求項１または請求項２に記載の方法。
  4. ステップＤ）の後に、追加ステップＤ２）、すなわち、
    第２の中間空間（１０）を形成するため、前記成長基板（１）および前記半導体積層体（２）を、前記電気接触部（３）、誘電体（１７ａ）、または、金属層（１７ｂ）まで、切り取るステップＤ２）、
    が実行され、
    ステップＥ）において、前記変換層（４）がさらに前記第２の中間空間（１０）にも配置され、
    ステップＦ）の後、オプトエレクトロニクス変換半導体チップ（６１，６２）が生成され、前記オプトエレクトロニクス変換半導体チップ（６１，６２）が、少なくとも部分的に前記変換層（４）によって覆われている側端面（１３）を備えている、
    請求項１から請求項３のいずれかに記載の方法。
  5. ステップＤ）の後に、追加ステップＤ４）、すなわち、
    第３の中間空間（１１）を形成するため、前記成長基板（１）と、前記半導体積層体（２）と、前記電気接触部（３）、誘電体（１７ａ）、または、金属層（１７ｂ）と、を切り取るステップＤ４）、
    が実行され、
    ステップＥ）において、前記変換層（４）がさらに前記第３の中間空間（１１）にも配置され、
    ステップＦ）の後、オプトエレクトロニクス変換半導体チップ（６１，６２）が生成され、前記オプトエレクトロニクス変換半導体チップ（６１，６２）が、前記変換層によって完全に覆われている側端面（１３）を備えている、
    請求項１から請求項４のいずれかに記載の方法。
  6. ステップＤ）の後、ステップＤ４）の前に、追加ステップＤ３）、すなわち、
    前記成長基板（１）と、前記半導体積層体（２）と、前記電気接触部（３）、前記誘電体（１７ａ）、または、前記金属層（１７ｂ）とを、一時的なキャリアの上に配置するステップＤ３）が実行され、
    ステップＤ４）において、最初に前記成長基板（１）、次に前記半導体積層体（２）、次に前記電気接触部（３）が切り取られ、前記一時的なキャリアが、切断されない状態で存在し、ステップＥ）の後に削除される、
    請求項５に記載の方法。
  7. 前記側端面（１３）に生成される前記変換層（４）が、２０μｍ〜４００μｍの層厚を有する、
    請求項４から請求項６のいずれかに記載の方法。
  8. ステップＤ）が、成形、スプレーコーティング、またはポッティングによって実行される、
    請求項１から請求項７のいずれかに記載の方法。
  9. 前記変換層（４）が、ペースト、粒状体、または溶液として塗布される、
    請求項１から請求項８のいずれかに記載の方法。
  10. ステップＦ）が、ソーイング、ステルスダイシング、レーザダイシング、レーザ分離、または、スコアリングおよびブレイキング、によって実行される、
    請求項１から請求項９のいずれかに記載の方法。
  11. ステップＦ）の後に、追加ステップＧ）および／またはステップＨ）が実行され、
    ステップＧ）は、前記オプトエレクトロニクス変換半導体チップ（６１，６２）を試験するステップであり、
    ステップＨ）は、前記オプトエレクトロニクス変換半導体チップ（６１，６２）をパッケージングするステップである、
    請求項１から請求項１０のいずれかに記載の方法。
  12. 変換半導体チップ（６１，６２）の複合体であって、
    − 少なくとも１層のｎ型にドープされた半導体層（２３）と少なくとも１層のｐ型にドープされた半導体層（２１）とを有する半導体積層体（２）であって、前記少なくとも１層のｎ型にドープされた半導体層（２３）と前記少なくとも１層のｐ型にドープされた半導体層（２１）との間に活性層（２２）が配置されており、前記活性層（２２）が、一次放射を放出するように構成されている、前記半導体積層体（２）と、
    − 前記半導体積層体（２）の下流に配置されている成長基板（１）と、
    − 少なくとも前記１層のｐ型にドープされた半導体層（２１）に電気的に接触する電気接触部（３）と、
    − 少なくとも前記ｎ型にドープされた半導体層（２３）に電気的に接触する、さらなる電気接触部（８）と、
    を含み、
    両方の電気接触部が、前記成長基板（１）とは反対側の前記半導体積層体（２）の裏面に配置されており、
    前記変換半導体チップ（６１，６２）が、それぞれの成長基板（１）のすぐ下流に配置されている共通の変換層（４）を有する、
    変換半導体チップ（６１，６２）の複合体。
  13. 前記変換層（４）が、少なくとも、前記それぞれの成長基板（１）の表面と側面（１４）とを、それらの形状に沿うように覆っている、
    請求項１２に記載の変換半導体チップ（６１，６２）の複合体。
  14. 前記共通の変換層（４）が、さらに前記半導体積層体（２）のそれぞれの側面（１５）を、それらの形状に沿うように覆っている、
    請求項１３に記載の変換半導体チップ（６１，６２）の複合体。

JP2017564378A 2015-06-12 2016-06-10 オプトエレクトロニクス変換半導体チップの製造方法および変換半導体チップの複合体 Pending JP2018517305A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646392B2 (en) 2020-06-09 2023-05-09 Nichia Corporation Method of manufacturing light-emitting device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016108682A1 (de) * 2016-05-11 2017-11-16 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221536A (ja) * 2002-12-24 2004-08-05 Nanotemu:Kk 発光素子の製造方法および発光素子
DE102004060358A1 (de) * 2004-09-30 2006-04-13 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von Lumineszenzdiodenchips und Lumineszenzdiodenchip
JP2010517289A (ja) * 2007-01-22 2010-05-20 クリー インコーポレイテッド ウェーハレベルの燐光体被覆方法およびその方法を利用して製作される装置
JP2011108911A (ja) * 2009-11-19 2011-06-02 Toshiba Corp 半導体発光装置及びその製造方法
US20120193649A1 (en) * 2011-01-31 2012-08-02 Matthew Donofrio Light emitting diode (led) arrays including direct die attach and related assemblies

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019771A (en) * 1990-05-09 1991-05-28 Knights Technology, Inc. Contact sensing for integrated circuit testing
US7263097B1 (en) * 2001-11-26 2007-08-28 Integrated Device Technology, Inc. Programmably sliceable switch-fabric unit and methods of use
US7038288B2 (en) * 2002-09-25 2006-05-02 Microsemi Corporation Front side illuminated photodiode with backside bump
EP1556904B1 (de) * 2002-10-30 2018-12-05 OSRAM Opto Semiconductors GmbH Verfahren zum herstellen einer leuchtdioden-lichtquelle mit lumineszenz-konversionselement
JP4343559B2 (ja) * 2003-03-07 2009-10-14 キヤノン株式会社 収差測定装置
US7008861B2 (en) * 2003-12-11 2006-03-07 Cree, Inc. Semiconductor substrate assemblies and methods for preparing and dicing the same
WO2006124597A2 (en) * 2005-05-12 2006-11-23 Foster Ron B Infinitely stackable interconnect device and method
US7452739B2 (en) * 2006-03-09 2008-11-18 Semi-Photonics Co., Ltd. Method of separating semiconductor dies
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
US9024349B2 (en) * 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
US10505083B2 (en) * 2007-07-11 2019-12-10 Cree, Inc. Coating method utilizing phosphor containment structure and devices fabricated using same
US9024340B2 (en) * 2007-11-29 2015-05-05 Nichia Corporation Light emitting apparatus and method for producing the same
JP4724222B2 (ja) * 2008-12-12 2011-07-13 株式会社東芝 発光装置の製造方法
CN101477982B (zh) * 2009-01-07 2011-08-17 苏州晶方半导体科技股份有限公司 光转换器及其制造方法和发光二极管
JP2011071272A (ja) * 2009-09-25 2011-04-07 Toshiba Corp 半導体発光装置及びその製造方法
US8476918B2 (en) * 2010-04-28 2013-07-02 Tsmc Solid State Lighting Ltd. Apparatus and method for wafer level classification of light emitting device
US8329482B2 (en) * 2010-04-30 2012-12-11 Cree, Inc. White-emitting LED chips and method for making same
JP5390472B2 (ja) * 2010-06-03 2014-01-15 株式会社東芝 半導体発光装置及びその製造方法
JP5337105B2 (ja) * 2010-06-03 2013-11-06 株式会社東芝 半導体発光装置
JP4778107B1 (ja) * 2010-10-19 2011-09-21 有限会社ナプラ 発光デバイス、及び、その製造方法
DE102011013821B4 (de) * 2011-03-14 2024-05-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung zumindest eines optoelektronischen Halbleiterchips
US8436386B2 (en) * 2011-06-03 2013-05-07 Micron Technology, Inc. Solid state lighting devices having side reflectivity and associated methods of manufacture
US9666764B2 (en) * 2012-04-09 2017-05-30 Cree, Inc. Wafer level packaging of multiple light emitting diodes (LEDs) on a single carrier die
US9653643B2 (en) * 2012-04-09 2017-05-16 Cree, Inc. Wafer level packaging of light emitting diodes (LEDs)
CN104221125A (zh) * 2012-01-20 2014-12-17 克里公司 包括直接管芯安装的发光二极管（led)阵列和相关组件
US9847445B2 (en) * 2012-04-05 2017-12-19 Koninklijke Philips N.V. LED thin-film device partial singulation prior to substrate thinning or removal
CN104350618B (zh) * 2012-05-31 2017-07-25 松下知识产权经营株式会社 Led模块
US9490398B2 (en) * 2012-12-10 2016-11-08 Citizen Holdings Co., Ltd. Manufacturing method of light emitting device in a flip-chip configuration with reduced package size
KR20140130618A (ko) * 2013-05-01 2014-11-11 서울바이오시스 주식회사 솔더 페이스트를 통해 접착된 발광 다이오드를 갖는 발광 다이오드 모듈 및 발광 다이오드
WO2014184757A1 (en) * 2013-05-15 2014-11-20 Koninklijke Philips N.V. Light emitting device with an optical element and a reflector
US9985186B2 (en) * 2013-06-06 2018-05-29 Lumileds Llc Light emitting diode laminated with a phosphor sheet and manufacturing method thereof
CN105493301A (zh) * 2013-07-08 2016-04-13 皇家飞利浦有限公司 波长转换的半导体发光器件
KR102231083B1 (ko) * 2013-07-22 2021-03-23 루미리즈 홀딩 비.브이. 기판 웨이퍼 상에 형성된 발광 디바이스들을 분리시키는 방법
DE102013111496A1 (de) * 2013-10-18 2015-04-23 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
JP6209949B2 (ja) * 2013-11-13 2017-10-11 日亜化学工業株式会社 発光装置及び発光装置の製造方法
JP6237181B2 (ja) * 2013-12-06 2017-11-29 日亜化学工業株式会社 発光装置の製造方法
KR102075981B1 (ko) * 2014-02-21 2020-02-11 삼성전자주식회사 발광다이오드 패키지의 제조방법
KR102171024B1 (ko) * 2014-06-16 2020-10-29 삼성전자주식회사 반도체 발광소자 패키지의 제조 방법
CN107112403A (zh) * 2014-10-22 2017-08-29 安相贞 半导体元件用支承基板、包括该基板的半导体装置及其制造方法
US9773711B2 (en) * 2014-12-01 2017-09-26 Industrial Technology Research Institute Picking-up and placing process for electronic devices and electronic module
US20160276546A1 (en) * 2015-03-18 2016-09-22 Genesis Photonics Inc. Chip package structure and method of manufacturing the same
JP6537891B2 (ja) * 2015-05-25 2019-07-03 スタンレー電気株式会社 発光装置及びその製造方法
US10529696B2 (en) * 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221536A (ja) * 2002-12-24 2004-08-05 Nanotemu:Kk 発光素子の製造方法および発光素子
DE102004060358A1 (de) * 2004-09-30 2006-04-13 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von Lumineszenzdiodenchips und Lumineszenzdiodenchip
JP2010517289A (ja) * 2007-01-22 2010-05-20 クリー インコーポレイテッド ウェーハレベルの燐光体被覆方法およびその方法を利用して製作される装置
JP2011108911A (ja) * 2009-11-19 2011-06-02 Toshiba Corp 半導体発光装置及びその製造方法
US20120193649A1 (en) * 2011-01-31 2012-08-02 Matthew Donofrio Light emitting diode (led) arrays including direct die attach and related assemblies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646392B2 (en) 2020-06-09 2023-05-09 Nichia Corporation Method of manufacturing light-emitting device

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CN107851687A (zh) 2018-03-27
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