JP2018506917A - 逐次近似レジスタアナログ−デジタル変換器のための訂正回路 - Google Patents

Abstract

一実施形態において、補正回路は、特定の負荷で出力パワースイッチのハイサイドトランジスタの電流密度に一致させるように電流密度でバイアスされたレプリカトランジスタを備えた回路を備える。レプリカトランジスタ両端の電圧をサンプルするためにレプリカトランジスタにサンプルアンドホールド回路が結合される。差動増幅器はレプリカトランジスタ両端のサンプルされた電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップにレベルシフトされた差動レプリカ電圧を供給する。カレントソースは電流を抵抗ラダーの最上段に供給する。

Description

関連出願への相互参照

[0001]本願は、２０１５年１月２９日に出願された米国特許出願番号第１４／６０８，９２８号に対する優先権を主張し、その内容は、あらゆる目的のためにその全文が参照により本明細書に組み込まれる。

[0002]本開示は、訂正回路に関し、特に、逐次近似レジスタアナログ−デジタル変換器に関する訂正回路に関する。

[0003]本明細書において別途示されない限り、このセクション内において説明されるアプローチは、このセクション内における包含によって先行技術であるとは認められない。

[0004]高周波バックコンバータ(buck converter)は非常に短いハイサイドオンタイム(high side on-times)を有するのでスイッチングドライバのハイサイド電界効果トランジスタ（ＦＥＴ）にわたる電流を測定するためにしばしば１０ナノ秒未満提供され、それにより伝統的な電流センスアンプの使用を無効にする。しばしばパワーＦＥＴ内の電流を測定するためにレプリカＦＥＴが使用される。レプリカＦＥＴはカレントリミットにおいてパワーＦＥＴ内の電流密度と同じ電流密度を設定する(sets up)基準電流を有し、このレプリカＦＥＴの両端の差動ドレイン−ソース電圧Ｖｄｓはバッファリングされフルスケールリファレンス(full scale reference)として逐次近似レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）内のデジタル-アナログ（ＤＡＣ）に差動的に(differentially)適用される。ＳＡＲ ＡＤＣへの入力は電流の表示としてパワーＦＥＴ両端のＶｄｓ電圧である。しかしながら、パワーＦＥＴのオン抵抗Ｒｏｎはリニアではない。一定のゲート−ソース電圧Ｖｇｓであっても、ＦＥＴのオン抵抗ＲｏｎはＶｄｓに従って変化する。

[0005]ＡＤＣはカレントリミット附近の電流に関するＶｄｓ非線形性を補償できるに過ぎない。カレントリミット未満の電流において、ＡＤＣはパワーＦＥＴ内の実際の電流よりはるかに低い電流値を報告する。これらの誤差は１５％に到達する可能性があり他のシステム誤差に付加されると、すぐにＡＤＣの許容誤差をかなり貧弱なものにする。

[0006]本開示は逐次近似レジスタアナログーデジタル変換器のための訂正回路に関する。

[0007]一実施形態において、訂正回路は特定の負荷において出力パワースイッチのハイサイドトランジスタの電流密度に一致するような電流密度でバイアスされたレプリカトランジスタを備える。サンプルアンドホールド回路はレプリカトランジスタ両端の電圧をサンプルするためにレプリカトランジスタに結合される。差動増幅器は、レプリカトランジスタのサンプリングされた電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダー(a resistor ladder)のタップにレベルシフトされた差動レプリカ電圧を供給する。電流ソースは電流を抵抗ラダーの最上段(top)に電流を供給する。

[0008]一実施形態において、レプリカトランジスタは電界効果トランジスタであり、ハイサイドトランジスタは電界効果トランジスタである。

[0009]一実施形態において、差動増幅器はハイサイドトランジスタのトライオード領域(a triode region)の一部におけるハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性により厳密に一致するように抵抗ラダーの出力を調整するためのゲインを有する。

[0010]一実施形態において、指定された負荷はハイサイドトランジスタのリニアおよびトライオード領域間の境界またはカレントリミットの１／４である。

[0011]他の実施形態において、訂正回路は出力パワースイッチのハイサイドトランジスタの電流密度に一致するような電流密度でバイアスされた第１のレプリカトランジスタを備える。第２のレプリカトランジスタはカレントリミットにおいてまたはその付近でハイサイドトランジスタの電流密度に一致するような電流でバイアスされる。第１のレプリカトランジスタは第２のレプリカトランジスタの電流密度よりも低い電流密度でバイアスされる。第１の差動増幅器は第１のレプリカトランジスタ両端の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップに第１の信号を供給する。第２の差動増幅器は第２のレプリカトランジスタ両端の電圧に応答して抵抗ラダーの最上段に第２の信号を供給する。

[0012]一実施形態において、第１のレプリカトランジスタは電界効果トランジスタであり、第２のレプリカトランジスタは電界効果トランジスタであり、ハイサイドトランジスタは電界効果トランジスタである。

[0013]一実施形態において、指定された負荷はハイサイドトランジスタのリニアおよびトライオード領域間の境界またはカレントリミットの１／４である。

[0014]一実施形態において、第１の差動増幅器はハイサイドトランジスタのトライオード領域の一部においてハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性により厳密に一致するように抵抗ラダーの出力を調整するためのゲインを有する。

[0015]一実施形態において、第２の差動増幅器はハイサイドトランジスタのトライオード領域の一部においてハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性により厳密に一致するように抵抗ラダーの出力を調整するためのゲインを有する。

[0016]さらに他の実施形態において、方法は、出力パワースイッチのハイサイドトランジスタの電流をミラーリングするレプリカトランジスタ両端の電圧を検出することと、レプリカトランジスタ両端の検出された電圧に応答して逐次近似レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）の抵抗ラダーのタップに信号を供給することと、および抵抗ラダーの最上段に電流を供給することを備える。

[0017]一実施形態において、レプリカトランジスタ両端の電圧を検出することは電圧をサンプルアンドホールド(sampling and holding)することを含む。

[0018]一実施形態において、レプリカトランジスタは電界効果トランジスタであり、ハイサイドトランジスタは電界効果トランジスタである。

[0019]一実施形態において、第１のレプリカトランジスタはリニア領域で動作し、第２のレプリカトランジスタはトライオード領域で動作する。

[0020]一実施形態において、抵抗ラダーのタップに信号を供給することはハイサイドトランジスタのトライオード領域の一部においてハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性により厳密に一致するように抵抗ラダーの出力を調整するために信号を増幅することを含む。

[0021]さらに他の実施形態において、方法は、出力パワースイッチのハイサイドトランジスタの電流をミラーリングする第１のレプリカトランジスタの両端の第１の電圧を検出することと、出力パワースイッチのハイサイドトランジスタ内の電流をミラーリングする第２のレプリカトランジスタ両端の第２の電圧を検出することと、第１のレプリカトランジスタ両端の検出された第１の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップに第１の信号を供給することと、および第２のレプリカトランジスタ両端の検出された第２の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーの最上段に第２の信号を供給することを備える。

[0022]一実施形態において、第１のレプリカトランジスタは電界効果トランジスタであり、第２のレプリカトランジスタは電界効果トランジスタであり、およびハイサイドトランジスタは電界効果トランジスタである。

[0023]一実施形態において、抵抗ラダーのタップに第１の信号を供給することはハイサイドトランジスタのトライオード領域の一部においてハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性に、より厳密に一致するように抵抗ラダーの出力を調整するために第１の信号を増幅することを含む。

[0024]一実施形態において、抵抗ラダーの最上段に第２の信号を供給することは、ハイサイドトランジスタのトライオード領域の一部内のハイサイドトランジスタのドレイン−ソース電流−ドレイン-ソース電圧特性に、より厳密に一致するように抵抗ラダーの出力を調整するために第２の信号を増幅することを含む。

[0025]一実施形態において、ハイサイドトランジスタのトライオード領域の部分はトライオード領域の中央部分である。

[0026]以下の詳細な説明および添付の図面は、本開示の性質および利点のより良い理解を提供する。

[0027]以下に続く論述および特に図面に関して、示される詳細は、例示的な論述の目的のために例を描写し、本開示の原理の説明および概念的な態様を提供するために提示されることが強調される。この点に関して、本開示の根本的な理解のために必要とされるものを超えるインプリメンテーションの詳細を示すための試みは行われない。図面と連動した、以下に続く論述は、本開示にしたがった実施形態がどのように実施されうるかを当業者に明らかにする。添付の図面は以下の通りである。
[0028]図１はいくつかの実施形態に従う電流補正回路を例示するブロックである。 [0029]図２はいくつかの実施形態に従うドレイン−ソース電圧Ｖｄｓの関数としてレプリカトランジスタを介した電流を例示するグラフである。 [0030]図３はいくつかの実施形態に従う電流補正回路を例示するブロック図である。 [0031]図４はいくつかの実施形態に従う電流を訂正するためのプロセスフローを例示する簡単化された図である。 [0032]図５はいくつかの実施形態に従う電流を訂正するためのプロセスフローを例示する簡単化された図である。

発明の詳細な説明

[0033]以下の説明において、説明の目的ために、本開示の完全な理解を提供するために数多くの例および特定の詳細が記載される。しかしながら、特許請求の範囲内において表される本開示が、これらの例における特徴のうちのいくつかまたは全てを、単独でまたは下記において説明される他の特徴と組み合わせて含み、本願明細書において説明される特徴および概念の修正および同等物をさらに含みうることは、当業者にとって明らかとなるであろう。

[0034]図１はいくつかの実施形態に従う電流補正回路１００を例示するブロック図である。電流補正回路１００はバックコンバーターのようなスイッチングレギュレータ１０４を駆動する出力パワースイッチ１０２内の電流を検出する。電流補正回路１００はバッテリ電圧Ｖｂａｔに関して記載するけれども電圧の他のソースが使用されることができる。電流補正回路１００は複数のレプリカトランジスタ１１０および１１２、複数の電流ソース１１４および１１６、複数の差動増幅器１１８、１２０、および１２２、複数のスイッチ１３１、１３２、および１３３、および複数のキャパシタ１３５、１３６、および１３７を備える。比較回路１２４、抵抗ラダー１２６、スイッチング回路１２８、逐次近似レジスタ（ＳＡＲ）ロジック回路１３０、スイッチ１５１、およびキャパシタ１５２は逐次近似レジスタ」（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）として構成される。

[0035]出力パワースイッチ１０２はハイサイドスイッチングパワートランジスタ１４０およびロウサイドスイッチングパワートランジスタ１４２を備える。ハイサイドスイッチングパワートランジスタ１４０はスイッチングドライバ１４４−１により駆動される。ロウサイドスイッチングパワートランジスタ１４２はスイッチングドライバ１４４−２により駆動される。

[0036]種々の実施形態において、レプリカトランジスタ１１０および１１２は電界効果トランジスタ（ＦＥＴｓ）であり、以下の記載において、それぞれレプリカＦＥＴＳ１１０および１１２と呼ばれる。レプリカＦＥＴ１１０はドレイン電流曲率(curvature)が実質的にリニアであるトライオード領域のある領域で動作し、レプリカＦＥＴ１１２はより高い曲率を有するかまたは実質的にリニアでないトライオード領域のある領域で動作する。レプリカＦＥＴＳ１１０および１１２および電流ソース１１４と１１６はハイサイドパワートランジスタ１４０の温度訂正および電圧Ｖｄｓ訂正を提供する。レプリカＦＥＴ１１０は、レプリカＦＥＴ１１０の電圧ＶＤＳがカレントリミットにおけるハイサイドパワートランジスタ１４０の電圧Ｖｄｓに等しくなることができるようにある電流を有するカレントソース１１４により電流が供給される(sourced)。レプリカＦＥＴｓ１１０および１１２はハイサイドパワートランジスタ１４０内の電流からスケールダウン（例えば、１／１０，０００のオーダで）される電流をその中に生成するための大きさに形成される（sized）。カレントソース１１４および１１６は、カレントソース１１６により供給される電流よりも大きい電流をカレントソース１１４が供給するように相対電流を設定するための大きさに形成される。この例において、カレントソース１１４は２２８マイクロアンペア(micro-amps)の電流を供給し、それはカレントソース１１６により供給される５７マイクロアンペアの電流の４倍である。いくつかの実施形態において、レプリカＦＥＴ１１２は、レプリカＦＥＴ１１２の電流密度がレプリカＦＥＴ１１０より低い電流でハイサイドパワートランジスタ１４０の電流密度に一致するように、レプリカＦＥＴ１１０の電流密度よりも低い電流密度でバイアスされる。レプリカＦＥＴ１１２は、レプリカＦＥＴ１１２が第２のレプリカＦＥＴ１１０のカレントリミットよりも低い電流でバイアスされる場合所望の高精度に関するリニア領域の上部領域またはトライオードの下部領域または関心のある何等かの特定の電流においてバイアスされることができる。

[0037]レプリカＦＥＴｓ１１０および１１２の電圧Ｖｄｓはそれぞれ差動増幅器１１８および１２０によりレベルシフトされる。差動増幅器１１８はレプリカＦＥＴ１１０の電圧Ｖｄｓに応答して抵抗ラダー１２６の最上段(top)に供給される基準信号を発生する。差動増幅器１２０はレプリカＦＥＴ１１２の電圧Ｖｄｓに応答して抵抗ラダー１２６のタップ(tap)に供給される基準信号を発生する。差動増幅器１２０により発生される基準信号はＳＡＲ ＡＤＣおよび抵抗ラダー１２６の基準電圧として機能する。抵抗ラダー１２６は複数の直列に接続された抵抗１４６−１乃至１４６−Ｎを備える。差動増幅器１２０の出力は抵抗ラダー１２６のタップに供給される。この例では、タップは２５％ポイントである。タップポイントは所望の区分的(piecewise)線形性に基づいて選択されることができる。ＡＤＣは抵抗ラダー１２６の選択されたタップ出力を逐次近似ＡＤＣ動作のためのＡＤＣ入力（差動増幅器１２２のサンプルされた出力）と比較する。この例では、ＳＡＲロジック回路１３０は７ビットであるが、簡単のために４つの抵抗のみがＳＡＲ ＤＡＣに示されている。

[0038]差動増幅器１１８および１２０は参照すべき測定された電圧Ｖｄｓを供給電圧またはバッテリ電圧Ｖｂａｔの代わりにグラウンドにレベルシフトする。差動増幅器１１８および１２０は１以外のゲインを有することができる。この例において、差動増幅器１１８および１２０は図２に示されるＩｄｓ−Ｖｄｓ曲線を調整するために１．５のゲインを有する。差動増幅器１１８、スイッチ１３１およびキャパシタ１３５はドレイン電圧レプリカＦＥＴ１１０のサンプラアンドローパスフィルタ(a sampler and low pass filter)として構成される。差動増幅器１２０、スイッチ１３２およびキャパシタ１３６はドレイン電圧レプリカＦＥＴ１１２のサンプラアンドローパスフィルタとして構成される。

[0039]差動増幅器１２２、スイッチ１３３およびキャパシタ１３７は出力パワースイッチ１０２の出力電圧Ｖｓｗｉｔｃｈのサンプラアンドローパスフィルタとして構成される。差動増幅器１２２はハイサイドパワートランジスタ１４０を通過する電流に対応するハイサイドパワートランジスタ１４０両端の電圧Ｖｄｓを検出する。差動増幅器１２２の出力は比較器１２４の反転入力に印加され、比較器１２４によりスイッチング回路１２８の出力と比較される。ＳＡＲロジック回路１３０はクロック信号に応答して動作し、それはこの例では、３８．４メガヘルツである。比較器１２４、スイッチ１５１およびキャパシタ１５２はＳＡＲロジック回路１３０からのスイッチ信号に応答して差動増幅器１２２の出力のサンプラアンドローパスフィルタとして構成される。ＳＡＲロジック回路１３０は、変換が完了され有効コードがＡＤＣ出力として出力された後、別のサンプルが取り込まれるようにサンプルスイッチ１５１を制御する。スイッチ１３１、１３２および１３７はハイサイドパワートランジスタがオンの状態で閉成される。ＳＡＲロジック回路１３０は抵抗ラダー１２６のタップをサンプリングするためのスイッチング回路１２８を制御し、それは逐次近似のために比較器１２４の非反転入力に印加される。

[0040]差動増幅器１１８、１２０および１２２または電流補正(current correction)回路１００はオートキャリブレーションのための回路を含むことができる。差動増幅器１１８、１２０および１２２または電流補正回路１００は対応するトランジスタ両端のドレイン-ソース電圧Ｖｄｓをサンプルアンドホールドするための回路を含むことができる。出力パワースイッチ１０２は、ハイサイドパワートランジスタ１４０が比較的短い時間オンであるように高い周波数（例えば、５メガヘルツ）で切り替えることができる。電圧Ｖｄｓは典型的に高いリンギング(ringing)を有する。サンプルアンドホールドは、ＰＭＯＳ１４０が数ナノ秒間オンになった後、サンプルスイッチをオンにすることによりリンギングに対処する(account for)ことができる。

[0041]比較器１２４または電流補正回路１００は極めて低いオフセットまたはノイズまたは両方を達成するために他の方法またはオートゼロ(auto-zero)のための回路を含むことができる。

[0042]ゲインが差動増幅器１１８および１２０に印加された場合、カレントソース１１４および１１６内の電流は同じ量だけ低減される。ゲインが１．２５である場合、レプリカカレントは１のゲインを有したであろうレプリカカレントの０．８であるはずである。

[0043]電流補正回路１００は２つのレプリカＦＥＴｓに関して記載されるけれども、他の数のレプリカＦＥＴＳが使用されてもよい。単一のレプリカＦＥＴ実施形態は図３とともに以下に記載される。３以上のレプリカＦＥＴＳおよび対応する差動増幅器はハイサイドパワートランジスタ１４０の区分的線形性トラッキングを増大させるために使用されることができる。差動増幅器の出力は抵抗ラダー１２６の対応するタップに供給されることができる。

[0044]図２はいくつかの実施形態に従うドレイン−ソース電圧Ｖｄｓの関数としてレプリカトランジスタ１１０および１１２を通過する電流を例示するグラフである。ライン２０２はレプリカＦＥＴに関するＩｄｓ−Ｖｄｓである。ライン２０２は電圧Ｖｄｓが最大電流（この例では、５．５Ａｍｐｓ）に近づくにつれ、より多くの曲率を有した電圧Ｖｄｓのより低い値に対してより線形である。トライオード領域（ここでは１ Ａｍｐより上）においてライン２０２は非線形である。ライン２０２の非線形性、したがってライン２０２の曲率はドレイン−ソース電圧Ｖｄｓが増加するにつれ増加する。ライン２０４はレプリカＦＥＴＳ１１０および１１２により検出されるドレイン−ソース電流Ｉｄｓ−ドレイン−ソース電圧Ｖｄｓラインであるが、差動増幅器１１８および１２０（ゲインは１に等しい）によりゲイン調整されない。ライン２０４および２０６はＳＡＲ ＡＤＣの特性を表す。ライン２０４はトライオード領域において線形であるが、トライオード領域の中央ではライン２０２と著しく異なる。検出されたドレイン−ソース電圧Ｖｄｓを増幅することはドレイン−ソース電流Ｉｄｓ−ドレイン−ソース電圧Ｖｄｓ曲線を移動させ、ライン２０６を生成する、それはトライオード領域において線形であり、それによりライン２０２はライン２０４よりもライン２０６に近づく。したがって、ライン２０６はトライオード領域の中央部分においてライン２０４よりもライン２０２のより良い近似である。ライン２０６はゼロ附近に誤差の中心がある。

[0045]電流補正回路１００は非線形性誤差を改良するためにＳＡＲ ＤＡＣを駆動するために区分的線形アプローチを用いる。図２に示されるように、電圧Ｖｄｓ誤差はカレントリミットおよびタップポイント（この例では、１／４または２５％ポイント）でゼロに調整される。すべての他の電流に対してＤＡＣ電圧は高すぎＡＤＣ出力はシステム的に低すぎる。差動増幅器１１８および１２０のゲインはシステム誤差を中心に集めるために線形関係（ライン２０６により示される）をシフトしそれによりシステム誤差を低減するように調整される。

[0046]同じＤＡＣタップポイントを駆動するためにゲインは付加され基準電流は低減される。これはレプリカＦＥＴｓ１１０および１１２の抵抗を効果的に低下し（より低い電流によるより低いＶｄｓがより少ない抵抗につながるため）、誤差曲線を中心に置く。

[0047]図３はいくつかの他の実施形態に従う電流補正回路３００を例示するブロック図である。電流補正回路３００はレプリカＦＥＴ両端のドレイン−ソース電圧Ｖｄｓを検出するために単一の差動増幅器を用いる。電流補正回路３００は低電流においてのみ精度を必要とするシステムに使用されることができる。

[0048]差動増幅器はＡＤＣの抵抗ラダー上のタップへ出力を供給する。この実施形態において、カレントソース３１４は基準を設定するために抵抗ラダー１４６に電流を供給する。ＡＤＣは図１のＡＤＣと同様の方法で動作する。

[0049]電流補正回路３００はバックコンバータ(a buck converter)のように、スイッチングレギュレータ１０４を駆動する出力パワースイッチ１０２内の電流を検出する。電流補正回路３００はバッテリ電圧Ｖｂａｔに関して記載されるけれども、他の電圧源が使用されてもよい。電流補正回路３００はレプリカトランジスタ３１２、複数のカレントソース３１４および３１６、複数の差動増幅器３２０および１２２、複数のスイッチ３３２および１３３、および複数のキャパシタ３３６および１３７を備える。比較器１２４、抵抗ラダー１２６、スイッチング回路１２８、逐次近似レジスタ（ＳＡＲ）ロジック回路１３０、スイッチ１５１、およびキャパシタ１５２は図１とともに上述した同様の方法で動作する逐次近似レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）として構成される。差動増幅器１２２は図１とともに上述したと同様の方法で動作する。

[0050]種々の実施形態において、レプリカトランジスタ３１２は電界効果トランジスタ(ＦＥＴs)であり、以下の記載においてレプリカＦＥＴ３１２と呼ぶ。レプリカＦＥＴ３１２は、この例では、４により分割されるカレントリミットにおけるハイサイドパワートランジスタ１４０のドレイン−ソース電圧ＶＤＳにレプリカＦＥＴ３１２のドレイン−ソース電圧ＶＤＳが等しくなるような電流を有したカレントソース３１６により電流供給される(sourced)。この例では、カレントソース３１６は５７マイクロアンペアの電流を供給する。レプリカＦＥＴ３１２のドレイン−ソース電圧Ｖｄｓは差動増幅器３２０によりレベルシフトされる。カレントソース３１４は基準電流を抵抗ラダー１２６の最上段に供給する。この例では、基準電流は非飽和比較器１２４に基づいて選択される。差動増幅器３２０はレプリカＦＥＴ３１２のドレイン−ソース電圧Ｖｄｓに応答して抵抗ラダー１２６のタップに供給される基準信号を生成する。抵抗ラダー１２６は差動増幅器３２０に結合されたタップより下のタップに対する温度補償を提供する。この例では、タップは２５％ポイントである。タップポイントは所望の区分的線形性に基づいて選択されることができる。ＳＡＲ ＡＤＣは抵抗ラダー１２６の選択されたタップ出力を、逐次近似ADC動作に関するサンプリングされレベルシフトされたＶｓｗｉｔｃｈ電圧と比較する。

[0051]差動増幅器３２０はレプリカＦＥＴ３１２両端の電圧を検出する。差動増幅器１２０は参照すべき測定されたドレイン−ソース電圧Ｖｄｓを供給電圧またはバッテリ電圧Ｖｂａｔの代わりにグラウンドにレベルシフトする。差動増幅器３２０は１以外のゲインを有することができる。この例では、差動増幅器３２０は電流補正回路１００に関する図２に示される調整と類似の方法でドレイン−ソース電流Ｉｄｓ−ドレイン−ソース電圧Ｖｄｓを調整するために１．５のゲインを有する。差動増幅器３２０、スイッチ３３２、およびキャパシタ３３６はドレイン電圧レプリカＦＥＴ３１２のサンプラアンドローパスフィルタとして構成される。

[0052]差動増幅器２０または電流補正回路３００はオートキャリブレーションのための回路を含むことができる。差動増幅器３２０または電流補正回路３００はサンプルアンドホールドのための回路を含むことができる。

[0053]ハイサイドパワートランジスタのドレイン−ソースオン抵抗ＲＤＳｏｎを有した電流補正回路１００および３００は高周波数バック(bucks)でＳＡＲ ＡＤＣの精度を増加することができる。これは、リアルタイムの電流情報（マルチフェーズシステムにおける電流共有のような）を使用するアプリケーションに非常に有益であり得る。

[0054]図４はいくつかの実施形態に従う電流を補正するためのプロセスフロー４００を例示する簡単化された図である。プロセスフロー４００は電流補正回路３００に関して記載されるが、他の補正回路で実行されてもよい。

[0055]４０２において、出力パワースイッチ１０２のカレントリミットの１／４のように、特定の負荷でハイサイドトランジスタ１４０の電流密度に一致するレプリカトランジスタ３１２の両端の電圧が検出される。４０４において、レプリカトランジスタ３１２両端の検出された電圧に応答してＳＡＲ ＡＤＣの抵抗ラダー１２６のタップへの信号が提供される。信号はハイサイドトランジスタ１４０のトライオード領域の一部にハイサイドトランジスタ１４０のドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように抵抗ラダー１２６の出力を調整するために増幅されることができる。ハイサイドトランジスタのトライオード領域のこの部分はトライオード領域の中央部であり得る。４０６において、電流は抵抗ラダー１２６の最上段に供給される。４０８において、逐次近似アナログ−デジタル変換は抵抗ラダー１２６を用いて実行される。

[0056］図５はいくつかの実施形態に従う電流を補正するためのプロセスフロー５００を例示する簡単化された図である。プロセスフロー５００は電流補正回路１００に関して記載されるが、他の補正回路を用いて実行されてもよい。

[0057]５０２において、出力パワースイッチ１０２のハイサイドトランジスタ１４０の電流をミラーリングする第１のレプリカトランジスタ１１２両端の第１の電圧が検出される。５０４において、出力パワースイッチ１０２のハイサイドトランジスタ１４０の電流をミラーリングする第２のレプリカトランジスタ１１０両端の第２の電圧が検出される。５０６において、第１のレプリカトランジスタ１１２両端の検出された第１の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダー１２６のタップに第１の信号。第１の信号は、ハイサイドトランジスタ１４０のトライオード領域の一部にハイサイドトランジスタ１４０のドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように抵抗ラダー１２６の出力を調整するために増幅されることができる。ハイサイドトランジスタのトライオード領域のこの部分はトライオード領域の中央部である。５０８において、第２のレプリカトランジスタ１１０両端の検出された第２の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダー１２６の最上段への第２の信号。第２の信号はハイサイドトランジスタ１４０のトライオード領域の一部にハイサイドトランジスタ１４０のドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように抵抗ラダー１２６の出力を調整するために増幅されることができる。ハイサイドトランジスタのトライオード領域のこの部分はトライオード領域の中央部分である。５１０において、逐次近似アナログ−デジタル変換は抵抗ラダー１２６を用いて実行される。

[0058]ここに記載されるスイッチは１つまたは複数のトランジスタによりインプリメントされることができる。

[0059]上記の説明は、どのように特定の実施形態の態様がインプリメントされうるかの例とともに、本開示の様々な実施形態を例示する。上記の例は、唯一の実施形態であると見なされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性および利点を例示するために提示される。上記の開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、インプリメンテーションおよび同等物が、特許請求の範囲によって定義される本開示の範囲から逸脱することなしに用いられ得る。

Claims (20)

1. 特定の負荷で出力パワースイッチのハイサイドトランジスタの電流密度に一致させる電流密度でバイアスされるレプリカトランジスタと、
   前記レプリカトランジスタ両端の電圧をサンプリングするために前記レプリカトランジスタに結合されるサンプルアンドホールド回路と、
   前記レプリカトランジスタ両端の前記サンプルされた電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップにレベルシフトされた差動レプリカ電圧を供給する差動増幅器と、および
   前記抵抗ラダーの最上段に電流を供給するためのカレントソースと、
   を備えた補正回路。
2. 前記レプリカトランジスタは電界効果トランジスタであり、前記ハイサイドトランジスタは電界効果トランジスタである、請求項１の補正回路。
3. 前記差動増幅器は、前記ハイサイドトランジスタの上部線形領域または下部トライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの出力を調整するためのゲインを有する、請求項２の補正回路。
4. 前記特定の負荷は、前記ハイサイドトランジスタの前記線形領域と前記トライオード領域との間の境界またはカレントリミットの１／４である、請求項１の補正回路。
5. より一層低い電流で出力パワースイッチのハイサイドトランジスタの電流密度に一致させるような電流密度でバイアスされた第１のレプリカトランジスタと、
   カレントリミットでまたはその付近でハイサイドトランジスタの前記電流密度に一致させる電流でバイアスされた第２のレプリカトランジスタと、ここにおいて、前記第１のレプリカトランジスタは前記第２のレプリカトランジスタの前記電流密度より低い電流密度でバイアスされる、
   前記第１のレプリカトランジスタ両端の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップに第１の信号を供給する第１の差動増幅器と、
   前記第２のレプリカトランジスタ両端の電圧に応答して逐次近似レジスタアナログ−デジタル変換器（ＡＤＣ）の前記抵抗ラダーの最上段に第２の信号を供給する第２の差動増幅器と、
   を備えた補正回路。
6. 前記第１のレプリカトランジスタは電界効果トランジスタであり、前記第２のレプリカトランジスタは電界効果トランジスタであり、前記ハイサイドトランジスタは電界効果トランジスタである、請求項５の補正回路。
7. 前記第１のレプリカトランジスタは実質的に線形領域で動作し、前記第２のレプリカトランジスタは実質的に線形ではないトライオード領域の一部で動作する、請求項６の補正回路。
8. 前記第１の差動増幅器は、前記ハイサイドトランジスタのトライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの前記出力を調整するためのゲインを有する請求項５の補正回路。
9. 前記第２の差動増幅器は前記ハイサイドトランジスタの前記トライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流-ドレイン−ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの前記出力を調整するためのゲインを有する、請求項８の補正回路。
10. 出力パワースイッチのハイサイドトランジスタの電流をミラーリングするレプリカトランジスタ両端の電圧を検出することと、
    前記レプリカトランジスタ両端の前記検出された電圧に応答して逐次近似レジスタ（ＳＡＲ）アナログ−デジタル変換器の抵抗ラダーのタップに信号を供給することと、および
    前記抵抗ラダーの最上段に電流を供給することと、
    を備えた方法。
11. レプリカトランジスタ両端の電圧を検出することは前記電圧をサンプルアンドホールドすることを含む、請求項１０の方法。
12. 前記レプリカトランジスタは電界効果トランジスタであり、前記ハイサイドトランジスタは電界効果トランジスタである、請求項１０の方法。
13. 抵抗ラダーのタップに信号を供給することは、前記ハイサイドトランジスタのトライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流−ドレイン-ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの出力を調整するために前記信号を増幅することを含み、ここにおいて、前記ハイサイドトランジスタのトライオード領域の前記部分は前記トライオード領域の中央部分である、請求項１０の方法。
14. 前記ハイサイドトランジスタのトライオード領域の前記部分は前記トライオード領域の中央部分である、請求項１０の方法。
15. 出力パワースイッチのハイサイドトランジスタの電流をミラーリングする第１のレプリカトランジスタ両端の第１の電圧を検出することと、
    前記出力パワースイッチの前記ハイサイドトランジスタ内の電流をミラーリングする第２のレプリカトランジスタ両端の第２の電圧を検出することと、
    前記第１のレプリカトランジスタ両端の前記検出された第１の電圧に応答して逐次近似レジスタアナログ−デジタル変換器の抵抗ラダーのタップに第１の信号を供給することと、および
    前記第２のレプリカトランジスタ両端の前記検出された第２の電圧に応答して前記逐次近似レジスタアナログ−デジタル変換器の前記抵抗ラダーの最上段に第２の信号を供給することと、
    を備えた、方法。
16. 前記第１のレプリカトランジスタは電界効果トランジスタであり、前記第２のレプリカトランジスタは電界効果トランジスタであり、前記ハイサイドトランジスタは電界効果トランジスタである、請求項１５の方法。
17. 前記第１のレプリカトランジスタを実質的に線形領域で動作させることと、
    前記第２のレプリカトランジスタを実質的に線形ではないトライオード領域の一部で動作させることと、
    をさらに備えた、請求項１６の方法。
18. 抵抗ラダーのタップに第１の信号を供給することは前記ハイサイドトランジスタのトライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの出力を調節するために前記第１の信号を増幅することを含む、請求項１５の方法。
19. 抵抗ラダーの最上段に第２の信号を供給することは前記ハイサイドトランジスタのトライオード領域の一部に前記ハイサイドトランジスタのドレイン−ソース電流−ドレイン−ソース電圧特性をより厳密に一致させるように前記抵抗ラダーの出力を調節するために前記第２の信号を増幅することを含む、請求項１８の方法。
20. 前記ハイサイドトランジスタのトライオード領域の前記部分は、前記トライオード領域の中央部分である、請求項１９の方法。

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