JP2018502485A - 同調可能な光デバイスおよびサブアセンブリに対して制御、モニタリング、および通信するための方法および装置 - Google Patents

Abstract

光デバイス、フォトニック集積回路、またはサブアセンブリに対して制御、モニタリング、および通信するための装置を提供する。この装置は、光デバイスまたはサブアセンブリ、および光デバイスまたはサブアセンブリに連結されたプログラム可能なハードウェアゲートを含むフィールドプログラマブルデバイスを含む。フィールドプログラマブルデバイスは、光デバイスまたはサブアセンブリに対して制御、モニタリング、および／または通信するために、ゲートレベルで複数の機能を実装するように構成することができ、複数の機能のそれぞれが、マイクロプロセッサまたはマイクロコントローラを使用することなく、並列処理として実行するように構成される。さらに、ソフトウェアによって動作可能な特徴がある、フィールドプログラマブルデバイスを中心とした制御システムを有する波長可変レーザに基づいて、プログラム可能な光送信機、光サブアセンブリ、または送受信機などのプログラム可能な光デバイスは、例えば、実際の通信量に基づいて、幅広いリアルタイムの制御およびモニタリングの機能性を提示する。【選択図】図１Ａ

Description

米国特許法第１１９条に基づく優先権の主張
本特許出願は、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｃｏｎｔｒｏｌｌｉｎｇ Ｔｕｎａｂｌｅ Ｏｐｔｉｃａｌ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｕｂａｓｓｅｍｂｌｉｅｓ」と題され、２０１４年１１月２０日に出願された米国仮特許出願第６２／０８２，５４５号の利益を主張するものであり、この米国仮特許出願の全開示が全体として参照により本明細書に援用される。

今日の光ファイバをベースとしたネットワークは、電子機器と光ファイバ上を伝搬する光信号との間のインターフェースとして、および電子形態と光学形態との間で情報を変換するネットワーク内の他のポイントで、送受信機を使用する。

光、フォトニック、ならびに光電子デバイスおよび構成要素を含む光デバイスは、光ファイバ上での送信のために光データを送信し、符号化し、受信し、復号するために使用される。光デバイスは、デバイスおよび構成要素を制御するために使用され、同様に、送信側および受信側で電子形態のデータとインターフェース接続し、電子データの符号化および復号を行い、クロック修復および誤り訂正のような他の機能を実行し、温度、波長および他の波長可変レーザの機能、ならびに十分に機能する波長可変レーザおよび同調可能なサブアセンブリを実現するために使用されるインターフェースの光学素子および回路の機能を含む、回路の環境を制御するために要求される機能を実現するために使用される様々な電子回路にインターフェース接続される。

波長可変レーザに基づいた、送信機、光サブアセンブリ、および送受信機などのプログラム可能な光デバイスは、波長可変レーザの機能をサポートし、制御、モニタリングおよび通信の機能性をサポートするために、多くの制御システムを要求する。広範に同調可能なレーザは、多数のセクションを含み、一般に、利得セクション、同調可能な位相セクション、および同調可能なミラーセクションを含み、いくつかの設計では、同調可能なフィルタセクションも搭載する。これらのセクションの物理的なパラメータを同調すると、結果として出力レーザ波長の同調を行うことになる。波長可変レーザの他のパラメータは、集積型か非集積型かに関わらず、光データ変調器、ならびに、パワー制御、波長ロッキング、線幅狭窄化および制御、変調制御、高次変調、または同様のもののような他の機能を含み、本開示を使用してこれらの性能を強化することができる。

従来技術の参照の例に、「Ｃｏｎｔｒｏｌ ｏｆ Ｗｉｄｅｌｙ Ｔｕｎａｂｌｅ ＳＳＧ−ＤＢＲ Ｌａｓｅｒｓ ｆｏｒ Ｄｅｎｓｅ Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ」、Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ、１８巻、８号、２０００年８月、米国特許第６，９５４，４７６号、第６，７８８，７１９号、第６，６９０，６９３号、ならびに米国特許出願第２００４／０１２０３７２号を含むことができ、これらの全開示が全体として参照により本明細書に援用される。

しかし、送信光サブシステムアセンブリ（ＴＯＳＡ：ｔｒａｎｓｍｉｔｔｅｒ ｏｐｔｉｃａｌ ｓｕｂｓｙｓｔｅｍ ａｓｓｅｍｂｌｙ）、送受信機、および他の通信光サブアセンブリなどの既知の従来型のプログラム可能な波長同調可能な送信機は、リアルタイムにプログラム可能ではなく、したがって、光学層における柔軟性および即応性が欠如している。さらに、リアルタイムのプログラミング性が欠如している既存デバイスのように、データセンタのネットワークを計画し、構築し、運用し、維持することに関連して高い費用がかかる。

前述の一般的な説明および以下の詳細な説明は例示的なものであり、説明されているような本技術または本開示の説明をさらに行うことを意図することを理解されたい。

本開示は、一般に、集積電子機器およびフォトニック集積回路、ならびにこれらの組合せを用いる光送受信機、モジュールおよびサブアセンブリ、ならびにレーザ送信機および受信機などの、光デバイスおよびサブアセンブリに関する。光デバイスおよびサブアセンブリは、多数の部品、例えば、光変調器および半導体光増幅器、非集積型の光および光電子部品、ならびに他の計測および制御のデバイスおよび部品と同じ基板上に集積された広範に同調可能な半導体レーザを内蔵する。

１つの態様では、光通信のための光デバイス、フォトニック集積回路、またはサブアセンブリに対して制御、モニタリング、および通信するための装置が提供される。この装置は、光デバイスまたはサブアセンブリ、およびその光デバイスまたはサブアセンブリに連結されたプログラム可能なハードウェアゲートを含むフィールドプログラマブルデバイスを含む。フィールドプログラマブルデバイスは、光デバイスまたはサブアセンブリに対して制御、モニタリング、および／または通信するために、ゲートレベルで複数の機能を実装するように構成され、複数の機能のそれぞれは、マイクロプロセッサまたはマイクロコントローラを使用することなく、並列処理として実行するように構成されている。

本開示の１つの態様では、光通信システムは、光変調器および半導体光増幅器、非集積型の光および光電子部品と同じ基板上に集積された波長可変レーザを備える光デバイスまたはサブアセンブリ、ならびに、光デバイスまたはサブアセンブリおよびレーザ送信機および受信機に連結されたプログラム可能なハードウェアゲートを含むフィールドプログラマブルデバイスを含む。フィールドプログラマブルデバイスは、光デバイスまたはサブアセンブリに対して制御、モニタリング、および／または通信するために、ゲートレベルで複数の機能を実装するように構成され、複数の機能のそれぞれは、マイクロプロセッサまたはマイクロコントローラを使用することなく、並列処理として走るように構成されている。光通信システムのフィールドプログラマブルデバイスは、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）またはプログラマブル論理デバイス（ＰＬＤ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）を備える。さらに、光通信システムのフィールドプログラマブルデバイスは、実際の通信量に基づいて、光デバイスおよびサブアセンブリのリアルタイムの制御およびモニタリングのためのアプリケーションプログラミングインターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍａｂｌｅ ｉｎｔｅｒｆａｃｅ）を備えるように構成することができる。また、複数の機能は、フィールドプログラマブルデバイス内で異なるクロック信号で走るように構成することができる。さらに、フィールドプログラマブルデバイスは、光変調器および半導体光増幅器、非集積型の光および光電子部品と同じ基板上に集積された波長可変レーザの制御、モニタリング、および／または通信を可能にする、グラフィカルユーザインターフェース（ＧＵＩ：ｇｒａｐｈｉｃａｌ ｕｓｅｒ ｉｎｔｅｒｆａｃｅ）またはアプリケーションプログラミングインターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）に対するソケットのうち１つまたは両方を含む通信インターフェースを備えることができる。

別の態様では、本開示は、波長同調可能な送信機（例えば、ＴＯＳＡ）、送受信機、および他の通信光サブアセンブリなどの、リアルタイムにプログラム可能な光デバイスおよびサブアセンブリを備える。本開示によれば、アプリケーションプログラミングインターフェース（ＡＰＩ）を介してアクセス可能なソフトウェアによって動作可能な特徴は、例えば、実際の通信量に基づいた、光デバイスおよびサブアセンブリの幅広いリアルタイムの制御およびモニタリングを提示する。プログラミング性は、リアルタイムに帯域幅を拡大縮小すること、および別ルートで送信することによる光学層における前例のないレベルの柔軟性および即応性、所与の光ファイバの設備からのより高い帯域幅の抽出、ならびに、データセンタのネットワークを計画し、構築し、運用し、および維持することに関する複雑性および関連費用の削減を可能にする。

本開示の１つの態様では、プログラム可能なシステム、方法およびデバイスは、波長可変レーザ、同調可能な送信機、同調可能な送受信機の着脱可能なものおよびサブアセンブリ、ならびに基板に取り付けられた同調可能な送受信機および予備の集積型または非集積型の光学素子、オプトエレクトロニクス、および／または電子機器に対して制御、モニタリング、および通信するために提供される。本明細書で説明するシステム、方法およびデバイスは、十分に機能する波長可変レーザ、同調可能な送信機、同調可能な送受信機、着脱可能なもの、サブアセンブリ、または基板に取り付けるものを設計し、構築し、生産し、製造するための機能を実現する。本開示は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくはプログラマブル論理デバイス（ＰＬＤ）回路のアーキテクチャ、またはマイクロプロセッサもしくはマイクロコントローラの組合せを含む、フィールドプログラマブルデバイス内の波長可変レーザ、送受信機、モジュール、または光サブアセンブリに対するモニタリング、制御、および通信の機能を実装する。

ＦＰＧＡとＰＬＤの両回路は、製造後、現場で、および／またはリアルタイムにプログラム／再プログラムすることができる、再構成可能な回路である。本開示によれば、光デバイスまたはサブアセンブリの制御機能は、マイクロコントローラまたはマイクロプロセッサを伴わずに実装することができる。例えば、制御機能を含む様々な機能は、ＦＰＧＡまたはＰＬＤ内に埋め込むことができる。例として、ＦＰＧＡまたはＰＬＤ内に埋め込まれた機能は、ＦＰＧＡ、ＰＬＤまたはプログラマブル論理回路とマイクロプロセッサの組合せの中に並列処理を埋め込むことによって実装されるソフトステートマシン、電子フィルタ、制御およびフィードバックループ、決定回路、通信インターフェース、その他を含むが、これらに限定されるものではない。本開示には、検索操作のための較正および他のデータを格納するために、ＦＰＧＡまたはＰＬＤなどの、制御およびプログラマブル論理デバイスに対して、マイクロプロセッサまたはマイクロコントローラを利用する既存技術に対して有利な点がある。

本開示の他の利点を、以下でさらに詳細に説明する。例として、同調可能な送信機、波長可変レーザ、同調可能な送受信機、着脱可能なもの、またはサブアセンブリを組み立て、動作させるための制御、モニタリング、および通信の機能は、ＦＰＧＡ内のハードウェアゲート内にプログラムすることができ、ファームウェアを使用し、それぞれが独自のクロック速度で走り、モジュールで実装される。並列性、モジュール性、異なるクロック速度で処理を走らせる能力は、削減された費用、複雑性、消費電力、および他の利点について、既存技術に対して利点をもたらすことができる。

本開示は、プログラム可能でファームウェアを更新でき、十分にＦＰＧＡが制御する（マイクロプロセッサまたはマイクロコントローラを必要としない）ものにすることができる、同調可能なレーザ／送受信機のための制御、モニタリング、および通信の方法および装置を含むが、これらに限定されるものではない。本開示の実施形態は、以下のものを含むが、これらに限定されるものではない。
・クライアントもしくはホスト、またはファイバ通信チャネルとの往復の通信インターフェース、
・波長可変レーザの波長の記憶および管理、
・外部の消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）に対するプログラマブルリードオンリメモリ（ＰＲＯＭ：ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）−シリアル周辺機器インターフェース（ＳＰＩ：ｓｅｒｉａｌ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ）のフラッシュインターフェース、
・電圧および電流を介してインターフェース接続している、波長可変レーザ、変調器、オプトエレクトロニクス、電子機器、センサ、ならびに他の制御およびモニタリングの接点に対する、全ての制御およびモニタリング機能のための設定電流および電圧、
・光、電子、およびフォトニック集積回路（ＰＩＣ：ｐｈｏｔｏｎｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）のモニタリング、
・ボックスカー平均化装置および他の信号処理機能、
・自動光パワー制御、
・波長ロッキング、
・線幅狭窄化のアルゴリズムおよび回路（例えば、パウンドドレバホール（ＰＤＨ：Ｐｏｕｎｄ Ｄｒｅｖｅｒ Ｈａｌｌ））、
・温度のモニタリングおよび制御、
・アラームおよびモニタリングの制御および通信、
・アプリケーションプログラミングインターフェース（ＡＰＩ）、ならびに
・十分に較正されたスタンドアロンの、着脱可能なものへ集積する準備ができている、またはオンボードの−デジタルの制御／モニタリング／データ−オンボードの較正されたＥＰＲＯＭ。

本開示の１つの態様によれば、制御システムおよび制御方法は、光デバイスおよび／またはサブアセンブリを迅速に制御するために提供される。制御システムおよび方法は、波長可変レーザ、内部および外部の光学式および光電子式のモニタリングおよび制御機能、内部および外部の電子式のモニタリングおよび制御機能、信号処理機能、ならびに送受信機、光モジュールおよび／または光サブアセンブリ内の関連機能などの光デバイスまたはサブアセンブリの部品を制御する機能性を備える。

本開示の別の態様は、スタンドアロンもしくはマイクロコントローラとの組合せ、ならびに／または、アナログ／デジタル変換（ＡＤＣ：ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｉｎｇ）回路とデジタル／アナログ変換（ＤＡＣ：ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｉｎｇ）回路の組合せであるＦＰＧＡ、ＰＬＤ、または同様のものなどの、フィールドプログラマブルデバイス内に、本開示による制御システムおよび方法の実施形態を実装することであり、ここで、ＦＰＧＡ、ＰＬＤ、または同様のものは、データストレージだけの機構、例えば、波長可変レーザのための参照テーブルのような、単純な今日のＦＰＧＡおよびＰＬＤの使用を越えて、第１の実施形態の一部として制御機能のために使用される。したがって、本開示のこの実施形態は、モニタリング、制御および処理のためだが、本明細書で説明するような制御システムおよび方法のためではない、他の処理モジュールによってアクセスされる、波長可変レーザおよび他の実施形態に関するデータを格納するために、制限された容量でＦＰＧＡおよび／またはＰＬＤを利用する既存技術に対する様々な利点を提供する。

本開示の１つの態様では、フィールドプログラマブルデバイスは、計測温度に基づいて、および、フィールドプログラマブルデバイスに格納されたテーブル間を移動すること、または温度波長マップ間に外挿することのうちの少なくとも１つによって、熱電冷却器（ＴＥＣ：ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ ｃｏｏｌｅｒ）の負荷を削減するために波長可変レーザのレーザ制御電流を計測温度に自動的に適応するように構成することができる。

本開示による制御システムおよび方法の一部として、ＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイスを使用する利点は、コードおよび処理が、モジュール方式および／または並列処理にすることができるということであり、それぞれは、同じデバイス内で異なる固有のクロック速度で走ることができ、再プログラム可能であり、ならびに、全ての制御、モニタリング、および通信の実施形態を扱うことができる。したがって、本開示の１つの態様では、１つまたは複数のシステムのサブモジュールは、他のモジュール／サブモジュールに影響を及ぼすことなく、交換し、修正し、プログラムおよび／または再プログラムを行うことができる。したがって、ゲートレベルでプログラム可能な方法で、光デバイスおよびサブアセンブリの制御、モニタリングおよび通信システムを走らせる利点は、消費電力の低減、費用の削減、より広いクラスのアプリケーションにわたるより広範な使用、および共通のプログラム可能なアーキテクチャ内に様々な種類の新しい制御モジュール（フィルタ、アナログ回路、ステートマシン、他）を導入することを含むことができる。

本開示の別の態様によれば、本明細書で説明する方法およびシステムは、全体として参照により本明細書に援用される、ＷＯ２０１４／１０７５３７として、２０１４年７月１０日に公開された、米国特許出願第１４／１４６７１７号に記載されているように、多重ファセットのレーザアーキテクチャと共に利用することができる。ＷＯ２０１４／１０７５３７に説明されているように、波長可変レーザの２つ以上のファセットは、出力のために使用することができ、および斬新な変調器の構造に接続することができる。本開示で説明する制御およびモニタリングは、いくつかの形態では、ＷＯ２０１４／１０７５３７に記載された発明と組み合わせるとき、従来技術に対して追加の利点を有することができる。

１つの態様により、本開示は、ＦＰＧＡを中心としたアーキテクチャを使用する光デバイスおよびサブアセンブリと共に用いることができる。デバイスおよびサブアセンブリの例は、米国特許第８，６４４，７１３号、および「Ｐｒｏｇｒａｍｍａｂｌｅ Ｏｐｔｉｃａｌ Ｓｕｂａｓｓｅｍｂｌｉｅｓ ａｎｄ Ｍｏｄｕｌｅｓ」と題された米国特許出願第１４／１７１，４８０号、「Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｍｏｄｕｌｅ Ｕｓｉｎｇ Ａ Ｈａｒｄｗａｒｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ」と題された第１２／９４５，４７０号、ならびに、「Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍｓ ｆｏｒ Ｏｐｔｉｃａｌ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｕｂａｓｓｅｍｂｌｉｅｓ」と題された第１３／９４２，５１９号を含むことができ、これらは全体として参照により本明細書に援用される。ＦＰＧＡを中心としたアーキテクチャは、これらの光デバイスおよびサブアセンブリ内のマイクロプロセッサまたはマイクロコントローラを使用することなく、内部のＦＰＧＡを使用して、全ての制御、モニタリング、通信、およびアルゴリズムを走らせることができる。

本開示によれば、外部のＦＰＧＡに対して同じファームウェアを使用してレーザを構成し、較正速度を著しく速めることもでき、ここで、結果として生じる較正データは、その後、波長可変レーザを制御するために使用される波長制御のＦＰＧＡに移され、製造中に較正を行い、製造からネットワークへの導入まで、波長可変レーザを使用する全ての実施形態にわたり、ＦＰＧＡの技術およびファームウェアと同一の制御および再較正または再プログラムを行う。したがって、本技術は、製造および所有ならびに性能の改善にかかる費用を著しく減らすことができる。

本開示の別の態様によれば、通信インターフェースは、全体として参照により本明細書に援用される米国特許出願第１２／９４５，４７０号、ならびに関連する特許および特許出願に記載されているように、フィールドプログラマブルデバイス（例えば、ＦＰＧＡ）に集積することもできる。通信インターフェースは、高速な波長較正アルゴリズムのいずれかのうちの１つを実装するために、フィールドプログラマブルデバイス（例えば、ＦＰＧＡもしくはＰＬＤ、または同様のもの）を通じて、波長可変レーザと相互作用するソフトウェア層を使用して、完全な波長可変レーザのソフトウェアによる制御、モニタリング、および較正を可能にするグラフィカルユーザインターフェース（ＧＵＩ）および／またはアプリケーションプログラミングインターフェース（ＡＰＩ）に対するソケットを備えることができ、使いやすさ、製造性、較正の速度、ならびに、他の製造業、システムインテグレーション、およびネットワークオペレーションシステムへの統合を可能にし、著しく費用を下げ、あらゆる既存の手法と比較して柔軟にする。較正ルーチンの速度によって、約数分で、フィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）を介して、アプリケーション層のインターフェースを使用して、現場でまたはリアルタイムで再較正を可能にすることさえできる。

本開示の別の態様では、フィールドプログラマブルデバイスは、無線通信を介して、フィールドプログラマブルデバイスに連結されたＧＵＩからの、または、光通信リンク上の遠く離れたサイトに設置された他の装置のＧＵＩからの、１つまたは複数の制御信号を受信するように構成することができる。

本開示の他の著しい利点は、ファームウェアを使用して波長可変レーザおよび送信機の性能を改善するために必要とされる全ての機能、例えば、多くの例のうちの２つとして、コヒーレント通信のためにレーザの線幅を狭窄化すること、レーザの相対強度雑音（ＲＩＮ：ｒｅｌａｔｉｖｅ ｉｎｔｅｎｓｉｔｙ ｎｏｉｓｅ）を低減することを実現するために、インターフェースを制御しモニタリングすることに加えて、フィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）に埋め込まれた処理を利用する能力を含むこともできる。これらの処理は、波長可変レーザ、送信機、送受信機、モジュール、またはサブアセンブリのために他の全ての処理と平行に走らせることができ、多くの場合、他の機能のために使用されたハードウェアを再使用することができる。

さらに詳細な理解は、添付の図面と併用して以下の説明から得ることができる。

本開示の１つの態様による、フィールドプログラマブルデバイスを中心とした制御システムのための構成要素を概念的に示したブロック図を示した図である。 本開示の１つの態様による、フィールドプログラマブルデバイスの例を示した図である。 フィールドプログラマブルデバイス内に、並列で独立した処理として機能が実装される方法の例を示した図である。 マイクロプロセッサまたはマイクロコントローラをベースとしたアーキテクチャを使用する、波長可変レーザまたは送受信機の制御、モニタリング、および通信の典型的な実装形態を示した図である。 本開示の１つの態様による、レジスタ書込み操作の実装形態の例を示した図である。 フォトニック集積回路（ＰＩＣ）の同調可能な変調器のブロック図の例を示した図である。 本開示の１つの態様による、フィールドプログラマブルデバイスの技術を使用した、外部の制御機能またはループのブロック図の例を示した図である。 本開示の１つの態様による、３つの異なる温度で波長可変レーザのレーザミラー電流を同調することによって取得された、利得電圧マップの例を示す図である。 温度に対する波長１５４２．０２ｎｍおよび１５７７．１６ｎｍにおける２つのレーザミラー電流に対する同調の近似値の例の図である。 フィールドプログラマブルデバイス内で走る処理を通じて通信するように構成されたグラフィカルユーザインターフェース（ＧＵＩ）の例を示した図である。 フィールドプログラマブルデバイス内で走る処理を通じて通信するように構成されたグラフィカルユーザインターフェース（ＧＵＩ）の例を示した図である。 フィールドプログラマブルデバイス内で走る処理を通じて通信するように構成されたグラフィカルユーザインターフェース（ＧＵＩ）の例を示した図である。 フィールドプログラマブルデバイス内で走る処理を通じて通信するように構成されたグラフィカルユーザインターフェース（ＧＵＩ）の例を示した図である。 アナログＰＤＨ制御システムの典型的な実装形態を示す図である。 本開示の１つの態様による、ＰＤＨフィードバックループの実装形態の例を示した図である。 本開示の１つの態様による、ＰＤＨアルゴリズムの実装形態の例を示す図である。 本開示の１つの態様による、ＰＤＨアルゴリズムの実装形態の例を示す図である。 本開示の１つの態様による、エタロンが反射した光信号から検出された電力に対する式の例を示す図である。 本開示の１つの態様による、ＰＤＨアルゴリズムの実装形態の例を示す図である。 本開示の１つの態様による、フィールドプログラマブルデバイスおよび他のデバイスのファームウェア制御のブロック図の例を示す図である。 本開示の１つの態様による、一般的なエタロンが反射した、および透過した反応の例を示した図である。 本開示の１つの態様による、波長ロッキングアルゴリズムの実装形態の例を示すブロック図の例を示した図である。 本開示の１つの態様による、温度制御処理の１つの実施形態の図の例を示した図である。 本開示の１つの態様による、ボックスカーフィルタの１つのチャネルの記号モデルのブロック図を示した図である。 図２３Ａは、本開示の１つの態様による、フラッシュメモリのアドレス空間の例を示した図である。図２３Ｂは、本開示の１つの態様による、波長定義テーブルの例を示した図である。 本開示の１つの態様による、１つまたは複数の処理システムの実装形態の例を示した図である。

本開示に従って、プログラム可能な光送信機、光サブアセンブリ、および送受信機などの光デバイスを説明する。例として、プログラム可能な光デバイスは、波長可変レーザの様々な機能をサポートするフィールドプログラマブルデバイスを中心とした（例えば、ＦＰＧＡを中心とした、またはＰＬＤを中心とした）制御システムを有し、制御、モニタリング、および通信の機能性をサポートする波長可変レーザに基づいている。本開示は、送信光サブアセンブリ（ＴＯＳＡ）、送受信機、および他の通信光サブアセンブリなどの、リアルタイムにプログラム可能な波長同調可能な送信機を備える。

図１Ａは、フィールドプログラマブルデバイスを中心とした（例えば、ＦＰＧＡ／ＰＬＤを中心とした）制御システムのための構成要素を概念的に示したブロック図を示している。図１に示したシステム１００は、ホストコントローラ１０１、フィールドプログラマブルデバイス１０３（例えば、ＦＰＧＡ、ＰＬＤまたは同様のもの）、レーザ制御電子機器１０５、波長可変レーザ１０９、およびストレージ１１１を含む。ホストコントローラ１０１は、様々な機能に対してフィールドプログラマブルデバイス１０３と通信するように構成することができ、波長可変レーザ１０９の操作に関連したデータを受信するように構成することもできる。この例では、フィールドプログラマブルデバイス１０３は、フィールドプログラマブルデバイス１０３、および波長可変レーザ１０９にインターフェース接続されたデジタル／アナログ変換器（ＤＡＣ）１０７を通じて、レーザ制御電極１０５を駆動することができる。さらに、フィールドプログラマブルデバイス１０３は、波長可変レーザ１０９に対する通信および制御のために、アナログ／デジタル変換器（ＡＤＣ）１１７を通じて、波長可変レーザ１０９に連結することができる。

さらに、フィールドプログラマブルデバイス１０３は、ファイバ通信チャネルのための、クライアントまたはホストとの往復の通信インターフェース、波長可変レーザの波長の記憶および管理、外部メモリに対するＰＲＯＭ−ＳＰＩフラッシュインターフェース、電圧および電流を介してインターフェース接続する波長可変レーザ、変調器、オプトエレクトロニクス、センサ、および他の制御およびモニタリングの接点に対する、全ての制御およびモニタリング機能のための電流および電圧の設定、光および電子ならびにフォトニック集積回路（ＰＩＣ）のモニタリング、ボックスカー平均化装置および信号処理機能、自動光パワー制御、波長ロッキング、線幅狭窄化機能、温度のモニタリングおよび制御、アラームおよびモニタリングの制御および通信、アプリケーションプログラミングインターフェース（ＡＰＩ）、ならびに、本明細書で説明する本方法論の様々な態様を実装するための他の多くの機能などの、様々な構成要素、モジュール、または処理（これは図１Ａに示されていないが、本明細書で詳細に説明する）を含むこともできる。さらに、フィールドプログラマブルデバイス１０３は、本技術の様々な態様を実装するためのパラメータを含む様々なパラメータを格納するためにフィールドプログラマブルデバイス１０３に連結されたストレージまたはメモリ１１１などの内部ストレージ（図示せず）および／または外部ストレージを含むことができる。本開示の１つの態様では、メモリ１１１は、本明細書で説明する本技術の様々な態様を実装することに関連する１つまたは複数のデータの参照テーブルを含むことができる。

さらに、本開示の１つの態様では、フィールドプログラマブルデバイスを中心としたアーキテクチャ（例えば、ＦＰＧＡ、ＰＬＤ、または同様のものを中心とした）は、以下のように実装することができる。ホストコントローラ１０１は、組込みソフトのプロセッサ内の高水準プログラミング言語（例えばＣコード、もしくは同様のもの）、またはさらなる効率化および高速化のために、ハードウェア記述言語（例えばＨＤＬコード、もしくは同様のもの）のような、１つまたは複数のアルゴリズム、モジュール、処理または機能のためのコードをフィールドプログラマブルデバイス１０３に転送することができる。ホストコントローラ１０１は、標準的なインターフェース、すなわちユニバーサルシリアルバス（ＵＳＢ：ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）接続を通じてフィールドプログラマブルデバイス１０３に接続することもできる。上述したように、本技術の様々な態様を実行しながら、本技術の様々な態様に従って、フィールドプログラマブルデバイス１０３は、波長可変レーザ１０９のレーザミラーを含む様々な構成要素に電流を送るように構成されたＤＡＣ１１７と直接通信することができ、波長可変レーザ１０９からデータを収集するために、電極電圧および／または電力検出器をモニタリングするように構成されたＡＤＣ１０７と通信する。あるいは、および／または、加えて、フィールドプログラマブルデバイス１０３は、波長可変レーザ１０９のサーミスタをモニタリングすることによって、および、現在の制御入力を波長可変レーザ１０９のＴＥＣコントローラに送ることによって、レーザ温度の過渡状態を制御することができる。さらに、フィールドプログラマブルデバイス１０３は、本開示の態様により、様々な機能、方法、アルゴリズム、または方法論を実行するため、フィールドプログラマブルデバイス１０３に対して内部にあるか外部にあるかに関わらず、メモリ１１１などの１つまたは複数のストレージデバイス内の、波長可変レーザ１０９を制御し、モニタリングし、およびこれと通信することに関連するデータをバッファまたは格納することができる。

本開示の１つの態様では、本技術は、光通信システムのためのフィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）を中心としたアーキテクチャとして見ることができる。したがって、１つまたは複数の本技術の実装形態は、ハードウェアのアーキテクチャおよび方法論またはアルゴリズム自体に対して最適化することができ、フィールドプログラマブルデバイス１０３内の本技術の様々な態様の処理において、わずかなオーバヘッドしか発生せず、したがって、連結されたＡＤＣ１０７、ＤＡＣ１１７およびストレージ１１１を往復するデータ転送は、とても効率的であり得る。

別の態様では、本開示は、アプリケーションプログラミングインターフェース（ＡＰＩ）を介してアクセス可能な、ソフトウェアによって動作可能な特徴を提供し、例えば、実際の通信量に基づいた、１つまたは複数のモジュールまたは処理の幅広いリアルタイムの制御およびモニタリングを提示する。このようなプログラミング性は、リアルタイムに帯域幅を拡大縮小すること、および別ルートで送信することによる光学層における前例のないレベルの柔軟性および即応性、所与の光ファイバの設備からのより高い帯域幅の抽出、ならびに、データセンタのネットワークを計画し、構築し、運用し、および維持することに関する複雑性および関連費用の削減をもたらす。２つ以上のファセットが光学的に利用可能である波長可変レーザの全ての態様に関する迅速な制御、あるいは、波長可変レーザおよび変調器、または光送受信機もしくは光サブアセンブリを組み合わせる集積型の送信フォトニック集積回路（ＰＩＣ）のアセンブリが提供される。すなわち、本開示は、モジュール式の並列で独立した処理で、高速かつ再プログラム可能な制御を提供することができ、したがって、全ての制御、モニタリング、および通信の態様を扱うことができ、この態様の中では、システムのあらゆるサブモジュールを、他のモジュールまたは処理に影響を及ぼすことなく、交換し、修正し、プログラムすることができる。言い換えると、１つの態様では、制御、モニタリング、および通信のシステムは、フィールドプログラマブルデバイス内で走るように構成された、モジュール式の独立したおよび／または並列な処理を備えることができ、処理のそれぞれは、異なるクロックで走るように構成することができる。ゲートレベルでプログラム可能な方法で、全ての制御、モニタリング、および通信を走らせる利点によって、電力の低減、費用の削減、より広いクラスのアプリケーションにわたるより広範な使用、および、共通のプログラム可能なアーキテクチャ内の様々な種類の新しい制御モジュール（フィルタ、アナログ回路、ステートマシン、他）の導入をもたらすことができる。

したがって、本開示は、マイクロプロセッサまたはマイクロコントローラを使用することなく、ＦＰＧＡ、ＰＬＤ、または同様のものなどの、内部のフィールドプログラマブルデバイスを使用して、制御、モニタリング、通信、およびアルゴリズムの実装形態に対して提供することができ、波長可変レーザを較正するために使用される、外部のＦＰＧＡに対して同じファームウェアを使用することさえでき、これによって、波長可変レーザの較正速度を著しく速める。結果として生じる較正データは、その後、波長可変レーザを制御するために使用される波長制御のＦＰＧＡに移すことができ、製造中の較正、ならびに製造からネットワークへの導入まで波長可変レーザの使用に関する全ての態様にわたる、本明細書で説明するフィールドプログラマブルデバイスをベースとする技術およびファームウェアと同一の制御および再較正または再プログラムを行い、製造および所有にかかる費用を著しく減らし、ならびに性能を改善する。

本開示の１つの態様では、フィールドプログラマブルデバイス１０３への通信インターフェースは、ゲートレベルの一般的なプログラミング、ならびに、高速な波長較正アルゴリズムを含む、本明細書で説明するアルゴリズムのいずれかのうちの１つを実装するために、フィールドプログラマブルデバイス１０３を通じて、波長可変レーザと相互作用するソフトウェア層を使用して、完全な波長可変レーザのソフトウェア制御、モニタリング、および較正を可能にするグラフィカルユーザインターフェース（ＧＵＩ）および／またはアプリケーションプログラミングインターフェース（ＡＰＩ）に対するインターフェースを提供することができ、使いやすさ、製造性、較正の速度、ならびに、他の製造業、システムインテグレーション、およびネットワークオペレーションシステムへの統合を可能にし、著しく費用を下げ、あらゆる従来の既存技術と比較して柔軟にする。較正ルーチンの速度は、約数分で、フィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）を介して、アプリケーション層のインターフェースを使用して、現場での、またはリアルタイムの再較正を可能にすることさえできる。

本開示の利点は、主制御としてマイクロコントローラまたはマイクロプロセッサを使用し、主にデータストレージおよび探索デバイスとしてＦＰＧＡを使用する既存技術に対する多くの著しい利点を含み得るが、これらに限定されるものではない。過去において、ＦＰＧＡなどのフィールドプログラマブルデバイスのフットプリントおよび消費電力に関する機能としての性能は、リアルタイムのデータに要求される様々な機能を扱うため、および波長可変レーザのアプリケーションを制御するために、マイクロプロセッサに対する競争力があるものとみなされていなかった。しかし、近年、ＦＰＧＡ、ＰＬＤ、または同様のものの技術を含む、フィールドプログラマブルデバイスの技術は、著しく進歩し、多くのマイクロコントローラまたはマイクロプロセッサをベースとする解決策よりも、制御し、モニタリングし、および通信するための好ましくてより柔軟な方法および装置になってきた。

例として、図１Ｂに示すように、ＦＰＧＡなどのフィールドプログラマブルデバイスは、ハードコアであるマイクロコントローラまたはマイクロプロセッサなどのいくつかの集積回路と違い、製造後に現場で、またはリアルタイムでプログラムができる集積回路である。すなわち、ＦＰＧＡは、プログラム可能な相互接続または配線回路を介して接続された、プログラム可能／設定可能な論理ブロックに基づいた半導体デバイスであり、これによって、製造後に、所望のアプリケーションまたは機能性の要求事項に対して、ＦＰＧＡを再プログラム可能にすることができる。言い換えると、ＦＰＧＡは、出力を生成するための入力において、データおよび信号で動作するようにＦＰＧＡにロードされた、ゲートおよびデバイスの相互接続に基づいたデバイスである。１つの実装形態では、フィールドプログラマブルデバイス１０３は、複数の設定可能な論理ブロック（ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）１３３、複数の入出力（Ｉ／Ｏ）ポート１３５、プログラム可能な相互接続１３７、他を備える、ＦＰＧＡ、ＰＬＤ、または同様のものを含むことができる。それぞれの設定可能な論理ブロック１３３（ＣＬＢ）は、桁上げ論理回路、入力参照テーブル、フリップフロップ、他などの様々な構成要素を含むことができる。ＦＰＧＡの動作、ならびにＦＰＧＡ上で走る異なる処理のクロック速度は、リアルタイムに変えることができ、したがって、多種多様な制御、モニタリング、フィードバック、通信、および他の機能は、ＦＰＧＡ内のハードウェアレベルの性能で実現することができる。したがって、例として、本開示の１つの態様によれば、フィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）をベースとするアーキテクチャは、波長可変レーザまたは波長可変レーザをベースとしたモジュールに対して、並列な制御、モニタリング、および通信の処理を可能にすることができる。

さらに、図１Ｃに示すように、ＦＰＧＡの回路の異なる領域を割り当てて、または使用して、個々のデバイス内に、異なるデータおよび／または制御機能を全て実装することができる。例として、図１Ｃでは、複数のデータおよび／または制御機能もしくはモジュールは、１つまたは複数のＰＬＢ内に、例えば、波長ロッキング１５１、波長マッピングおよび探索１５３、ＴＥＣ制御１５５、自動出力制御（ＡＰＣ：ａｕｔｏｍａｔｉｃ ｐｏｗｅｒ ｃｏｎｔｒｏｌ）１５７、ＰＨＤ線幅制御１５９、通信Ｉ／Ｏ１６１、他を実装することができ、それぞれ、異なるクロック信号、例えば、クロック１、２、．．．６で走る。さらに、クロック信号（例えば、クロック５）でＰＤＨ線幅（ＬＷ）制御１５９などの新しいモジュールまたは処理は、リアルタイムに追加することができる。

本開示の１つの態様では、本技術の様々な態様によって実現することができるいくつかの機能は、以下を含むことができるが、これらに限定されるものではない。
・送信された光信号のチャープを含み、波長可変レーザの出力波長および他のパラメータに基づいて制御を調節した、データ変調させた波長可変レーザの光学特性の制御、
・温度の影響を受ける構成要素（例えば、レーザ、エタロン、等）に関する温度のモニタリングおよび制御、
・（例えば、利得セクションおよび電圧制御した減衰器を調節することによる）レーザ出力パワーに関する制御および／または調節、
・温度の関数になることもできる電流−波長制御マップを埋め込むことにより、ミラー、共振器、位相セクション、および他の波長同調可能な部品を制御することによる波長可変レーザのレーザ波長の制御、
・波長ロッカの回路および機能の制御およびモニタリング。内部のマッピングは、波長ロッカを使用し、波長可変レーザの較正および再較正に応じてリアルタイムに変えることもできる、
・マイクロコントローラまたはマイクロプロセッサと比較されるような、状態サイズと同様な、より大きなＦＰＧＡのメモリ容量を要求する機能、
・互いに独立して動作することができ、所与のクロック速度で、シリアルの有限状態マイクロプロセッサと比較してより高い性能に至り、より高い耐障害性、個別に処理をオン、オフすることによる電力を管理する能力、ならびに、完全コードを書き直して再コンパイルする必要のない個別の更新処理を伴う並列処理、
・ホストの故障時の継続稼働（例えば、ホストが故障した場合に、ユニットが依然として動作し続けることができる制御インターフェース）、
・是正措置（例えば、レーザ出力パワーが低下するか、またはレーザ波長がシフトした場合、ロッカおよび他の機構に従って、ＦＰＧＡが是正措置をとることができる）、ならびに
・異なるアプリケーションに適合するように再プログラムすることができる他の機能。したがって、１つのチップまたはより小さな電子チップのサブセットを、多種多様のアプリケーションおよびＰＩＣ、スイッチ、または送信機および受信機のサブアセンブリにわたって使用することができ、生産量を引き上げ、費用を低減し、ならびに最終的には消費電力およびサイズを小さくする。

上述したように、ＦＰＧＡ、ＰＬＤ、または同様のものなどの、フィールドプログラマブルデバイス１０３内に実装することができるプログラム可能なファームウェアの機能のいくつかの例は、以下を含むことができるが、これらに限定されるものではない（以下の機能または例は、単独で、または他との組合せで実装することができる）。
・ホスト通信インターフェースおよびメモリマップ、
・波長の記憶および管理、
・外部の消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）に対するプログラマブルリードオンリメモリ（ＰＲＯＭ）−シリアル周辺機器インターフェース（ＳＰＩ）のフラッシュインターフェース、
・設定電流および電圧、
・光および電子ならびにフォトニック集積回路（ＰＩＣ）のモニタリング、
・ボックスカー平均化装置、
・自動出力制御、
・波長ロッキング、
・（パウンドドレバホール（ＰＤＨ）のような）線幅狭窄化のアルゴリズム、
・温度のモニタリングおよび制御、
・アラームおよびモニタリングの制御および通信、ならびに
・アプリケーションプログラミングインターフェース。

上述したように、図１Ｃは、マイクロプロセッサまたはマイクロコントローラをベースとしたアーキテクチャを使用した波長可変レーザまたは送受信機の制御、モニタリング、および通信の典型的な実装形態を示した、図２に示すような、マイクロコントローラおよび／またはシリアルのステートマシンを使用した既存技術に対する利点を提供しながら、並列なモジュール式の処理として実装できる機能のうちのいくつかの方法の例を示している。図示のように、マイクロプロセッサまたはマイクロコントローラは、意図的に逐次的方法で機能、モジュール、または処理を実行し、例えば、波長マッピングおよび探索１５３、波長ロッキング１５１、ＡＰＣ１５７、ＴＥＣ制御１５５、および通信Ｉ／Ｏ１６１を実行する。さらに、ＰＤＨのＬＷ制御１５９などの新機能が（１０３に）追加された場合、コードは、マイクロプロセッサまたはマイクロコントローラのために再設計する必要がある。

しかし、上述したように、本開示の１つの態様によれば、本技術は、マイクロプロセッサまたはマイクロコントローラを使用することなく、異なるクロック信号で走るように構成された並列で独立したモジュールまたは処理として、波長可変レーザまたは送受信機の制御、モニタリング、および通信に関連する様々な機能、モジュール、または処理を実装することができるフィールドプログラマブルデバイス１０３（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）を提供する。

ホスト通信インターフェースおよびメモリマップ
本開示の１つの態様では、フィールドプログラマブルデバイス１０３は、ＩＣ間バス（Ｉ２Ｃ：Ｉｎｔｅｒ−ＩＣ ｂｕｓ）および／もしくはシリアル周辺機器インターフェース（ＳＰＩ）、または他の独自プロトコルなどの、標準的なシリアルプロトコルを実装できるスレーブコントローラを含むことができる。あらゆるマイクロプロセッサ／マイクロコントローラまたはシステムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）をベースとするシステムに対する本技術の利点は、本開示のスレーブコントローラは、ハードコアではないというものであり、したがって、フィールドプログラマブルデバイス１０３内のホストインターフェースの要求事項に適うように、容易に修正することができる。

例として、本開示の１つの態様では、レジスタマップアーキテクチャは、フィールドプログラマブルデバイス１０３に（または、外部だが連結して）実装することができる２つのデュアルポートのランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、１つはレジスタマップ用、１つは波長テーブルのデータ用、に基づくことができる。さらに、レジスタマップに対するホストの読み書きは、レジスタテーブルのＲＡＭの１つのポートに直接アドレス指定することができるが、波長テーブルのデータのアップロード／ダウンロードは、個々の波長テーブルの入力のためのパラメータを含む一連のレジスタを通じて遂行され、このデータを波長テーブルのＲＡＭ内の適切な場所にリダイレクトする。第２のＲＡＭのポートは、ＲＡＭからデジタル／アナログ（ＤＡＣ）データを更新し、アナログ／デジタル（ＡＤＣ）のモニタリングデータをＲＡＭへ読み出し、および、波長が変化したとき、またはシステムに命令されたときに波長テーブルのＲＡＭからレーザ／変調器の制御パラメータを更新するために使用することができる。専用の制御論理回路は、マイクロコントローラまたはマイクロプロセッサを使用することなく、ＲＡＭからＡＤＣ／ＤＡＣへのトランザクションを実行することができる。フィールドプログラマブルデバイス１０３に実装された論理回路は、転送効率のためにさらに最適化することができ、予測可能な待ち時間を有し、非常に少ない待ち時間を要求するトランザクションを優先するように調整することができる。

本開示の別の態様では、フィールドプログラマブルデバイス１０３の登録されたメモリマップは、フィールドプログラマブルデバイス１０３内に実装することができ、ホスト通信インターフェースを介して制御することができる。登録されたメモリマップは、制御システムの電流の状態を決めることができ、制御システムの電流の状態は、波長可変レーザのアセンブリの波長および出力パワーを特定する。制御システムの状態は、電極の電流、バイアス電圧、デバイスの動作温度、ならびに、例えば、ＴＥＣのＰＩＤ制御ループおよび波長ロッカのような、波長可変レーザに関連した様々な設定可能な設定の結果である可能性がある。これらの個別に設定可能なモジュールまたは処理の全ては、変更することができ、マイクロプロセッサまたはマイクロコントローラを使用することなく、フィールドプログラマブルデバイス１０３の登録されたメモリマップ内の適切なレジスタに書き込むことによって、または、適切なレジスタから読み出すことによって、モニタリングすることができる。

例として、ＵＡＲＴを介したレジスタの書込み動作の実装形態の例を、図３に示す。この実施形態では、ＵＡＲＴを使用してＩ２Ｃデバイスに通信することができる。図３に示すように、フィールドプログラマブルデバイス１０３は、ＵＡＲＴ文字列（例えば、ホストからフィールドプログラマブルデバイスにＵＡＲＴ Ｔｘ）を介してホストまたはホストコントローラ１０１からコマンドを受け取り、このＵＡＲＴ文字列は、ホストまたはホストコントローラにエコーバック（例えば、フィールドプログラマブルデバイスからホストにＵＡＲＴ Ｒｘ）され、次にコマンドは翻訳され、Ｉ２Ｃコマンドは、フィールドプログラマブルデバイス１０３に連結されたＩ２Ｃバス上でレジスタのインターフェースに投入される。その後、ＵＡＲＴは、書き込まれたデータと共に文字列を送り返す。この実施形態において、１回のレジスタの書込みサイクルに対し、およそ１．２ｍｓかかる可能性がある。

自動出力制御（ＡＰＣ）
本開示の１つの態様では、自動出力制御（ＡＰＣ）機能またはループは、フィールドプログラマブルデバイス１０３内に並列で独立したモジュールまたは処理として実装することができる。ＡＰＣ制御機能またはループは、波長可変レーザ（例えば、Ｕ−レーザ）内の半導体光増幅器（ＳＯＡ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｐｔｉｃａｌ ａｍｐｌｉｆｉｅｒ）の電流の比率も維持しながら指令されたレベルでレーザ出力パワーを動的に維持し、波長可変レーザは適正な変調に要求されるマッハツェンダー（Ｍａｃｈ Ｚｅｈｎｄｅｒ）型変調器区間内の光電流の平衡を維持する。図４は、ＡＰＣおよびＡＰＣループを可能にする部品と共に、ＷＯ２０１４／１０７５３７として、２０１４年７月１０日に公開された米国特許出願第６１／７４８，４１５号に記載されたような、ＰＩＣの同調可能な変調器の例のブロック図を示している。さらに、ＦＰＧＡ、ＰＬＤ、または同様の技術などのフィールドプログラマブルデバイスの技術を使用した外部の制御機能またはループのブロック図の例も図５に示す。

本開示の１つの態様では、（図１Ａに示したフィールドプログラマブルデバイス１０３と同様の）フィールドプログラマブルデバイス５３１は、平均化フィルタ５３３、ＳＯＡ平衡５３５、ループフィルタ５３７、およびＤＡＣ制御５３９を含むことができる。例では、平均化フィルタ５３３、ＳＯＡ平衡５３５、ループフィルタ５３７、およびＤＡＣ制御５３９は、フィールドプログラマブルデバイス５３１内に、１つまたは複数の並列で独立したモジュールまたは処理としてデジタル的に全て実装することができる。フィールドプログラマブルデバイス５３１（例えば、ＦＰＧＡもしくはＰＬＤ、または同様の技術）は、これらの機能を、最適に、ならびに少ない一定の待ち時間および高ノイズ耐性性で実行することを可能にするように構成される。さらに、例では、電流ＤＡＣ５５１および電流ＡＤＣ５５９は、フィールドプログラマブルデバイス５３１に、外側ではあるが連結して設置することができ、フィールドプログラマブルデバイス５３１は、外部電流ＤＡＣ（例えば、電流ＤＡＣ５５１）を通じて、レーザのＳＯＡ電流を波長可変レーザ（例えば、Ｕ−レーザ５５３）に送る。検出器５５７を介してマッハツェンダー型変調器５５５の２つの区間から検出された光パワーは、外部のＡＤＣ５５９でデジタル化してフィールドプログラマブルデバイス５３１に入力することができ、フィールドプログラマブルデバイス５３１は、まず、検出された光パワーを平均化フィルタ５３３を通じてレスポンスを平準化し、アナログ経路で拾い上げたノイズをフィルタにかける。

フィルタ後の検出電力はＳＯＡ平衡５３５に入力され、ＳＯＡ平衡５３５は、波長テーブル（図示せず）から提供されたデフォルトのＳＯＡ電流から開始し、次に、検出電力を計測し、平衡ＭＺＭの出力を維持するためにＳＯＡ電流の適正な比率を特定する。この比率は、マッハツェンダー型変調器５５５の区間１からの電力であるＴｘ電力、および変調器の２つの区間の電力の合計である全体電力と共に、ループフィルタ５３７に送られる。線形ループフィルタ５３７は、所望のＴｘ電力に到達するまでＳＯＡ１電流とＳＯＡ２電流の比率を維持しながら、ＳＯＡ１電流およびＳＯＡ２電流を一定のステップで調節するように構成することができる。ＳＯＡ１またはＳＯＡ２の大きい方の最初のステップの大きさは、増分を１０００μＡにすることができる。出力パワーが１つの増分１０００μＡの範囲内にあるとき、ステップの大きさを１２５μＡに減らすことができ、最後の「副尺」検索は、出力パワーが１つのステップ１２５μＡの範囲内になるまで行うことができる。計測電力が２カウント、すなわち２５０μＡを越えて変化する場合、副尺検索を再び続ける。しかし、波長可変レーザを再び初期化した（例えば、オフにした後、オンにした）場合、副尺検索に続いて主尺検索を再び始めることができる。

論理的に、ＳＯＡ電流は、ＳＯＡ電流の電気的および熱的効果を通じて、レーザ波長の同調および安定性に影響を及ぼすことがあるということにも留意されたい。ＳＯＡ電流が変化すると、ＳＯＡの制御回路は、レーザの利得セクション、レーザ位相セクション、およびミラーセクションを制御する回路に影響を及ぼす可能性があり、したがって、波長の同調および安定性に影響を及ぼす可能性がある。さらに、ＳＯＡ電流の変化は、ミラーの性能に影響を及ぼすミラーの周辺の温度の安定性に影響を及ぼす可能性があり、同様にして、ＳＯＡ電流の変化は、波長の同調および安定性に影響を及ぼす。

フィールドプログラマブルデバイス５３１におけるＡＰＣ機能の１つの実装形態では、ＳＯＡの電力は、出力パワーを維持するために、リアルタイムの制御ループを使用して波長ごとに比例して調節することができる。データの計測は、ＡＰＣおよび波長ロッカのモジュールが協調して動作するので、ＳＯＡの小さな増分調節が、波長に著しく影響を及ぼさない可能性があるということを示した。

本開示の１つの態様では、波長およびパワーの安定性は、以下のように例として要約することができる。

自動波長マッピング（ＡＷＭ）
光レーザモジュールの消費電力を削減する際の制限因子のうちのひとつは、特定の正確さの範囲内にレーザ発振波長を維持するために、稼働中にレーザの温度を安定化させる必要があるということである。典型的には、レーザが±０．０５℃の範囲内で安定する必要があり、特に温度範囲の極端な地域（典型的な温度範囲が−５℃から７０℃）では、温度の安定化を容易にするように構成された熱電冷却器（ＴＥＣ）は、この基準値を満たすために、著しい量の電力を消費する可能性がある。例えば、レーザが温度２０℃である必要があり、環境が７０℃のとき、レーザのパッケージが８０℃から８５℃であることを意味し、ＴＥＣは、６０℃から６５℃の範囲の温度ギャップに跨る必要がある。

本開示の１つの態様では、ＴＥＣの負荷を削減する手段、および、いくつかの例において負荷を完全に取り除く手段は、レーザ制御電流を一定の状態に保ってレーザを安定化させる代わりに、レーザ制御電流を自動的に温度に適応させることによって、提供することができる。さらに、実施形態を例示するために、２０℃でレーザを動作させる代わりに、レーザを６０℃で動作させてもよく、したがって、レーザ温度からレーザパッケージ温度までのギャップを２０℃から２５℃までに削減することができる。これは、計測温度に基づいて、および、ＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイス（５３１もしくは１０３）に事前に格納されたテーブル間を移動することによって、または、いくつかのアルゴリズムおよびフィッティング関数を使用して温度波長マップ間に外挿することによって、「動的に」行うことができる。波長可変レーザの動的な温度設定の効果は、（ｉ）波長可変レーザと光送信機のケース温度との間の温度のデルタ（すなわち、差）は、ケース温度の変化として波長可変レーザの設定温度を調節することによって、できるだけ小さく維持することができるので、光送信機の消費電力の全体的な削減を含むことができ、（ｉｉ）光送信機の動作温度の範囲は、レーザ温度をいくつかの温度の値に設定する既存技術と比較して広げることができる。

図６Ａ〜図６Ｃは、３つの異なる温度（例えば、２０℃、３０℃、および４０℃）で波長可変レーザのレーザミラー電流を同調することによって取得された利得電圧マップの例を示している。本開示では、この３つの異なる温度を較正温度と呼ぶことができる。１つの態様では、同調点または波長は、全体として参照によって本明細書に援用される米国特許出願第６２／０７３，７１３号、および対応する実用特許出願に記載されたアルゴリズムなどの、１つまたは複数の較正アルゴリズムを使用してそれぞれのマップに対して識別され、ＦＰＧＡにロードされる。

例えば、図６Ａは、２つのミラーを有する波長可変レーザのレーザミラー電流を、温度２０℃で同調することによって取得された利得電圧マップの例を示す。例では、利得電圧マップは、２つのミラー電流の値が変化するときに光出力電力を観測することによって生成される。さらに、利得電圧マップの全ての最小値は、様々な処理を介して、波長可変レーザが最大パワーを出力している点として識別することができ、したがって、関連する波長を抽出することができる。この抽出波長（または、レーザ発振波長のピーク）は、波長可変レーザの処理を同調し較正するために使用することができる。同様に、温度３０℃および４０℃で、対応する利得電圧マップを、図６Ｂおよび図６Ｃに示すようにそれぞれ生成することができる。例では、利得電圧マップは、温度の値に基づいて異なるということに留意されたい。

本開示の１つの態様では、自動波長マッピング処理は、フィールドプログラマブルデバイス１０３または５３１内に並列で独立したモジュールまたは処理として実装することができ、異なる較正温度で制御ループがデータを使用できるように構成することができる。レーザミラーに対する同調電流の調節は、１つまたは複数のアルゴリズムを使用して行うことができ、同調マップ（または利得電圧マップ）からの点は、以下にさらに詳細に説明し、同様に図７Ａおよび図７Ｂに示す。利得電圧マップからミラー電流の温度依存を推定することができ、解析近似を導出することができる。次に、ミラー電流の温度依存は、波長可変レーザ自体の詳細な知識が与えられる、異なる温度における３つ以下の利得電圧マップから導出することができる。

例として、温度ｔの関数としてのミラー電流、Ｉ_{ｍｉｒｒｏｒ}、の特性は、以下に示すように、２次多項式によって正確に近似することができる。
Ｉ_{ｍｉｒｒｏｒ}（ｔ）＝ａｔ^２＋ｂｔ＋ｃ
ただし、ａ、ｂ、およびｃは、所与の波長に対して特異であることも特異でないこともある定数であり、ｔはレーザの温度である。したがって、それぞれのチャネルは、変化する温度に伴い、ミラー電流を正確に印加するために、チャネルに関する追加のパラメータを要求することもあれば要求しないこともある。

上述したように、図７Ａおよび図７Ｂに、温度に対する波長１５４２．０２ｎｍおよび１５７７．１６ｎｍにおける２つのレーザミラー電流に対する同調近似値の例を提供する。ミラー電流の例では、左の曲線上の３０℃超の連続した電流、および、図７Ｂの底部に示すように、１つのミラー電流が最大許容電流を超え、曲線として折り返している、ラップアラウンドの状況を観測することができる。後者は場合によっては望ましくなく、したがって、左の曲線上の連続した電流の例は、使用するためのただ１つの実現可能な選択肢である可能性がある。したがって、２つの選択肢を用いた場合、「ラップアラウンド」の状況を避けることができる２つの選択肢、つまり、（ｉ）利得電圧走査を行うと、一般にそれぞれの波長を何度も発見し、したがって、ラップアラウンドチャネルのいくつかを取り除くことができ、さらに、（ｉｉ）ミラーは、より高い電流限界を有することができ、残りのラップアラウンドチャネルを除去する、という選択肢があり得る。一般的に、後者は温度が一定のとき、ラップアラウンドを完全に容認できる（この場合、チャネルが変化するときだけ電流が変化し、著しい電流変化が容認できる）ので、電力消費量が削減されるのを回避する。温度が一定でないとき、ミラー電流は、増加する可能性があり、したがって、ＴＥＣ電力を節約する量と比較すると電力にかかる費用は最小になるので、ＰＩＣの電力消費量も増加する。

さらに、図６Ａ〜図６Ｃから分かるように、異なる利得電圧マップは、異なる温度上で観測されるということに留意されたい。本明細書で説明するように、波長可変レーザの自動波長マッピング、同調、および較正の様々な態様は、１つまたは複数の並列で独立したモジュールまたは処理として、フィールドプログラマブルデバイス１０３または５３１内に実装することができ、その後、異なる較正温度でデータを（例えば、レーザ発振波長などに関するデータを）使用するように構成することができる。さらに、本開示の１つの態様では、異なる温度で観測された利得電圧マップを使用して、異なる温度で波長可変レーザのレーザ発振波長を特定することができる。また、波長可変レーザの温度は、現場で、フィールドプログラマブルデバイス内の１つまたは複数の現在走っている処理を介して、または、以下に説明する１つまたは複数のグラフィカルユーザインターフェースを通じて制御することによって、適応的に変えることができる。あるいは、レーザミラー電流は、利得電圧マップに基づいて、異なる温度で、自動的に適応することができる（同様に本明細書では、レーザミラー電流の適応と呼ぶ）。

本開示の１つの態様では、遠隔操作者は、フィールドプログラマブルデバイス１０３または５３１（例えば、ＦＰＧＡもしくはＰＬＤ、または同様のもの）内に埋め込まれた処理を通じて波長可変レーザのレーザ電流および温度の設定に伝達するように構成された様々なグラフィカルユーザインターフェース（ＧＵＩ）を介して、波長可変レーザのパラメータ設定を完全に制御することができる。例えば、遠隔操作者は、異なる温度設定で様々なパラメータ設定を変更することができ、光出力のスペクトルを観測することができる。例では、図８Ａ〜図１１Ｂは、ＧＵＩを介した操作者の制御の下、それぞれの出力スペクトルと共に、２３℃、３０℃、および４０℃でレーザ電流および温度の設定を制御するように構成することができるＧＵＩを示す。

１つの実装形態では、ＧＵＩの機能は、１つまたは複数の無線技法を介してシステムに接続された、または、遠く離れたサイトまたは場所から光伝送路でシステムに接続された、フィールドプログラマブルデバイス、またはフィールドプログラマブルデバイスを含むシステム内に統合することができる。具体的には、ＧＵＩの制御機能は、光送信機（または送受信機）のＡＰＩ、Ｉ２Ｃ、ＧＰＩＯ、または他を含む１つまたは複数の通信インターフェースを介して、システムで実行することができる。また、１つまたは複数の制御信号は、システムのＧＵＩ、１つまたは複数の無線技法を介してシステムに接続されたＧＵＩ、または、１つまたは複数の制御信号が遠く離れたサイトの別のシステムのＧＵＩから来る、光伝送路でシステムに接続されたＧＵＩから供給することができる。さらに、１つまたは複数の制御信号が、遠く離れたサイトの別のシステムのＧＵＩから来るとき、システムの光受信機は、システムの波長を制御するために、直接、入力信号を読み込み、復号することができる。あるいは、遠く離れたサイトの別のシステムのＧＵＩからの１つまたは複数の制御信号は、システムに連結されたホストによって受け取り、復号することができ、その後、システムの波長を制御するために、１つまたは複数のコマンドを発行することができる。

例として、図８Ａは、レーザミラー電流の適応が可能な状態の、温度の値２３℃に対するＧＵＩ制御８３１からのレーザ電流および温度の設定を示し、図８Ｂは、対応する光スペクトル出力８３３を示す。図９Ａは、レーザミラー電流の適応がない状態の、温度の値３０℃に対するＧＵＩ制御９３１からのレーザ電流および温度の設定を示し、図９Ｂは、対応する光スペクトル出力９３３示す。図１０Ａは、レーザミラー電流の適応が可能な状態の、温度の値３０℃に対するＧＵＩ制御１０３１からのレーザ電流および温度の設定を示し、図１０Ｂは、対応する光スペクトル出力１０３３を示す。図１１Ａは、レーザミラー電流の適応が可能な状態の、温度の値４０℃に対するＧＵＩ制御１１３１からのレーザ電流および温度の設定を示し、図１１Ｂは、対応する光スペクトル出力１１３３を示す。

上述したように、温度の値２３℃および４０℃に対しては、電流補正機能が可能な状態のみが示されており、一方で、３０℃に対しては、電流補正がある状態およびない状態の両方の状態のレーザ電流の設定およびスペクトルの例が示されている。３０℃については、レーザミラー電流の適応が可能な状態では、光スペクトル出力が１５７７．１６０ｎｍに集中しており、一方、レーザミラー電流の適応が可能でない状態では、光スペクトル出力が１５７８．０４０ｎｍに集中しているということに留意されたい。したがって、本開示は、図８Ａ、図９Ａ、図１０Ａおよび図１１Ａに示すような１つまたは複数のＧＵＩを介して、波長可変レーザの様々なパラメータ設定、ならびに、フィールドプログラマブルデバイス内で並列に走る１つまたは複数の処理に関する操作パラメータを制御するための拡張能力を、遠く離れた場所の（例えば、ホストデバイスの）操作者に、提供することができる。

線幅低減アルゴリズム−デジタル信号処理
本開示の１つの態様では、線幅低減アルゴリズムは、ＦＰＧＡ、ＰＬＤ、または同様のものなどの、フィールドプログラマブルデバイス１０３または５３１内に並列で独立したモジュールまたは処理として、デジタル的に実装することができる。例として、パウンドドレバホール（ＰＤＨ）技法などの線幅低減アルゴリズムは、安定したキャビティに対してロッキングすることによって波長可変レーザからの光の周波数を安定化させるための広範に使用される強力な手法である。ＰＤＨ技法のためのアプリケーションの範囲は広く、干渉計型重力波検出器、原子物理学、および時間計測基準を含むことができ、これらの多くは、周波数変調分光などの関連技法も使用する。

図１２は、アナログＰＤＨ制御システムの典型的な実装形態を示す。レーザ１２０１からの放射光は、スプリッタ１２１１によっていくつかの比率で分離され、１つの部分は、外部クロック供給源１２１３を使用して変調された位相である。位相変調信号は、サーキュレータ１２１５を通じて、ファブリ−ペロー（Ｆａｂｒｙ−Ｐｅｒｏｔ）フィルタ１２１７に送られ、ファブリ−ペローフィルタ１２１７からの反射光は、光検知器１２２１によって検出され、その後、エラー信号１２２３を生成するために元のクロック供給源の信号とミックスされる。次に、エラー信号１２２３は信号処理され、レーザ上で使用して位相収差を矯正し、したがって、信号の線幅を削減する。上述したように、本開示の１つの態様では、図１３に示すように、ＰＤＨのフィードバックループは、高ビットレートのコヒーレント通信のために、フィールドプログラマブルデバイス内に並列で独立したモジュールまたは処理として実装することができる。

本開示の１つの態様では、光検出システムとして波長ロッカのシステムを使用する１００Ｇｂｐｓの送信機を用いるシステムの例を、図１３に示している。コヒーレント通信、および他の高ビットレート通信（ならびにスペクトル的に効率的な通信システム）に要求される線幅狭窄化または低減のための本開示の利点は、他の制御ループ処理から独立したクロック速度で走り、所望の線幅に最適化されたＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイス１０３または５３１内に並列で独立したモジュールまたは処理として、制御回路を実装することができるということを含むことができる。さらに、１つの実装形態では、他の目的、例えば、波長ロッカ１３２３のために使用される同じ光学素子、オプトエレクトロニクス、アナログ電子機器、およびアナログ／デジタル回路は、線幅狭窄化、例えば、ＰＤＨ回路１３２５のために２重で使用することもでき、これによって、本開示の１つの態様によって実装することができる小さい線幅の送受信機または送信機の費用、複雑性、大きさ、重量および電力を削減する。したがって、本明細書で説明する本技術を使用すると、図１２に示したアナログＰＤＨ制御システムのビルディングブロックの全てを、フィールドプログラマブルデバイス１０３または５３１内の再プログラム可能なハードウェアゲート内に実装することができる。波長ロッカの構成要素を再使用する（２重で使用する）ＰＤＨ線幅制御システムの図を、ＰＩＣ、外部の構成要素およびＰＤＨ制御ループと共に図１３に示す。

伝統的に、ＰＤＨアルゴリズムは、アナログ電子機器を使用して、ノイズ低減ループのフィルタリング、復調、およびフィードバック部分を形成する。これらの機能は、検出器からレーザ位相変調器への経路内における一定の少ない待ち時間に関するいくつかの要求事項のために、マイクロプロセッサまたはマイクロコントローラ内で実行することに対して問題になることがある。しかし、本技術の利点は、フィールドプログラマブルデバイス１０３または５３１が、固定された専用のモジュールまたは処理として、デジタル信号処理（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ）機能の実装を可能にし、正確な待ち時間の制御を可能にすることを提供することができる。したがって、本開示によるＰＤＨフィードバックループの実装によって、アナログノイズおよび電磁波障害（ＥＭＩ：ｅｌｅｃｔｒｏｎｉｃ ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）の発生源からの耐性、およびフィードバックループの特性および線幅低減性能の較正ならびに最適化を大いに簡素化するプログラミング性をもたらすことができる。

図１４は、本開示の１つの態様による、フィールドプログラマブルデバイス（例えば、ＦＰＧＡもしくはＰＬＤ、または同様のもの）の、ＡＤＣ、ＤＡＣ、レーザおよび光路への接続を示す１つの実施形態を示すブロック図の例を示している。図１５は、本開示の１つの態様による、ＰＤＨループのためにフィールドプログラマブルデバイス内に埋め込まれた、フィルタリング機能の実装を示すブロック図の例を示している。例では、反射されたエタロンの光路からの検出光パワーは、デジタル化され、ＦＰＧＡ１５３１などのフィールドプログラマブルデバイスに送り込まれ、フィールドプログラマブルデバイスは、ＰＤＨアルゴリズムのフィルタリング、復調を行い、フォトニック集積回路（ＰＩＣ）１５３５内のレーザ位相変調器を駆動するエラーキャンセル信号を生成するように構成されている。同様に、ＦＰＧＡ１５３１は、図１５に示すように、ＤＡＣを通じてエタロンの入力光信号の位相変調器を駆動する基準変調周波数を生成するように構成されている。

本開示の別の態様では、図１５の例において、基準変調周波数と代表的な不要周波数成分との間の差の関数として表現された、エタロンが反射した光信号から検出された電力に関する式は、図１６に示すように導出し、使用することができる。この式において、検出電力（Ｐ）は、３つの成分、つまり、ＤＣ項１６０１、変調周波数における成分（エラー信号１６０３）、および、２倍の変調周波数の成分（診断１６０５）を含む。２倍の（２ｘ）変調周波数の成分（診断１６０５）は、システムの試験および較正のために使用することができる。ＰＤＨアルゴリズムの１つの実装形態の例では、共振器の反応の大きな傾斜部分でサイドローブが生じるようにレーザ波長を変調することにより、変調周波数（エラー信号１６０３）における成分の振幅は、あらゆる外部からの周波数成分と変調周波数との間の差に対して比例しており、正および負の位相摂動に対して逆方向に反応し、したがって、所望のエラー信号を生成する。

さらに、ＰＤＨアルゴリズムの１つの実装形態では、図１７に示すように、エラー信号を抽出し、不要な成分をキャンセルするために波長可変レーザ内の位相変調器に返すことができる。ここで、ＡＤＣインターフェースの論理回路は、エタロンの反射光路の検出器からデジタル化された電力信号を受け取る。変調周波数に集中したデジタルＦＩＲ帯域通過フィルタは、ＤＣ成分および２ｘ変調周波数成分を、検出電力信号から除去する。次に、帯域通過出力に、ＤＤＳによって生成される変調周波数基準を乗じる。計算結果は、不要な２ｘ変調周波数の成分を含む復調されたエラー信号である。結果として、ほぼ変調周波数でカットオフを伴うＦＩＲローパスフィルタは、不要な２ｘ変調周波数成分を除去する一方、変調周波数までのあらゆるエラー成分を残す。結果として生じるエラー信号は、利得およびオフセットのブロックを通り、レーザ位相変調器を駆動するために適正な振幅およびＤＣオフセットを提供し、次に、データを書式化してＤＡＣに送るＤＡＣのインターフェース論理回路に行く。外部のＡＤＣおよびＤＡＣを含む、エタロンからの検出電力とレーザ位相電極との間に示された例示の経路における設計された待ち時間は、５００ｎｓ未満であり、主な寄与は、ＦＩＲフィルタからである。前述のアルゴリズムの最適化によって、さらにより少ない待ち時間をもたらすことがある。基準ＤＤＳは、反応が初期較正のために空値にできるように、復調器および基準位相変調器の両方に送られた変調器基準信号の位相調節を行う。利得およびオフセットの調節は、基準変調出力にも行われる。ＦＩＲフィルタ係数、基準周波数、ならびに位相、利得、およびオフセットは、ホストによって全てプログラム可能であり、波長可変レーザおよびシステムに関連する波長可変レーザのアルゴリズムの最適化、同調および較正を容易にできるようにする。したがって、本開示の１つの態様では、線幅低減アルゴリズムは、ＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイス１０３または５３１内の並列で独立したモジュールまたは処理として、デジタル的に実装することができる。

パラメータのリアルタイムモニタリング
波長可変レーザ／変調器内の多くのパラメータは、リアルタイムモニタリングおよび動的制御ループへのフィードバックを要求する。また、パラメータは、較正および分析目的のために多くの動作点での計測を要求し、これらの計測を実行できる速度は、波長可変レーザの大規模な生産を可能にするために重要になり得る。

本開示の１つの態様では、本技術は、このような大規模な波長可変レーザの生産を可能にする。言い換えると、ＦＰＧＡもしくはＰＬＤ、または同様のものなどのフィールドプログラマブルデバイスを使用して作り出すことができる平行アーキテクチャは、重要なパラメータのモニタリングを可能にし、パラメータを多重制御ループに最小限の待ち時間で同時に戻すが、マイクロプロセッサまたはマイクロコントローラは、連続的および／または逐次的な方法で情報の全てを処理し、配布する必要がある。

上述したように、フィールドプログラマブルデバイスを中心とした実装形態（例えば、ＦＰＧＡ／ＰＬＤを中心とした実装形態）は、本開示の１つの実施形態として説明することができる。パラメータのモニタリングのうち、フィールドプログラマブルデバイス（１０３、５３１、他）は、チャネルの読出しが最小限のオーバヘッドで起こるが、チャネルあたりの順番および頻度に関して十分にプログラム可能なように、複数のＡＤＣチャネル、例えば、２４個のＡＤＣチャネルへの読出しサイクルを制御するように構成することができる。本開示のこの態様は、波長ロッキング、電力制御および温度制御などのリアルタイム制御のためのデータを提供するのに十分に高い頻度で、リアルタイム制御ループにとって重要なパラメータをモニタリングすることを可能にすることができる。以下のテーブル１は、それぞれに対しモニタリングする必要がある代表的なパラメータおよびサンプルレートと共に、リアルタイム制御および較正アルゴリズムのいくつかを一覧にしている。

上記のテーブル１から分かるように、２つの事柄、すなわち、（ｉ）いくつかのパラメータは、２つ以上の機能によって供給される必要があるということ、および（ｉｉ）いくつかのパラメータは、他のパラメータよりもずっと高速にサンプリングされる必要があるということに気付くことができる。したがって、本開示の態様による、フィールドプログラマブルデバイスに基づいた１つまたは複数の実装形態は、効率性を最大化し、全ての処理が同時に十分なレートで所要のデータを取得することを可能にする方法でモニタリング機能を設計するための柔軟性を可能にすることができる。

例えば、図１８は、パラメータをモニタリングするために使用されるフィールドプログラマブルデバイス１８３１、例えば、ＦＰＧＡ／ＰＬＤファームウェア、ならびに付随したＡＤＣおよびＤＡＣ１８３３のファームウェア制御のブロック図の例を示している。例では、全てのリアルタイム制御ループは、独立したレート、例えば、独立したクロックレート（例えば、図１８中の、１０ｋＨｚ、６．２５ｋＨｚ、１００ＭＨｚ、１ｋＨｚ、および２０ＭＨｚ）で平行に走るように構成することができる。リアルタイム制御ループに要求されるパラメータは、ＡＤＣ、ＤＡＣ、および他のデバイスにインターフェース接続された１つまたは複数のＳＰＩバス１８３７を通じて、パラメータにアクセスするように構成することができるモニタリングおよび制御論理回路１８３５によって供給することができる。さらに、フィールドプログラマブルデバイス１８３１、例えば、ＦＰＧＡ、ＰＬＤ、または同様のものは、高い優先度でアクセスする必要があるデバイスのために、それぞれ異なるプロトコルで、多数のＳＰＩインターフェースを構築することが可能になるように構成され、また、同時に、帯域幅を最大化し、多数のデバイスによって共有されるＳＰＩインターフェース上のオーバヘッドがゼロに近い状態で走る。その上、多数の制御ループによって要求されるパラメータは、全ての所要の機能に同時に配布することができ、いくつかの機能によって高帯域で要求されるが他の機能には要求されないパラメータは、必要に応じて多数のモニタリングデバイスから供給することができる。

結果として、本開示の１つの態様では、リアルタイム制御機能は、フィールドプログラマブルデバイス１８３１内の１つまたは複数の並列で独立した処理としてフィールドプログラマブルデバイス１８３１内に実装することができ、したがって、モニタリングおよび制御論理回路１８３５から受け取ったパラメータ分析し、ホストもしくはレジスタのインターフェース１８４１および／またはディスクリート１８４３を介してホストに返されるアラームおよびステータスを生成するために使用することができる。さらに、例では、生成されたアラームは、（ｉ）レーザ温度の黄色および赤色アラーム、（ｉｉ）レーザ電力の黄色および赤色アラーム、（ｉｉｉ）レーザオン、ならびに（ｉｖ）安定したラムダを含むことができる。さらに、別の態様では、フィールドプログラマブルデバイス１８３１は、アラームのための計算および決定処理を平行に走らせることもでき、ホストに異常状態を報告する待ち時間を最小化する。

波長ロッキング
波長ロッキングアルゴリズムは、ファブリ−ペローのエタロンの反応に基づいて、動作条件の変化に対して正確な設定点でレーザ波長を維持するためにレーザ波長を動的に同調する。典型的には、エタロンは、標準ＩＴＵ仕様と一致した波長および間隔でピーク反応を有するが、原則として波長は、エタロンの設計に依存する任意の値または間隔になるはずである。

図１９は、一般的なエタロンの反射および送信反応の例を示している。送信反応１９０１は、関心のある波長でピークを有する一方、反射反応１９０３は、これらの同じ波長で最小値を有する。着脱可能なモジュール内に他の光学素子と共に配置するのに十分物理的に小さいエタロンの形状を作り出すために、波長ロッキングが行われる正確さを低くするエタロンの最大値および最小値の精妙さまたは鮮明さに関して折り合いをつけることができる。本開示の１つの態様では、エタロン反応の効率的な計測および計測のアルゴリズム的処理は、結果の質を改善することで可能になる。

所望の動作波長に対応したエタロンのピークおよび／または最小値を発見するために、レーザは、まず、事前較正されたミラー電流の値および対応する波長のテーブルに基づいてミラーを同調することによって、正確な波長の近くで同調される。次に、波長ロッキングアルゴリズムは、デフォルトの事前較正値周辺の狭い範囲に対してレーザ位相電極の電流をディザリングし、ピークおよび／または最小値の反応を検索することによって波長を微調整する。アルゴリズムは、レーザ位相電極を駆動する電流ＤＡＣを制御することによってデジタル的に実行することができ、ＡＤＣを通じてエタロンの反応をモニタリングする。

図２０は、本開示の１つの態様による、波長ロッキングアルゴリズムの別の実装形態を示すブロック図の例を示している。ここで、波長ロッキングアルゴリズムは、レーザ位相電極を駆動する電流ＤＡＣ２０５１を制御することによってデジタル的に実行され、ＡＤＣ２０５１を通じてエタロン反応をモニタリングする。実装形態の例では、位相のディザリング速度は、十分なレートで位相オフセットに対する最新情報、したがって動作波長を取得することと、ディザリングの線幅効果を最小化することとの間で折り合いをつけることができる。この技法の例は、１００μｓのレートで位相をステップさせることができる。ディザリングの振幅は、最大値／最小値を捕えるのに十分な広範囲に対して走査することと、レーザ２０５３のモードホップが永続する限り走査をしないこととの間で折り合いをつけることもできる。実装形態の例における走査振幅（または範囲）は、プログラムできる可能性があり、較正テーブルに基づいて波長ごとに設定することができるが、一般に位相電極の電流の＋／−１ｍＡの範囲内である。

１つの態様では、（サーキュレータ２０５５およびエタロン２０５７に連結された検出器２０５８を介して）ＡＤＣ２０５９から受け取った、検出されたエタロン送信および反射電力は、その後、ノイズを低減し反応を平準化するために、平均化フィルタ２０３３を通じて処理される。ＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイス２０３１は、送信および反射電力のデータを平行にフィルタリングすることを容易にするように構成される。その後、アルゴリズムは、最大値／最小値の検索２０３５を介して、走査内の最小値／最大値の両側の点における最小値／最大値の上／下の閾値の超過を要求することによって、データセットに対する最大／最小の値を発見し、この値が実際に変曲点であるということを確認することに基づいて、送信データ中の最大値および対応する反射データ中の最小値を発見しようとする。その後、特定された最大値および最小値の点の平均は、波長の微調整を設定するためにレーザ２０５３に印加される新しい位相オフセットとして使用される。アルゴリズムが許容できる最小値または最大値を発見できなかった場合、新しい位相オフセットは、首尾よく特定された変曲点に基づくか、または、最小値も最大値も特定されなかった場合、電流走査に対するデータは使用されず、位相は成功した走査によって取得されるまで変化しない。新しい位相オフセットは、ＤＡＣ制御２０３９および電流ＤＡＣ２０５１を介して、位相オフセット２０３７およびレーザ２０５３に提供される。さらに、上記の波長ロッキングアルゴリズムは、ＦＰＧＡ、ＰＬＤ、または同様のものなどのフィールドプログラマブルデバイス（１０３、５３１、または同様のもの）内に１つまたは複数の並列で独立した処理として実装することができるということに留意されたい。

さらに、位相変調は、以下、すなわち（ｉ）波長ロッキング、（ｉｉ）線幅低減、および（ｉｉｉ）ブリルアン散乱の軽減、のうち少なくとも１つまたは複数を達成することを必要とする可能性があるということに留意されたい。例として、１つの実装形態において、レーザ波長は、ＳＰＩを介してインターフェース接続された、レーザ電極を駆動する多重チャネルの電流ＤＡＣを介して、ＦＰＧＡもしくはＰＬＤ、または同様のものなどのフィールドプログラマブルデバイスの制御の下で同調される。指令された波長に対する初期のミラーおよび位相電極の電流は、参照テーブルを介して設定することができ、波長ロッキングの制御ループは、波長の安定性を維持するために、検出されたエタロンの電力に基づいて連続して走らせることができる。したがって、独立した制御ループが全体的なシステムの性能およびタイムラインに影響を与えることなく独立して同調できるので、リアルタイム制御のアルゴリズムの実装形態に基づいたフィールドプログラマブルデバイス（例えば、ＦＰＧＡ、ＰＬＤ、または同様のもの）が、強化および最適化を容易にする。

温度制御
本開示の別の態様では、波長可変レーザの温度制御のための処理は、他の処理とは異なるクロック信号で走るように構成されたフィールドプログラマブルデバイス（例えば、ＦＰＧＡ／ＰＬＤ）内に並列で独立した処理として実装することができる。図２１は、温度制御処理の１つの実装形態の図の例を示している。例として、モジュール２１２９（例えば、ｔｅｍｐ＿ｐｉｄ）は、ＴＥＣコントローラ２１３５を通じて、ディスクリートＰＩＤループを使用して付随したＴＥＣ２１３１をモニタリングし制御する。モジュール２１２９は、ＴＥＣの実温度が設定温度と同じになるまで、設定可能なサンプルレート（時定数）で入力およびサーボとして所望温度を受け取るように構成することができる。

モジュール２１２９（例えば、ｔｅｍｐ＿ｐｉｄ）は、ＴＥＣの温度をモニタリングし、ＴＥＣの温度を設定温度（例えば、温度設定点）と比較し、所望温度を達成するためにＴＥＣ駆動電流を調節する。ＴＥＣ２１３１は、線形制御チップを通じて制御することができる。したがって、温度は、ローカライズされたサーミスタおよび選択されたＡＤＣチャネルを介してモニタリングすることができる。ＴＥＣ駆動電流は、線形制御チップおよび選択されたＡＤＣチャネルを介してモニタリングすることもできる。ＴＥＣ駆動電流は、ＰＩＤループの出力、設定温度、および実際のＴＥＣの温度に基づいて計算することもできる。したがって、ＰＩＤループの出力は、コントローラの出力電流を特定する選択されたＤＡＣチャネルを駆動する。

上述したように、モジュール２１２９（例えば、ｔｅｍｐ＿ｐｉｄ）は、ＴＥＣコントローラ回路２１３５を通じて、付随したＴＥＣ２１３１をモニタリングおよび制御するように構成される。モジュール２１２９は、ＴＥＣの実温度が設定温度と同じになるまで、設定可能なレート（時定数）で、入力およびサーボとして所望の温度の値を受け取るように構成することができる。最大のＴＥＣ電流ならびに最大および最小温度は、赤色および黄色のアラーム出力で表示されるアラーム条件をモニタリングすることもできる。サーボに対して使用されるアルゴリズムは、以下のディスクリート時間領域の公式を使用するＰＩＤループを含むことができる。
ｕ（ｋ）＝ｕ（ｋ−１）＋ａ０＊ｅ（ｋ）＋ａ１＊ｙ（ｋ）＋ａ２＊ｙ（ｋ−１）＋ａ３＊ｙ（ｋ−２）
ただし、ｕ（ｋ）は出力、
ｕ（ｋ−１）は事前に計算された出力、
ｅ（ｋ）は、設定温度と実温度との差、ｙ（ｋ）、ｙ（ｋ−１）、ｙ（ｋ−２）は、ＴＥＣコントローラからの１つおよび２つのサンプル遅延入力温度。

また、値ａ０、ａ１、ａ２、ａ３は、ＰＩＤの係数Ｋｐ、Ｋｉ、Ｋｄ、およびサンプル周期Ｔｓから、以下のように導出することができる。
ａ０＝Ｋｉ＊Ｔｓ、
ａ１＝Ｋｐ−（Ｋｄ／Ｔｓ）、
ａ２＝Ｋｐ＋（２Ｋｄ／Ｔｓ）、
ａ３＝−Ｋｄ／Ｔｓ。

ｕ（ｋ）を生成するために使用されるＡＬＵの構造は、それぞれの入力に対する４：１ｘ１６多重化装置を用いる１６ｘ１６乗算器とこれに続くアキュムレータのレジスタを用いる３６ビット加算器から構成することができる。１６ビット減算器のブロックは、ｅ（ｋ）の値を生成する。ｕ（ｋ）およびｕ（ｋ−１）は、ワインドアップまたはオーバーフローを避けるためにチェックされ、ｘ「１０００」に限定された範囲である。アキュムレータは、次の反復のために、ｕ（ｋ−１）の値になる。入力の多重化装置および乗算器ならびにＡＬＵは、全てパイプライン化され、最初の積および合計に２つのクロックを利用することができ、後続の３つの乗算および加算のためにそれぞれ１つのクロックを利用することができる。その後、アキュムレータはｕ（ｋ）を保持することができ、これは次のサイクルのためのｕ（ｋ−１）である。

本開示の１つの態様では、２つのエラーの指標、赤色アラームおよび黄色アラームが存在し得る。赤色アラームは、最大の温度、電流、または温度差を超過したことを意味することができる。ＴＥＣの停止を抑制する初期の期間の後、赤色アラームが発生し、ＰＩＤループ時間に設定温度を達成するようにする場合、赤色アラームは、ＴＥＣの停止およびレーザの停止の原因となる。以下のような複数のプロシージャが存在する可能性がある。
・ＴＥＣ＿ｉｎｉｔ＿ｐｒｏｃ：ＴＥＣが最初に動作可能になると、サンプル期間に比例した期間、しかし約５．８秒以上の間、赤色アラームによる停止が抑制される。
・Ｔｅｍｐ＿ｃｏｎｔｒｏｌ：アラーム限界、電流限界、およびＰＩＤ限界を設定し、モニタリングする。
・ＰＩＤ＿ｐｒｏｃ：ＰＩＤのＡＬＵの初期化およびＰＩＤのＡＬＵの優先順位付けを制御する有限状態機械（ＦＳＭ：ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）。
・Ｐｉｄ＿ｍｐｙ＿ｉｎｓｔ：同期３２ビット出力レジスタを用いる、埋込型で平行な符号付きの１６ｘ１６乗算器のインスタンス。これは、ＰＩＤのＡＬＵの一部である可能性がある。
・Ｌｏｃａｌ＿ＣＬＫ＿Ｐｒｏｃ：増分１００μｓのプログラム可能なサンプルクロック発生器。

さらに、本開示の１つの態様では、ＰＩＤの定数およびサンプル周期を、推定し、設定することができる。ＰＩＤの定数は、制御ループが微分または積分項のない所与の十分な利得を振動させる周波数の知識を要求することがあるジーグラ−ニコルス（Ｚｉｅｇｌｅｒ−Ｎｉｃｈｏｌｓ）法を使用して推定することができる。さらに、設計に課される安全性限界のため、定常状態の振動を要求するこの値を取得することが可能でないことがある。代わりに、Ｔｕは減衰振動周期から推定することができ、Ｋｕを推定することができる。

本開示の１つの態様では、単純なＴＥＣの１次モデル（個々の係数のローパスフィルタ）およびＰＩＤのサーボは、ＰＩＤの値から導出される離散係数ａ０〜ａ３を用いて、スプレッドシート中に作り出すことができる。温度に対する設定点のステップの変化は、選択されたＰＩＤの定数、Ｋｐ、Ｋｉ、およびＫｄ、ならびに、サンプル周期Ｔｓ、およびモデル伝達係数、「ｘｆｅｒ＿ｃｏｅｆｆ」を用いて、ループのステップの反応を生成することができる。反応は、結果を対話形式に見ることができるように、グラフ化することができる。ＰＩＤのモジュールに対する実係数入力は、１２８を乗ずることもでき、ビット６における２進小数点および小数部の係数を考慮に入れる。さらに、ジーグラ−ニコルスのテーブルは、ＫｕおよびＴｕの推定値を与えられたＰＩＤの定数に対する初期値を与えるように実装することができる。

さらに、変数を計算するためにスプレッドシートには２つのペインが存在することがある。第１のペインは、ＫｕおよびＴｕを対話形式で発見するために使用することができ、第２のペインは、（微分項がゼロに設定された）ＳＦＰのために最適なＫｐおよびＫｉを対話形式で展開するために使用することができる。さらに、本開示の１つの態様では、ジーグラ−ニコルス法は、実験データまたはシミュレーションされたプラント挙動に基づいて、以下の技法を使用して、ＰＩＤの係数を割り当てることができる。
・係数ＫｉおよびＫｄをゼロに設定する。
・一定の振幅でループが振動するまで、（利得）係数Ｋｐを増加させる。
・振動の周期−これは、以下のテーブルのＴｕであることに留意されたい。
・利得値Ｋｐ−これは、以下のテーブルのＫｕ、つまり、極限の利得であることに留意されたい。

サンプルレートおよび１次のフィルタ係数を選択した後、スプレッドシートの「Ｋｕ、Ｔｕ」ワークシートを使用してＫｕを、次にＴｕの値を発見できることに留意されたい。

ボックスカーフィルタ
本開示の１つの態様では、１つまたは複数の多重チャネル移動平均（「ボックスカー」としても知られる）フィルタは、フィールドプログラマブルデバイス（例えば、ＦＰＧＡまたはＰＬＤ）内にデジタル的に実装することができ、ボックスカーフィルタは、例えば、１０ＧのＴＯＳＡ電子機器回路基板内の２４個のＡＤＣチャネルのそれぞれに対して、設定可能なローパスフィルタリングを提供するように構成することができる。２４個のチャネルのそれぞれは、サンプル０、１、２、４、８、１６、３２、６４、１２８、または２５６の異なるフィルタ深度に設定することができる。この能力は、短期間の変動またはランダムでより高い周波数ノイズに対して必要となる、ＡＤＣ出力データのフィルタリングを可能にすることができる。フィルタ深度および使用可能性は、レジスタのメモリ空間内のレジスタに関連した一連のチャネル番号を通じてプログラムすることもできる。フィルタリングされた出力が有効であることを特定する前に、所与のフィルタチャネルに対するサンプルメモリは、サンプルで満たされていなければならない。したがって、１つの実装形態では、サンプルが取られたときに、全てのサンプルと最も古いサンプルを差し引いた新しいサンプルとの合計は、平均し、フィルタの出力値として表すことができる。

本開示の１つの態様では、１つまたは複数のボックスカーフィルタは、それぞれのチャネルに対するデータ履歴ストレージ、アドレス指定およびインデックス作成、ならびに累計のために、フィールドプログラマブルデバイス（例えば、ＦＰＧＡまたはＰＬＤ）の内部メモリブロックを使用して実装することができる。例として、フィールドプログラマブルデバイス内の個々の２４ビットＡＬＵは、データ加算のために使用することができ、合計は、それぞれのフィルタの深さに対して適切な多数の位置を右にシフトさせることができる。１つの実装形態では、入力から出力まで、およそ１０システムクロック時間かかる可能性がある（約４００ｎｓ）。関連アナログサブシステムのサンプルレートを、約４ｋＨｚ／チャネルにすることができるので、ボックスカーフィルタは、非常に小さな遅延時間を加えながら、全てのチャネルを容易に調整することができる。ボックスカーフィルタの１つのチャネルの記号モデルに関するブロック図を、図２２に示す。

不揮発性メモリストレージ
本開示の１つの態様では、登録されたメモリマップおよびデバイス波長テーブルの状態は、１つまたは複数の不揮発性フラッシュメモリ（例えば、Ｍｃｒｏｎｉｘ ｆｌａｓｈ ｍｅｍｏｒｙ、ＭＸ２５Ｌ４００６Ｅ）内に格納することができる。それぞれのフラッシュメモリは、容量４ＭＢのデバイスにすることができ、適正な性質を適用するためにデバイスの起動中に、および、エンドユーザが設定した全体システムの挙動を維持する際に必須である可能性がある。書込みの際に、フラッシュにそのバイトを直接書き込む一連のレジスタが存在する可能性がある。したがって、電力が循環すると、そのバイトデータは持続し、ユーザが設定した性質を維持することができる。不揮発性フラッシュメモリのアドレス空間の例は、図２３Ａに示すように設定することができる。また、波長定義テーブルは、図２３Ｂに示すように設定することができる。それぞれの波長テーブルは、３２バイト構造にすることができ、それぞれのデバイスは、フィールドプログラマブルデバイスの内部であるか外部であるかに関わらず、多くの波長テーブルのための記憶空間を含むことができる。

レジスタおよび波長テーブルを読み込むための起動時のフラッシュの手順
本開示の１つの態様では、光通信システムまたはデバイスの起動時に、オンボードのファームウェアの性質によって、エンドユーザによって決定された状態にデバイスを置くために２つの手順を経ることができる。例えば、この手順は、登録されたメモリマップをファームウェアシステムにロードすること、および、波長テーブルを通信システムのＲＡＭの記憶領域にコピーすることを含むことができる。メモリ空間のそれぞれは、４０９６バイト（４ＫＢ）として設定することができる。図２３Ａのフラッシュメモリマップに示したように、レジスタのメモリマップは、０ｘ７００００で始めることができる。起動時に、オンボードのファームウェアの性質によって実行される第１の手順は、レジスタの値をファームウェアのレジスタ空間にコピーすることである。実行される第２の手順は、０ｘ７１０００で始まるフラッシュからデバイス上の波長のＲＡＭの空間に波長テーブルをコピーすることである。一旦、メモリの全てがフラッシュからコピーされると、「電流の波長」に対するレジスタの値がデバイスによって読み出され、その波長はレーザ電極のレジスタに書き込まれる。この時点で、デバイスは、完全に起動し、構成することができ、選択された波長をロードし、動作の準備が整う。この実装形態では、フラッシュストレージデバイスからレジスタおよび波長データの全てをコピーするのにおよそ０．４ｍｓかかる可能性がある。

アプリケーションプログラミングインターフェース（ＡＰＩ）
本開示の１つの態様では、アプリケーションプログラミングインターフェース（ＡＰＩ）は、ＤＬＬ実行可能ライブラリによって実装することができる。ＡＰＩのＤＬＬをコード化しているプロジェクトにインポートすることによって、ＡＰＩのユーザは、波長可変レーザの制御電子機器を制御する機能にアクセスできる。ユーザが利用できるＡＰＩの機能によって、ユーザが、シリアル通信ポートを適正に開くこと、レジスタのインターフェースから読み出すことおよびそこへ書き出すこと、ならびに、直接デバイスの温度を読み、電極電流を設定し、モニタリング電圧を読み、波長を設定し、レーザおよびレーザＴＥＣのオン、オフを行うためのいくつかのより高いレベルのマクロ機能を提供することさえ、可能にすることができる。したがって、本開示は、ＡＰＩを介してアクセスできる、ソフトウェアによって可能になる特徴を提供することができ、例えば、実際の通信量に基づいた、１つまたは複数のモジュールまたは処理の幅広いリアルタイム制御およびモニタリングを提示する。上述したように、このようなプログラミング性は、リアルタイムに帯域幅を拡大縮小することおよび別ルートで送信することによる光学層における前例のないレベルの柔軟性および即応性、所与の光ファイバの設備からのより高い帯域幅の抽出、ならびにデータネットワークを計画し、構築し、運用し、および維持することに関する複雑性および関連費用の削減を提供する。

本開示の前述の記載済みの説明は、当業者が、これらのうちで最善のモードであると現在考えられているものを作製し使用することを可能にするが、当業者は、変形形態、組合せ、ならびに本明細書の特定の実施形態、方法、および例の均等物の存在を理解し認識するであろう。したがって、本開示は、上記で説明した実施形態、方法、および例によって限定されるべきではなく、本開示の範囲および精神の範囲内の全ての実施形態および方法によって限定されるべきである。

また、本開示の様々な態様は、１つまたは複数の処理システムによって実装することができる。例えば、ホストコントローラ１０１、フィールドプログラマブルデバイス１０３、またはレーザ１０９は、図２４に示すように、バスアーキテクチャと共に実装することができ、バスアーキテクチャは、バスならびに任意の数の相互接続バスおよびブリッジを含むことができる。バスは、１つまたは複数の処理システム、１つまたは複数のメモリ、１つまたは複数の通信インターフェース、および入出力デバイスを含む様々な回路を互いにリンクする。１つまたは複数の処理システムは、非一時的なコンピュータ可読媒体に格納されたソフトウェアの実行を含むバスおよび全体的な処理を管理することを担当する。上述したように、１つまたは複数の処理システムは、命令を解釈し実行する１つまたは複数の再構成可能回路ブロックを含むことができる。実装形態の例では、１つまたは複数の処理システムは、１つまたは複数の特定用途向け集積回路、フィールドプログラマブル論理回路アレイ、または同様のものとして実装するか、またはこれらを含むことができる。ソフトウェアは、１つまたは複数の処理システムによって実行されると、１つまたは複数の処理システムに任意の特定の装置に対する本明細書で説明する様々な機能を実行させる。非一時的なコンピュータ可読媒体は、ソフトウェアを実行するときに１つまたは複数の処理システムによって操作されるデータを格納するために使用することもできる。１つまたは複数のメモリは、ランダムアクセスメモリもしくはリードオンリメモリ、および／または他の種類の磁気もしくは光記録媒体、ならびに情報および／または命令を格納するための対応するデバイスを含む様々な種類のメモリを含むことができる。１つまたは複数の入出力デバイスは、外部デバイスまたは機器に対して情報を入力すること、および／または情報を出力することを許可するデバイスを含むことができる。１つまたは複数の通信インターフェースは、光送受信機（例えば、ＴＯＳＡおよび／またはＲＯＳＡ）を含む他のデバイスおよび／またはシステムとの通信を可能にする機構のような任意の送受信機を含むこともできる。

特徴の特定の組合せを、本明細書に開示し、および／または特許請求の範囲に記載したが、これらの組合せは、本技術の開示を限定するものではない。さらに、本明細書で開示した本技術のための方法または方法論は、ソフトウェア、ハードウェア、ソフトウェアとハードウェアの任意の組合せ、ならびに、ディスクリートハードウェア回路、ゲートロジック、ステートマシン、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、および本明細書で説明する様々な機能を実行するように構成された他の適当なハードウェアを含む処理システムによって実行するためのコンピュータ可読媒体内に搭載されたコンピュータプログラムまたはファームウェア内に実装することができる。

本明細書で使用される用語「ソフトウェア」、「モジュール」、または「処理」は、ファームウェア、マイクロコード、ミドルウェア、ソフトウェア、ハードウェア記述言語、または同様のものを含む、任意の命令、命令セット、プログラム、サブプログラム、コード、プログラムコード、ソフトウェアモジュール、アプリケーション、ソフトウェアパッケージ、ルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、他を意味するために広く解釈される。また、ソフトウェアは、命令、コード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、実行ファイル、プロシージャ、機能、他を含む様々な種類の機械語命令を含むことができる。さらに、ソフトウェアは、総合ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、または他に言及することもできる。上述したように、ソフトウェアは、コンピュータ可読媒体に格納することができる。

コンピュータ可読媒体の例は、例として、光ディスク、磁気記憶装置、デジタル多用途ディスク、フラッシュメモリ、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、リードオンリメモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、レジスタ、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ＰＲＯＭ）、リムーバブルディスク、フラッシュメモリデバイス、および、プロセッサまたは処理システムによってアクセスし読み出すことができるソフトウェアを格納するための任意の他の適当な媒体などの非一時的なコンピュータ可読媒体を含むことができる。スタンドアロン、または、設計制約の範囲内で特定のアプリケーションに依存する１つまたは複数のコンピュータシステムとの組合せで、１つまたは複数のフィールドプログラマブルデバイス内に実装されることになる、様々な機能に関する説明した機能性を実装するための最善の方法を、当業者が認識するであろうということも理解される。

本明細書で使用される用語「ユニット」または「構成要素」は、ソフトウェア、ハードウェア、またはこれらの任意の組合せを意味する。構成要素は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル論理回路、デジタル論理回路アレイ、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、他、またはこれらの任意の組合せを含むソフトウェア構成要素、ハードウェア構成要素、またはこれらの任意の組合せとして実装することができる。したがって、構成要素は、ソフトウェア構成要素、タスク構成要素、処理、プロシージャ、関数、プログラムコード、ファームウェア、マイクロコード、回路、データ構造、テーブル、配列、および変数を含むことができる。

簡単にするために、一連のステップまたは行為として本明細書で方法論を説明したが、いくつかのステップまたは行為が、本明細書で示し説明した順番とは異なる順番で、および／または並列に発生し得るので、特許請求された主題は、ステップまたは行為の順番によって限定されないことを理解されたい。さらに、全ての図示したステップまたは行為が、本明細書で開示した本技術による様々な方法論を実装するために要求されるわけではない。その上、本明細書および本明細書全体にわたって開示した方法論は、このような方法論を１つまたは複数の処理システムに移送することおよび転送することを容易にするために製造品に格納することができる。本明細書で使用されるような用語「製造品」は、あらゆるコンピュータ可読デバイス、キャリア、または媒体からアクセス可能なコンピュータプログラムを包含するものである。

本明細書で使用される用語「第１」「第２」などは、様々な構成要素を説明するために使用することができるが、構成要素は上記の用語によって限定されない。上記の用語は、一方の構成要素を他方の構成要素と区別するためだけに使用される。例えば、本開示の範囲から逸脱することなく、第２の構成要素を第１の構成要素と呼ぶことができ、同様の方法で、第１の構成要素を第２の構成要素と呼ぶことができる。また、本明細書で使用される用語「および／または」は、複数の関連要素の組合せまたは複数の関連要素のうちのいずれかの項目を含む。

さらに、１つの部品が別の部品に「連結する」または「接続する」ことを記述するとき、部品は、他の部品に直接連結できるか、もしくは直接接続でき、または部品は、第３の部品を通じて他の部品に連結できるか、もしくは接続できるということに留意されたい。文脈の中にあきらかに反対の意味が存在しない場合、単数形は複数形を含むことができる。本開示では、本明細書で使用される用語「含む」または「有する」は、本明細書で説明する特徴、操作、構成要素、ステップ、数、部分、またはこれらの任意の組合せが存在することを意味する。しかし、用語「含む」または「有する」は、１つまたは複数の他の特徴、操作、構成要素、ステップ、数、部分、または組合せの存在または追加の可能性を除外しない。また、本明細書で使用されるように、冠詞「ａ」は、１つまたは複数の項目を含むものとする。さらに、本開示で使用される部品、行為、ステップ、または指示は、本開示においてそのようなものとして明確に説明しない限り、本開示にとって重要または不可欠なものとして解釈するべきではない。

本技術は、実施形態の例を説明するために、本明細書で説明する具体例で示してきたが、多種多様の代替および／または均等の実装形態は、本開示の範囲から逸脱することなく、示し、説明した具体例の代わりに使用することができるということが当業者によって理解される。したがって、本開示は、本開示の精神および技術的範囲から逸脱することなく、本明細書で示し、説明した例および／または実施形態のあらゆる適応形態または変形形態を網羅するものとする。

Claims (20)

1. 光デバイス、フォトニック集積回路またはサブアセンブリに対して制御し、モニタリングし、および／または通信するための装置であって、
   光デバイスまたはサブアセンブリと、
   前記光デバイスまたはサブアセンブリに連結されたプログラム可能なハードウェアゲートを含むフィールドプログラマブルデバイスであって、前記光デバイスまたはサブアセンブリに対して制御、モニタリング、および／または通信するためにゲートレベルで複数の機能を実装するように構成され、前記複数の機能のそれぞれが、マイクロプロセッサまたはマイクロコントローラを使用することなく、並列処理として走るように構成されたフィールドプログラマブルデバイスと
   を備える装置。
2. 前記複数の機能が、前記フィールドプログラマブルデバイス内で異なるクロック信号で走るように構成された、請求項１に記載の装置。
3. 前記フィールドプログラマブルデバイスに連結された１つまたは複数のアナログ／デジタル変換（ＡＤＣ）回路およびデジタル／アナログ変換（ＤＡＣ）回路をさらに備える、請求項１に記載の装置。
4. 前記フィールドプログラマブルデバイスが、波長可変レーザ、光データの変調器／復調器、内部または外部の光学的および光電子的なモニタリングおよび制御機能からなる群から選択される前記光デバイスまたはサブアセンブリの１つまたは複数の部品を制御するように構成された、請求項１に記載の装置。
5. 前記フィールドプログラマブルデバイスが、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはプログラマブル論理デバイス（ＰＬＤ）を備える、請求項４に記載の装置。
6. 前記フィールドプログラマブルデバイスが、計測温度に基づいて、および、前記フィールドプログラマブルデバイス内に格納されたテーブル間を移動すること、または温度波長マップ間に外挿することのうちの少なくとも１つによって、温度熱電冷却器（ＴＥＣ）の負荷を削減するために前記波長可変レーザのレーザ制御電流を前記計測温度に自動的に適応するように構成された、請求項４に記載の装置。
7. 前記フィールドプログラマブルデバイスが、
   （ｉ）レーザ出力パワーの制御および／またはモニタリングと、
   （ｉｉ）前記光デバイスまたはサブアセンブリに関連する、温度の影響を受ける構成要素の制御および／またはモニタリングと、
   （ｉｉｉ）波長可変レーザのレーザ波長の制御および／モニタリングと、
   （ｉｖ）波長ロッカ機能の制御と、
   （ｖ）ホストに連結された１つまたは複数の通信インターフェースの制御および／またはモニタリングと
   からなる群から選択された１つまたは複数の機能を走らせるように構成された、請求項１に記載の装置。
8. 前記光デバイスまたはサブアセンブリが、前記フィールドプログラマブルデバイスに集積された通信インターフェースを備え、好ましくは、前記プログラマブルデバイスが、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える、請求項１に記載の装置。
9. 前記通信インターフェースが、波長可変レーザ、光データ変調器／復調器、または、モノリシックに集積された他の光または光電子部品に対する制御、モニタリング、および／または通信を可能にする、グラフィカルユーザインターフェース（ＧＵＩ）またはアプリケーションプログラミングインターフェース（ＡＰＩ）に対するソケットのうち１つまたは両方を備える、請求項８に記載の装置。
10. ソフトウェア層を使用して、高速な波長較正のアルゴリズムを実装するために、前記フィールドプログラマブルデバイスを通じて、波長可変レーザと相互作用する、請求項９に記載の装置。
11. 前記フィールドプログラマブルデバイスが、ソフトステートマシン、電子フィルタ、制御およびフィードバックループ、決定回路、ならびに通信インターフェースを含む１つまたは複数の機能を実装するように構成され、それぞれの機能が、前記フィールドプログラマブルデバイス内の異なるクロック信号で並列処理として実行される、請求項１に記載の装置。
12. 前記複数の機能が、波長可変レーザからの光の線幅を低減し、および／または波長可変レーザからの光の周波数を安定させるために、パウンドドレバホール（ＰＤＨ）のアルゴリズムを含む、請求項１に記載の装置。
13. 前記フィールドプログラマブルデバイスの再プログラム可能なハードウェアゲート内に前記ＰＤＨのアルゴリズムが実装され、前記再プログラム可能なハードウェアゲートのうちのいくつかが、波長ロッキングの機能を実装するために使用される、請求項１２に記載の装置。
14. 前記フィールドプログラマブルデバイスの前記再プログラム可能なハードウェアゲートが、ホスト通信インターフェース、メモリマップ、波長のメモリおよび管理、外部の消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）に対するプログラマブルリードオンリメモリ（ＰＲＯＭ）−シリアル周辺機器インターフェース（ＳＰＩ）のフラッシュインターフェース、前記光デバイスまたはサブアセンブリに対する設定電流および電圧、光および電子構成要素のモニタリング、ボックスカー平均化装置、自動出力制御、波長ロッキング、線幅狭窄化のアルゴリズム、温度のモニタリングおよび制御、アラームの生成、ステータスのモニタリング、制御および通信、ならびにアプリケーションプログラミングインターフェースのうちの少なくとも１つを実装するように構成された、請求項１３に記載の装置。
15. 前記フィールドプログラマブルデバイスが、無線通信を介して前記装置に連結されたグラフィカルユーザインターフェース（ＧＵＩ）からの、または、光通信リンク上の離れたサイトに設置された別の装置のＧＵＩからの、１つまたは複数の制御信号を受け取るように構成された、請求項１に記載の装置。
16. 光変調器および半導体光増幅器、非集積型の光および光電子部品と同じ基板上に集積された波長可変レーザを含む光デバイスまたはサブアセンブリと、
    前記光デバイスまたはサブアセンブリ、ならびにレーザ送信機および受信機に連結されたプログラム可能なハードウェアゲートを含むフィールドプログラマブルデバイスであって、前記光デバイスまたはサブアセンブリに対して制御、モニタリング、および／または通信するために、ゲートレベルで複数の機能を実装するように構成され、前記複数の機能のそれぞれが、マイクロプロセッサまたはマイクロコントローラを使用することなく、並列処理として走るように構成された、フィールドプログラマブルデバイスと
    を備える光通信システム。
17. 前記フィールドプログラマブルデバイスが、１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはプログラマブル論理デバイス（ＰＬＤ）を備える、請求項１６に記載の光通信システム。
18. 前記フィールドプログラマブルデバイスが、実際の通信量に基づいて前記光デバイスおよびサブアセンブリのリアルタイムの制御およびモニタリングのためのアプリケーションプログラミングインターフェース（ＡＰＩ）を備えるように構成された、請求項１７に記載の光通信システム。
19. 前記複数の機能が、前記フィールドプログラマブルデバイス内で異なるクロック信号で走るように構成された、請求項１６に記載の光通信システム。
20. 前記フィールドプログラマブルデバイスが、前記光変調器および前記半導体光増幅器、非集積型の光および光電子部品と同じ基板上に集積された前記波長可変レーザに対する制御、モニタリング、および／または通信を可能にするグラフィカルユーザインターフェース（ＧＵＩ）またはアプリケーションプログラミングインターフェース（ＡＰＩ）に対するソケットのうち１つまたは両方を含む通信インターフェースを備える、請求項１６に記載の光通信システム。

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