JP2018198255A

JP2018198255A - Compound semiconductor device and method for manufacturing the same

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Publication number: JP2018198255A
Application number: JP2017102148A
Authority: JP
Inventors: 陽一鎌田; Yoichi Kamata
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2017-05-23
Filing date: 2017-05-23
Publication date: 2018-12-13
Anticipated expiration: 2037-05-23
Also published as: JP7025622B2

Abstract

To achieve a highly reliable compound semiconductor device that suppresses generation of a collapse phenomenon during device operation and has excellent device characteristics.SOLUTION: An AlGaN/GaN-HEMT includes: a compound semiconductor lamination structure 2; and a gate electrode 7 that is provided on the compound semiconductor lamination structure 2 and includes a first metal 7a having ohmic characteristics and being in contact with the compound semiconductor lamination structure 2 and a second metal 7b being in contact with the top face and one side face of the first metal 7a and having Schottky characteristics.SELECTED DRAWING: Figure 3

Description

本発明は、化合物半導体装置及びその製造方法に関する。 The present invention relates to a compound semiconductor device and a manufacturing method thereof.

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。 Nitride semiconductors have been studied for application to high breakdown voltage and high output semiconductor devices utilizing characteristics such as high saturation electron velocity and wide band gap. For example, the band gap of GaN that is a nitride semiconductor is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV), and has a high breakdown electric field strength. Therefore, GaN is extremely promising as a material for a semiconductor device for a power supply that obtains high voltage operation and high output.

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。 As semiconductor devices using nitride semiconductors, many reports have been made on field effect transistors, particularly high electron mobility transistors (HEMTs). For example, in a GaN-based HEMT (GaN-HEMT), AlGaN / GaN.HEMT using GaN as an electron transit layer and AlGaN as an electron supply layer has attracted attention. In AlGaN / GaN.HEMT, strain caused by the difference in lattice constant between GaN and AlGaN is generated in AlGaN. A high-concentration two-dimensional electron gas (2DEG) is obtained by the piezoelectric polarization generated thereby and the spontaneous polarization of AlGaN. Therefore, it is expected as a high-efficiency power device for high-efficiency switching elements, electric vehicles and the like.

特開２００２−１００６４０号公報Japanese Patent Laid-Open No. 2002-100640 特開２００７−２５０７９２号公報JP 2007-250792 A

近年、窒化物半導体を用いた半導体デバイス、例えばＧａＮ−ＨＥＭＴでは、高出力化のために高周波動作中のドレイン電圧を上昇させる傾向にあり、高電圧の印加中における安定動作が求められている。しかしながら、高電圧の印加によるデバイス動作中において、ゲート電極の近傍に電子トラップが蓄積され、コラプス現象が発生するという問題がある。 In recent years, semiconductor devices using nitride semiconductors, such as GaN-HEMTs, tend to increase the drain voltage during high-frequency operation for higher output, and stable operation during application of high voltage is required. However, there is a problem that an electron trap is accumulated in the vicinity of the gate electrode during the device operation by applying a high voltage, and a collapse phenomenon occurs.

本発明は、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。 It is an object of the present invention to provide a highly reliable compound semiconductor device having excellent device characteristics and a method for manufacturing the same, by suppressing the occurrence of a collapse phenomenon during device operation.

一つの態様では、化合物半導体装置は、化合物半導体層と、オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極とを備える。 In one aspect, a compound semiconductor device includes a compound semiconductor layer, a first metal having ohmic characteristics and in contact with the compound semiconductor layer, a Schottky characteristic, and an upper surface and one side surface of the first metal. An electrode having a second metal in contact therewith.

一つの態様では、化合物半導体装置は、表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極とを備える。 In one aspect, the compound semiconductor device has a first region containing an n-type impurity on the surface, and a second region adjacent to the first region and having a lower n-type impurity concentration than the first region. And a lower surface of the compound semiconductor layer located above the first region and the second region, and an electrode in contact with the first region.

一つの態様では、化合物半導体装置の製造方法は、化合物半導体層を形成する工程と、前記化合物半導体層の上方に、オーミック特性を持ち前記化合物半導体層と接触する第１金属と、ショットキー特性を持ち前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極を形成する工程とを備える。 In one aspect, a method for manufacturing a compound semiconductor device includes a step of forming a compound semiconductor layer, a first metal having ohmic characteristics and in contact with the compound semiconductor layer above the compound semiconductor layer, and a Schottky characteristic. Forming an electrode having an upper surface of the first metal and a second metal in contact with one side surface.

一つの態様では、化合物半導体装置の製造方法は、表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程とを備える。 In one aspect, the method for manufacturing a compound semiconductor device includes a first region containing an n-type impurity on the surface, the first region adjacent to the first region, and a lower concentration of the n-type impurity than the first region. Forming a compound semiconductor layer having a second region.

一つの側面では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。 In one aspect, the occurrence of a collapse phenomenon during device operation is suppressed, and a highly reliable compound semiconductor device having excellent device characteristics is realized.

第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of AlGaN / GaN * HEMT by 1st Embodiment to process order. 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view illustrating the AlGaN / GaN HEMT manufacturing method according to the first embodiment in the order of steps, following FIG. 1. 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view illustrating the AlGaN / GaN HEMT manufacturing method according to the first embodiment in the order of steps, following FIG. 2. 比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。It is a figure which shows the threshold voltage and electric field strength in AlGaN / GaN * HEMT of a comparative example. 比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。It is a figure which shows that a collapse generate | occur | produces by an electron trap in AlGaN / GaN * HEMT of a comparative example. 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。It is a figure which shows the threshold voltage and electric field strength in AlGaN / GaN * HEMT by 1st Embodiment. 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。It is a figure which shows that a collapse generate | occur | produces by an electron trap in AlGaN / GaN * HEMT by 1st Embodiment. 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes in the manufacturing method of the modification of AlGaN / GaN * HEMT by 1st Embodiment. 図８に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing main steps in the manufacturing method of the modification example of the AlGaN / GaN HEMT according to the first embodiment, following FIG. 8. 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of AlGaN / GaN * HEMT by 2nd Embodiment. 図１０に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。FIG. 11 is a schematic cross-sectional view showing the main steps of the method of manufacturing the AlGaN / GaN HEMT according to the second embodiment following FIG. 10. 図１１に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。FIG. 12 is a schematic cross-sectional view illustrating main steps of the method for manufacturing the AlGaN / GaN HEMT according to the second embodiment, following FIG. 11. 第３の実施形態による電源装置の概略構成を示す結線図である。It is a connection diagram which shows schematic structure of the power supply device by 3rd Embodiment. 第４の実施形態による高周波増幅器の概略構成を示す結線図である。It is a connection diagram which shows schematic structure of the high frequency amplifier by 4th Embodiment.

（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 (First embodiment)
In this embodiment, a nitride semiconductor AlGaN / GaN HEMT is disclosed as a compound semiconductor device.
1 to 3 are schematic cross-sectional views showing the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment in the order of steps.

先ず、図１（ａ）に示すように、成長用基板として例えばＳｉＣ基板１上に、各化合物半導体層が積層されてなる化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。 First, as shown in FIG. 1A, a compound semiconductor multilayer structure 2 in which compound semiconductor layers are laminated is formed on, for example, a SiC substrate 1 as a growth substrate. As the growth substrate, a Si substrate, a sapphire substrate, a GaAs substrate, a GaN substrate, or the like may be used instead of the SiC substrate. Further, the conductivity of the substrate may be semi-insulating or conductive.
The compound semiconductor multilayer structure 2 includes a buffer layer 2a, an electron transit layer 2b, an intermediate layer 2c, an electron supply layer 2d, and a cap layer 2e.

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。 In the completed AlGaN / GaN HEMT, two-dimensional electron gas (2DEG) is generated near the interface between the electron transit layer 2b and the electron supply layer 2d (more precisely, the intermediate layer 2c) during the operation. This 2DEG is generated based on the difference in lattice constant between the compound semiconductor (here, GaN) of the electron transit layer 2b and the compound semiconductor (here, AlGaN) of the electron supply layer 2d.

詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを５０ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。 More specifically, the following compound semiconductors are grown on the SiC substrate 1 by, for example, metal organic vapor phase epitaxy (MOVPE). Instead of the MOVPE method, a molecular beam epitaxy (MBE) method or the like may be used.
On the SiC substrate 1, AlN is about 50 nm thick, i (Intensive Undoped) -GaN is about 1 μm thick, i-AlGaN is about 5 nm thick, and n-AlGaN is about 30 nm thick. , N-GaN is sequentially grown to a thickness of about 10 nm. Thereby, the buffer layer 2a, the electron transit layer 2b, the intermediate layer 2c, the electron supply layer 2d, and the cap layer 2e are formed. As the buffer layer 2a, AlGaN may be used instead of AlN, or GaN may be grown at a low temperature.

ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。 As growth conditions for AlN, a mixed gas of trimethylaluminum (TMA) gas and ammonia (NH ₃ ) gas is used as a source gas. As a growth condition for GaN, a mixed gas of trimethylgallium (TMG) gas and NH ₃ gas is used as a source gas. As growth conditions for AlGaN, a mixed gas of TMA gas, TMG gas, and NH ₃ gas is used as a source gas. The presence / absence and flow rate of the TMA gas as the Al source and the TMG gas as the Ga source are appropriately set according to the compound semiconductor layer to be grown. The flow rate of NH ₃ gas, which is a common raw material, is about 100 ccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。 When growing GaN and AlGaN as n-type, for example, SiH ₄ gas containing Si as an n-type impurity is added to the source gas at a predetermined flow rate, and Si is doped into GaN and AlGaN. The doping concentration of Si is about 1 × 10 ¹⁸ / cm ^{3 to} about 1 × 10 ²⁰ / cm ³ , for example, about 5 × 10 ¹⁸ / cm ³ .

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表面部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。 Subsequently, as shown in FIG. 1B, an element isolation structure 3 is formed.
Specifically, for example, argon (Ar) is implanted into the element isolation region of the compound semiconductor multilayer structure 2. Thereby, the element isolation structure 3 is formed on the surface portion of the compound semiconductor multilayer structure 2 and the SiC substrate 1. An active region is defined on the compound semiconductor stacked structure 2 by the element isolation structure 3.
The element isolation may be performed by using, for example, an STI (Shallow Trench Isolation) method instead of the above-described implantation method. At this time, for example, a chlorine-based etching gas is used for the dry etching of the compound semiconductor multilayer structure 2.

続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ソース電極及びドレイン電極の電極形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 1C, the source electrode 4 and the drain electrode 5 are formed.
Specifically, first, a resist mask for forming the source electrode and the drain electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the compound semiconductor multilayer structure 2 to form openings that expose the electrode formation scheduled portions of the source electrode and the drain electrode. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、オーミック金属、例えばＴａ／Ａｌ（Ｔａが下層、Ａｌが上層）を、例えば蒸着法により、電極形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは１００ｎｍ以下、例えば７ｎｍ程度とし、Ａｌの厚みは１０００ｎｍ以下、例えば２００ｎｍ程度とする。電極材料のオーミック金属としては、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種又は複数種が用いられる。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜９００℃程度の温度、例えば５８０℃程度で熱処理し、残存したＴａ／Ａｌをキャップ層２ｅとオーミックコンタクトさせる。Ｔａ／Ａｌのキャップ層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極４及びドレイン電極５が形成される。 Using this resist mask, an ohmic metal such as Ta / Al (Ta is the lower layer and Al is the upper layer) is deposited as an electrode material on the resist mask including the inside of the opening where the electrode formation planned site is exposed, for example, by vapor deposition. To do. The thickness of Ta is 100 nm or less, for example, about 7 nm, and the thickness of Al is 1000 nm or less, for example, about 200 nm. As the ohmic metal of the electrode material, for example, one or more selected from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, and Bi are used. The resist mask and Ta / Al deposited thereon are removed by a lift-off method. Thereafter, the SiC substrate 1 is heat-treated in a nitrogen atmosphere, for example, at a temperature of about 400 ° C. to 900 ° C., for example, about 580 ° C., and the remaining Ta / Al is brought into ohmic contact with the cap layer 2e. If an ohmic contact with the Ta / Al cap layer 2e is obtained, heat treatment may be unnecessary. Thus, the source electrode 4 and the drain electrode 5 are formed.

続いて、図２（ａ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。 Subsequently, as shown in FIG. 2A, a protective insulating film 6 is formed.
Specifically, for example, SiN is deposited to a thickness of about 1000 nm or less, for example, about 20 nm by an insulator and a CVD method so as to cover the surface of the compound semiconductor multilayer structure 2. Thereby, the protective insulating film 6 is formed.

続いて、図２（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、保護絶縁膜６のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜６に、化合物半導体積層構造２の表面のゲート電極の形成予定部位を露出させる開口６ａが形成される。なお、保護絶縁膜６に開口６ａを形成する際には、エッチング（ドライエッチング、ウェットエッチング）の代わりに例えばイオンミリング等を適用しても良い。 Subsequently, an opening 6 a is formed in the protective insulating film 6 as shown in FIG.
More specifically, the part of the protective insulating film 6 where the gate electrode is to be formed is processed by photolithography and etching. As a result, an opening 6 a is formed in the protective insulating film 6 to expose a portion where the gate electrode is to be formed on the surface of the compound semiconductor multilayer structure 2. When forming the opening 6a in the protective insulating film 6, for example, ion milling or the like may be applied instead of etching (dry etching, wet etching).

続いて、図３（ａ）に示すように、ゲート電極の第１金属７ａを形成する。
詳細には、開口６ａ内を含む保護絶縁膜６上にレジストを塗布し、フォトリソグラフィーによりレジストに開口を形成する。具体的には、フォトレジストに、保護絶縁膜６の開口６ａ内で開口６ａの底面の一部、ここでは底面のうちでソース電極４側の端部を露出させる開口を形成する。当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 3A, a first metal 7a of a gate electrode is formed.
Specifically, a resist is applied on the protective insulating film 6 including the inside of the opening 6a, and an opening is formed in the resist by photolithography. Specifically, an opening that exposes a part of the bottom surface of the opening 6 a in the opening 6 a of the protective insulating film 6, in this case, the end portion on the source electrode 4 side of the bottom surface is formed in the photoresist. A resist mask having the opening is formed.

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、オーミック特性を持ち仕事関数が例えば４．５ｅＶ以下の金属、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であり、ここではＴｉを用いる。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、開口６ａの底面上でソース電極４側の端部にＴｉの第１金属７ａが形成される。第１金属７ａは、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触すると共に、保護絶縁膜６の開口６ａのソース電極４側の内壁面と接触している。 Using this resist mask, a metal material is deposited on the resist mask including the inside of the opening, for example, by vapor deposition. The metal material is one kind of metal having ohmic characteristics and a work function of 4.5 eV or less, for example, Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, Bi. Yes, here Ti is used. The resist mask and Ti deposited thereon are removed by a lift-off method. Thus, the first Ti metal 7a is formed at the end of the source electrode 4 on the bottom surface of the opening 6a. The first metal 7 a is in contact with the surface of the compound semiconductor multilayer structure 2 (the surface of the cap layer 2 e) and is in contact with the inner wall surface on the source electrode 4 side of the opening 6 a of the protective insulating film 6.

続いて、図３（ｂ）に示すように、ゲート電極の第２金属７ｂを形成する。
詳細には、先ず、第２金属を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、開口６ａ内を含む保護絶縁膜６上に塗布し、レジストに開口６ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 3B, a second metal 7b of the gate electrode is formed.
Specifically, first, a resist mask for forming the second metal is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 6 including the inside of the opening 6a, and an opening exposing the opening 6a is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１金属７ａを覆い開口６ａを埋め込み、保護絶縁膜６上に堆積された第２金属７ｂが形成される。第２金属７ｂは、第１金属７ａの上面及び一方の側面（ドレイン電極５側の側面）と接触すると共に、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触している。
以上により、第１金属７ａ及び第２金属７ｂを有し、化合物半導体積層構造２の表面にショットキー接触するゲート電極７が構成される。 Using this resist mask, a metal material is deposited on the resist mask including the inside of the opening, for example, by vapor deposition. The metal material is a metal having a Schottky characteristic, for example, one or more selected from Ni, Pd, Au, Pt, and Cu. Here, Ni / Au (the lower layer is Ni and the upper layer is Au) is used. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the second metal 7b deposited on the protective insulating film 6 is formed by covering the first metal 7a and filling the opening 6a. The second metal 7b is in contact with the upper surface and one side surface (the side surface on the drain electrode 5 side) of the first metal 7a, and is in contact with the surface of the compound semiconductor multilayer structure 2 (the surface of the cap layer 2e).
As described above, the gate electrode 7 having the first metal 7a and the second metal 7b and in Schottky contact with the surface of the compound semiconductor multilayer structure 2 is formed.

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 Thereafter, various processes such as formation of a protective insulating film, formation of wiring connected to the source electrode 4, drain electrode 5, and gate electrode 7, formation of an upper protective film, formation of a connection electrode exposed on the outermost surface, and the like are performed. Then, the AlGaN / GaN HEMT according to the present embodiment is formed.

以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
図４は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。図５は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。図４において、（ａ）がＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極近傍を拡大した概略断面図、（ｂ）がゲート電極近傍の閾値電圧（Ｖ_th）を示す特性図、（ｃ）がゲート電極近傍の電界強度（相対値）を示す特性図である。図５において、（ａ）が電子トラップの生じる様子を示す概略断面図、（ｂ）がコラプス発生に起因する最大飽和電流（Ｉ_MAX）（ｍＡ／ｍｍ）の低下を示す特性図である。 In the following, the operational effects of the AlGaN / GaN HEMT according to the present embodiment will be described based on a comparison with a comparative example.
FIG. 4 is a diagram illustrating the threshold voltage and the electric field strength in the AlGaN / GaN HEMT of the comparative example. FIG. 5 is a diagram showing that collapse occurs due to an electron trap in the AlGaN / GaN HEMT of the comparative example. 4A is a schematic cross-sectional view in which the vicinity of an AlGaN / GaN HEMT gate electrode is enlarged, FIG. 4B is a characteristic diagram showing a threshold voltage (V _th ) in the vicinity of the gate electrode, and FIG. 4C is in the vicinity of the gate electrode. It is a characteristic view which shows the electric field strength (relative value). 5A is a schematic cross-sectional view showing how an electron trap occurs, and FIG. 5B is a characteristic diagram showing a decrease in maximum saturation current (I _MAX ) (mA / mm) due to the occurrence of collapse.

図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。図７は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。図６において、（ａ）がＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極近傍を拡大した概略断面図、（ｂ）がゲート電極近傍の閾値電圧（Ｖ_th）を示す特性図、（ｃ）がゲート電極近傍の電界強度（相対値）を示す特性図である。図７において、（ａ）が電子トラップの生じる様子を示す概略断面図、（ｂ）がコラプス発生に起因する最大飽和電流（Ｉ_MAX）（ｍＡ／ｍｍ）の低下を示す特性図である。 FIG. 6 is a diagram showing the threshold voltage and the electric field strength in the AlGaN / GaN HEMT according to the present embodiment. FIG. 7 is a diagram showing that collapse occurs due to an electron trap in the AlGaN / GaN HEMT according to the present embodiment. 6, (a) is a schematic cross-sectional view in which the vicinity of the gate electrode of AlGaN / GaN.HEMT is enlarged, (b) is a characteristic diagram showing the threshold voltage (V _th ) in the vicinity of the gate electrode, and (c) is in the vicinity of the gate electrode. It is a characteristic view which shows the electric field strength (relative value). 7A is a schematic cross-sectional view showing how electron traps are generated, and FIG. 7B is a characteristic diagram showing a decrease in maximum saturation current (I _MAX ) (mA / mm) due to the occurrence of collapse.

比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図４（ａ）及び図５（ａ）のように、本実施形態と同様に化合物半導体積層構造２上に保護絶縁膜６が形成され、開口６ａを埋め込むように保護絶縁膜６上にゲート電極１００が形成されている。ゲート電極１００はＮｉ／Ａｕを材料としており、上記の第１金属のような構造物を有さない。
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６（ａ）及び図７（ａ）のように、ゲート電極７が第１金属７ａ及び第２金属７ｂを有して構成されている。 In the AlGaN / GaN HEMT of the comparative example, as shown in FIGS. 4A and 5A, the protective insulating film 6 is formed on the compound semiconductor multilayer structure 2 and the opening 6a is embedded as in the present embodiment. As described above, the gate electrode 100 is formed on the protective insulating film 6. The gate electrode 100 is made of Ni / Au and does not have a structure like the first metal.
In the AlGaN / GaN.HEMT of this embodiment, as shown in FIGS. 6A and 7A, the gate electrode 7 includes the first metal 7a and the second metal 7b.

比較例では、図４（ｂ）の閾値電圧に対応して、図４（ｃ）のようにゲート電極７のドレイン電極５側の端部で電界集中により電界強度が増加する。これにより、図５（ａ）のように保護絶縁膜６のドレイン電極５側の端部にトラップ電子が蓄積（電子トラップ）される。電子トラップにより、実際のゲート長（Ｌｇ）よりも実効ゲート長（Ｌｇ'）が長くなり、ゲート電極７の直下における２ＤＥＧの抵抗値がＲ１からＲ１'に増加して、図５（ｂ）のようにコラプス現象の発生によりＩ_MAXが理想値から大きく低下する。 In the comparative example, corresponding to the threshold voltage of FIG. 4B, the electric field strength increases due to electric field concentration at the end of the gate electrode 7 on the drain electrode 5 side as shown in FIG. 4C. As a result, trapped electrons are accumulated (electron trapped) at the end of the protective insulating film 6 on the drain electrode 5 side as shown in FIG. Due to the electron trap, the effective gate length (Lg ′) becomes longer than the actual gate length (Lg), and the resistance value of 2DEG immediately below the gate electrode 7 increases from R1 to R1 ′, as shown in FIG. Thus, the occurrence of the collapse phenomenon greatly reduces I _MAX from the ideal value.

これに対して本実施形態では、図６（ｂ）のようにゲート電極７の第１金属７ａにおける閾値電圧が第２金属７ｂにおける閾値電圧よりも高く、図６（ｃ）のように電界緩和により電界強度が比較例に比べて低下する。これにより、図７（ａ）のように保護絶縁膜６のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長（Ｌｇ）と実効ゲート長（Ｌｇ'）とが略等しくなる。図７（ｂ）のように、コラプス現象が抑制され、Ｉ_MAXは低下することなく理想値と同程度の値となる。 On the other hand, in this embodiment, the threshold voltage of the first metal 7a of the gate electrode 7 is higher than the threshold voltage of the second metal 7b as shown in FIG. 6B, and the electric field relaxation as shown in FIG. 6C. As a result, the electric field strength decreases as compared with the comparative example. As a result, as shown in FIG. 7A, the accumulation of electrons is suppressed at the end of the protective insulating film 6 on the drain electrode 5 side, and the actual gate length (Lg) and the effective gate length (Lg ′) are substantially equal. Become. As shown in FIG. 7 (b), the collapse phenomenon is suppressed, and I _MAX becomes a value similar to the ideal value without decreasing.

以上説明したように、本実施形態によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。 As described above, according to the present embodiment, the occurrence of the collapse phenomenon during device operation is suppressed, and a highly reliable AlGaN / GaN HEMT having excellent device characteristics is realized.

−変形例−
以下、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート電極の一部がＭＩＳ型とされている点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図８〜図９は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。 -Modification-
Hereinafter, modifications of the first embodiment will be described. This modification discloses AlGaN / GaN.HEMT as in the first embodiment, but is different in that a part of the gate electrode is a MIS type. In addition, about the same thing as the structural member of 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.
FIG. 8 to FIG. 9 are schematic cross-sectional views showing main processes in the manufacturing method of the modified example of AlGaN / GaN.HEMT according to the first embodiment.

先ず、第１の実施形態と同様に、図１（ａ）〜（ｃ）の各工程を順次行う。化合物半導体積層構造２上にソース電極４及びドレイン電極５が形成される。 First, similarly to the first embodiment, the respective steps of FIGS. 1A to 1C are sequentially performed. A source electrode 4 and a drain electrode 5 are formed on the compound semiconductor multilayer structure 2.

続いて、図８（ａ）に示すように、保護絶縁膜１１を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜１１が形成される。 Subsequently, as shown in FIG. 8A, a protective insulating film 11 is formed.
Specifically, for example, SiN is deposited to a thickness of about 1000 nm or less, for example, about 20 nm by an insulator and a CVD method so as to cover the surface of the compound semiconductor multilayer structure 2. Thereby, the protective insulating film 11 is formed.

続いて、図８（ｂ）に示すように、保護絶縁膜１１に電極形成部１２を形成する。
詳細には、先ず、保護絶縁膜１１のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜１１におけるゲート電極の形成予定部位に非貫通溝１１ａが形成される。 Subsequently, as illustrated in FIG. 8B, the electrode forming portion 12 is formed in the protective insulating film 11.
More specifically, first, a portion of the protective insulating film 11 where the gate electrode is to be formed is processed by photolithography and etching. As a result, a non-penetrating groove 11a is formed at a site where the gate electrode is to be formed in the protective insulating film 11.

次に、非貫通溝１１ａにおけるゲート電極の第１金属の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、非貫通溝１１ａに、化合物半導体積層構造２の表面の第１金属の形成予定部位を露出させる開口１１ｂが形成される。
以上により、保護絶縁膜１１に、薄いＳｉＮからなる非貫通溝１１ａと、第１金属の形成予定部位を露出させる開口１１ｂとが隣接してなる電極形成部１２が形成される。 Next, the first metal formation planned portion of the gate electrode in the non-penetrating groove 11a is processed by photolithography and etching. As a result, an opening 11b is formed in the non-penetrating groove 11a to expose the first metal formation scheduled portion on the surface of the compound semiconductor multilayer structure 2.
As described above, the electrode forming portion 12 is formed in the protective insulating film 11 in which the non-penetrating groove 11a made of thin SiN and the opening 11b exposing the portion where the first metal is to be formed are adjacent to each other.

続いて、図９（ａ）に示すように、ゲート電極の第１金属８ａを形成する。
詳細には、開口１１ｂ内を含む保護絶縁膜１１上にレジストを塗布し、フォトリソグラフィーによりレジストに開口を形成する。具体的には、フォトレジストに、保護絶縁膜１１の開口１１ｂを露出させる開口を形成する。当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 9A, a first metal 8a of a gate electrode is formed.
Specifically, a resist is applied on the protective insulating film 11 including the inside of the opening 11b, and an opening is formed in the resist by photolithography. Specifically, an opening exposing the opening 11b of the protective insulating film 11 is formed in the photoresist. A resist mask having the opening is formed.

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、オーミック特性を持ち仕事関数が例えば４．５ｅＶ以下の金属、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であり、ここではＴｉを用いる。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、開口１１ｂ内にＴｉの第１金属８ａが形成される。第１金属８ａは、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触すると共に、保護絶縁膜１１の開口１１ｂのソース電極４側の内壁面と接触している。 Using this resist mask, a metal material is deposited on the resist mask including the inside of the opening, for example, by vapor deposition. The metal material is one kind of metal having ohmic characteristics and a work function of 4.5 eV or less, for example, Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, Bi. Yes, here Ti is used. The resist mask and Ti deposited thereon are removed by a lift-off method. Thus, the first metal 8a of Ti is formed in the opening 11b. The first metal 8 a is in contact with the surface of the compound semiconductor multilayer structure 2 (the surface of the cap layer 2 e) and is in contact with the inner wall surface on the source electrode 4 side of the opening 11 b of the protective insulating film 11.

続いて、図９（ｂ）に示すように、ゲート電極の第２金属８ｂを形成する。
詳細には、先ず、第２金属を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、非貫通溝１１ａ内を含む保護絶縁膜１１上に塗布し、レジストに非貫通溝１１ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 9B, a second metal 8b of the gate electrode is formed.
Specifically, first, a resist mask for forming the second metal is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 11 including the inside of the non-penetrating groove 11a, and an opening for exposing the non-penetrating groove 11a is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１金属８ａを覆い非貫通溝１１ａを埋め込み、保護絶縁膜１１上に堆積された第２金属８ｂが形成される。第２金属８ｂは、第１金属８ａの上面及び一方の側面（ドレイン電極５側の側面）と接触すると共に、化合物半導体積層構造２の上方に非貫通溝１１ａの底面のＳｉＮを介して位置している。当該底面のＳｉＮがゲート絶縁膜として機能する。
以上により、第１金属８ａ及び第２金属８ｂを有し、第２金属８ｂの下部でＭＩＳ型とされたゲート電極８が構成される。 Using this resist mask, a metal material is deposited on the resist mask including the inside of the opening, for example, by vapor deposition. The metal material is a metal having a Schottky characteristic, for example, one or more selected from Ni, Pd, Au, Pt, and Cu. Here, Ni / Au (the lower layer is Ni and the upper layer is Au) is used. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the second metal 8b deposited on the protective insulating film 11 is formed by covering the first metal 8a and filling the non-through groove 11a. The second metal 8b is in contact with the upper surface and one side surface (side surface on the drain electrode 5 side) of the first metal 8a, and is located above the compound semiconductor multilayer structure 2 via SiN on the bottom surface of the non-through groove 11a. ing. SiN on the bottom surface functions as a gate insulating film.
As described above, the gate electrode 8 having the first metal 8a and the second metal 8b and having the MIS type is formed below the second metal 8b.

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 Thereafter, various processes such as formation of a protective insulating film, formation of wiring connected to the source electrode 4, drain electrode 5, and gate electrode 8, formation of an upper protective film, and formation of a connection electrode exposed on the outermost surface are performed. Then, an AlGaN / GaN.HEMT according to this modification is formed.

なお、本変形例では、ＭＩＳ型の部分を構成する非貫通溝１１ａを、保護絶縁膜１１を利用して形成する場合を例示したが、この態様に限定されるものではない。例えば、非貫通溝１１ａの部分を、保護絶縁膜１１以外の材料、例えばＳｉ，Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜として形成しても良い。 In this modification, the case where the non-penetrating groove 11a constituting the MIS-type portion is formed using the protective insulating film 11 is illustrated, but the present invention is not limited to this mode. For example, the portion of the non-penetrating groove 11a is appropriately selected from materials other than the protective insulating film 11, such as Si, Al, Hf, Zr, Ti, Ta, and W oxides, nitrides, or oxynitrides. Alternatively, they may be deposited in multiple layers to form a gate insulating film.

本変形例では、ゲート電極８の第１金属８ａにおける閾値電圧が第２金属８ｂにおける閾値電圧よりも高く、電界緩和により電界強度が低下する。これにより、保護絶縁膜１１のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長と実効ゲート長とが略等しくなる。コラプス現象が抑制され、最大飽和電流（Ｉ_MAX）は低下することなく理想値と略同じ値となる。 In this modification, the threshold voltage of the first metal 8a of the gate electrode 8 is higher than the threshold voltage of the second metal 8b, and the electric field strength decreases due to electric field relaxation. Thereby, accumulation of electrons is suppressed at the end of the protective insulating film 11 on the drain electrode 5 side, and the actual gate length and the effective gate length become substantially equal. The collapse phenomenon is suppressed, and the maximum saturation current (I _MAX ) becomes substantially the same value as the ideal value without decreasing.

本変形例によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。 According to this modification, the occurrence of the collapse phenomenon during device operation is suppressed, and a highly reliable AlGaN / GaN HEMT having excellent device characteristics is realized.

（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、コラプス現象の発生を抑制する機構が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０〜図１２は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 (Second Embodiment)
This embodiment discloses AlGaN / GaN.HEMT as in the first embodiment, but differs in that the mechanism for suppressing the occurrence of the collapse phenomenon is different. In addition, about the same thing as the structural member of 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.
10 to 12 are schematic cross-sectional views showing the main steps of the AlGaN / GaN HEMT manufacturing method according to the second embodiment.

先ず、図１０（ａ）に示すように、第１の実施形態の図１（ａ），（ｂ）と同様に、ＳｉＣ基板１上に化合物半導体積層構造２を形成し、化合物半導体積層構造２の素子分離領域に素子分離構造３を形成する。 First, as shown in FIG. 10A, similarly to FIGS. 1A and 1B of the first embodiment, a compound semiconductor multilayer structure 2 is formed on an SiC substrate 1, and a compound semiconductor multilayer structure 2 is formed. The element isolation structure 3 is formed in the element isolation region.

続いて、図１０（ｂ）に示すように、レジストマスク２０を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。フォトリソグラフィーによりレジストを加工して、当該表面の後述する第１領域の形成予定部位を露出させる開口２０ａを形成する。以上により、レジストマスク２０が形成される。 Subsequently, as shown in FIG. 10B, a resist mask 20 is formed.
Specifically, a resist is applied to the surface of the compound semiconductor multilayer structure 2. A resist is processed by photolithography to form an opening 20a that exposes a formation planned portion of a first region to be described later on the surface. Thus, the resist mask 20 is formed.

続いて、図１０（ｃ）に示すように、化合物半導体積層構造２の表面に第１領域２１を形成する。
詳細には、レジストマスク２０を用いて、開口２０ａから露出する化合物半導体積層構造２のキャップ層２ｅの表面部分にｎ型不純物、例えばシリコン（Ｓｉ）をイオン注入する。このｎ型不純物としては、Ｓｉの代わりにゲルマニウム（Ｇｅ）、酸素（Ｏ）等を用いても良い。以上により、キャップ層２ｅの表面に第１領域２１が形成される。
その後、レジストマスク１０は、所定の薬液を用いたウェット処理等により除去される。 Subsequently, as shown in FIG. 10C, the first region 21 is formed on the surface of the compound semiconductor multilayer structure 2.
Specifically, an n-type impurity, for example, silicon (Si) is ion-implanted into the surface portion of the cap layer 2 e of the compound semiconductor multilayer structure 2 exposed from the opening 20 a using the resist mask 20. As this n-type impurity, germanium (Ge), oxygen (O) or the like may be used instead of Si. Thus, the first region 21 is formed on the surface of the cap layer 2e.
Thereafter, the resist mask 10 is removed by wet processing using a predetermined chemical solution.

第１領域２１は、キャップ層２ｅが５×１０¹⁸／ｃｍ³程度の濃度にＳｉを含有しているところ、このＳｉと相俟って、５×１０¹⁹／ｃｍ³程度〜５×１０²⁰／ｃｍ³程度、例えば１×１０²⁰／ｃｍ³程度のｎ型不純物（Ｓｉ）濃度とされる。第１領域２１のＳｉ濃度が５×１０¹⁹／ｃｍ³程度よりも低いと、十分な閾値電圧が確保されずにコラプス現象を抑制することが困難となる。５×１０²⁰／ｃｍ³程度よりも高いと、リーク電流の増加が無視し得なくなる。第１領域２１のＳｉ濃度を５×１０¹⁹／ｃｍ³程度〜５×１０²⁰／ｃｍ³程度とすることで、リーク電流の増加を来たすことなく、コラプス現象を抑制することができる。 In the first region 21, when the cap layer 2 e contains Si at a concentration of about 5 × 10 ¹⁸ / cm ³ , combined with this Si, about 5 × 10 ¹⁹ / cm ³ to 5 × 10 ^20. The n-type impurity (Si) concentration is about / cm ³ , for example, about 1 × 10 ²⁰ / cm ³ . If the Si concentration in the first region 21 is lower than about 5 × 10 ¹⁹ / cm ³ , it is difficult to suppress the collapse phenomenon without securing a sufficient threshold voltage. If it is higher than about 5 × 10 ²⁰ / cm ³ , an increase in leakage current cannot be ignored. By setting the Si concentration of the first region 21 to about 5 × 10 ¹⁹ / cm ^{3 to} about 5 × 10 ²⁰ / cm ³ , the collapse phenomenon can be suppressed without increasing the leakage current.

なお、第１領域２１は、キャップ層２ｅよりも深く電子供給層２ｄまで形成されても良い。
また、第１領域をイオン注入ではなく、例えば再成長で形成しても良い。この場合、例えば、フォトリソグラフィー及びエッチングで化合物半導体積層構造２の表面における第１領域の形成予定部位に溝を形成し、当該溝を埋め込むように、上記のＳｉ濃度となるようにＳｉをドープしたＧａＮ層を再成長で形成する。 The first region 21 may be formed deeper than the cap layer 2e up to the electron supply layer 2d.
Further, the first region may be formed by regrowth instead of ion implantation, for example. In this case, for example, a groove is formed at a site where the first region is to be formed on the surface of the compound semiconductor multilayer structure 2 by photolithography and etching, and Si is doped so as to have the above Si concentration so as to fill the groove. A GaN layer is formed by regrowth.

続いて、図１１（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ソース電極及びドレイン電極の電極形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 11A, the source electrode 4 and the drain electrode 5 are formed.
Specifically, first, a resist mask for forming the source electrode and the drain electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the compound semiconductor multilayer structure 2 to form openings that expose the electrode formation scheduled portions of the source electrode and the drain electrode. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは１００ｎｍ以下、例えば７ｎｍ程度とし、Ａｌの厚みは１０００ｎｍ以下、例えば２００ｎｍ程度とする。電極材料のオーミック金属としては、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種又は複数種が用いられる。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜９００℃程度の温度、例えば５８０℃程度で熱処理し、残存したＴａ／Ａｌをキャップ層２ｅとオーミックコンタクトさせる。Ｔａ／Ａｌのキャップ層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極４及びドレイン電極５が形成される。 Using this resist mask, Ta / Al, for example, is deposited as an electrode material on the resist mask including the inside of the opening that exposes the electrode formation scheduled portion, for example, by vapor deposition. The thickness of Ta is 100 nm or less, for example, about 7 nm, and the thickness of Al is 1000 nm or less, for example, about 200 nm. As the ohmic metal of the electrode material, for example, one or more selected from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, and Bi are used. The resist mask and Ta / Al deposited thereon are removed by a lift-off method. Thereafter, the SiC substrate 1 is heat-treated in a nitrogen atmosphere, for example, at a temperature of about 400 ° C. to 900 ° C., for example, about 580 ° C., and the remaining Ta / Al is brought into ohmic contact with the cap layer 2e. If an ohmic contact with the Ta / Al cap layer 2e is obtained, heat treatment may be unnecessary. Thus, the source electrode 4 and the drain electrode 5 are formed.

続いて、図１１（ｂ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。 Subsequently, as shown in FIG. 11B, a protective insulating film 6 is formed.
Specifically, for example, SiN is deposited to a thickness of about 1000 nm or less, for example, about 20 nm by an insulator and a CVD method so as to cover the surface of the compound semiconductor multilayer structure 2. Thereby, the protective insulating film 6 is formed.

続いて、図１２（ａ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、保護絶縁膜６のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜６に、化合物半導体積層構造２の表面のゲート電極の形成予定部位を露出させる開口６ａが形成される。開口６ａにおいては、当該開口６ａの底面の一部、ここでは底面のうちソース電極４側の端部に第１領域２１の上面が露出しており、当該開口６ａの底面の他部、ここでは底面のうちドレイン電極５側の端部に化合物半導体積層構造２の表面が露出している。この表面の露出部分を第２部位２２とする。第２部位２２はキャップ層２ｅの一部であり、第１領域２１と隣接しており、第１領域２１よりもｎ型不純物（Ｓｉ）濃度が低い。 Subsequently, an opening 6 a is formed in the protective insulating film 6 as shown in FIG.
More specifically, the part of the protective insulating film 6 where the gate electrode is to be formed is processed by photolithography and etching. As a result, an opening 6 a is formed in the protective insulating film 6 to expose a portion where the gate electrode is to be formed on the surface of the compound semiconductor multilayer structure 2. In the opening 6a, the upper surface of the first region 21 is exposed at a part of the bottom surface of the opening 6a, here the end of the bottom surface on the source electrode 4 side, and the other part of the bottom surface of the opening 6a, here The surface of the compound semiconductor multilayer structure 2 is exposed at the end of the bottom surface on the drain electrode 5 side. This exposed portion of the surface is referred to as a second portion 22. The second portion 22 is a part of the cap layer 2 e, is adjacent to the first region 21, and has a lower n-type impurity (Si) concentration than the first region 21.

続いて、図１２（ｂ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、開口６ａ内を含む保護絶縁膜６上に塗布し、レジストに開口６ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 12B, a gate electrode 9 is formed.
Specifically, first, a resist mask for forming the gate electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 6 including the inside of the opening 6a, and an opening exposing the opening 6a is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、開口６ａを埋め込んで第１領域２１の上面を覆い、保護絶縁膜６上に堆積されてなるゲート電極９が形成される。ゲート電極９は、第１領域２１の上面と接触すると共に、第２領域２２の上面（キャップ層２ｅの上面）と接触している。 Using this resist mask, a metal material is deposited on the resist mask including the inside of the opening, for example, by vapor deposition. The metal material is a metal having a Schottky characteristic, for example, one or more selected from Ni, Pd, Au, Pt, and Cu. Here, Ni / Au (the lower layer is Ni and the upper layer is Au) is used. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the gate electrode 9 is formed by filling the opening 6 a and covering the upper surface of the first region 21 and being deposited on the protective insulating film 6. The gate electrode 9 is in contact with the upper surface of the first region 21 and is in contact with the upper surface of the second region 22 (the upper surface of the cap layer 2e).

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極９と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 Thereafter, various processes such as formation of a protective insulating film, formation of wiring connected to the source electrode 4, drain electrode 5, and gate electrode 9, formation of an upper protective film, formation of a connection electrode exposed on the outermost surface, and the like are performed. Then, the AlGaN / GaN HEMT according to the present embodiment is formed.

本実施形態では、ゲート電極９が第２領域２２の上面と接触する態様について例示したが、第１の実施形態の変形例と同様に、ゲート電極９と第２領域２２との間にゲート絶縁膜（例えば、保護絶縁膜６の一部）を設けるようにしても良い。 In the present embodiment, the mode in which the gate electrode 9 is in contact with the upper surface of the second region 22 is illustrated. However, as in the modification of the first embodiment, the gate insulation is provided between the gate electrode 9 and the second region 22. A film (for example, a part of the protective insulating film 6) may be provided.

本実施形態では、第１領域２１における閾値電圧が第２領域２２における閾値電圧よりも高く、電界緩和により電界強度が低下する。これにより、保護絶縁膜６のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長と実効ゲート長とが略等しくなる。コラプス現象が抑制され、最大飽和電流（Ｉ_MAX）は低下することなく理想値と略同じ値となる。 In the present embodiment, the threshold voltage in the first region 21 is higher than the threshold voltage in the second region 22, and the electric field strength decreases due to electric field relaxation. Thereby, accumulation of electrons is suppressed at the end of the protective insulating film 6 on the drain electrode 5 side, and the actual gate length and the effective gate length become substantially equal. The collapse phenomenon is suppressed, and the maximum saturation current (I _MAX ) becomes substantially the same value as the ideal value without decreasing.

本実施形態によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。 According to the present embodiment, the occurrence of the collapse phenomenon during device operation is suppressed, and a highly reliable AlGaN / GaN HEMT having excellent device characteristics is realized.

（第３の実施形態）
本実施形態では、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１３は、第３の実施形態による電源装置の概略構成を示す結線図である。 (Third embodiment)
In the present embodiment, a power supply device to which one kind of AlGaN / GaN.HEMT selected from the first embodiment, the modified example, and the second embodiment is applied is disclosed.
FIG. 13 is a connection diagram illustrating a schematic configuration of the power supply device according to the third embodiment.

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。 The power supply device according to this embodiment includes a high-voltage primary circuit 31 and a low-voltage secondary circuit 32, and a transformer 33 disposed between the primary circuit 31 and the secondary circuit 32. The
The primary circuit 31 includes an AC power supply 34, a so-called bridge rectifier circuit 35, and a plurality (four in this case) of switching elements 36a, 36b, 36c, and 36d. The bridge rectifier circuit 35 includes a switching element 36e.
The secondary side circuit 32 includes a plurality (three in this case) of switching elements 37a, 37b, and 37c.

本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄが、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＧａＮ−ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。 In the present embodiment, the switching elements 36a, 36b, 36c, 36d of the primary circuit 31 are one type of GaN-HEMT selected from the first embodiment, the modified example, and the second embodiment. . On the other hand, the switching elements 37a, 37b, and 37c of the secondary circuit 32 are normal MIS • FETs using silicon.

本実施形態では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。 In the present embodiment, the occurrence of a collapse phenomenon during device operation is suppressed, and highly reliable AlGaN / GaN HEMT having excellent device characteristics is applied to a power supply circuit. As a result, a highly reliable high-power power supply circuit is realized.

（第４の実施形態）
本実施形態では、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１４は、本実施形態による高周波増幅器の概略構成を示す結線図である。 (Fourth embodiment)
In the present embodiment, a high-frequency amplifier to which one kind of AlGaN / GaN.HEMT selected from the first embodiment, the modified example, and the second embodiment is applied is disclosed.
FIG. 14 is a connection diagram illustrating a schematic configuration of the high-frequency amplifier according to the present embodiment.

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＧａＮ−ＨＥＭＴを有している。なお図１４では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。 The high-frequency amplifier according to the present embodiment includes a digital predistortion circuit 41, mixers 42a and 42b, and a power amplifier 43.
The digital predistortion circuit 41 compensates for nonlinear distortion of the input signal. The mixer 42a mixes an input signal with compensated nonlinear distortion and an AC signal. The power amplifier 43 amplifies an input signal mixed with an AC signal, and has one type of GaN-HEMT selected from the first embodiment, the modified example, and the second embodiment. . In FIG. 14, for example, by switching the switch, the output-side signal is mixed with the AC signal by the mixer 42b and sent to the digital predistortion circuit 41.

本実施形態では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。 In this embodiment, the occurrence of a collapse phenomenon during device operation is suppressed, and highly reliable AlGaN / GaN.HEMT having excellent device characteristics is applied to a high-frequency amplifier. As a result, a high-reliability, high-voltage high-frequency amplifier is realized.

（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。 (Other embodiments)
In the first to fourth embodiments, AlGaN / GaN.HEMT is exemplified as the compound semiconductor device. As a compound semiconductor device, besides the AlGaN / GaN.HEMT, the following HEMT can be applied.

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。・ Other HEMT examples 1
In this example, InAlN / GaN.HEMT is disclosed as a compound semiconductor device.
InAlN and GaN are compound semiconductors that can have a lattice constant close to the composition. In this case, in the first to fourth embodiments described above, the electron transit layer is formed of i-GaN, the intermediate layer is formed of i-InAlN, the electron supply layer is formed of n-InAlN, and the cap layer is formed of n-GaN. In this case, since the piezoelectric polarization hardly occurs, the two-dimensional electron gas is mainly generated by spontaneous polarization of InAlN.

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。 According to this example, like the AlGaN / GaN HEMT described above, the occurrence of a collapse phenomenon during device operation is suppressed, and a highly reliable InAlN / GaN HEMT having excellent device characteristics is realized.

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。・ Other HEMT examples 2
In this example, InAlGaN / GaN.HEMT is disclosed as a compound semiconductor device.
GaN and InAlGaN are compound semiconductors in which the latter can make the lattice constant smaller by the composition than the former. In this case, in the first to fourth embodiments described above, the electron transit layer is formed of i-GaN, the intermediate layer is formed of i-InAlGaN, the electron supply layer is formed of n-InAlGaN, and the cap layer is formed of n-GaN.

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。 According to this example, like the AlGaN / GaN HEMT described above, the occurrence of a collapse phenomenon during device operation is suppressed, and a highly reliable InAlGaN / GaN HEMT having excellent device characteristics is realized.

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the compound semiconductor device, the manufacturing method thereof, the power supply device, and the high-frequency amplifier will be collectively described as appendices.

（付記１）化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極と
を備えたことを特徴とする化合物半導体装置。 (Appendix 1) a compound semiconductor layer;
An electrode having ohmic characteristics and having a first metal in contact with the compound semiconductor layer; and a second metal having Schottky characteristics and in contact with an upper surface and one side surface of the first metal. A featured compound semiconductor device.

（付記２）前記第２金属は、前記化合物半導体層と接触していることを特徴とする付記１に記載の化合物半導体装置。 (Supplementary note 2) The compound semiconductor device according to supplementary note 1, wherein the second metal is in contact with the compound semiconductor layer.

（付記３）前記化合物半導体層と前記第２金属との間に絶縁膜が配されていることを特徴とする付記１に記載の化合物半導体装置。 (Supplementary note 3) The compound semiconductor device according to supplementary note 1, wherein an insulating film is disposed between the compound semiconductor layer and the second metal.

（付記４）前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触していることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。 (Appendix 4) A protective insulating film having an opening formed on the compound semiconductor layer and having the electrode embedded therein is provided,
The compound semiconductor device according to any one of appendices 1 to 3, wherein the first metal has the other side surface in contact with the inner wall surface of the opening.

（付記５）前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。 (Additional remark 5) The said 1st metal is 1 type chosen from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, Bi, Additional remark 1-4 characterized by the above-mentioned. The compound semiconductor device according to any one of the above.

（付記６）表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする化合物半導体装置。 (Appendix 6) A compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower concentration of n-type impurities than the first region on the surface. When,
A compound semiconductor device comprising: a lower surface positioned above the first region and the second region, and an electrode in contact with the first region.

（付記７）前記電極は、前記第２領域と接触していることを特徴とする付記６に記載の化合物半導体装置。 (Supplementary note 7) The compound semiconductor device according to supplementary note 6, wherein the electrode is in contact with the second region.

（付記８）前記化合物半導体層と前記電極との間に絶縁膜が配されていることを特徴とする付記６に記載の化合物半導体装置。 (Supplementary note 8) The compound semiconductor device according to supplementary note 6, wherein an insulating film is disposed between the compound semiconductor layer and the electrode.

（付記９）前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³〜５×１０²⁰／ｃｍ³の範囲内の値とされていることを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置。 (Supplementary note 9) In the first region, the concentration of the n-type impurity is set to a value in the range of 5 × 10 ¹⁹ / cm ^{3 to} 5 × 10 ²⁰ / cm ^3. The compound semiconductor device according to any one of the above.

（付記１０）前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１領域は、前記開口の底面の一端に位置していることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置。 (Supplementary Note 10) A protective insulating film is formed on the compound semiconductor layer and has an opening in which the electrode is embedded.
10. The compound semiconductor device according to any one of appendices 6 to 9, wherein the first region is located at one end of a bottom surface of the opening.

（付記１１）化合物半導体層を形成する工程と、
前記化合物半導体層の上方に、オーミック特性を持ち前記化合物半導体層と接触する第１金属と、ショットキー特性を持ち前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。 (Appendix 11) A step of forming a compound semiconductor layer;
Above the compound semiconductor layer, an electrode having a first metal having ohmic characteristics and in contact with the compound semiconductor layer, and a second metal having Schottky characteristics and in contact with the upper surface and one side surface of the first metal. And a process for forming the compound semiconductor device.

（付記１２）前記第２金属は、前記化合物半導体層と接触することを特徴とする付記１１に記載の化合物半導体装置の製造方法。 (Additional remark 12) The said 2nd metal is in contact with the said compound semiconductor layer, The manufacturing method of the compound semiconductor device of Additional remark 11 characterized by the above-mentioned.

（付記１３）前記化合物半導体層と前記第２金属との間に絶縁膜が配されることを特徴とする付記１１に記載の化合物半導体装置の製造方法。 (Additional remark 13) The manufacturing method of the compound semiconductor device of Additional remark 11 characterized by arrange | positioning an insulating film between the said compound semiconductor layer and the said 2nd metal.

（付記１４）前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触することを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 14) The method includes a step of forming a protective insulating film having an opening in which the electrode is embedded on the compound semiconductor layer,
14. The method of manufacturing a compound semiconductor device according to any one of appendices 11 to 13, wherein the first metal has the other side surface in contact with the inner wall surface of the opening.

（付記１５）前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする付記１１〜１４のいずれか１項に記載の化合物半導体装置の製造方法。 (Supplementary note 15) The supplementary notes 11-14, wherein the first metal is one selected from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, Bi. The manufacturing method of the compound semiconductor device of any one of these.

（付記１６）表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。 (Supplementary Note 16) A compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower n-type impurity concentration than the first region on the surface. Forming a step;
And a step of forming an electrode in contact with the first region, the lower surface being located above the first region and the second region.

（付記１７）前記電極は、前記第２領域と接触することを特徴とする付記１６に記載の化合物半導体装置の製造方法。 (Additional remark 17) The said electrode is in contact with the said 2nd area | region, The manufacturing method of the compound semiconductor device of Additional remark 16 characterized by the above-mentioned.

（付記１８）前記化合物半導体層と前記電極との間に絶縁膜が配されることを特徴とする付記１６に記載の化合物半導体装置の製造方法。 (Additional remark 18) The manufacturing method of the compound semiconductor device of Additional remark 16 characterized by arrange | positioning an insulating film between the said compound semiconductor layer and the said electrode.

（付記１９）前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³〜５×１０²⁰／ｃｍ³の範囲内の値とされることを特徴とする付記１６〜１８のいずれか１項に記載の化合物半導体装置の製造方法。 (Supplementary note 19) In the supplementary notes 16 to 18, the first region has a concentration of the n-type impurity in a range of 5 × 10 ¹⁹ / cm ^{3 to} 5 × 10 ²⁰ / cm ³ . A manufacturing method of a compound semiconductor device given in any 1 paragraph.

（付記２０）前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１領域は、前記開口の底面の一端に位置することを特徴とする付記１６〜１９のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 20) The method includes a step of forming a protective insulating film having an opening in which the electrode is embedded on the compound semiconductor layer,
20. The method of manufacturing a compound semiconductor device according to any one of appendices 16 to 19, wherein the first region is located at one end of a bottom surface of the opening.

（付記２１）前記化合物半導体層の表面に前記ｎ型不純物を導入し、前記第１領域を形成することを特徴とする付記１６〜２０のいずれか１項に記載の化合物半導体装置の製造方法。 (Supplementary note 21) The method for manufacturing a compound semiconductor device according to any one of supplementary notes 16 to 20, wherein the first region is formed by introducing the n-type impurity into a surface of the compound semiconductor layer.

（付記２２）前記化合物半導体層の表面に溝を形成し、再成長により前記溝を埋め込むように前記ｎ型不純物を含有する前記第１領域を形成することを特徴とする付記１６〜２０のいずれか１項に記載の化合物半導体装置の製造方法。 (Supplementary note 22) Any one of Supplementary notes 16 to 20, wherein a groove is formed on the surface of the compound semiconductor layer, and the first region containing the n-type impurity is formed so as to fill the groove by regrowth. A method for manufacturing a compound semiconductor device according to claim 1.

（付記２３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極とを有する電極と
を備えたことを特徴とする電源回路。 (Supplementary note 23) A power supply circuit including a transformer and a high-voltage circuit and a low-voltage circuit across the transformer,
The high-voltage circuit has a transistor,
The transistor is
A compound semiconductor layer;
An electrode having an ohmic characteristic and an electrode having a first metal in contact with the compound semiconductor layer, and an electrode having a Schottky characteristic and having a second metal in contact with an upper surface and one side surface of the first metal. A power supply circuit characterized by comprising.

（付記２４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする電源回路。 (Supplementary Note 24) A power supply circuit including a transformer and a high-voltage circuit and a low-voltage circuit across the transformer,
The high-voltage circuit has a transistor,
The transistor is
A compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower concentration of n-type impurities than the first region;
A power circuit comprising: a lower surface positioned above the first region and the second region, and an electrode in contact with the first region.

（付記２５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極とを有する電極と
を備えたことを特徴とする高周波増幅器。 (Supplementary Note 25) A high frequency amplifier that amplifies and outputs an input high frequency voltage,
Has a transistor,
The transistor is
A compound semiconductor layer;
An electrode having an ohmic characteristic and an electrode having a first metal in contact with the compound semiconductor layer, and an electrode having a Schottky characteristic and having a second metal in contact with an upper surface and one side surface of the first metal. A high frequency amplifier characterized by comprising.

（付記２６）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする高周波増幅器。 (Supplementary note 26) A high-frequency amplifier that amplifies and outputs an input high-frequency voltage,
Has a transistor,
The transistor is
A compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower concentration of n-type impurities than the first region;
A high-frequency amplifier comprising: a lower surface positioned above the first region and the second region, and an electrode in contact with the first region.

１ＳｉＣ基板
２化合物半導体積層構造
２ａバッファ層
２ｂ電子走行層
２ｃ中間層
２ｄ電子供給層
２ｅキャップ層
３素子分離構造
４ソース電極
５ドレイン電極
６，１１保護絶縁膜
６ａ，１１ｂ，２０ａ開口
７，８，９ゲート電極
７ａ，８ａ第１金属
７ｂ，８ｂ第２金属
１１ａ非貫通溝
１２電極形成部
２０レジストマスク
２１第１領域
２２第２領域
３１一次側回路
３２二次側回路
３３トランス
３４交流電源
３５ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃスイッチング素子
４１ディジタル・プレディストーション回路
４２ａ，４２ｂミキサー
４３パワーアンプ DESCRIPTION OF SYMBOLS 1 SiC substrate 2 Compound semiconductor laminated structure 2a Buffer layer 2b Electron travel layer 2c Intermediate layer 2d Electron supply layer 2e Cap layer 3 Element isolation structure 4 Source electrode 5 Drain electrodes 6, 11 Protective insulating films 6a, 11b, 20a Openings 7, 8 , 9 Gate electrodes 7a, 8a First metal 7b, 8b Second metal 11a Non-through groove 12 Electrode forming portion 20 Resist mask 21 First region 22 Second region 31 Primary side circuit 32 Secondary side circuit 33 Transformer 34 AC power supply 35 Bridge rectifier circuit 36a, 36b, 36c, 36d, 36e, 37a, 37b, 37c Switching element 41 Digital predistortion circuit 42a, 42b Mixer 43 Power amplifier

Claims

化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極と
を備えたことを特徴とする化合物半導体装置。 A compound semiconductor layer;
An electrode having ohmic characteristics and having a first metal in contact with the compound semiconductor layer; and a second metal having Schottky characteristics and in contact with an upper surface and one side surface of the first metal. A featured compound semiconductor device.

前記第２金属は、前記化合物半導体層と接触していることを特徴とする請求項１に記載の化合物半導体装置。 The compound semiconductor device according to claim 1, wherein the second metal is in contact with the compound semiconductor layer.

前記化合物半導体層と前記第２金属との間に絶縁膜が配されていることを特徴とする請求項１に記載の化合物半導体装置。 The compound semiconductor device according to claim 1, wherein an insulating film is disposed between the compound semiconductor layer and the second metal.

前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触していることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。 A protective insulating film formed on the compound semiconductor layer and having an opening in which the electrode is embedded;
The compound semiconductor device according to claim 1, wherein the first metal has the other side surface in contact with the inner wall surface of the opening.

前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。 5. The first metal according to claim 1, wherein the first metal is one selected from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, and Bi. 2. The compound semiconductor device according to item 1.

表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする化合物半導体装置。 A compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower concentration of n-type impurities than the first region;
A compound semiconductor device comprising: a lower surface positioned above the first region and the second region, and an electrode in contact with the first region.

前記電極は、前記第２領域と接触していることを特徴とする請求項６に記載の化合物半導体装置。 The compound semiconductor device according to claim 6, wherein the electrode is in contact with the second region.

前記化合物半導体層と前記電極との間に絶縁膜が配されていることを特徴とする請求項６に記載の化合物半導体装置。 The compound semiconductor device according to claim 6, wherein an insulating film is disposed between the compound semiconductor layer and the electrode.

前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³〜５×１０²⁰／ｃｍ³の範囲内の値とされていることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置。 9. The first region according to claim 6, wherein the concentration of the n-type impurity is set to a value in the range of 5 × 10 ¹⁹ / cm ^{3 to} 5 × 10 ²⁰ / cm ^{3 in} the first region. 2. The compound semiconductor device according to item 1.

前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１領域は、前記開口の底面の一端に位置していることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置。 A protective insulating film formed on the compound semiconductor layer and having an opening in which the electrode is embedded;
The compound semiconductor device according to claim 6, wherein the first region is located at one end of a bottom surface of the opening.

化合物半導体層を形成する工程と、
前記化合物半導体層の上方に、オーミック特性を持ち前記化合物半導体層と接触する第１金属と、ショットキー特性を持ち前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。 Forming a compound semiconductor layer;
Above the compound semiconductor layer, an electrode having a first metal having ohmic characteristics and in contact with the compound semiconductor layer, and a second metal having Schottky characteristics and in contact with the upper surface and one side surface of the first metal. And a process for forming the compound semiconductor device.

前記第２金属は、前記化合物半導体層と接触することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 11, wherein the second metal is in contact with the compound semiconductor layer.

前記化合物半導体層と前記第２金属との間に絶縁膜が配されることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 11, wherein an insulating film is disposed between the compound semiconductor layer and the second metal.

前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触することを特徴とする請求項１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。 Forming a protective insulating film having an opening in which the electrode is embedded on the compound semiconductor layer;
The method for manufacturing a compound semiconductor device according to claim 11, wherein the first metal has the other side surface in contact with the inner wall surface of the opening.

前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする請求項１１〜１４のいずれか１項に記載の化合物半導体装置の製造方法。 15. The first metal according to claim 11, wherein the first metal is one selected from Ti, Ta, Al, Cs, Hf, Nb, Mo, Mn, Zn, Ga, Cd, and Bi. 2. A method for producing a compound semiconductor device according to item 1.

表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。 Forming a compound semiconductor layer having a first region containing an n-type impurity and a second region adjacent to the first region and having a lower concentration of the n-type impurity than the first region on the surface; When,
And a step of forming an electrode in contact with the first region, the lower surface being located above the first region and the second region.

前記電極は、前記第２領域と接触することを特徴とする請求項１６に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 16, wherein the electrode is in contact with the second region.

前記化合物半導体層と前記電極との間に絶縁膜が配されることを特徴とする請求項１６に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 16, wherein an insulating film is disposed between the compound semiconductor layer and the electrode.

前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³〜５×１０²⁰／ｃｍ³の範囲内の値とされることを特徴とする請求項１６〜１８のいずれか１項に記載の化合物半導体装置の製造方法。 19. The first region according to claim 16, wherein the first region has a concentration of the n-type impurity in a range of 5 × 10 ¹⁹ / cm ^{3 to} 5 × 10 ²⁰ / cm ^3. A method for manufacturing the compound semiconductor device according to the item.

前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１領域は、前記開口の底面の一端に位置することを特徴とする請求項１６〜１９のいずれか１項に記載の化合物半導体装置の製造方法。 Forming a protective insulating film having an opening in which the electrode is embedded on the compound semiconductor layer;
The method for manufacturing a compound semiconductor device according to claim 16, wherein the first region is located at one end of a bottom surface of the opening.