JP2014027187A

JP2014027187A - Compound semiconductor device and manufacturing method of the same

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Publication number: JP2014027187A
Application number: JP2012167748A
Authority: JP
Inventors: Sanae Shimizu; さなえ清水; Tetsukazu Nakamura; 哲一中村; Kenji Imanishi; 健治今西
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-07-27
Filing date: 2012-07-27
Publication date: 2014-02-06

Abstract

PROBLEM TO BE SOLVED: To obtain a compound semiconductor device which inhibits diffusion of a p-type impurity though using a p-type semiconductor layer and achieves a normally-off operation without impairing resistance performance in an on-state and which has high reliability and high withstanding voltage.SOLUTION: A compound semiconductor device comprises: a compound semiconductor laminate structure 10; and a gate electrode 9 provided on the compound semiconductor structure 10. The compound semiconductor laminate 10 includes an electron transit layer 3, an electron supply layer 4, a p-type semiconductor layer 6 provided between the electron supply layer 4 and the gate electrode 9, and a diffusion suppression layer 5 provided between the electron supply layer 4 and the p-type semiconductor layer 6 for suppressing diffusion of a p-type impurity in the p-type semiconductor layer 6. The diffusion suppression layer 5 has an aluminum concentration increasing with distance from an undersurface toward a top face.

Description

本発明は、化合物半導体装置及びその製造方法に関する。 The present invention relates to a compound semiconductor device and a manufacturing method thereof.

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。 Nitride semiconductors have been studied for application to high breakdown voltage and high output semiconductor devices utilizing characteristics such as high saturation electron velocity and wide band gap. For example, the band gap of GaN, which is a nitride semiconductor, is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV), and has a high breakdown electric field strength. Therefore, GaN is extremely promising as a material for a semiconductor device for a power supply that obtains high voltage operation and high output.

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。 As semiconductor devices using nitride semiconductors, many reports have been made on field effect transistors, particularly high electron mobility transistors (HEMTs). For example, in a GaN-based HEMT (GaN-HEMT), AlGaN / GaN.HEMT using GaN as an electron transit layer and AlGaN as an electron supply layer has attracted attention. In AlGaN / GaN.HEMT, strain caused by the difference in lattice constant between GaN and AlGaN is generated in AlGaN. A high-concentration two-dimensional electron gas (2DEG) is obtained by the piezoelectric polarization generated thereby and the spontaneous polarization of AlGaN. Therefore, it is expected as a high-efficiency power device for high-efficiency switching elements, electric vehicles and the like.

特開２００９−２３１５０８号公報JP 2009-231508 A

窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層又はｐ型ＡｌＧａＮ層を電子供給層とゲート電極との間に形成し、ｐ−ｎ接合によるバンド変調効果により２ＤＥＧの濃度を制御する手法が提案されている。 In nitride semiconductor devices, a technique for locally controlling the amount of 2DEG generated is required. For example, in the case of HEMT, a so-called normally-off operation in which no current flows when the voltage is turned off is desired from the viewpoint of so-called fail-safe. For this purpose, it is necessary to devise a technique for suppressing the amount of 2DEG generated below the gate electrode when the voltage is turned off.
As one of the methods for realizing a normally-off GaN / HEMT, a p-type GaN layer or a p-type AlGaN layer is formed between an electron supply layer and a gate electrode, and 2DEG is obtained by a band modulation effect by a pn junction. A method for controlling the concentration of selenium has been proposed.

ｐ型ＧａＮ層又はｐ型ＡｌＧａＮ層は、ＧａＮ層又はＡｌＧａＮ層にｐ型不純物であるＭｇを導入することで形成される。この場合、ｐ型ＧａＮ層又はｐ型ＡｌＧａＮ層に導入したＭｇが下層の電子供給層まで拡散する。Ｍｇの電子供給層への拡散により、トランジスタのオン時における抵抗性能が劣化するという問題がある。 The p-type GaN layer or the p-type AlGaN layer is formed by introducing Mg as a p-type impurity into the GaN layer or the AlGaN layer. In this case, Mg introduced into the p-type GaN layer or the p-type AlGaN layer diffuses to the lower electron supply layer. Due to the diffusion of Mg into the electron supply layer, there is a problem that the resistance performance when the transistor is on is deteriorated.

本発明は、上記の課題に鑑みてなされたものであり、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above-described problems, and uses a p-type semiconductor layer to suppress the diffusion of p-type impurities and achieve a normally-off operation without impairing the on-resistance performance. An object of the present invention is to provide a high-breakdown-voltage compound semiconductor device and a method for manufacturing the same.

化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に設けられた電極とを備え、前記化合物半導体積層構造は、前記電極の下方に設けられたｐ型半導体層と、前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層とを含み、前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加する。 One aspect of the compound semiconductor device includes a compound semiconductor multilayer structure and an electrode provided above the compound semiconductor multilayer structure, and the compound semiconductor multilayer structure includes a p-type semiconductor layer provided below the electrode, And a diffusion suppression layer that is provided below the p-type semiconductor layer and suppresses diffusion of p-type impurities in the p-type semiconductor layer, and the diffusion suppression layer has an aluminum concentration that increases from the lower surface toward the upper surface. To increase.

化合物半導体装置の製造方法の一態様は、化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造の上方に電極を形成する工程とを備え、前記化合物半導体積層構造は、前記電極の下方に設けられたｐ型半導体層と、前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層とを含み、前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加する。 One embodiment of a method for manufacturing a compound semiconductor device includes a step of forming a compound semiconductor multilayer structure and a step of forming an electrode above the compound semiconductor multilayer structure, the compound semiconductor multilayer structure being below the electrode. A p-type semiconductor layer that is provided; and a diffusion suppression layer that is provided below the p-type semiconductor layer and suppresses diffusion of p-type impurities in the p-type semiconductor layer. From the top to the top, the aluminum concentration increases.

上記の諸態様によれば、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧の化合物半導体装置が得られる。 According to the above aspects, a highly reliable high breakdown voltage compound semiconductor device that uses a p-type semiconductor layer, suppresses diffusion of p-type impurities, and realizes a normally-off operation without impairing on-resistance performance. Is obtained.

第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of AlGaN / GaN * HEMT by 1st Embodiment to process order. 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view illustrating the AlGaN / GaN HEMT manufacturing method according to the first embodiment in the order of steps, following FIG. 1. 拡散抑制層の厚み方向におけるＡｌ濃度（％）を示す特性図である。It is a characteristic view which shows Al concentration (%) in the thickness direction of a diffusion suppression layer. 第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of AlGaN / GaN * HEMT by the modification of 1st Embodiment. 図４に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing the main steps of the AlGaN / GaN HEMT manufacturing method according to the modification of the first embodiment, following FIG. 4. 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of AlGaN / GaN * HEMT by 2nd Embodiment. 図６に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing the main steps of the AlGaN / GaN HEMT manufacturing method according to the second embodiment, following FIG. 6. 第３の実施形態による電源装置の概略構成を示す結線図である。It is a connection diagram which shows schematic structure of the power supply device by 3rd Embodiment. 第４の実施形態による高周波増幅器の概略構成を示す結線図である。It is a connection diagram which shows schematic structure of the high frequency amplifier by 4th Embodiment.

以下、化合物半導体装置及びその製造方法の諸実施形態について説明する。 Hereinafter, embodiments of the compound semiconductor device and the manufacturing method thereof will be described.

（第１の実施形態）
本実施形態では、化合物半導体装置として、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図２は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、図示は省略するが、化合物半導体積層構造の素子分離領域には素子分離構造が形成される。 (First embodiment)
In the present embodiment, a Schottky AlGaN / GaN HEMT is disclosed as the compound semiconductor device.
1 to 2 are schematic cross-sectional views showing the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment in the order of steps. Although illustration is omitted, an element isolation structure is formed in the element isolation region of the compound semiconductor stacked structure.

先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造１０を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造１０は、バッファ層２、電子走行層３、電子供給層４、拡散抑制層５、及びｐ型半導体層６を有して構成される。なお、電子走行層３と電子供給層４との間にスペーサ層を形成するようにしても良い。 First, as shown in FIG. 1A, a compound semiconductor multilayer structure 10 is formed on, for example, a Si substrate 1 as a growth substrate. As the growth substrate, an SiC substrate, a sapphire substrate, a GaAs substrate, a GaN substrate, or the like may be used instead of the Si substrate. Further, the conductivity of the substrate may be semi-insulating or conductive.
The compound semiconductor multilayer structure 10 includes a buffer layer 2, an electron transit layer 3, an electron supply layer 4, a diffusion suppression layer 5, and a p-type semiconductor layer 6. A spacer layer may be formed between the electron transit layer 3 and the electron supply layer 4.

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層３の化合物半導体（ここではＧａＮ）と電子供給層４の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。 In the completed AlGaN / GaN HEMT, two-dimensional electron gas (2DEG) is generated in the vicinity of the interface between the electron transit layer 3 and the electron supply layer 4 during the operation. The 2DEG is generated based on a difference in lattice constant between the compound semiconductor (here, GaN) of the electron transit layer 3 and the compound semiconductor (here, AlGaN) of the electron supply layer 4.

詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。 Specifically, the following compound semiconductors are grown on the Si substrate 1 by, for example, metal organic vapor phase epitaxy (MOVPE). Instead of the MOVPE method, a molecular beam epitaxy (MBE) method or the like may be used.

先ず、Ｓｉ基板１上に、ＡｌＮを１０ｎｍ程度〜１０００ｎｍ程度、ここでは１００ｎｍ程度の厚みに成長する。これにより、バッファ層２が形成される。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。 First, AlN is grown on the Si substrate 1 to a thickness of about 10 nm to about 1000 nm, here about 100 nm. Thereby, the buffer layer 2 is formed.
As growth conditions for AlN, a mixed gas of trimethylaluminum (TMA) gas and ammonia (NH ₃ ) gas is used as a source gas. The flow rate of NH ₃ gas is about 100 ccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.

次に、バッファ層２上に、ｉ（インテンショナリ・アンドープ）−ＧａＮを１０００ｎｍ程度〜３０００ｎｍ程度、ここではｎｍ程度の厚みに成長する。これにより、電子走行層３が形成される。
ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。 Next, i (Intensive Undoped) -GaN is grown on the buffer layer 2 to a thickness of about 1000 nm to about 3000 nm, here about nm. Thereby, the electron transit layer 3 is formed.
As a growth condition for GaN, a mixed gas of trimethylgallium (TMG) gas and NH ₃ gas is used as a source gas. The flow rate of NH ₃ gas is about 100 ccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.

次に、電子走行層３上に、ｎ−ＡｌＧａＮを１０ｎｍ程度〜４０ｎｍ程度、ここでは３０ｎｍ程度の厚みに成長する。これにより、電子供給層４が形成される。
ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ₃ガスの混合ガスを用いる。ＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。電子供給層４のＡｌＧａＮをＡｌ_xＧａ_1-xＮ（０＜ｘ＜１）として、Ａｌ濃度（ｘ×１００％）を１０％程度〜３０％程度、ここでは２０％程度とする。 Next, n-AlGaN is grown on the electron transit layer 3 to a thickness of about 10 nm to about 40 nm, here about 30 nm. Thereby, the electron supply layer 4 is formed.
As growth conditions for AlGaN, a mixed gas of TMA gas, TMG gas, and NH ₃ gas is used as a source gas. The flow rate of NH ₃ gas is about 100 ccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C. The AlGaN of the electron supply layer 4 is Al _x Ga _1-x N (0 <x <1), and the Al concentration (xx × 100%) is about 10% to 30%, here about 20%.

ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。 When growing AlGaN as n-type, for example, SiH ₄ gas containing, for example, Si as an n-type impurity is added to the source gas at a predetermined flow rate, and Si is doped into AlGaN. The doping concentration of Si is about 1 × 10 ¹⁸ / cm ^{3 to} about 1 × 10 ²⁰ / cm ³ , for example, about 5 × 10 ¹⁸ / cm ³ .

なお、電子走行層３と電子供給層４との間に、ｉ−ＡｌＧａＮを例えば５ｎｍ程度の厚みに成長し、スペーサ層を形成するようにしても良い。 Note that a spacer layer may be formed between the electron transit layer 3 and the electron supply layer 4 by growing i-AlGaN to a thickness of, for example, about 5 nm.

次に、電子供給層４上に、ｉ−ＡｌＧａＮを１ｎｍ程度〜５ｎｍ程度、ここでは２ｎｍ程度の厚みに成長する。これにより、拡散抑制層５が形成される。
ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ₃ガスの混合ガスを用いる。成長の開始から終了にかけて、ＴＭＡガスの流量を徐々に増加させる。拡散抑制層５のＡｌＧａＮは、その下面（裏面）のＡｌ濃度が電子供給層４のＡｌＧａＮのＡｌ濃度と同程度とされ、その上面（表面）のＡｌ濃度がｐ型半導体層６のＡｌ濃度よりも大きく調節される。 Next, i-AlGaN is grown on the electron supply layer 4 to a thickness of about 1 nm to about 5 nm, here about 2 nm. Thereby, the diffusion suppression layer 5 is formed.
As growth conditions for AlGaN, a mixed gas of TMA gas, TMG gas, and NH ₃ gas is used as a source gas. From the beginning to the end of growth, the flow rate of TMA gas is gradually increased. The AlGaN of the diffusion suppression layer 5 has an Al concentration on the lower surface (back surface) of the same level as the Al concentration of AlGaN on the electron supply layer 4, and the Al concentration on the upper surface (front surface) is higher than the Al concentration of the p-type semiconductor layer 6. Is also greatly adjusted.

具体的には、図３に示すように、成長の開始時には、ＡｌＧａＮのＡｌ濃度が下層である電子供給層４のＡｌＧａＮと同程度（２０％程度）とされる。原料ガスのうちでＴＭＡガスの流量を徐々に増加させてゆき、成長の終了時には、Ａｌ濃度がほぼ１００％の状態、即ちほぼＡｌＮの状態とされる。以上により、電子供給層４側の下面からｐ型半導体層６側の上面に向かうにつれてＡｌ濃度が漸増する拡散抑制層５が形成される。拡散抑制層５では、その下面におけるＡｌ濃度が電子供給層４のＡｌ濃度と同程度（ここでは２０％程度）であり、その上面におけるＡｌ濃度がｐ型半導体層６のＡｌ濃度よりも高い（ここではほぼ１００％）。 Specifically, as shown in FIG. 3, at the start of growth, the Al concentration of AlGaN is set to the same level as that of AlGaN of the electron supply layer 4 which is the lower layer (about 20%). The flow rate of the TMA gas is gradually increased among the source gases, and at the end of growth, the Al concentration is almost 100%, that is, almost AlN. As described above, the diffusion suppression layer 5 in which the Al concentration gradually increases from the lower surface on the electron supply layer 4 side to the upper surface on the p-type semiconductor layer 6 side is formed. In the diffusion suppression layer 5, the Al concentration on the lower surface thereof is approximately the same as the Al concentration of the electron supply layer 4 (here, approximately 20%), and the Al concentration on the upper surface is higher than the Al concentration of the p-type semiconductor layer 6 ( Here, almost 100%).

次に、拡散抑制層５上に、ｐ型半導体、ここではｐ−ＧａＮを１０ｎｍ程度〜１００ｎｍ程度、ここでは５０ｎｍ程度の厚みに成長する。これにより、ｐ型半導体層６が形成される。なお、ｐ型半導体としては、ｐ−ＧａＮの代わりにｐ−ＡｌＧａＮを形成しても良い。
ＧａＮの成長条件としては、原料ガスとしてＴＭＧガス及びＮＨ₃ガスの混合ガスを用いる。ＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。 Next, a p-type semiconductor, here p-GaN, is grown on the diffusion suppression layer 5 to a thickness of about 10 nm to 100 nm, here about 50 nm. Thereby, the p-type semiconductor layer 6 is formed. As the p-type semiconductor, p-AlGaN may be formed instead of p-GaN.
As a growth condition of GaN, a mixed gas of TMG gas and NH ₃ gas is used as a source gas. The flow rate of NH ₃ gas is about 100 ccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.

ＧａＮをｐ型として成長する際には、ｐ型不純物（ｐ型ドーパント）として例えばＭｇを所定の流量でＧａＮ原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、５×１０¹⁹／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁹／ｃｍ³程度とする。なお、ｐ型不純物としては、Ｍｇの代わりにＢｅ等を用いても良い。 When growing GaN as p-type, for example, Mg is added as a p-type impurity (p-type dopant) to the GaN source gas at a predetermined flow rate, and GaN is doped with Mg. The Mg doping concentration is about 5 × 10 ¹⁹ / cm ^{3 to} about 1 × 10 ²⁰ / cm ³ , for example, about 5 × 10 ¹⁹ / cm ³ . As the p-type impurity, Be or the like may be used instead of Mg.

続いて、化合物半導体積層構造１０の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造１０及びＳｉ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造１０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造１０のドライエッチングには、例えば塩素系のエッチングガスを用いる。 Subsequently, for example, argon (Ar) is implanted into the element isolation region of the compound semiconductor multilayer structure 10. Thereby, an element isolation structure is formed in the compound semiconductor multilayer structure 10 and the surface layer portion of the Si substrate 1. An active region is defined on the compound semiconductor multilayer structure 10 by the element isolation structure.
The element isolation may be performed by using, for example, an STI (Shallow Trench Isolation) method instead of the above-described implantation method. At this time, for example, a chlorine-based etching gas is used for the dry etching of the compound semiconductor multilayer structure 10.

続いて、図１（ｂ）に示すように、ｐ型半導体層６をゲート電極の形成予定部位にのみ残す。
詳細には、化合物半導体積層構造１０の表面にレジストを塗布する。レジストをリソグラフィーにより加工する。これにより、ゲート電極の形成予定部位に相当するｐ型半導体層６の表面のみを覆うレジストマスクが形成される。 Subsequently, as shown in FIG. 1B, the p-type semiconductor layer 6 is left only at the site where the gate electrode is to be formed.
Specifically, a resist is applied to the surface of the compound semiconductor multilayer structure 10. The resist is processed by lithography. As a result, a resist mask is formed that covers only the surface of the p-type semiconductor layer 6 corresponding to the formation site of the gate electrode.

このレジストマスクを用いて、拡散抑制層５の表面が露出するまで、ｐ型半導体層６をドライエッチングする。これにより、ｐ型半導体層６のゲート電極の形成予定部位以外の部分が除去され、ｐ型半導体層６はゲート電極の形成予定部位にのみ残存する。このドライエッチングには、例えば塩素系のエッチングガスを用いる。
レジストマスクは、灰化処理等により除去される。 Using this resist mask, the p-type semiconductor layer 6 is dry etched until the surface of the diffusion suppression layer 5 is exposed. As a result, portions of the p-type semiconductor layer 6 other than the region where the gate electrode is to be formed are removed, and the p-type semiconductor layer 6 remains only at the region where the gate electrode is to be formed. For this dry etching, for example, a chlorine-based etching gas is used.
The resist mask is removed by ashing or the like.

続いて、図２（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、拡散抑制層５におけるソース電極及びドレイン電極の形成予定部位（電極形成予定部位）に電極溝５ａ，５ｂを形成する。
化合物半導体積層構造１０の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定部位に相当する拡散抑制層５の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 2A, a source electrode 7 and a drain electrode 8 are formed.
Specifically, first, the electrode grooves 5 a and 5 b are formed in the site where the source electrode and the drain electrode are to be formed (the electrode formation scheduled site) in the diffusion suppression layer 5.
A resist is applied to the surface of the compound semiconductor multilayer structure 10. The resist is processed by lithography to form an opening in the resist that exposes the surface of the diffusion suppression layer 5 corresponding to the electrode formation scheduled portion. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電子供給層４の表面が露出するまで、拡散抑制層５の電極形成予定部位をドライエッチングして除去する。これにより、拡散抑制層５に、電子供給層４の表面の電極形成予定部位を露出する電極溝５ａ，５ｂが形成される。このドライエッチングには、例えば塩素系のエッチングガスを用いる。
レジストマスクは、灰化処理等により除去される。 Using this resist mask, the electrode formation scheduled portion of the diffusion suppression layer 5 is removed by dry etching until the surface of the electron supply layer 4 is exposed. As a result, electrode grooves 5 a and 5 b are formed in the diffusion suppression layer 5 to expose the electrode formation scheduled portion on the surface of the electron supply layer 4. For this dry etching, for example, a chlorine-based etching gas is used.
The resist mask is removed by ashing or the like.

ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、電極溝５ａ，５ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 A resist mask for forming the source electrode and the drain electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied onto the compound semiconductor multilayer structure 10 to form openings that expose the electrode grooves 5a and 5b. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極溝５ａ，５ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層４とオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層４とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極溝５ａ，５ｂを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。 Using this resist mask, Ta / Al, for example, is deposited as an electrode material on the resist mask including the inside of the openings exposing the electrode grooves 5a and 5b by, for example, vapor deposition. The thickness of Ta is about 20 nm, and the thickness of Al is about 200 nm. The resist mask and Ta / Al deposited thereon are removed by a lift-off method. Thereafter, the Si substrate 1 is heat-treated in a nitrogen atmosphere, for example, at a temperature of about 400 ° C. to 1000 ° C., for example, about 550 ° C., and the remaining Ta / Al is brought into ohmic contact with the electron supply layer 4. If an ohmic contact with the Ta / Al electron supply layer 4 is obtained, heat treatment may be unnecessary. As described above, the source electrode 7 and the drain electrode 8 are formed so as to fill the electrode grooves 5a and 5b with a part of the electrode material.

続いて、図２（ｂ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、ｐ型半導体層６上を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 2B, a gate electrode 9 is formed.
Specifically, first, a resist mask for forming the gate electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the evaporation method and the lift-off method is used. This resist is applied onto the compound semiconductor multilayer structure 10 to form an opening exposing the p-type semiconductor layer 6. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層６上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層６上にゲート電極９が形成される。 Using this resist mask, for example, Ni / Au is deposited as an electrode material on the resist mask including the inside of the opening exposing the p-type semiconductor layer 6 by, for example, vapor deposition. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As a result, the gate electrode 9 is formed on the p-type semiconductor layer 6.

しかる後、ＳｉＮ等のパッシベーション膜の形成、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成の諸工程を経て、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 Thereafter, the Schottky-type AlGaN / GaN HEMT according to the present embodiment is formed through various steps of forming a passivation film such as SiN and forming wirings connected to the source electrode 7, the drain electrode 8, and the gate electrode 9. Is done.

本実施形態では、電子供給層４とｐ型半導体層６との間に、Ａｌを含有する拡散抑制層５が形成される。ｐ型半導体層６からｐ型不純物のＭｇが拡散しても、下方（電子供給層４側）へのＭｇの拡散が拡散抑制層５によりブロックされ、電子供給層４への拡散が抑止される。拡散抑制層５では、下面から上面に向かうにつれてＡｌ濃度が漸増する。ｐ型不純物の拡散抑止は主にＡｌに起因するものと推認されており、拡散抑制層５においてｐ型半導体層６と接する上面側でＡｌ濃度を高くすることで、効率良くｐ型不純物の拡散が抑止される。拡散抑制層５では、下面におけるＡｌ濃度が電子供給層４のＡｌ濃度と同程度であり、上面におけるＡｌ濃度がｐ型半導体層６のＡｌ濃度よりも高い。この構成を採ることにより、電子供給層４に影響を及ぼすことなく、より確実なｐ型不純物の拡散抑止が実現する。 In this embodiment, a diffusion suppression layer 5 containing Al is formed between the electron supply layer 4 and the p-type semiconductor layer 6. Even if Mg of the p-type impurity diffuses from the p-type semiconductor layer 6, the diffusion of Mg downward (on the electron supply layer 4 side) is blocked by the diffusion suppression layer 5, and diffusion to the electron supply layer 4 is suppressed. . In the diffusion suppression layer 5, the Al concentration gradually increases from the lower surface to the upper surface. It is presumed that the p-type impurity diffusion suppression is mainly caused by Al. By increasing the Al concentration on the upper surface side in contact with the p-type semiconductor layer 6 in the diffusion suppression layer 5, the diffusion of the p-type impurity is efficiently performed. Is suppressed. In the diffusion suppression layer 5, the Al concentration on the lower surface is approximately the same as the Al concentration of the electron supply layer 4, and the Al concentration on the upper surface is higher than the Al concentration of the p-type semiconductor layer 6. By adopting this configuration, the p-type impurity diffusion can be more surely suppressed without affecting the electron supply layer 4.

本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、拡散抑制層を有しない比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて、電子供給層のＭｇ濃度をＳＩＭＳにより測定した。その結果、比較例では、電子供給層における高いＭｇ濃度が確認された。これに対して本実施形態では、電子供給層のＭｇ濃度は比較例に比べて極めて低く、拡散抑制層によるＭｇの優れた拡散抑止機能が確認された。 Regarding the AlGaN / GaN.HEMT according to the present embodiment, the Mg concentration of the electron supply layer was measured by SIMS based on comparison with the AlGaN / GaN.HEMT of the comparative example having no diffusion suppression layer. As a result, in the comparative example, a high Mg concentration in the electron supply layer was confirmed. On the other hand, in this embodiment, the Mg concentration of the electron supply layer was extremely lower than that of the comparative example, and an excellent Mg diffusion suppression function by the diffusion suppression layer was confirmed.

以上説明したように、本実施形態によれば、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。 As described above, according to the present embodiment, a p-type semiconductor layer is used, but diffusion of p-type impurities is suppressed, and a normally-off operation is realized without impairing on-resistance performance. A breakdown voltage AlGaN / GaN HEMT is obtained.

（変形例）
第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて開示するが、拡散抑制層の形成態様が若干異なる点で第１の実施形態と相違する。
図４〜図５は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。なお、図示は省略するが、化合物半導体積層構造の素子分離領域には素子分離構造が形成される。 (Modification)
A modification of the first embodiment will be described. In this example, a Schottky AlGaN / GaN HEMT is disclosed as in the first embodiment, but differs from the first embodiment in that the formation mode of the diffusion suppression layer is slightly different.
FIG. 4 to FIG. 5 are schematic cross-sectional views showing the main steps of the AlGaN / GaN.HEMT manufacturing method according to the modification of the first embodiment. Although illustration is omitted, an element isolation structure is formed in the element isolation region of the compound semiconductor stacked structure.

先ず、第１の実施形態の図１（ａ）と同様に、Ｓｉ基板１上に、バッファ層２、電子走行層３、電子供給層４、拡散抑制層５、及びｐ型半導体層６を順次成長し、化合物半導体積層構造１０を形成する。 First, as in FIG. 1A of the first embodiment, the buffer layer 2, the electron transit layer 3, the electron supply layer 4, the diffusion suppression layer 5, and the p-type semiconductor layer 6 are sequentially formed on the Si substrate 1. The compound semiconductor multilayer structure 10 is formed by growing.

続いて、素子分離構造を形成した後、図４（ａ）に示すように、拡散抑制層５及びｐ型半導体層６をゲート電極の形成予定部位にのみ残す。
詳細には、化合物半導体積層構造１０の表面にレジストを塗布する。レジストをリソグラフィーにより加工する。これにより、ゲート電極の形成予定部位に相当するｐ型半導体層６の表面のみを覆うレジストマスクが形成される。 Subsequently, after the element isolation structure is formed, as shown in FIG. 4A, the diffusion suppression layer 5 and the p-type semiconductor layer 6 are left only at the site where the gate electrode is to be formed.
Specifically, a resist is applied to the surface of the compound semiconductor multilayer structure 10. The resist is processed by lithography. As a result, a resist mask is formed that covers only the surface of the p-type semiconductor layer 6 corresponding to the formation site of the gate electrode.

このレジストマスクを用いて、電子供給層４の表面が露出するまで、ｐ型半導体層６及び拡散抑制層５をドライエッチングする。これにより、拡散抑制層５及びｐ型半導体層６のゲート電極の形成予定部位以外の部分が除去され、拡散抑制層５及びｐ型半導体層６はゲート電極の形成予定部位にのみ残存する。このドライエッチングには、例えば塩素系のエッチングガスを用いる。
レジストマスクは、灰化処理等により除去される。 Using this resist mask, the p-type semiconductor layer 6 and the diffusion suppression layer 5 are dry etched until the surface of the electron supply layer 4 is exposed. Thereby, portions other than the region where the gate electrode is to be formed of the diffusion suppression layer 5 and the p-type semiconductor layer 6 are removed, and the diffusion suppression layer 5 and the p-type semiconductor layer 6 remain only at the region where the gate electrode is to be formed. For this dry etching, for example, a chlorine-based etching gas is used.
The resist mask is removed by ashing or the like.

続いて、図４（ｂ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、電子供給層４のソース電極及びドレイン電極の形成予定部位（電極形成予定部位）を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 4B, the source electrode 7 and the drain electrode 8 are formed.
Specifically, first, a resist mask for forming the source electrode and the drain electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the evaporation method and the lift-off method is used. This resist is applied on the compound semiconductor multilayer structure 10, and an opening is formed that exposes a site where the source electrode and drain electrode of the electron supply layer 4 are to be formed (electrode formation scheduled site). Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電子供給層４の電極形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層４とオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層４とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極７及びドレイン電極８が形成される。 Using this resist mask, for example, Ta / Al is deposited as an electrode material on the resist mask including the inside of the opening exposing the electrode formation scheduled portion of the electron supply layer 4 by, for example, vapor deposition. The thickness of Ta is about 20 nm, and the thickness of Al is about 200 nm. The resist mask and Ta / Al deposited thereon are removed by a lift-off method. Thereafter, the Si substrate 1 is heat-treated in a nitrogen atmosphere, for example, at a temperature of about 400 ° C. to 1000 ° C., for example, about 550 ° C., and the remaining Ta / Al is brought into ohmic contact with the electron supply layer 4. If an ohmic contact with the Ta / Al electron supply layer 4 is obtained, heat treatment may be unnecessary. Thus, the source electrode 7 and the drain electrode 8 are formed.

続いて、図５に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、ｐ型半導体層６上を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 5, a gate electrode 9 is formed.
Specifically, first, a resist mask for forming the gate electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the evaporation method and the lift-off method is used. This resist is applied onto the compound semiconductor multilayer structure 10 to form an opening exposing the p-type semiconductor layer 6. Thus, a resist mask having the opening is formed.

しかる後、ＳｉＮ等のパッシベーション膜の形成、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 After that, a Schottky-type AlGaN / GaN HEMT according to this example is formed through various steps of forming a passivation film such as SiN and forming wirings connected to the source electrode 7, the drain electrode 8, and the gate electrode 9. The

本例では、電子供給層４とｐ型半導体層６との間に、Ａｌを含有する拡散抑制層５が形成される。ｐ型半導体層６からｐ型不純物のＭｇが拡散しても、下方（電子供給層４側）へのＭｇの拡散が拡散抑制層５によりブロックされ、電子供給層４への拡散が抑止される。拡散抑制層５では、下面から上面に向かうにつれてＡｌ濃度が漸増する。ｐ型不純物の拡散抑止は主にＡｌに起因するものと推認されており、拡散抑制層５においてｐ型半導体層６と接する上面側でＡｌ濃度を高くすることで、効率良くｐ型不純物の拡散が抑止される。拡散抑制層５では、下面におけるＡｌ濃度が電子供給層４のＡｌ濃度と同程度であり、上面におけるＡｌ濃度がｐ型半導体層６のＡｌ濃度よりも高い。この構成を採ることにより、電子供給層４に影響を及ぼすことなく、より確実なｐ型不純物の拡散抑止が実現する。 In this example, a diffusion suppression layer 5 containing Al is formed between the electron supply layer 4 and the p-type semiconductor layer 6. Even if Mg of the p-type impurity diffuses from the p-type semiconductor layer 6, the diffusion of Mg downward (on the electron supply layer 4 side) is blocked by the diffusion suppression layer 5, and diffusion to the electron supply layer 4 is suppressed. . In the diffusion suppression layer 5, the Al concentration gradually increases from the lower surface to the upper surface. It is presumed that the p-type impurity diffusion suppression is mainly caused by Al. By increasing the Al concentration on the upper surface side in contact with the p-type semiconductor layer 6 in the diffusion suppression layer 5, the diffusion of the p-type impurity is efficiently performed. Is suppressed. In the diffusion suppression layer 5, the Al concentration on the lower surface is approximately the same as the Al concentration of the electron supply layer 4, and the Al concentration on the upper surface is higher than the Al concentration of the p-type semiconductor layer 6. By adopting this configuration, the p-type impurity diffusion can be more surely suppressed without affecting the electron supply layer 4.

以上説明したように、本例によれば、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。 As described above, according to this example, a p-type semiconductor layer is used, but diffusion of p-type impurities is suppressed, and a normally-off operation is realized without impairing on-resistance performance. Of AlGaN / GaN.HEMT is obtained.

（第２の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート絶縁膜を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴである点で第１の実施形態と相違する。
図６〜図７は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、図示は省略するが、化合物半導体積層構造の素子分離領域には素子分離構造が形成される。 (Second Embodiment)
In the present embodiment, AlGaN / GaN.HEMT is disclosed as the compound semiconductor device, but is different from the first embodiment in that it is a MIS type AlGaN / GaN.HEMT having a gate insulating film.
6 to 7 are schematic cross-sectional views showing the method of manufacturing the AlGaN / GaN HEMT according to the second embodiment in the order of steps. Although illustration is omitted, an element isolation structure is formed in the element isolation region of the compound semiconductor stacked structure.

続いて、素子分離構造を形成した後、第１の実施形態の図１（ｂ）と同様に、リソグラフィー及びドライエッチングによりｐ型半導体層６を加工し、ｐ型半導体層６をゲート電極の形成予定部位にのみ残す。 Subsequently, after forming the element isolation structure, similarly to FIG. 1B of the first embodiment, the p-type semiconductor layer 6 is processed by lithography and dry etching, and the p-type semiconductor layer 6 is formed as a gate electrode. Leave only at the planned site.

続いて、図６（ａ）に示すように、ゲート絶縁膜２１を形成する。
詳細には、ｐ型半導体層６を覆うように、化合物半導体積層構造１０上に絶縁材料として例えばＡｌ₂Ｏ₃を堆積する。Ａｌ₂Ｏ₃は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２１が形成される。 Subsequently, as shown in FIG. 6A, a gate insulating film 21 is formed.
Specifically, for example, Al ₂ O ₃ is deposited as an insulating material on the compound semiconductor multilayer structure 10 so as to cover the p-type semiconductor layer 6. Al ₂ O ₃ is deposited to a thickness of about 2 nm to 200 nm, here about 10 nm, for example, by atomic layer deposition (ALD method). Thereby, the gate insulating film 21 is formed.

なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても好適である。 Al ₂ O ₃ may be deposited by, for example, a plasma CVD method or a sputtering method instead of the ALD method. Further, instead of depositing Al ₂ O ₃ , Al nitride or oxynitride may be used. In addition, Si, Hf, Zr, Ti, Ta, W oxides, nitrides or oxynitrides, or an appropriate selection thereof may be deposited in multiple layers to form a gate insulating film. It is.

続いて、図６（ｂ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、拡散抑制層５及びゲート絶縁膜２１におけるソース電極及びドレイン電極の形成予定部位（電極形成予定部位）に電極溝２２，２３を形成する。
化合物半導体積層構造１０の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定部位に相当するゲート絶縁膜２１の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 6B, the source electrode 7 and the drain electrode 8 are formed.
Specifically, first, the electrode grooves 22 and 23 are formed in the site where the source electrode and the drain electrode are to be formed (the electrode formation scheduled site) in the diffusion suppression layer 5 and the gate insulating film 21.
A resist is applied to the surface of the compound semiconductor multilayer structure 10. The resist is processed by lithography, and an opening that exposes the surface of the gate insulating film 21 corresponding to the electrode formation scheduled portion is formed in the resist. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電子供給層４の表面が露出するまで、ゲート絶縁膜２１及び拡散抑制層５の電極形成予定部位をドライエッチングして除去する。これにより、拡散抑制層５及びゲート絶縁膜２１に、電子供給層４の表面の電極形成予定部位を露出する電極溝２２，２３が形成される。このドライエッチングには、例えば塩素系のエッチングガスを用いる。
レジストマスクは、灰化処理等により除去される。 Using this resist mask, the electrode formation scheduled portions of the gate insulating film 21 and the diffusion suppression layer 5 are removed by dry etching until the surface of the electron supply layer 4 is exposed. As a result, electrode grooves 22 and 23 are formed in the diffusion suppression layer 5 and the gate insulating film 21 so as to expose the electrode formation scheduled portions on the surface of the electron supply layer 4. For this dry etching, for example, a chlorine-based etching gas is used.
The resist mask is removed by ashing or the like.

ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、電極溝２２，２３を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 A resist mask for forming the source electrode and the drain electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied onto the compound semiconductor multilayer structure 10 to form openings that expose the electrode grooves 22 and 23. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極溝２２，２３を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層４とオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層４とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極溝２２，２３を電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。 Using this resist mask, Ta / Al, for example, is deposited as an electrode material on the resist mask including the insides of the openings through which the electrode grooves 22 and 23 are exposed, for example, by vapor deposition. The thickness of Ta is about 20 nm, and the thickness of Al is about 200 nm. The resist mask and Ta / Al deposited thereon are removed by a lift-off method. Thereafter, the Si substrate 1 is heat-treated in a nitrogen atmosphere, for example, at a temperature of about 400 ° C. to 1000 ° C., for example, about 550 ° C., and the remaining Ta / Al is brought into ohmic contact with the electron supply layer 4. If an ohmic contact with the Ta / Al electron supply layer 4 is obtained, heat treatment may be unnecessary. As described above, the source electrode 7 and the drain electrode 8 are formed in which the electrode grooves 22 and 23 are embedded with part of the electrode material.

続いて、図７に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造１０上に塗布し、ｐ型半導体層６上に位置整合したゲート絶縁膜２１の部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。 Subsequently, as shown in FIG. 7, a gate electrode 9 is formed.
Specifically, first, a resist mask for forming the gate electrode is formed. Here, for example, a two-layer resist having a cage structure suitable for the evaporation method and the lift-off method is used. This resist is applied onto the compound semiconductor multilayer structure 10 to form an opening exposing the position of the gate insulating film 21 aligned on the p-type semiconductor layer 6. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２１上を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層６上にゲート絶縁膜２１を介してゲート電極９が形成される。 Using this resist mask, for example, Ni / Au is deposited as an electrode material on the resist mask including the opening that exposes the gate insulating film 21 by, for example, vapor deposition. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the gate electrode 9 is formed on the p-type semiconductor layer 6 via the gate insulating film 21.

しかる後、ＳｉＮ等のパッシベーション膜の形成、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。 Thereafter, the MIS type AlGaN / GaN HEMT according to the present embodiment is formed through various steps of forming a passivation film such as SiN and forming wirings connected to the source electrode 7, the drain electrode 8, and the gate electrode 9. The

なお、本実施形態でも、第１の実施形態の変形例と同様に、拡散抑制層５をｐ型半導体層６下のみに形成するようにしても良い。 In this embodiment, the diffusion suppression layer 5 may be formed only under the p-type semiconductor layer 6 as in the modification of the first embodiment.

（第３の実施形態）
本実施形態では、第１及び第２の実施形態並びに変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図８は、第３の実施形態による電源装置の概略構成を示す結線図である。 (Third embodiment)
In the present embodiment, a power supply device to which one kind of AlGaN / GaN HEMT selected from the first and second embodiments and modifications is applied is disclosed.
FIG. 8 is a connection diagram illustrating a schematic configuration of the power supply device according to the third embodiment.

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。 The power supply device according to this embodiment includes a high-voltage primary circuit 31 and a low-voltage secondary circuit 32, and a transformer 33 disposed between the primary circuit 31 and the secondary circuit 32. The
The primary circuit 31 includes an AC power supply 34, a so-called bridge rectifier circuit 35, and a plurality (four in this case) of switching elements 36a, 36b, 36c, and 36d. The bridge rectifier circuit 35 includes a switching element 36e.
The secondary side circuit 32 includes a plurality (three in this case) of switching elements 37a, 37b, and 37c.

本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１及び第２の実施形態並びに変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。 In the present embodiment, the switching elements 36a, 36b, 36c, 36d, and 36e of the primary side circuit 31 are one type of AlGaN / GaN HEMT selected from the first and second embodiments and modifications. . On the other hand, the switching elements 37a, 37b, and 37c of the secondary circuit 32 are normal MIS • FETs using silicon.

本実施形態では、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、電源装置に適用する。これにより、信頼性の高い大電力の電源回路が実現する。 In this embodiment, a highly reliable high breakdown voltage AlGaN / GaN HEMT that uses a p-type semiconductor layer and suppresses p-type impurity diffusion and realizes a normally-off operation without impairing on-resistance performance. Applies to power supply. As a result, a highly reliable high-power power supply circuit is realized.

（第４の実施形態）
本実施形態では、第１及び第２の実施形態並びに変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図９は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。 (Fourth embodiment)
In the present embodiment, a high-frequency amplifier to which one type of AlGaN / GaN HEMT selected from the first and second embodiments and modifications is applied is disclosed.
FIG. 9 is a connection diagram illustrating a schematic configuration of the high-frequency amplifier according to the fourth embodiment.

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態並びに変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図９では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。 The high-frequency amplifier according to the present embodiment includes a digital predistortion circuit 41, mixers 42a and 42b, and a power amplifier 43.
The digital predistortion circuit 41 compensates for nonlinear distortion of the input signal. The mixer 42a mixes an input signal with compensated nonlinear distortion and an AC signal. The power amplifier 43 amplifies the input signal mixed with the AC signal, and has one type of AlGaN / GaN HEMT selected from the first and second embodiments and the modification. In FIG. 9, for example, by switching the switch, the output side signal is mixed with the AC signal by the mixer 42b and sent to the digital predistortion circuit 41.

本実施形態では、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。 In this embodiment, a highly reliable high breakdown voltage AlGaN / GaN HEMT that uses a p-type semiconductor layer and suppresses p-type impurity diffusion and realizes a normally-off operation without impairing on-resistance performance. Applicable to high frequency amplifiers. As a result, a high-reliability, high-voltage high-frequency amplifier is realized.

（他の実施形態）
第１〜第４の実施形態並びに変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。 (Other embodiments)
In the first to fourth embodiments and modifications, AlGaN / GaN.HEMT is exemplified as the compound semiconductor device. As a compound semiconductor device, besides the AlGaN / GaN.HEMT, the following HEMT can be applied.

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態並びに変形例では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮ、拡散抑制層がｉ−ＩｎＡｌＮ、ｐ型半導体層がｐ−ＧａＮで形成される。
また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。・ Other HEMT examples 1
In this example, InAlN / GaN.HEMT is disclosed as a compound semiconductor device.
InAlN and GaN are compound semiconductors that can have a lattice constant close to the composition. In this case, in the first to fourth embodiments and modifications described above, the electron transit layer is i-GaN, the electron supply layer is n-InAlN, the diffusion suppression layer is i-InAlN, and the p-type semiconductor layer is p-GaN. Formed with.
In this case, since the piezoelectric polarization hardly occurs, the two-dimensional electron gas is mainly generated by the spontaneous polarization of InAlN.

本例では、電子供給層とｐ型半導体層との間に、Ａｌを含有する拡散抑制層が形成される。ｐ型半導体層からｐ型不純物のＭｇが拡散しても、下方（電子供給層側）へのＭｇの拡散が拡散抑制層によりブロックされ、電子供給層への拡散が抑止される。拡散抑制層では、下面から上面に向かうにつれてＡｌ濃度が漸増する。ｐ型不純物の拡散抑止は主にＡｌに起因するものと推認されており、拡散抑制層においてｐ型半導体層と接する上面側でＡｌ濃度を高くすることで、効率良くｐ型不純物の拡散が抑止される。拡散抑制層では、下面におけるＡｌ濃度が電子供給層のＡｌ濃度と同程度であり、上面におけるＡｌ濃度がｐ型半導体層のＡｌ濃度よりも高い。この構成を採ることにより、電子供給層に影響を及ぼすことなく、より確実なｐ型不純物の拡散抑止が実現する。 In this example, a diffusion suppression layer containing Al is formed between the electron supply layer and the p-type semiconductor layer. Even if Mg of the p-type impurity diffuses from the p-type semiconductor layer, the diffusion of Mg downward (on the electron supply layer side) is blocked by the diffusion suppression layer, and diffusion to the electron supply layer is suppressed. In the diffusion suppression layer, the Al concentration gradually increases from the lower surface to the upper surface. It is presumed that the p-type impurity diffusion suppression is mainly caused by Al. By increasing the Al concentration on the upper surface side in contact with the p-type semiconductor layer in the diffusion suppression layer, the p-type impurity diffusion is efficiently suppressed. Is done. In the diffusion suppression layer, the Al concentration on the lower surface is approximately the same as the Al concentration on the electron supply layer, and the Al concentration on the upper surface is higher than the Al concentration on the p-type semiconductor layer. By adopting this configuration, more reliable suppression of p-type impurity diffusion is realized without affecting the electron supply layer.

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。 According to this example, similarly to the AlGaN / GaN HEMT described above, a p-type semiconductor layer is used, but the diffusion of p-type impurities is suppressed, and a normally-off operation is realized without impairing the on-resistance performance. A highly resistant InAlN / GaN HEMT with high breakdown voltage is realized.

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態並びに変形例では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、拡散抑制層がｉ−ＩｎＡｌＧａＮ、ｐ型半導体層がｐ−ＧａＮで形成される。
で形成される。・ Other HEMT examples 2
In this example, InAlGaN / GaN.HEMT is disclosed as a compound semiconductor device.
GaN and InAlGaN are compound semiconductors in which the latter can make the lattice constant smaller by the composition than the former. In this case, in the first to fourth embodiments and the modifications described above, the electron transit layer is i-GaN, the electron supply layer is n-InAlGaN, the diffusion suppression layer is i-InAlGaN, and the p-type semiconductor layer is p-GaN. Formed with.
Formed with.

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ｐ型半導体層を用いるも、ｐ型不純物の拡散を抑止して、オン時の抵抗性能を損なうことなくノーマリオフ動作を実現する信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。 According to this example, similarly to the AlGaN / GaN HEMT described above, a p-type semiconductor layer is used, but the diffusion of p-type impurities is suppressed, and a normally-off operation is realized without impairing the on-resistance performance. A high-voltage InAlGaN / GaN HEMT with high performance is realized.

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the compound semiconductor device, the manufacturing method thereof, the power supply device, and the high-frequency amplifier will be collectively described as appendices.

（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に設けられた電極と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする化合物半導体装置。 (Additional remark 1) Compound semiconductor laminated structure,
An electrode provided above the compound semiconductor multilayer structure,
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
The diffusion suppression layer is a compound semiconductor device characterized in that the aluminum concentration increases from the lower surface to the upper surface.

（付記２）前記拡散抑制層は、前記上面におけるアルミニウム濃度が前記ｐ型半導体層のアルミニウム濃度よりも高いことを特徴とする付記１に記載の化合物半導体装置。 (Supplementary note 2) The compound semiconductor device according to supplementary note 1, wherein the diffusion suppressing layer has an aluminum concentration in the upper surface higher than an aluminum concentration in the p-type semiconductor layer.

（付記３）前記拡散抑制層は、前記下面におけるアルミニウム濃度が、当該拡散抑制層の下方に存する電子供給層のアルミニウム濃度と同等であることを特徴とする付記１又は２に記載の化合物半導体装置。 (Supplementary note 3) The compound semiconductor device according to Supplementary note 1 or 2, wherein the diffusion suppression layer has an aluminum concentration in the lower surface equal to an aluminum concentration of an electron supply layer existing below the diffusion suppression layer. .

（付記４）前記拡散抑制層は、前記ゲート電極に位置整合した部位のみに形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。 (Supplementary note 4) The compound semiconductor device according to any one of supplementary notes 1 to 3, wherein the diffusion suppression layer is formed only in a position aligned with the gate electrode.

（付記５）化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方に電極を形成する工程と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする化合物半導体装置の製造方法。 (Additional remark 5) The process of forming a compound semiconductor laminated structure,
Forming an electrode above the compound semiconductor multilayer structure, and
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
In the method of manufacturing a compound semiconductor device, the diffusion suppression layer has an aluminum concentration that increases from the lower surface toward the upper surface.

（付記６）前記拡散抑制層は、前記上面におけるアルミニウム濃度が前記ｐ型半導体層のアルミニウム濃度よりも高いことを特徴とする付記５に記載の化合物半導体装置の製造方法。 (Additional remark 6) The said diffusion suppression layer is a manufacturing method of the compound semiconductor device of Additional remark 5 characterized by the aluminum concentration in the said upper surface being higher than the aluminum concentration of the said p-type semiconductor layer.

（付記７）前記拡散抑制層は、前記下面におけるアルミニウム濃度が、当該拡散抑制層の下方に存する電子供給層のアルミニウム濃度と同等であることを特徴とする付記５又は６に記載の化合物半導体装置の製造方法。 (Supplementary note 7) The compound semiconductor device according to Supplementary note 5 or 6, wherein the diffusion suppression layer has an aluminum concentration in the lower surface equal to an aluminum concentration in an electron supply layer existing below the diffusion suppression layer. Manufacturing method.

（付記８）前記拡散抑制層は、前記ゲート電極に位置整合した部位のみに形成されていることを特徴とする付記５〜７のいずれか１項に記載の化合物半導体装置の製造方法。 (Supplementary note 8) The method for manufacturing a compound semiconductor device according to any one of supplementary notes 5 to 7, wherein the diffusion suppression layer is formed only at a position aligned with the gate electrode.

（付記９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に設けられた電極と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする電源回路。 (Supplementary note 9) A power supply circuit including a transformer and a high-voltage circuit and a low-voltage circuit across the transformer,
The high-voltage circuit has a transistor,
The transistor is
Compound semiconductor multilayer structure,
An electrode provided above the compound semiconductor multilayer structure,
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
The diffusion suppression layer has a power supply circuit characterized in that the aluminum concentration increases from the lower surface toward the upper surface.

（付記１０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に設けられた電極と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする高周波増幅器。 (Appendix 10) A high frequency amplifier that amplifies and outputs an input high frequency voltage,
Has a transistor,
The transistor is
Compound semiconductor multilayer structure,
An electrode provided above the compound semiconductor multilayer structure,
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
In the high-frequency amplifier, the diffusion suppression layer has an aluminum concentration that increases from the lower surface toward the upper surface.

１Ｓｉ基板
２バッファ層
３電子走行層
４電子供給層
５拡散抑制層
５ａ，５ｂ，２２，２３電極溝
６ｐ型半導体層
７ソース電極
８ドレイン電極
９ゲート電極
１０化合物半導体積層構造
２１ゲート絶縁膜
３１一次側回路
３２二次側回路
３３トランス
３４交流電源
３５ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃスイッチング素子
４１ディジタル・プレディストーション回路
４２ａ，４２ｂミキサー
４３パワーアンプ DESCRIPTION OF SYMBOLS 1 Si substrate 2 Buffer layer 3 Electron transit layer 4 Electron supply layer 5 Diffusion suppression layer 5a, 5b, 22, 23 Electrode groove 6 P-type semiconductor layer 7 Source electrode 8 Drain electrode 9 Gate electrode 10 Compound semiconductor laminated structure 21 Gate insulating film 31 Primary side circuit 32 Secondary side circuit 33 Transformer 34 AC power supply 35 Bridge rectifier circuit 36a, 36b, 36c, 36d, 36e, 37a, 37b, 37c Switching element 41 Digital predistortion circuit 42a, 42b Mixer 43 Power amplifier

Claims

化合物半導体積層構造と、
前記化合物半導体積層構造の上方に設けられた電極と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする化合物半導体装置。 Compound semiconductor multilayer structure,
An electrode provided above the compound semiconductor multilayer structure,
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
The diffusion suppression layer is a compound semiconductor device characterized in that the aluminum concentration increases from the lower surface to the upper surface.

前記拡散抑制層は、前記上面におけるアルミニウム濃度が前記ｐ型半導体層のアルミニウム濃度よりも高いことを特徴とする請求項１に記載の化合物半導体装置。 2. The compound semiconductor device according to claim 1, wherein the diffusion suppression layer has an aluminum concentration in the upper surface higher than an aluminum concentration in the p-type semiconductor layer.

前記拡散抑制層は、前記下面におけるアルミニウム濃度が、当該拡散抑制層の下方に存する電子供給層のアルミニウム濃度と同等であることを特徴とする請求項１又は２に記載の化合物半導体装置。 3. The compound semiconductor device according to claim 1, wherein the diffusion suppression layer has an aluminum concentration in the lower surface equal to an aluminum concentration of an electron supply layer existing below the diffusion suppression layer.

前記拡散抑制層は、前記ゲート電極に位置整合した部位のみに形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。 4. The compound semiconductor device according to claim 1, wherein the diffusion suppression layer is formed only at a position aligned with the gate electrode. 5.

化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方に電極を形成する工程と
を備え、
前記化合物半導体積層構造は、
前記電極の下方に設けられたｐ型半導体層と、
前記ｐ型半導体層の下方に設けられており、前記ｐ型半導体層のｐ型不純物の拡散を抑制する拡散抑制層と
を含み、
前記拡散抑制層は、下面から上面に向かうにつれてアルミニウム濃度が増加することを特徴とする化合物半導体装置の製造方法。 Forming a compound semiconductor multilayer structure;
Forming an electrode above the compound semiconductor multilayer structure, and
The compound semiconductor multilayer structure is
A p-type semiconductor layer provided below the electrode;
A diffusion suppression layer provided under the p-type semiconductor layer and suppressing diffusion of p-type impurities in the p-type semiconductor layer;
In the method of manufacturing a compound semiconductor device, the diffusion suppression layer has an aluminum concentration that increases from the lower surface toward the upper surface.

前記拡散抑制層は、前記上面におけるアルミニウム濃度が前記ｐ型半導体層のアルミニウム濃度よりも高いことを特徴とする請求項５に記載の化合物半導体装置の製造方法。 6. The method of manufacturing a compound semiconductor device according to claim 5, wherein the diffusion suppression layer has an aluminum concentration in the upper surface higher than an aluminum concentration in the p-type semiconductor layer.

前記拡散抑制層は、前記下面におけるアルミニウム濃度が、当該拡散抑制層の下方に存する電子供給層のアルミニウム濃度と同等であることを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to claim 5, wherein the diffusion suppression layer has an aluminum concentration in the lower surface equal to an aluminum concentration of an electron supply layer existing below the diffusion suppression layer. .

前記拡散抑制層は、前記ゲート電極に位置整合した部位のみに形成されていることを特徴とする請求項５〜７のいずれか１項に記載の化合物半導体装置の製造方法。 8. The method of manufacturing a compound semiconductor device according to claim 5, wherein the diffusion suppression layer is formed only at a position aligned with the gate electrode. 9.