JP2018196007A - Demodulation circuit and modulation circuit of digitally modulated signal - Google Patents

Demodulation circuit and modulation circuit of digitally modulated signal Download PDF

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Abstract

To provide a demodulation circuit and a modulation circuit that can simplify a circuit element for synchronous reproduction.SOLUTION: A demodulation circuit comprises: a clock source 30 that generates a clock signal of a fixed frequency; an A-D converter 1 that performs A-D conversion of an input signal of an analog signal using a clock signal generated by the clock source 30; an orthogonal demodulation unit 12 that performs orthogonal demodulation of the A-D converted input signal; a down sampler 14 that performs down-sampling of an output signal of the orthogonal demodulation unit 12; a demodulation processing unit 16 that performs demodulation processing for the down-sampled signal; and a phase control unit 18 that controls such that the down sampler 14 performs down-sampling at timing in which an eye pattern aperture of a demodulated signal becomes maximum.SELECTED DRAWING: Figure 4

Description

本発明は、ＱＡＭ等の変調方式でディジタル変調される信号の復調回路および変調回路に関する。   The present invention relates to a demodulation circuit and a modulation circuit for a signal digitally modulated by a modulation method such as QAM.

変調方式として、ＱＡＭ（Quadrature Amplitude Modulation ）が無線通信分野や光通信分等において使用されている。なお、本明細書において、ＱＡＭは、１６値ＱＡＭや６４値ＱＡＭ等の多値値ＱＡＭを意味する。   As a modulation method, QAM (Quadrature Amplitude Modulation) is used in the field of wireless communication, optical communication, and the like. In this specification, QAM means multi-value QAM such as 16-value QAM and 64-value QAM.

ＱＡＭで変調を行う変調回路として、ディジタル変調処理が施された入力信号（ベースバンド信号）をアップサンプリングするように構成された変調回路がある。また、ディジタル復調処理される前の信号をダウンサンプリングするように構成された復調回路がある（例えば、特許文献１参照）。   As a modulation circuit that performs modulation by QAM, there is a modulation circuit configured to upsample an input signal (baseband signal) that has been subjected to digital modulation processing. Further, there is a demodulation circuit configured to downsample a signal before being subjected to digital demodulation processing (see, for example, Patent Document 1).

特許文献１に記載された復調回路では、ダウンサンプリングされる前のＩ（In-phase）信号とＱ（Quadrature）信号の振幅がタイミングをずらして計測され（ｎ回のタイミングを１周期として複数周期に亘って計測）、かつ、計測値が記憶され、複数回の振幅値がほぼ揃うタイミングが、ダウンサンプリングのタイミングに決定される。   In the demodulation circuit described in Patent Document 1, the amplitudes of the I (In-phase) signal and the Q (Quadrature) signal before down-sampling are measured at different timings (a plurality of cycles with n times as one cycle). Measurement timing is stored, and the timing at which the plurality of amplitude values are substantially aligned is determined as the downsampling timing.

また、アイパターンの開口が最大になるタイミングを制御値として用いる復調回路がある（例えば、特許文献２参照）。特許文献２に記載された復調回路において、制御値にもとづいて遅延検波器が制御される。   In addition, there is a demodulation circuit that uses a timing at which the eye pattern opening is maximized as a control value (see, for example, Patent Document 2). In the demodulation circuit described in Patent Document 2, the delay detector is controlled based on the control value.

特開２００６−１６６００５号公報JP 2006-166005 A 特開２０１５−９５７４４号公報Japanese Patent Laying-Open No. 2015-95744

しかし、特許文献１には、Ｉ信号およびＱ信号（ダウンサンプリング回路の入力側の信号）の振幅にもとづいて、ダウンサンプリングのタイミングを決定するという技術思想しか含まれていないので、特許文献１の記載から、特許文献２に記載されているようアイパターンにもとづいてダウンサンプリングのタイミングを決定する復調回路を想起することはできない。   However, Patent Document 1 includes only the technical idea of determining the timing of downsampling based on the amplitudes of the I signal and the Q signal (the signal on the input side of the downsampling circuit). From the description, it is not possible to recall a demodulation circuit that determines the timing of downsampling based on the eye pattern as described in Patent Document 2.

図６は、本発明による復調回路および変調回路との比較のための一般的な復調回路の構成例を示すブロック図である。   FIG. 6 is a block diagram showing a configuration example of a general demodulation circuit for comparison with the demodulation circuit and the modulation circuit according to the present invention.

図６に示す復調回路は、アナログ信号であるＩＦ信号をディジタル信号に変換するＡ−Ｄ変換器（ＡＤＣ）１、ＡＤＣ１の出力から必要周波数成分を通過させるバンドパスフィルタ（ＢＰＦ）１１、ＢＰＦ１１を通過した信号をベースバンド信号（Ｉ信号とＱ信号）に変換する直交復調部１２、Ｉ，Ｑ信号について不要な周波数成分を除去するローパスフィルタ（ＬＰＦ）１３Ｉ，１３Ｑ、ベースバンド信号をダウンサンプリングするダウンサンプリング器（Ｄ／Ｓ）１４Ｉ，１４Ｑ、ベースバンド信号についてＱＡＭ方式にもとづく復調処理を行う復調処理部１６、および所定の信号処理を行う復号処理部１７を含む。なお、所定の信号処理として、例えば、誤り訂正復号処理がある。   The demodulation circuit shown in FIG. 6 includes an analog-to-digital converter (ADC) 1 that converts an IF signal into a digital signal, a band-pass filter (BPF) 11 that passes a necessary frequency component from the output of the ADC 1, and a BPF 11. A quadrature demodulator 12 that converts the passed signal into baseband signals (I and Q signals), low-pass filters (LPF) 13I and 13Q that remove unnecessary frequency components from the I and Q signals, and downsample the baseband signals. Down-samplers (D / S) 14I and 14Q, a demodulation processing unit 16 that performs demodulation processing based on the QAM scheme for baseband signals, and a decoding processing unit 17 that performs predetermined signal processing are included. Note that the predetermined signal processing includes, for example, error correction decoding processing.

復調回路は、ＡＤＣ１においてサンプリングに使用されるクロック信号を発生する出力周波数が可変の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator ）６、ＶＣＸＯ６の電圧制御信号を平滑化するためのＬＰＦ７、電圧制御信号をアナログ信号に変換するＤ−Ａ変換器（ＤＡＣ）８、復調処理部１６の処理結果にもとづいてクロック信号の位相を制御するためのクロック位相制御部２０、および、ＰＬＬ回路１９を含む。   The demodulation circuit includes a voltage controlled crystal oscillator (VCXO) 6 that generates a clock signal used for sampling in the ADC 1, an LPF 7 that smoothes the voltage control signal of the VCXO 6, and voltage control. A D / A converter (DAC) 8 that converts the signal into an analog signal, a clock phase control unit 20 for controlling the phase of the clock signal based on the processing result of the demodulation processing unit 16, and a PLL circuit 19 are included.

なお、クロック位相制御部２０は、例えば復調処理部１６でデマッピングされた基準シンボルを用いて、搬送波の位相ずれ（受信搬送波と局部発振信号の周波数との差に相当）を補正するための制御を行う。また、ＰＬＬ回路１９は、ＶＣＸＯ６が出力するクロック信号にもとづいて、図６に示された復調回路における各処理部が使用する周波数のクロック信号を生成する。   Note that the clock phase control unit 20 uses, for example, the reference symbol demapped by the demodulation processing unit 16 to correct the carrier phase shift (corresponding to the difference between the received carrier wave and the frequency of the local oscillation signal). I do. Also, the PLL circuit 19 generates a clock signal having a frequency used by each processing unit in the demodulation circuit shown in FIG. 6 based on the clock signal output from the VCXO 6.

ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８以外の各処理部は、比較的容易に１つのＬＳＩ（例えば、ＦＰＧＡ（Field Programmable Gate Array ）に集積できる。   Each processing unit other than the ADC 1, the VCXO 6, the LPF 7, and the DAC 8 can be relatively easily integrated on one LSI (for example, an FPGA (Field Programmable Gate Array)).

ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８以外の各処理部をＦＰＧＡで構成する場合を想定する。その場合、例えば、特に、後述する変調回路からの送信信号をカップリングしてモニタするような構成において、２系統のＬＰＦやＶＣＸＯを設置することが求められるので、回路要素の量が増大する。   Assume that each processing unit other than ADC1, VCXO6, LPF7, and DAC8 is configured with an FPGA. In that case, for example, in particular, in a configuration in which a transmission signal from a modulation circuit to be described later is coupled and monitored, it is required to install two systems of LPFs and VCXOs, so that the amount of circuit elements increases.

本発明は、同期再生のための回路要素を簡素化できる復調回路および変調回路を提供することを目的とする。   An object of the present invention is to provide a demodulation circuit and a modulation circuit that can simplify circuit elements for synchronous reproduction.

本発明による復調回路は、固定周波数のクロック信号を発生するクロック源と、アナログ信号の入力信号をクロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを備える。   The demodulation circuit according to the present invention includes a clock source that generates a clock signal having a fixed frequency, an A / D converter that performs A / D conversion on an analog signal input signal using the clock signal generated by the clock source, and A / D conversion. A quadrature demodulator that orthogonally demodulates the input signal, a downsampler that downsamples the output signal of the quadrature demodulator, a demodulation processor that demodulates the downsampled signal, and an eye pattern opening of the demodulated signal. And a phase control unit that controls the down-sampling device to perform down-sampling at the maximum timing.

本発明による変調回路は、固定周波数のクロック信号を発生するクロック源と、ディジタル信号の入力信号について変調処理を行う変調処理部と、変調処理部の出力信号をアップサンプリングするアップサンプリング器と、アップサンプリングされた信号を直交変調する直交変調部と、直交変調部の出力信号をクロック源が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器と、Ｄ−Ａ変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、監視回路は、アナログ信号の入力信号をクロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む。   A modulation circuit according to the present invention includes a clock source that generates a clock signal having a fixed frequency, a modulation processing unit that performs modulation processing on an input signal of a digital signal, an upsampler that upsamples an output signal of the modulation processing unit, Based on a quadrature modulation unit that quadrature-modulates the sampled signal, a D / A converter that D / A-converts the output signal of the quadrature modulation unit with a clock signal generated by a clock source, and an output of the D / A converter A monitoring circuit that monitors the modulation process, and the monitoring circuit performs analog-to-digital conversion on an analog signal input signal using a clock signal generated by a clock source; and an analog-to-digital input signal A quadrature demodulator that performs quadrature demodulation, a downsampler that downsamples the output signal of the quadrature demodulator, and the downsampled signal Including tone processing and demodulation processing unit which performs, and a phase control unit that down-sampler is controlled to perform the down-sampling at the timing when the opening is maximized the eye pattern of the demodulated signal.

本発明によれば、同期再生のための回路要素を簡素化できる。   According to the present invention, circuit elements for synchronous reproduction can be simplified.

復調回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of a demodulation circuit. 受信信号のアイパターン、およびＡＤＣのサンプリングタイミングの一例を示す説明図である。It is explanatory drawing which shows an example of the eye pattern of a received signal, and the sampling timing of ADC. 変調回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of a modulation circuit. 復調回路の主要部を示すブロック図である。It is a block diagram which shows the principal part of a demodulation circuit. 変調回路の主要部を示すブロック図である。It is a block diagram which shows the principal part of a modulation circuit. 一般的な復調回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of a general demodulation circuit.

以下、本発明の実施形態を図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

実施形態１．
図１は、変復調回路の第１の実施形態である復調回路の構成例を示すブロック図である。 Embodiment 1. FIG.
FIG. 1 is a block diagram illustrating a configuration example of a demodulation circuit which is a first embodiment of a modem circuit.

図１に示す復調回路は、アナログ信号であるＱＡＭで変調された信号のＩＦ信号をディジタル信号に変換するＡＤＣ１、ＡＤＣ１の出力から必要周波数成分を通過させるＢＰＦ１１、ＢＰＦ１１を通過した信号をベースバンド信号（Ｉ信号とＱ信号）に変換する直交復調部１２、Ｉ，Ｑ信号について不要な周波数成分を除去するＬＰＦ１３Ｉ，１３Ｑ、ベースバンド信号をダウンサンプリングするＤ／Ｓ１４Ｉ，１４Ｑ、ダウンサンプリングされたベースバンド信号の回転位相を補正する位相補正部１５、ベースバンド信号についてＱＡＭ方式にもとづく復調処理を行う復調処理部１６、所定の信号処理を行う復号処理部１７、および、Ｄ／Ｓ１４Ｉ，１４Ｑのダウンサンプリングタイミングの制御とベースバンド信号の回転位相を補正するための制御とを行う位相制御部１８を含む。   The demodulator circuit shown in FIG. 1 converts an IF signal of a signal modulated by QAM that is an analog signal into a digital signal, BPF11 that passes a necessary frequency component from the output of ADC1, ADC1, and a signal that has passed through BPF11 as a baseband signal Quadrature demodulator 12 for converting to (I signal and Q signal), LPFs 13I and 13Q for removing unnecessary frequency components for I and Q signals, D / S 14I and 14Q for downsampling baseband signals, and downsampled basebands A phase correction unit 15 that corrects the rotational phase of the signal, a demodulation processing unit 16 that performs demodulation processing based on the QAM method for the baseband signal, a decoding processing unit 17 that performs predetermined signal processing, and downsampling of D / S 14I and 14Q Control timing and correct rotation phase of baseband signal A phase control unit 18 for the control eyes.

復調回路は、ＡＤＣ１においてサンプリングに使用されるクロック信号を発生する出力周波数が固定の温度補償水晶発振器（ＴＣＸＯ：Temperature Compensated Crystal Oscillator）２、およびＰＬＬ回路１９を含む。なお、クロック信号を発生する素子または回路として、ＴＣＸＯ以外の素子または回路を用いてもよい。   The demodulation circuit includes a temperature compensated crystal oscillator (TCXO) 2 that generates a clock signal used for sampling in the ADC 1 and a PLL circuit 19. Note that an element or a circuit other than the TCXO may be used as an element or a circuit that generates a clock signal.

本実施形態では、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、位相制御部１８、およびＰＬＬ回路１９は、ＦＰＧＡ１０Ａに形成されている。   In the present embodiment, the BPF 11, the quadrature demodulation unit 12, the LPFs 13I and 13Q, the D / S 14I and 14Q, the phase correction unit 15, the demodulation processing unit 16, the decoding processing unit 17, the phase control unit 18, and the PLL circuit 19 are included in the FPGA 10A. Is formed.

ＰＬＬ回路１９は、ＴＣＸＯ２が出力するクロック信号にもとづいて、ＦＰＧＡ１０Ａに形成されている各処理部が使用する周波数のクロック信号を生成する。   The PLL circuit 19 generates a clock signal having a frequency used by each processing unit formed in the FPGA 10A based on the clock signal output from the TCXO2.

ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、復調処理部１６、復号処理部１７、およびＰＬＬ回路１９の動作は、図６に示されたそれらの動作と同じである。   The operations of the BPF 11, the quadrature demodulation unit 12, the LPFs 13I and 13Q, the D / S 14I and 14Q, the demodulation processing unit 16, the decoding processing unit 17, and the PLL circuit 19 are the same as those shown in FIG.

次に、復調回路の動作を説明する。   Next, the operation of the demodulation circuit will be described.

ＴＣＸＯ２は、シンボルレートの整数倍の周波数のクロック信号を発生する。本実施形態では、ＴＣＸＯ２が発生するクロック信号の周波数は、図２に示すように、シンボルレートの１２倍であるとする。なお、図２には、受信信号のアイパターンも例示されている。   The TCXO2 generates a clock signal having a frequency that is an integral multiple of the symbol rate. In the present embodiment, it is assumed that the frequency of the clock signal generated by the TCXO 2 is 12 times the symbol rate as shown in FIG. FIG. 2 also illustrates an eye pattern of the received signal.

ＡＤＣ１は、ＴＣＸＯ２が発生するクロック信号で、ＩＦ信号をＡ−Ｄ変換する。Ａ−Ｄ変換されたＩＦ信号は、ＦＰＧＡ１０Ａに入力される。   The ADC 1 is a clock signal generated by the TCXO 2 and AD-converts the IF signal. The A / D converted IF signal is input to the FPGA 10A.

ＦＰＧＡ１０Ａにおいて、ＢＰＦ１１は、信号帯域外の不要信号を除去する。直交復調部１２は、ＢＰＦ１１を通過したＩＦ信号を直交変換してベースバンド信号（Ｉ信号とＱ信号）を得る。ＬＰＦ１３Ｉ，１３Ｑは、Ｉ信号およびＱ信号から、ダウンサンプリング後に不要になる成分を除去する。   In the FPGA 10A, the BPF 11 removes unnecessary signals outside the signal band. The quadrature demodulator 12 orthogonally transforms the IF signal that has passed through the BPF 11 to obtain a baseband signal (I signal and Q signal). LPFs 13I and 13Q remove unnecessary components from the I and Q signals after downsampling.

Ｄ／Ｓ１４Ｉ，１４Ｑは、Ｉ信号およびＱ信号をダウンサンプリングする。サンプリングのタイミングは、アイパターンの開口が最大になるタイミングである。図２に示す例では、「７」の時点がサンプリングのタイミングである。   The D / S 14I and 14Q downsample the I signal and the Q signal. The sampling timing is the timing at which the eye pattern opening is maximized. In the example shown in FIG. 2, the time point “7” is the sampling timing.

位相制御部１８は、復調処理部１６の処理結果からアイパターンを認識することができる。位相制御部１８は、アイパターンの開口が最大になるタイミングを検出して、そのタイミングをＤ／Ｓ１４Ｉ，１４Ｑに通知する。Ｄ／Ｓ１４Ｉ，１４Ｑは、サンプリングのタイミングを、位相制御部１８からの通知に応じて調整する。   The phase control unit 18 can recognize the eye pattern from the processing result of the demodulation processing unit 16. The phase control unit 18 detects the timing at which the eye pattern opening is maximized, and notifies the timing to the D / S 14I and 14Q. The D / S 14I and 14Q adjust the sampling timing according to the notification from the phase control unit 18.

なお、Ｄ／Ｓ１４Ｉ，１４Ｑにおけるダウンサンプリング時に、サンプリング周期未満の位相ずれが生じている場合には、位相回転が生ずる。位相制御部１８は、復調処理部１６の処理結果から、位相誤差を算出する。位相制御部１８は、算出した位相誤差を位相補正部１５に出力する。   Note that phase rotation occurs when a phase shift of less than the sampling period occurs during downsampling in D / S 14I and 14Q. The phase control unit 18 calculates a phase error from the processing result of the demodulation processing unit 16. The phase control unit 18 outputs the calculated phase error to the phase correction unit 15.

位相補正部１５、例えばＩ信号およびＱ信号に位相誤差を乗算することによって位相回転を補償する。   Phase rotation is compensated by multiplying the phase correction unit 15, for example, the I signal and the Q signal by a phase error.

そして、復調処理部１６は、ベースバンド信号について復調処理を行い、復号処理部１７は、所定の信号処理を行う。   The demodulation processing unit 16 performs demodulation processing on the baseband signal, and the decoding processing unit 17 performs predetermined signal processing.

以上に説明したように、本実施形態の復調回路では、同期再生を行う機能は、ＦＰＧＡ１０Ａに実装されている。ＦＰＧＡ１０Ａの外部に設けられているＡＤＣ１は、ＴＣＸＯ２が発生する固定周波数のクロック信号でＡ−Ｄ変換を行う。よって、図６に例示された復調回路と比較すると、ＦＰＧＡ（図６において点線で囲まれた部分）で実現されていないハードウェア回路（図６に例示された構成では、ＡＤＣ１、ＶＣＸＯ６、ＬＰＦ７およびＤＡＣ８）の構成が簡略化されている。   As described above, in the demodulation circuit of the present embodiment, the function of performing synchronous reproduction is implemented in the FPGA 10A. The ADC 1 provided outside the FPGA 10A performs A / D conversion using a clock signal having a fixed frequency generated by the TCXO2. Therefore, compared with the demodulation circuit illustrated in FIG. 6, a hardware circuit (in the configuration illustrated in FIG. 6, ADC 1, VCXO 6, LPF 7, and the like) that is not realized by the FPGA (portion surrounded by a dotted line in FIG. 6). The configuration of the DAC 8) is simplified.

実施形態２．
図３は、変復調回路の第２の実施形態である変調回路の構成例を示すブロック図である。図３に示す変調回路は、変調回路の動作状態を監視するための監視回路を含んでいる。 Embodiment 2. FIG.
FIG. 3 is a block diagram illustrating a configuration example of a modulation circuit which is a second embodiment of the modem circuit. The modulation circuit shown in FIG. 3 includes a monitoring circuit for monitoring the operating state of the modulation circuit.

図３に示す変調回路は、入力信号を符号化する符号化処理部２１、符号化処理部２１の出力をＱＡＭ変調してベースバンド信号（Ｉ信号とＱ信号）を作成する変調処理部２２、Ｉ信号およびＱ信号をアップサンプリングするアップサンプリング器（Ｕ／Ｓ）２３Ｉ，２３Ｑ、アップサンプリングされたベースバンド信号の帯域外信号を除去するローパスフィルタ（ＬＰＦ）２４Ｉ，２４Ｑ、ベースバンド信号をＩＦ信号に変換する直交変調部２５、ディジタル信号であるＩＦ信号をアナログ信号に変換するＤ−Ａ変換器（ＤＡＣ）３、固定周波数の基準クロック信号を発生するＴＣＸＯ２、および、ＤＡＣ３が出力するアナログ信号のＩＦ信号を分配する方向性結合器４を含む。   The modulation circuit shown in FIG. 3 includes an encoding processing unit 21 that encodes an input signal, a modulation processing unit 22 that generates a baseband signal (I signal and Q signal) by QAM modulating the output of the encoding processing unit 21, Up-samplers (U / S) 23I and 23Q for up-sampling I and Q signals, low-pass filters (LPF) 24I and 24Q for removing out-of-band signals of the up-sampled baseband signals, and baseband signals as IF signals A quadrature modulation unit 25 for converting the digital signal into an analog signal, a D / A converter (DAC) 3 for converting the digital signal into an analog signal, a TCXO 2 for generating a fixed frequency reference clock signal, and an analog signal output by the DAC 3 A directional coupler 4 for distributing the IF signal is included.

変調回路には、さらに、図１に示されたＡＤＣ１、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、および位相制御部１８を含む監視回路が備えられている。   The modulation circuit further includes ADC 1, BPF 11, quadrature demodulation unit 12, LPF 13 I, 13 Q, D / S 14 I, 14 Q, phase correction unit 15, demodulation processing unit 16, decoding processing unit 17, and phase control shown in FIG. A monitoring circuit including the unit 18 is provided.

なお、符号化処理部２１、変調処理部２２、Ｕ／Ｓ２３Ｉ，２３Ｑ、ＬＰＦ２４Ｉ，２４Ｑ、直交変調部２５、ＢＰＦ１１、直交復調部１２、ＬＰＦ１３Ｉ，１３Ｑ、Ｄ／Ｓ１４Ｉ，１４Ｑ、位相補正部１５、復調処理部１６、復号処理部１７、および位相制御部１８は、ＦＰＧＡ１０Ｂに形成されている。   The encoding processing unit 21, the modulation processing unit 22, U / S 23I, 23Q, LPF 24I, 24Q, quadrature modulation unit 25, BPF 11, quadrature demodulation unit 12, LPF 13I, 13Q, D / S 14I, 14Q, phase correction unit 15, The demodulation processing unit 16, the decoding processing unit 17, and the phase control unit 18 are formed in the FPGA 10B.

また、ＦＰＧＡ１０Ｂには、ＴＣＸＯ２が出力するクロック信号にもとづいて、ＦＰＧＡ１０Ｂに形成されている各処理部が使用する周波数のクロック信号を生成するＰＬＬ回路１９が形成されている。   Further, the FPGA 10B is formed with a PLL circuit 19 that generates a clock signal having a frequency used by each processing unit formed in the FPGA 10B based on the clock signal output from the TCXO2.

ＡＤＣ１は、方向性結合器４で分配されるＩＦ信号を入力する。また、ＡＤＣ１は、変調回路に設けられているＴＣＸＯ２が発生するクロック信号を用いてＡ−Ｄ変換を行う。   The ADC 1 inputs the IF signal distributed by the directional coupler 4. The ADC 1 performs A / D conversion using a clock signal generated by the TCXO 2 provided in the modulation circuit.

監視回路におけるその他の要素の動作は、図１に示された復調回路における各要素の動作と同じである。   The operation of other elements in the monitoring circuit is the same as the operation of each element in the demodulation circuit shown in FIG.

次に、変調回路の操作を説明する。符号化処理部２１は、入力信号に対して誤り訂正のため等の符号化処理を行う。変調処理部２２は、シンボルのマッピング等のＱＡＭ方式にもとづく変調処理を実行してＩＦ信号を生成する。   Next, the operation of the modulation circuit will be described. The encoding processing unit 21 performs encoding processing such as error correction on the input signal. The modulation processing unit 22 generates an IF signal by performing modulation processing based on a QAM scheme such as symbol mapping.

Ｕ／Ｓ２３Ｉ，２３Ｑは、Ｉ信号およびＱ信号をアップサンプリングする。ＬＰＦ２４Ｉ，２４Ｑは、アップサンプリングされたＩ信号およびＱ信号の不要帯域を除去する。直交変調部２５は、ベースバンド信号をＩＦ信号に変換する。ＤＡＣ３は、ＴＣＸＯ２が発生する固定周波数のクロック信号を用いて、ディジタル信号のＩＦ信号をアナログ信号に変換する。   The U / S 23I and 23Q upsample the I signal and the Q signal. The LPFs 24I and 24Q remove unnecessary bands of the upsampled I and Q signals. The quadrature modulation unit 25 converts the baseband signal into an IF signal. The DAC 3 converts the IF signal of the digital signal into an analog signal using a fixed frequency clock signal generated by the TCXO 2.

図３に示すように、監視回路におけるＡＤＣ１が使用するクロック信号の発生源（クロック源）は、変調回路におけるＤＡＣ３が使用するクロック信号のクロック源と同じである。つまり、ＦＰＧＡ１０Ｂに監視回路を形成しても、ＦＰＧＡ１０Ｂ外のハードウェア回路の規模が大きくなることはない。   As shown in FIG. 3, the clock signal generation source (clock source) used by the ADC 1 in the monitoring circuit is the same as the clock signal clock source used by the DAC 3 in the modulation circuit. That is, even if the monitoring circuit is formed in the FPGA 10B, the scale of the hardware circuit outside the FPGA 10B does not increase.

なお、上記の各実施形態では、シングルキャリアＱＡＭ変復調を行う変復調回路が例示されたが、本発明を、ＱＡＭ変復調回路以外の直交変復調および同期再生を行う変復調回路に適用してもよい。   In each of the above embodiments, a modulation / demodulation circuit that performs single-carrier QAM modulation / demodulation has been illustrated, but the present invention may be applied to a modulation / demodulation circuit that performs orthogonal modulation / demodulation and synchronous reproduction other than the QAM modulation / demodulation circuit.

図４は、復調回路の主要部を示すブロック図である。復調回路は、固定周波数のクロック信号を発生するクロック源３０（例えば、ＴＣＸＯ２）と、アナログ信号の入力信号をクロック源３０が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器１と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部１２と、直交復調部１２の出力信号をダウンサンプリングするダウンサンプリング器１４（例えば、Ｄ／Ｓ１４Ｉ，１４Ｑ）と、ダウンサンプリングされた信号について復調処理を行う復調処理部１６と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器１４がダウンサンプリングを行うように制御する位相制御部１８とを備える。   FIG. 4 is a block diagram showing the main part of the demodulation circuit. The demodulation circuit includes a clock source 30 (for example, TCXO2) that generates a clock signal having a fixed frequency, an A / D converter 1 that performs A / D conversion on an analog signal input signal using the clock signal generated by the clock source 30, and A quadrature demodulator 12 that orthogonally demodulates an input signal that has been A / D converted, a downsampler 14 that downsamples an output signal of the quadrature demodulator 12 (for example, D / S 14I and 14Q), and a downsampled signal A demodulation processing unit 16 that performs demodulation processing, and a phase control unit 18 that controls the down-sampling device 14 to perform down-sampling at the timing when the eye pattern opening of the demodulated signal is maximized are provided.

ダウンサンプリングされた信号の位相回転を補償する位相補正部１５を備え、位相制御部１８は、復調処理部１６の処理結果から位相誤差を算出し、位相補正部１５は、位相誤差に応じて位相回転を補償することが好ましい。   A phase correction unit 15 that compensates for the phase rotation of the downsampled signal is provided. The phase control unit 18 calculates a phase error from the processing result of the demodulation processing unit 16, and the phase correction unit 15 performs phase correction according to the phase error. It is preferable to compensate for the rotation.

直交復調部１２、ダウンサンプリング器１４、位相補正部１５、復調処理部１６および位相制御部１８は、ＦＰＧＡ１０Ａに形成され、クロック源３０およびＡ−Ｄ変換器１は、ＦＰＧＡ１０Ａ外に形成されていることが好ましい。   The quadrature demodulator 12, downsampler 14, phase corrector 15, demodulator 16 and phase controller 18 are formed in the FPGA 10A, and the clock source 30 and AD converter 1 are formed outside the FPGA 10A. It is preferable.

図５は、変調回路の主要部を示すブロック図である。変調回路は、固定周波数のクロック信号を発生するクロック源３０（例えば、ＴＣＸＯ２）と、ディジタル信号の入力信号について変調処理を行う変調処理部２２と、変調処理部２２の出力信号をアップサンプリングするアップサンプリング器２３（例えば、Ｕ／Ｓ２３Ｉ，２３Ｑ）と、アップサンプリングされた信号を直交変調する直交変調部２５と、直交変調部２５の出力信号をクロック源３０が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器３と、Ｄ−Ａ変換器３の出力にもとづいて変調処理の監視を行う監視回路３１とを備え、監視回路３１は、アナログ信号の入力信号をクロック源３０が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器１と、Ａ−Ｄ変換された入力信号を直交復調する直交復調部１２と、直交復調部１２の出力信号をダウンサンプリングするダウンサンプリング器１４（例えば、Ｄ／Ｓ１４Ｉ，１４Ｑ）と、ダウンサンプリングされた信号について復調処理を行う復調処理部１６と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器１４がダウンサンプリングを行うように制御する位相制御部１８とを含む。   FIG. 5 is a block diagram showing the main part of the modulation circuit. The modulation circuit includes a clock source 30 (for example, TCXO2) that generates a fixed-frequency clock signal, a modulation processing unit 22 that performs modulation processing on an input signal of a digital signal, and an up-sampling of an output signal of the modulation processing unit 22 The sampler 23 (for example, U / S 23I, 23Q), the quadrature modulation unit 25 that quadrature modulates the upsampled signal, and the output signal of the quadrature modulation unit 25 is D / A converted by a clock signal generated by the clock source 30. And a monitoring circuit 31 that monitors the modulation processing based on the output of the DA converter 3. The monitoring circuit 31 generates an input signal of an analog signal by the clock source 30. An A / D converter 1 that performs A / D conversion using a clock signal, a quadrature demodulation unit 12 that performs quadrature demodulation on the A / D converted input signal, and a quadrature demodulation unit 1 Down-sampler 14 (eg, D / S 14I, 14Q) for down-sampling the output signal, demodulation processing unit 16 for demodulating the down-sampled signal, and timing at which the eye pattern opening of the demodulated signal is maximized And the phase control unit 18 that controls the down-sampling unit 14 to perform down-sampling.

変調処理部２２、アップサンプリング器２３、直交変調部２５、直交復調部１２、ダウンサンプリング器１４、位相補正部１５、復調処理部１６および位相制御部１８は、ＦＰＧＡ１０Ｂに形成され、クロック源３０、Ｄ−Ａ変換器３およびＡ−Ｄ変換器１は、ＦＰＧＡ１０Ｂ外に形成されていることが好ましい。   The modulation processing unit 22, the upsampling unit 23, the quadrature modulation unit 25, the quadrature demodulation unit 12, the downsampling unit 14, the phase correction unit 15, the demodulation processing unit 16, and the phase control unit 18 are formed in the FPGA 10B, and the clock source 30, It is preferable that the DA converter 3 and the AD converter 1 are formed outside the FPGA 10B.

１ Ａ−Ｄ変換器（ＡＤＣ）
２ 温度補償水晶発振器（ＴＣＸＯ）
３ Ｄ−Ａ変換器（ＤＡＣ）
１０Ａ，１０Ｂ ＦＰＧＡ
１１ バンドパスフィルタ（ＢＰＦ）
１２ 直交復調部
１３Ｉ，１３Ｑ ローパスフィルタ（ＬＰＦ）
１４ ダウンサンプリング器
１４Ｉ，１４Ｑ ダウンサンプリング器（Ｄ／Ｓ）
１５ 位相補正部
１６ 復調処理部
１７ 復号処理部
１８ 位相制御部
１９ ＰＬＬ回路
２１ 符号化処理部
２２ 変調処理部
２３ アップサンプリング器
２３Ｉ，２３Ｑ アップサンプリング器（Ｕ／Ｓ）
２４Ｉ，２４Ｑ ローパスフィルタ（ＬＰＦ）
２５ 直交変調部
３０ クロック源
３１ 監視回路 1 A-D converter (ADC)
2 Temperature compensated crystal oscillator (TCXO)
3 DA converter (DAC)
10A, 10B FPGA
11 Bandpass filter (BPF)
12 Quadrature demodulator 13I, 13Q Low-pass filter (LPF)
14 Downsampler 14I, 14Q Downsampler (D / S)
DESCRIPTION OF SYMBOLS 15 Phase correction part 16 Demodulation process part 17 Decoding process part 18 Phase control part 19 PLL circuit 21 Encoding process part 22 Modulation process part 23 Upsampler 23I, 23Q Upsampler (U / S)
24I, 24Q Low-pass filter (LPF)
25 Quadrature modulation unit 30 Clock source 31 Monitoring circuit

Claims (7)

固定周波数のクロック信号を発生するクロック源と、
アナログ信号の入力信号を前記クロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、
Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、
直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
ダウンサンプリングされた信号について復調処理を行う復調処理部と、
復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部と
を備える復調回路。 A clock source for generating a fixed frequency clock signal;
An analog-to-digital converter that analog-to-digital converts an input signal of an analog signal with a clock signal generated by the clock source;
An orthogonal demodulator that orthogonally demodulates an input signal that has undergone A-D conversion;
A downsampler for downsampling the output signal of the quadrature demodulator;
A demodulation processing unit that performs demodulation processing on the downsampled signal;
And a phase control unit that controls the down-sampling device to perform down-sampling at a timing at which the eye pattern opening of the demodulated signal is maximized. ダウンサンプリングされた信号の位相回転を補償する位相補正部を備え、
位相制御部は、復調処理部の処理結果から位相誤差を算出し、
前記位相補正部は、前記位相誤差に応じて位相回転を補償する
請求項１記載の復調回路。 A phase correction unit that compensates for the phase rotation of the downsampled signal is provided.
The phase control unit calculates a phase error from the processing result of the demodulation processing unit,
The demodulation circuit according to claim 1, wherein the phase correction unit compensates for phase rotation according to the phase error. 直交復調部、ダウンサンプリング器、位相補正部、復調処理部および位相制御部は、ＦＰＧＡに形成され、
クロック源およびＡ−Ｄ変換器は、前記ＦＰＧＡ外に形成されている
請求項２記載の復調回路。 The quadrature demodulator, downsampler, phase corrector, demodulation processor, and phase controller are formed in the FPGA.
The demodulation circuit according to claim 2, wherein the clock source and the AD converter are formed outside the FPGA. 復調処理部は、ＱＡＭ方式で変調された信号の復調処理を行う
請求項１から請求項３のうちのいずれか１項に記載の復調回路。 The demodulation circuit according to any one of claims 1 to 3, wherein the demodulation processing unit performs a demodulation process on a signal modulated by the QAM method. 固定周波数のクロック信号を発生するクロック源と、
ディジタル信号の入力信号について変調処理を行う変調処理部と、
前記変調処理部の出力信号をアップサンプリングするアップサンプリング器と、
アップサンプリングされた信号を直交変調する直交変調部と、
前記直交変調部の出力信号を前記クロック源が発生するクロック信号でＤ−Ａ変換するＤ−Ａ変換器と、
前記Ｄ−Ａ変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、
前記監視回路は、
アナログ信号の入力信号を前記クロック源が発生するクロック信号でＡ−Ｄ変換するＡ−Ｄ変換器と、
Ａ−Ｄ変換された入力信号を直交復調する直交復調部と、
直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
ダウンサンプリングされた信号について復調処理を行う復調処理部と、
復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む
変調回路。 A clock source for generating a fixed frequency clock signal;
A modulation processing unit that performs modulation processing on an input signal of a digital signal;
An upsampler for upsampling the output signal of the modulation processing unit;
A quadrature modulation unit that quadrature modulates the upsampled signal;
A DA converter that DA converts an output signal of the quadrature modulation unit with a clock signal generated by the clock source;
A monitoring circuit for monitoring modulation processing based on the output of the DA converter,
The monitoring circuit is
An analog-to-digital converter that analog-to-digital converts an input signal of an analog signal with a clock signal generated by the clock source;
An orthogonal demodulator that orthogonally demodulates an input signal that has undergone A-D conversion;
A downsampler for downsampling the output signal of the quadrature demodulator;
A demodulation processing unit that performs demodulation processing on the downsampled signal;
A phase control unit that controls the down-sampling device to perform down-sampling at a timing when the eye pattern opening of the demodulated signal is maximized. 変調処理部、アップサンプリング器、直交変調部、直交復調部、ダウンサンプリング器、位相補正部、復調処理部および位相制御部は、ＦＰＧＡに形成され、
クロック源、Ｄ−Ａ変換器およびＡ−Ｄ変換器は、前記ＦＰＧＡ外に形成されている
請求項５記載の変調回路。 The modulation processing unit, upsampler, quadrature modulation unit, quadrature demodulation unit, downsampler, phase correction unit, demodulation processing unit and phase control unit are formed in the FPGA,
The modulation circuit according to claim 5, wherein the clock source, the DA converter, and the AD converter are formed outside the FPGA. 変調処理部は、ＱＡＭ方式で変調処理を行い、
監視回路おける復調処理部は、ＱＡＭ方式で変調された信号の復調処理を行う
請求項５または請求項６記載の変調回路。 The modulation processing unit performs modulation processing by the QAM system,
The modulation circuit according to claim 5, wherein the demodulation processing unit in the monitoring circuit performs demodulation processing of a signal modulated by the QAM method.
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