JP2018196007A - Demodulation circuit and modulation circuit of digitally modulated signal - Google Patents
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Abstract
Description
本発明は、QAM等の変調方式でディジタル変調される信号の復調回路および変調回路に関する。 The present invention relates to a demodulation circuit and a modulation circuit for a signal digitally modulated by a modulation method such as QAM.
変調方式として、QAM(Quadrature Amplitude Modulation )が無線通信分野や光通信分等において使用されている。なお、本明細書において、QAMは、16値QAMや64値QAM等の多値値QAMを意味する。 As a modulation method, QAM (Quadrature Amplitude Modulation) is used in the field of wireless communication, optical communication, and the like. In this specification, QAM means multi-value QAM such as 16-value QAM and 64-value QAM.
QAMで変調を行う変調回路として、ディジタル変調処理が施された入力信号(ベースバンド信号)をアップサンプリングするように構成された変調回路がある。また、ディジタル復調処理される前の信号をダウンサンプリングするように構成された復調回路がある(例えば、特許文献1参照)。 As a modulation circuit that performs modulation by QAM, there is a modulation circuit configured to upsample an input signal (baseband signal) that has been subjected to digital modulation processing. Further, there is a demodulation circuit configured to downsample a signal before being subjected to digital demodulation processing (see, for example, Patent Document 1).
特許文献1に記載された復調回路では、ダウンサンプリングされる前のI(In-phase)信号とQ(Quadrature)信号の振幅がタイミングをずらして計測され(n回のタイミングを1周期として複数周期に亘って計測)、かつ、計測値が記憶され、複数回の振幅値がほぼ揃うタイミングが、ダウンサンプリングのタイミングに決定される。
In the demodulation circuit described in
また、アイパターンの開口が最大になるタイミングを制御値として用いる復調回路がある(例えば、特許文献2参照)。特許文献2に記載された復調回路において、制御値にもとづいて遅延検波器が制御される。
In addition, there is a demodulation circuit that uses a timing at which the eye pattern opening is maximized as a control value (see, for example, Patent Document 2). In the demodulation circuit described in
しかし、特許文献1には、I信号およびQ信号(ダウンサンプリング回路の入力側の信号)の振幅にもとづいて、ダウンサンプリングのタイミングを決定するという技術思想しか含まれていないので、特許文献1の記載から、特許文献2に記載されているようアイパターンにもとづいてダウンサンプリングのタイミングを決定する復調回路を想起することはできない。
However,
図6は、本発明による復調回路および変調回路との比較のための一般的な復調回路の構成例を示すブロック図である。 FIG. 6 is a block diagram showing a configuration example of a general demodulation circuit for comparison with the demodulation circuit and the modulation circuit according to the present invention.
図6に示す復調回路は、アナログ信号であるIF信号をディジタル信号に変換するA−D変換器(ADC)1、ADC1の出力から必要周波数成分を通過させるバンドパスフィルタ(BPF)11、BPF11を通過した信号をベースバンド信号(I信号とQ信号)に変換する直交復調部12、I,Q信号について不要な周波数成分を除去するローパスフィルタ(LPF)13I,13Q、ベースバンド信号をダウンサンプリングするダウンサンプリング器(D/S)14I,14Q、ベースバンド信号についてQAM方式にもとづく復調処理を行う復調処理部16、および所定の信号処理を行う復号処理部17を含む。なお、所定の信号処理として、例えば、誤り訂正復号処理がある。
The demodulation circuit shown in FIG. 6 includes an analog-to-digital converter (ADC) 1 that converts an IF signal into a digital signal, a band-pass filter (BPF) 11 that passes a necessary frequency component from the output of the
復調回路は、ADC1においてサンプリングに使用されるクロック信号を発生する出力周波数が可変の電圧制御水晶発振器(VCXO:Voltage Controlled Crystal Oscillator )6、VCXO6の電圧制御信号を平滑化するためのLPF7、電圧制御信号をアナログ信号に変換するD−A変換器(DAC)8、復調処理部16の処理結果にもとづいてクロック信号の位相を制御するためのクロック位相制御部20、および、PLL回路19を含む。
The demodulation circuit includes a voltage controlled crystal oscillator (VCXO) 6 that generates a clock signal used for sampling in the
なお、クロック位相制御部20は、例えば復調処理部16でデマッピングされた基準シンボルを用いて、搬送波の位相ずれ(受信搬送波と局部発振信号の周波数との差に相当)を補正するための制御を行う。また、PLL回路19は、VCXO6が出力するクロック信号にもとづいて、図6に示された復調回路における各処理部が使用する周波数のクロック信号を生成する。
Note that the clock
ADC1、VCXO6、LPF7およびDAC8以外の各処理部は、比較的容易に1つのLSI(例えば、FPGA(Field Programmable Gate Array )に集積できる。
Each processing unit other than the
ADC1、VCXO6、LPF7およびDAC8以外の各処理部をFPGAで構成する場合を想定する。その場合、例えば、特に、後述する変調回路からの送信信号をカップリングしてモニタするような構成において、2系統のLPFやVCXOを設置することが求められるので、回路要素の量が増大する。 Assume that each processing unit other than ADC1, VCXO6, LPF7, and DAC8 is configured with an FPGA. In that case, for example, in particular, in a configuration in which a transmission signal from a modulation circuit to be described later is coupled and monitored, it is required to install two systems of LPFs and VCXOs, so that the amount of circuit elements increases.
本発明は、同期再生のための回路要素を簡素化できる復調回路および変調回路を提供することを目的とする。 An object of the present invention is to provide a demodulation circuit and a modulation circuit that can simplify circuit elements for synchronous reproduction.
本発明による復調回路は、固定周波数のクロック信号を発生するクロック源と、アナログ信号の入力信号をクロック源が発生するクロック信号でA−D変換するA−D変換器と、A−D変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを備える。 The demodulation circuit according to the present invention includes a clock source that generates a clock signal having a fixed frequency, an A / D converter that performs A / D conversion on an analog signal input signal using the clock signal generated by the clock source, and A / D conversion. A quadrature demodulator that orthogonally demodulates the input signal, a downsampler that downsamples the output signal of the quadrature demodulator, a demodulation processor that demodulates the downsampled signal, and an eye pattern opening of the demodulated signal. And a phase control unit that controls the down-sampling device to perform down-sampling at the maximum timing.
本発明による変調回路は、固定周波数のクロック信号を発生するクロック源と、ディジタル信号の入力信号について変調処理を行う変調処理部と、変調処理部の出力信号をアップサンプリングするアップサンプリング器と、アップサンプリングされた信号を直交変調する直交変調部と、直交変調部の出力信号をクロック源が発生するクロック信号でD−A変換するD−A変換器と、D−A変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、監視回路は、アナログ信号の入力信号をクロック源が発生するクロック信号でA−D変換するA−D変換器と、A−D変換された入力信号を直交復調する直交復調部と、直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、ダウンサンプリングされた信号について復調処理を行う復調処理部と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む。 A modulation circuit according to the present invention includes a clock source that generates a clock signal having a fixed frequency, a modulation processing unit that performs modulation processing on an input signal of a digital signal, an upsampler that upsamples an output signal of the modulation processing unit, Based on a quadrature modulation unit that quadrature-modulates the sampled signal, a D / A converter that D / A-converts the output signal of the quadrature modulation unit with a clock signal generated by a clock source, and an output of the D / A converter A monitoring circuit that monitors the modulation process, and the monitoring circuit performs analog-to-digital conversion on an analog signal input signal using a clock signal generated by a clock source; and an analog-to-digital input signal A quadrature demodulator that performs quadrature demodulation, a downsampler that downsamples the output signal of the quadrature demodulator, and the downsampled signal Including tone processing and demodulation processing unit which performs, and a phase control unit that down-sampler is controlled to perform the down-sampling at the timing when the opening is maximized the eye pattern of the demodulated signal.
本発明によれば、同期再生のための回路要素を簡素化できる。 According to the present invention, circuit elements for synchronous reproduction can be simplified.
以下、本発明の実施形態を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
実施形態1.
図1は、変復調回路の第1の実施形態である復調回路の構成例を示すブロック図である。
FIG. 1 is a block diagram illustrating a configuration example of a demodulation circuit which is a first embodiment of a modem circuit.
図1に示す復調回路は、アナログ信号であるQAMで変調された信号のIF信号をディジタル信号に変換するADC1、ADC1の出力から必要周波数成分を通過させるBPF11、BPF11を通過した信号をベースバンド信号(I信号とQ信号)に変換する直交復調部12、I,Q信号について不要な周波数成分を除去するLPF13I,13Q、ベースバンド信号をダウンサンプリングするD/S14I,14Q、ダウンサンプリングされたベースバンド信号の回転位相を補正する位相補正部15、ベースバンド信号についてQAM方式にもとづく復調処理を行う復調処理部16、所定の信号処理を行う復号処理部17、および、D/S14I,14Qのダウンサンプリングタイミングの制御とベースバンド信号の回転位相を補正するための制御とを行う位相制御部18を含む。
The demodulator circuit shown in FIG. 1 converts an IF signal of a signal modulated by QAM that is an analog signal into a digital signal, BPF11 that passes a necessary frequency component from the output of ADC1, ADC1, and a signal that has passed through BPF11 as a baseband
復調回路は、ADC1においてサンプリングに使用されるクロック信号を発生する出力周波数が固定の温度補償水晶発振器(TCXO:Temperature Compensated Crystal Oscillator)2、およびPLL回路19を含む。なお、クロック信号を発生する素子または回路として、TCXO以外の素子または回路を用いてもよい。
The demodulation circuit includes a temperature compensated crystal oscillator (TCXO) 2 that generates a clock signal used for sampling in the
本実施形態では、BPF11、直交復調部12、LPF13I,13Q、D/S14I,14Q、位相補正部15、復調処理部16、復号処理部17、位相制御部18、およびPLL回路19は、FPGA10Aに形成されている。
In the present embodiment, the
PLL回路19は、TCXO2が出力するクロック信号にもとづいて、FPGA10Aに形成されている各処理部が使用する周波数のクロック信号を生成する。
The
BPF11、直交復調部12、LPF13I,13Q、D/S14I,14Q、復調処理部16、復号処理部17、およびPLL回路19の動作は、図6に示されたそれらの動作と同じである。
The operations of the
次に、復調回路の動作を説明する。 Next, the operation of the demodulation circuit will be described.
TCXO2は、シンボルレートの整数倍の周波数のクロック信号を発生する。本実施形態では、TCXO2が発生するクロック信号の周波数は、図2に示すように、シンボルレートの12倍であるとする。なお、図2には、受信信号のアイパターンも例示されている。
The TCXO2 generates a clock signal having a frequency that is an integral multiple of the symbol rate. In the present embodiment, it is assumed that the frequency of the clock signal generated by the
ADC1は、TCXO2が発生するクロック信号で、IF信号をA−D変換する。A−D変換されたIF信号は、FPGA10Aに入力される。
The
FPGA10Aにおいて、BPF11は、信号帯域外の不要信号を除去する。直交復調部12は、BPF11を通過したIF信号を直交変換してベースバンド信号(I信号とQ信号)を得る。LPF13I,13Qは、I信号およびQ信号から、ダウンサンプリング後に不要になる成分を除去する。
In the
D/S14I,14Qは、I信号およびQ信号をダウンサンプリングする。サンプリングのタイミングは、アイパターンの開口が最大になるタイミングである。図2に示す例では、「7」の時点がサンプリングのタイミングである。
The D /
位相制御部18は、復調処理部16の処理結果からアイパターンを認識することができる。位相制御部18は、アイパターンの開口が最大になるタイミングを検出して、そのタイミングをD/S14I,14Qに通知する。D/S14I,14Qは、サンプリングのタイミングを、位相制御部18からの通知に応じて調整する。
The
なお、D/S14I,14Qにおけるダウンサンプリング時に、サンプリング周期未満の位相ずれが生じている場合には、位相回転が生ずる。位相制御部18は、復調処理部16の処理結果から、位相誤差を算出する。位相制御部18は、算出した位相誤差を位相補正部15に出力する。
Note that phase rotation occurs when a phase shift of less than the sampling period occurs during downsampling in D /
位相補正部15、例えばI信号およびQ信号に位相誤差を乗算することによって位相回転を補償する。
Phase rotation is compensated by multiplying the
そして、復調処理部16は、ベースバンド信号について復調処理を行い、復号処理部17は、所定の信号処理を行う。
The
以上に説明したように、本実施形態の復調回路では、同期再生を行う機能は、FPGA10Aに実装されている。FPGA10Aの外部に設けられているADC1は、TCXO2が発生する固定周波数のクロック信号でA−D変換を行う。よって、図6に例示された復調回路と比較すると、FPGA(図6において点線で囲まれた部分)で実現されていないハードウェア回路(図6に例示された構成では、ADC1、VCXO6、LPF7およびDAC8)の構成が簡略化されている。
As described above, in the demodulation circuit of the present embodiment, the function of performing synchronous reproduction is implemented in the
実施形態2.
図3は、変復調回路の第2の実施形態である変調回路の構成例を示すブロック図である。図3に示す変調回路は、変調回路の動作状態を監視するための監視回路を含んでいる。
FIG. 3 is a block diagram illustrating a configuration example of a modulation circuit which is a second embodiment of the modem circuit. The modulation circuit shown in FIG. 3 includes a monitoring circuit for monitoring the operating state of the modulation circuit.
図3に示す変調回路は、入力信号を符号化する符号化処理部21、符号化処理部21の出力をQAM変調してベースバンド信号(I信号とQ信号)を作成する変調処理部22、I信号およびQ信号をアップサンプリングするアップサンプリング器(U/S)23I,23Q、アップサンプリングされたベースバンド信号の帯域外信号を除去するローパスフィルタ(LPF)24I,24Q、ベースバンド信号をIF信号に変換する直交変調部25、ディジタル信号であるIF信号をアナログ信号に変換するD−A変換器(DAC)3、固定周波数の基準クロック信号を発生するTCXO2、および、DAC3が出力するアナログ信号のIF信号を分配する方向性結合器4を含む。
The modulation circuit shown in FIG. 3 includes an
変調回路には、さらに、図1に示されたADC1、BPF11、直交復調部12、LPF13I,13Q、D/S14I,14Q、位相補正部15、復調処理部16、復号処理部17、および位相制御部18を含む監視回路が備えられている。
The modulation circuit further includes
なお、符号化処理部21、変調処理部22、U/S23I,23Q、LPF24I,24Q、直交変調部25、BPF11、直交復調部12、LPF13I,13Q、D/S14I,14Q、位相補正部15、復調処理部16、復号処理部17、および位相制御部18は、FPGA10Bに形成されている。
The
また、FPGA10Bには、TCXO2が出力するクロック信号にもとづいて、FPGA10Bに形成されている各処理部が使用する周波数のクロック信号を生成するPLL回路19が形成されている。
Further, the
ADC1は、方向性結合器4で分配されるIF信号を入力する。また、ADC1は、変調回路に設けられているTCXO2が発生するクロック信号を用いてA−D変換を行う。
The
監視回路におけるその他の要素の動作は、図1に示された復調回路における各要素の動作と同じである。 The operation of other elements in the monitoring circuit is the same as the operation of each element in the demodulation circuit shown in FIG.
次に、変調回路の操作を説明する。符号化処理部21は、入力信号に対して誤り訂正のため等の符号化処理を行う。変調処理部22は、シンボルのマッピング等のQAM方式にもとづく変調処理を実行してIF信号を生成する。
Next, the operation of the modulation circuit will be described. The
U/S23I,23Qは、I信号およびQ信号をアップサンプリングする。LPF24I,24Qは、アップサンプリングされたI信号およびQ信号の不要帯域を除去する。直交変調部25は、ベースバンド信号をIF信号に変換する。DAC3は、TCXO2が発生する固定周波数のクロック信号を用いて、ディジタル信号のIF信号をアナログ信号に変換する。
The U /
図3に示すように、監視回路におけるADC1が使用するクロック信号の発生源(クロック源)は、変調回路におけるDAC3が使用するクロック信号のクロック源と同じである。つまり、FPGA10Bに監視回路を形成しても、FPGA10B外のハードウェア回路の規模が大きくなることはない。
As shown in FIG. 3, the clock signal generation source (clock source) used by the
なお、上記の各実施形態では、シングルキャリアQAM変復調を行う変復調回路が例示されたが、本発明を、QAM変復調回路以外の直交変復調および同期再生を行う変復調回路に適用してもよい。 In each of the above embodiments, a modulation / demodulation circuit that performs single-carrier QAM modulation / demodulation has been illustrated, but the present invention may be applied to a modulation / demodulation circuit that performs orthogonal modulation / demodulation and synchronous reproduction other than the QAM modulation / demodulation circuit.
図4は、復調回路の主要部を示すブロック図である。復調回路は、固定周波数のクロック信号を発生するクロック源30(例えば、TCXO2)と、アナログ信号の入力信号をクロック源30が発生するクロック信号でA−D変換するA−D変換器1と、A−D変換された入力信号を直交復調する直交復調部12と、直交復調部12の出力信号をダウンサンプリングするダウンサンプリング器14(例えば、D/S14I,14Q)と、ダウンサンプリングされた信号について復調処理を行う復調処理部16と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器14がダウンサンプリングを行うように制御する位相制御部18とを備える。
FIG. 4 is a block diagram showing the main part of the demodulation circuit. The demodulation circuit includes a clock source 30 (for example, TCXO2) that generates a clock signal having a fixed frequency, an A /
ダウンサンプリングされた信号の位相回転を補償する位相補正部15を備え、位相制御部18は、復調処理部16の処理結果から位相誤差を算出し、位相補正部15は、位相誤差に応じて位相回転を補償することが好ましい。
A
直交復調部12、ダウンサンプリング器14、位相補正部15、復調処理部16および位相制御部18は、FPGA10Aに形成され、クロック源30およびA−D変換器1は、FPGA10A外に形成されていることが好ましい。
The
図5は、変調回路の主要部を示すブロック図である。変調回路は、固定周波数のクロック信号を発生するクロック源30(例えば、TCXO2)と、ディジタル信号の入力信号について変調処理を行う変調処理部22と、変調処理部22の出力信号をアップサンプリングするアップサンプリング器23(例えば、U/S23I,23Q)と、アップサンプリングされた信号を直交変調する直交変調部25と、直交変調部25の出力信号をクロック源30が発生するクロック信号でD−A変換するD−A変換器3と、D−A変換器3の出力にもとづいて変調処理の監視を行う監視回路31とを備え、監視回路31は、アナログ信号の入力信号をクロック源30が発生するクロック信号でA−D変換するA−D変換器1と、A−D変換された入力信号を直交復調する直交復調部12と、直交復調部12の出力信号をダウンサンプリングするダウンサンプリング器14(例えば、D/S14I,14Q)と、ダウンサンプリングされた信号について復調処理を行う復調処理部16と、復調信号のアイパターンの開口が最大になるタイミングでダウンサンプリング器14がダウンサンプリングを行うように制御する位相制御部18とを含む。
FIG. 5 is a block diagram showing the main part of the modulation circuit. The modulation circuit includes a clock source 30 (for example, TCXO2) that generates a fixed-frequency clock signal, a
変調処理部22、アップサンプリング器23、直交変調部25、直交復調部12、ダウンサンプリング器14、位相補正部15、復調処理部16および位相制御部18は、FPGA10Bに形成され、クロック源30、D−A変換器3およびA−D変換器1は、FPGA10B外に形成されていることが好ましい。
The
1 A−D変換器(ADC)
2 温度補償水晶発振器(TCXO)
3 D−A変換器(DAC)
10A,10B FPGA
11 バンドパスフィルタ(BPF)
12 直交復調部
13I,13Q ローパスフィルタ(LPF)
14 ダウンサンプリング器
14I,14Q ダウンサンプリング器(D/S)
15 位相補正部
16 復調処理部
17 復号処理部
18 位相制御部
19 PLL回路
21 符号化処理部
22 変調処理部
23 アップサンプリング器
23I,23Q アップサンプリング器(U/S)
24I,24Q ローパスフィルタ(LPF)
25 直交変調部
30 クロック源
31 監視回路
1 A-D converter (ADC)
2 Temperature compensated crystal oscillator (TCXO)
3 DA converter (DAC)
10A, 10B FPGA
11 Bandpass filter (BPF)
12
14
DESCRIPTION OF
24I, 24Q Low-pass filter (LPF)
25
Claims (7)
アナログ信号の入力信号を前記クロック源が発生するクロック信号でA−D変換するA−D変換器と、
A−D変換された入力信号を直交復調する直交復調部と、
直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
ダウンサンプリングされた信号について復調処理を行う復調処理部と、
復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部と
を備える復調回路。 A clock source for generating a fixed frequency clock signal;
An analog-to-digital converter that analog-to-digital converts an input signal of an analog signal with a clock signal generated by the clock source;
An orthogonal demodulator that orthogonally demodulates an input signal that has undergone A-D conversion;
A downsampler for downsampling the output signal of the quadrature demodulator;
A demodulation processing unit that performs demodulation processing on the downsampled signal;
And a phase control unit that controls the down-sampling device to perform down-sampling at a timing at which the eye pattern opening of the demodulated signal is maximized.
位相制御部は、復調処理部の処理結果から位相誤差を算出し、
前記位相補正部は、前記位相誤差に応じて位相回転を補償する
請求項1記載の復調回路。 A phase correction unit that compensates for the phase rotation of the downsampled signal is provided.
The phase control unit calculates a phase error from the processing result of the demodulation processing unit,
The demodulation circuit according to claim 1, wherein the phase correction unit compensates for phase rotation according to the phase error.
クロック源およびA−D変換器は、前記FPGA外に形成されている
請求項2記載の復調回路。 The quadrature demodulator, downsampler, phase corrector, demodulation processor, and phase controller are formed in the FPGA.
The demodulation circuit according to claim 2, wherein the clock source and the AD converter are formed outside the FPGA.
請求項1から請求項3のうちのいずれか1項に記載の復調回路。 The demodulation circuit according to any one of claims 1 to 3, wherein the demodulation processing unit performs a demodulation process on a signal modulated by the QAM method.
ディジタル信号の入力信号について変調処理を行う変調処理部と、
前記変調処理部の出力信号をアップサンプリングするアップサンプリング器と、
アップサンプリングされた信号を直交変調する直交変調部と、
前記直交変調部の出力信号を前記クロック源が発生するクロック信号でD−A変換するD−A変換器と、
前記D−A変換器の出力にもとづいて変調処理の監視を行う監視回路とを備え、
前記監視回路は、
アナログ信号の入力信号を前記クロック源が発生するクロック信号でA−D変換するA−D変換器と、
A−D変換された入力信号を直交復調する直交復調部と、
直交復調部の出力信号をダウンサンプリングするダウンサンプリング器と、
ダウンサンプリングされた信号について復調処理を行う復調処理部と、
復調信号のアイパターンの開口が最大になるタイミングで前記ダウンサンプリング器がダウンサンプリングを行うように制御する位相制御部とを含む
変調回路。 A clock source for generating a fixed frequency clock signal;
A modulation processing unit that performs modulation processing on an input signal of a digital signal;
An upsampler for upsampling the output signal of the modulation processing unit;
A quadrature modulation unit that quadrature modulates the upsampled signal;
A DA converter that DA converts an output signal of the quadrature modulation unit with a clock signal generated by the clock source;
A monitoring circuit for monitoring modulation processing based on the output of the DA converter,
The monitoring circuit is
An analog-to-digital converter that analog-to-digital converts an input signal of an analog signal with a clock signal generated by the clock source;
An orthogonal demodulator that orthogonally demodulates an input signal that has undergone A-D conversion;
A downsampler for downsampling the output signal of the quadrature demodulator;
A demodulation processing unit that performs demodulation processing on the downsampled signal;
A phase control unit that controls the down-sampling device to perform down-sampling at a timing when the eye pattern opening of the demodulated signal is maximized.
クロック源、D−A変換器およびA−D変換器は、前記FPGA外に形成されている
請求項5記載の変調回路。 The modulation processing unit, upsampler, quadrature modulation unit, quadrature demodulation unit, downsampler, phase correction unit, demodulation processing unit and phase control unit are formed in the FPGA,
The modulation circuit according to claim 5, wherein the clock source, the DA converter, and the AD converter are formed outside the FPGA.
監視回路おける復調処理部は、QAM方式で変調された信号の復調処理を行う
請求項5または請求項6記載の変調回路。 The modulation processing unit performs modulation processing by the QAM system,
The modulation circuit according to claim 5, wherein the demodulation processing unit in the monitoring circuit performs demodulation processing of a signal modulated by the QAM method.
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- 2017-05-18 JP JP2017098837A patent/JP2018196007A/en active Pending
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