JP2018190862A - Semiconductor device evaluation apparatus and semiconductor device evaluation method - Google Patents
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Abstract
Description
本発明は、半導体装置の評価装置と、その評価装置を用いた半導体装置の評価方法に関する。 The present invention relates to a semiconductor device evaluation apparatus and a semiconductor device evaluation method using the evaluation apparatus.
半導体ウエハ又は半導体ウエハから個片化したチップに形成された半導体装置の電気的特性を評価する必要がある。評価を行うために、真空吸着等によりチャックステージの表面に半導体装置の設置面を固定した後、半導体装置の非設置面の一部に設けた電極に、電気的な入出力を行うためのプローブを接触させる。半導体装置の縦方向、つまり面外方向に大きな電流を流す縦型構造の半導体装置の評価においては、チャックステージの表面が電極となる。そして、プローブを多ピン化することで、大電流および高電圧印加の要求に応えている。 It is necessary to evaluate the electrical characteristics of a semiconductor device formed on a semiconductor wafer or a chip separated from a semiconductor wafer. A probe for performing electrical input / output to the electrode provided on a part of the non-installation surface of the semiconductor device after fixing the installation surface of the semiconductor device on the surface of the chuck stage by vacuum suction or the like for evaluation. Contact. In the evaluation of a semiconductor device having a vertical structure in which a large current flows in the vertical direction of the semiconductor device, that is, the out-of-plane direction, the surface of the chuck stage serves as an electrode. And the request | requirement of a large electric current and a high voltage application is responded by making a probe multi-pin.
このような状況の下、縦型構造の半導体装置をチップの状態で評価する際に、例えば、半導体装置の非設置面の一部に設けた電極と、チャックステージ側と同電位の領域との間に部分放電現象が生じることが知られている。部分放電現象により、半導体装置の部分的な破損又は不具合が生じる。したがって、部分放電を抑制することは重要である。部分放電の発生を見逃して、部分放電の生じた半導体装置が良品としてそのまま後工程の処理に進められた場合、後工程にてその半導体装置を抽出することは非常に困難である。よって部分放電を抑制し部分放電に起因した不具合を回避する措置を施すことが望ましい。 Under such circumstances, when evaluating a semiconductor device having a vertical structure in a chip state, for example, an electrode provided on a part of the non-installation surface of the semiconductor device and a region having the same potential as the chuck stage side It is known that a partial discharge phenomenon occurs in the meantime. The partial discharge phenomenon causes partial damage or malfunction of the semiconductor device. Therefore, it is important to suppress partial discharge. When the occurrence of partial discharge is overlooked and a semiconductor device in which partial discharge has occurred is processed as it is as a non-defective product, it is very difficult to extract the semiconductor device in the subsequent process. Therefore, it is desirable to take measures to suppress the partial discharge and avoid problems caused by the partial discharge.
特許文献１、２には部分放電を抑制する技術が開示されている。特許文献１には電子部品を絶縁性の液体に浸漬して検査電極からの電気の放電を防止する電子部品検査装置が開示されている。特許文献２には、弾力性を有した絶縁物をベア状態の高耐圧半導体チップの終端部分に押し当て、高電圧を高耐圧半導体チップに印加し、前記高耐圧半導体チップの特性を評価することが開示されている。
特許文献１に開示されている絶縁性の液体中で検査を行うプローバは高価である。また、液体中での評価のため評価時間が増大し低コスト化に向かないという問題点があった。さらに、被測定物がウエハテスト又はチップテストにおける半導体素子である場合、評価後に絶縁性の液体を半導体素子から完全に除去する必要があるという問題もあった。
The prober for inspecting in an insulating liquid disclosed in
特許文献２には、シリコーンラバーを半導体チップの終端領域に押し当てた状態で高耐圧半導体チップの特性を評価することが開示されている。特許文献２に開示されるチップのサイズとシリコーンラバーの外形寸法は同一であり、シリコーンラバーに加える圧力を全てチップで受けることになる。そのため、チップに大きな力が及びチップが破損するおそれがある。また、チップサイズ又はチップの終端領域のサイズが変更される度に、シリコーンラバーを交換しなければならず、低コスト化が図れないという問題点があった。 Patent Document 2 discloses that the characteristics of a high voltage semiconductor chip are evaluated in a state where a silicone rubber is pressed against a terminal region of the semiconductor chip. The size of the chip disclosed in Patent Document 2 and the outer dimension of the silicone rubber are the same, and all pressure applied to the silicone rubber is received by the chip. Therefore, there is a possibility that a large force is applied to the chip and the chip is damaged. In addition, each time the chip size or the size of the end region of the chip is changed, the silicone rubber has to be replaced, and there is a problem that the cost cannot be reduced.
本発明は、上述のような課題を解決するためになされたもので、半導体装置に大きな力が及ぶことを防止しつつ部分放電を抑制できる低コストな半導体装置の評価装置と、その評価装置を用いた半導体装置の評価方法を提供することを目的とする。 The present invention has been made to solve the above-described problems. An evaluation apparatus for a low-cost semiconductor device capable of suppressing partial discharge while preventing a large force from being applied to the semiconductor device, and an evaluation apparatus therefor An object of the present invention is to provide a method for evaluating a used semiconductor device.
本願の発明に係る半導体装置の評価装置は、半導体装置を載置し支持するステージと、取り付け板と、該取り付け板の下面に固定された複数のプローブと、該取り付け板の下面に着脱可能に接続された接続部分と、接続部分につながる先端部分とを有し、該接続部分と該先端部分は平面視で該複数のプローブを囲み、該先端部分は該接続部分よりも該複数のプローブに向けて伸張した絶縁物と、該複数のプローブを介して該半導体装置に電流を流して該半導体装置の電気特性を評価する評価部と、を備えたことを特徴とする。 An evaluation apparatus for a semiconductor device according to the invention of the present application includes a stage for mounting and supporting the semiconductor device, a mounting plate, a plurality of probes fixed to the lower surface of the mounting plate, and a removable surface on the lower surface of the mounting plate. A connecting portion connected to the connecting portion; and a tip portion connected to the connecting portion, the connecting portion and the tip portion surrounding the plurality of probes in a plan view, wherein the tip portion is closer to the plurality of probes than the connecting portion. And an evaluation unit that evaluates the electrical characteristics of the semiconductor device by causing a current to flow through the semiconductor device through the plurality of probes.
本願の発明に係る半導体装置の評価方法は、半導体装置をステージにのせる搭載工程と、取り付け板の下面に固定された複数のプローブを該半導体装置に接触させつつ、該取り付け板の下面に接続された接続部分と、該接続部分につながり該接続部分よりも該複数のプローブに向けて伸張した先端部分とを備え平面視で該複数のプローブを囲む絶縁物の該先端部分の一部を該半導体装置に接触させる接触工程と、該接触工程の後に、該複数のプローブを介して該半導体装置に電流を流して該半導体装置の電気特性を評価する評価工程と、を備えたことを特徴とする。 The method for evaluating a semiconductor device according to the present invention includes a mounting step of placing the semiconductor device on a stage, and a plurality of probes fixed to the lower surface of the mounting plate connected to the lower surface of the mounting plate while contacting the semiconductor device. And a portion of the tip portion of the insulator surrounding the plurality of probes in plan view, and a tip portion connected to the connection portion and extending toward the plurality of probes from the connection portion. A contact step for contacting the semiconductor device, and an evaluation step for evaluating the electrical characteristics of the semiconductor device by passing a current through the plurality of probes after the contact step. To do.
本発明のその他の特徴は以下に明らかにする。 Other features of the present invention will become apparent below.
本発明によれば、絶縁物の底面の一部を半導体装置に接触させるので、半導体装置に大きな力が及ぶことを防止しつつ部分放電を抑制できる。 According to the present invention, since a part of the bottom surface of the insulator is brought into contact with the semiconductor device, partial discharge can be suppressed while preventing a large force from being applied to the semiconductor device.
本発明の実施の形態に係る半導体装置の評価装置と半導体装置の評価方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 A semiconductor device evaluation apparatus and a semiconductor device evaluation method according to embodiments of the present invention will be described with reference to the drawings. The same or corresponding components are denoted by the same reference numerals, and repeated description may be omitted.
実施の形態１．
図１は、実施の形態１に係る半導体装置の評価装置１の正面図である。評価装置１はステージ３を備えている。ステージ３は、評価対象となる半導体装置５を１つまたは複数載置し支持する。ステージ３は半導体装置５を真空吸着することで半導体装置５をステージ３に固定する。半導体装置５をステージ３に固定する方法は真空吸着に限らず、静電吸着等であってもよい。
FIG. 1 is a front view of an
半導体装置５は、半導体装置５の縦方向、つまり面外方向に大きな電流を流す縦型構造を有している。図２は、半導体装置５の平面図である。半導体装置５は、例えば縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とするが、これに限るものではない。半導体装置５は、平面視にて、活性領域５Ａと、活性領域５Ａを囲む終端領域５Ｂとを有している。終端領域５Ｂは耐圧を保持するためにひとつの半導体装置５のダイシングラインの内側で外周面５ｂに沿って設けられるものである。終端領域５Ｂの内部に活性領域５Ａが設けられている。活性領域５Ａに、所望の素子、ここでは縦型のＩＧＢＴが作りこまれる。活性領域５Ａの表面には、外部との電気的な入出力のために電極パッド５ａが設けられ、その裏面にも電極が設けられている。電極パッド５ａの材料は例えば導電性を有したアルミニウムである。縦型のＩＧＢＴにおいては、表面にエミッタ電極とゲート電極を有し、裏面にコレクタ電極を有する。
The
図１の説明に戻る。ステージ３の上方にはプローブ基体７が設けられている。プローブ基体７は、取り付け板１０と、取り付け板１０の下面に固定された複数のプローブ１２と、取り付け板１０の下面に取り付けられた絶縁物１４を備えている。各プローブ１２は、取り付け板１０の上に設けた金属板等の配線により接続部８Ａに接続されている。接続部８Ａは信号線１６を通じて評価部１８に接続されている。ステージ３の表面は、ステージ３の側面に設けた接続部８Ｂと、接続部８Ｂに取り付けられた信号線１９とを介して評価部１８に電気的に接続されている。
Returning to the description of FIG. A
プローブ１２と、取り付け板１０と、接続部８Ａと、プローブ１２と接続部８Ａとをつなぐ配線と、を有するプローブ基体７は、移動アーム２２により任意の方向へ移動可能になっている。実施の形態１では１つの移動アーム２２で取り付け板１０を保持する構成としたが、これに限るものではなく、複数の移動アームにてより安定的に取り付け板１０を保持してもよい。また、プローブ基体７を移動するのではなく、プローブ基体７に対してステージ３を移動させてもよい。
The
図３は、図１のプローブ基体７と絶縁物１４の断面図である。取り付け板１０の下面にはソケット３０が固定されている。ソケット３０にプローブ１２が固定されている。プローブ１２はソケット３０に対して着脱可能である。そのため、プローブ１２を容易に交換することができる。例えば、半導体装置の大きさに応じて使用するプローブ１２の数を変更したり、破損したプローブ１２を交換したりすることができる。
FIG. 3 is a cross-sectional view of the
取り付け板１０に、プローブ１２に電気的に接続される配線を直接設ける場合、取り付け板１０は絶縁性の板であることが好ましい。当該配線に絶縁性の被覆が施されたケーブル等を用いるのであれば、例えば金属などの導電性の材料で取り付け板１０を形成してもよい。
When the wiring electrically connected to the
プローブ１２は、例えば５Ａ以上の大電流を半導体装置に印加することを想定して複数個設置されている。各プローブ１２に加わる電流密度が略一致するように、接続部８Ａと接続部８Ｂの電流経路長が、どのプローブ１２を介しても略一致する位置に各接続部８Ａ、８Ｂを設けることが好ましい。つまり、プローブ１２を介して、接続部８Ａと接続部８Ｂが対向することが望ましい。
A plurality of
取り付け板１０の下面には、絶縁物１４が取り付けられている。絶縁物１４は、取り付け板１０に着脱可能に接続された接続部分１４ａと、接続部分１４ａにつながる先端部分１４ｂとを有している。接続部分１４ａの下に先端部分１４ｂがある。接続部分１４ａは取り付け板１０と接続する部位を含む。先端部分１４ｂは評価時に半導体装置と接する部位を含む。先端部分１４ｂは、接続部分１４ａよりも複数のプローブ１２に向けて伸張した形状となっている。より詳しく図３に基づいて言えば、先端部分１４ｂは、接続部分１４ａよりもＸ方向に長く形成されたことで、接続部分１４ａよりもプローブ１２の近くに及んでいる。絶縁物１４は中央に開口１４ｃを有する。この開口１４ｃからプローブ１２が下方に伸びている。
An
取り付け板１０の下面には嵌合溝部１０ａが設けられている。接続部分１４ａはその上面に突起部分１４ｄを有し、その突起部分１４ｄが嵌合溝部１０ａに嵌合している。これにより、絶縁物１４が取り付け板１０に取り付けられている。取り付け板１０に取り付けられた絶縁物１４が、取り付け板１０から抜け落ちることを防止するために、嵌合溝部１０ａに接する突起部分１４ｄに複数の凸部を設け、当該凸部も含めた突起部分１４ｄの幅が嵌合溝部１０ａの幅より大きくなるようにすることが好ましい。
A
絶縁物１４の材料は絶縁性を有した弾性体とすることが好ましい。絶縁物１４は、例えばシリコーンゴム又はフッ素ゴムで形成される。そのため、金型を用いて同一形状の絶縁物１４を複数作製することができ低コスト化が図れる。例えば２００℃程度の高温で半導体装置５を評価することを考慮して、そのような高温に耐えうる材料で絶縁物１４を形成することが好ましい。絶縁物１４の材料をフッ素ゴムとすると高温での使用が可能となる。
The material of the
図４は、プローブ基体の一部底面図である。接続部分１４ａと先端部分１４ｂを有する絶縁物１４は、複数のプローブ１２を囲んでいる。嵌合溝部１０ａは取り付け板１０の下面に網目状に形成されている。この嵌合溝部１０ａの一部に絶縁物１４が取り付けられている。
FIG. 4 is a partial bottom view of the probe base. An
図５は、絶縁物１４の平面図である。図５には、接続部分１４ａと先端部分１４ｂの上面が表れている。先端部分１４ｂの上面は取り付け板１０と対向する面である。先端部分１４ｂの上面には上面溝部３４が複数設けられている。上面溝部３４は溝が形成された部分である。上面溝部３４は開口１４ｃを取り囲むように環状に形成されている。そのため、上面溝部３４は開口１４ｃに設けられるプローブ１２を取り囲むことになる。上面溝部３４は平面視で正方形としてもよいし平面視で長方形としてもよい。
FIG. 5 is a plan view of the
図６は、図５の絶縁物１４のＡ−Ａ線に沿った断面概略図である。先端部分１４ｂの取り付け板１０と対向する面は、取り付け板対向面１４ｅである。この取り付け板対向面１４ｅに前述の複数の上面溝部３４が設けられている。先端部分１４ｂは、半導体装置５を評価する際に、半導体装置５と接触させる接触部１４ｆと、半導体装置５とは接触させない非接触部１４ｇを有している。接触部１４ｆは開口１４ｃの近くにあり、非接触部１４ｇは開口１４ｃから遠くにある。すなわち、接触部１４ｆは、接続部分１４ａよりもプローブに向けて伸張した部分である。
FIG. 6 is a schematic cross-sectional view taken along the line AA of the
先端部分１４ｂのステージ３に対向する面はステージ対向面１４ｈである。ステージ対向面１４ｈには保護部材４０が設けられている。保護部材４０は、繰り返し接触の耐久性および接触性の改善を図るために設けられる。保護部材４０は例えばテフロン（登録商標）コートである。
The surface facing the
評価対象である半導体装置５の形状により、それに適合する接触部１４ｆの大きさも変わる。そのため、半導体装置５の形状と寸法に応じた接触部１４ｆとなるように、上面溝部３４をガイドとして接触部１４ｆの一部を切り離す。これにより、多種多様な半導体装置５に対して絶縁物１４を利用することができる。
Depending on the shape of the
半導体装置５は概ね平面視で正方形又は長方形であるため、上面溝部３４は複数の正方形又は長方形の形状で、開口１４ｃを周回する形状とする。しかしながら、上面溝部３４は必ずしも周回させる必要はなく複数の線状の形状としてもよい。図５、図６では、取り付け板１０に設置する前の絶縁物１４の例を示している。そして、図３、図４では、図５、６における開口１４ｃ側から２つ目の上面溝部３４で接触部１４ｆを切断し、その後、取り付け板１０に取り付けた構成を示している。接触部１４ｆの一部を切断することにより、評価対象となる半導体装置５の形状に対応した接触部１４ｆを有する絶縁物１４を提供できる。つまり、開口１４ｃからプローブ１２を突出させ、半導体装置５の終端領域５Ｂを接触部１４ｆで覆うことができる。
Since the
図７は、プローブ１２等の正面図である。プローブ１２は、基台として形成され、取り付け板１０のソケット３０に接続される基体設置部１２ａ、半導体装置５の表面の電極パッド５ａと機械的かつ電気的に接触するコンタクト部１２ｂを有した先端部１２ｃ、基体設置部１２ａの内部に組み込まれたスプリング等のばね部材により伸縮が可能な押し込み部１２ｄ、先端部１２ｃと電気的に通じて外部への出力端となる電気的接続部１２ｅを備えている。プローブ１２は導電性を有する材料で形成される。プローブ１２の材料は、例えば銅、タングステン又はレニウムタングステンなどの金属材料である。導電性および耐久性向上の観点から、コンタクト部１２ｂには例えば金、パラジウム、タンタル又はプラチナ等を被覆してもよい。
FIG. 7 is a front view of the
図７Ａにはプローブ１２の初期状態が示されている。図７Ｂは、プローブ１２をＺ軸下方に移動させ、コンタクト部１２ｂが電極パッド５ａに接触したことを示す図である。さらにプローブ１２を下降させると、図７Ｃに示されるように、押し込み部１２ｄが縮む。これにより、プローブ１２と電極パッド５ａとの接触を確実なものとすることができる。
FIG. 7A shows an initial state of the
Ｚ軸方向に伸縮するばね部材を内蔵するプローブ１２について説明したが、ばね部材を外部に備えたものであってもよい。また、プローブ１２は、スプリング式に限らず、カンチレバー式のコンタクトプローブであっても構わない。なお、プローブ１２は、Ｚ軸方向に伸縮性を有したものであればスプリング式に限らず、積層プローブ又はワイヤープローブ等を採用してもよい。
Although the
実施の形態１に係る半導体装置の評価方法を説明する。半導体装置を評価する際には、まず、半導体装置５をステージ３上の予め定められた位置にのせる。この工程を搭載工程と称する。半導体装置５はウエハでもよいし、ウエハをダイシングして得たチップでもよい。ステージ３にのせる半導体装置５の数は１つでもよいし複数でもよい。図１には搭載工程によりステージ３にのせられた半導体装置５が示されている。なお、搭載工程の前に、複数のプローブ１２の先端にあるコンタクト部１２ｂの平行度を揃えることが好ましい。
A method for evaluating a semiconductor device according to the first embodiment will be described. When evaluating the semiconductor device, first, the
次いで、プローブ１２と絶縁物１４を半導体装置５に接触させる。この工程を接触工程と称する。接触工程は図８を参照しながら説明する。接触工程では、複数のプローブ１２を半導体装置５の電極パッド５ａに接触させる。この接触に遅れて、または同時に先端部分１４ｂの一部を半導体装置５に接触させる。より詳しく言えば、先端部分１４ｂの接触部１４ｆを、半導体装置５の終端領域５Ｂに接触させる。これにより、プローブ１２を取り囲む先端部分１４ｂの接触部１４ｆが、終端領域５Ｂの全部もしくは一部に押し付けられ、沿面距離を拡大する。なお、この沿面距離を拡大するとの意味には、沿面距離を無限大にする、あるいは沿面を解消又は無くすといった内容を含む。非接触部１４ｇは半導体装置５にもステージ３にも接触せず、ステージ３と対向する。
Next, the
プローブ１２と電極パッド５ａを確実に接触させるために、プローブ１２と半導体装置５の接触に遅れて、または同時に、接触部１４ｆを終端領域５Ｂに接触させる。そのために、プローブ１２の下端を先端部分１４ｂより若干下方に突出させておくことが好ましい。接触工程を終えると、絶縁物１４が半導体装置５の外周および終端領域５Ｂに隙間なく密着し沿面距離が拡大された状態となる。
In order to ensure contact between the
次いで、半導体装置５の電気的特性を評価する。この工程を評価工程と称する。評価工程では、評価部１８が複数のプローブ１２を介して半導体装置５に電流を流して半導体装置５の電気特性を評価する。評価装置１において、半導体装置５と接続するための１つの電極は半導体装置５の上面の電極パッド５ａと接触したプローブ１２であり、もう１つの電極は半導体装置５の下面と接触するステージ３の表面である。例えば、半導体装置５に高電圧を印加する場合、ステージ３を高電位にし、プローブ１２を低電位にする。そうすることによって、ステージ３が高電位であれば、ステージ３の表面と半導体装置５の外周面５ｂが同電位で高電位となり、そして、半導体装置５の電極パッド５ａが低電位となる。先端部分１４ｂが半導体装置５に接触した状態で半導体装置５の電気的特性の評価を行うため、沿面距離が拡大され、部分放電の発生が抑制される。放電の発生を抑制するためには、このように沿面距離を拡大するのが有効である。評価後は、速やかに絶縁物１４とプローブ１２を半導体装置５から離し、シリコーンゴム痕の半導体装置５の表面への転写を抑制することが好ましい。
Next, the electrical characteristics of the
ところで、絶縁物１４の下面全体を半導体装置５に接触させると半導体装置５に大きな力が及ぶおそれがある。そこで、本発明の実施の形態１では、絶縁物１４に、接続部分１４ａよりも複数のプローブ１２に向けて伸張した先端部分１４ｂを設け、その先端部分１４ｂの一部である接触部１４ｆを半導体装置５に接触させた。これにより半導体装置５に大きな力が及ぶことを回避できる。特に、接続部分１４ａの直下の部分が半導体装置５に接するのではなく、接続部分１４ａの直下にない部分が半導体装置５に接することで、半導体装置５に接続部分１４ａから直接的な圧力が及ぶことを防止できる。
By the way, if the entire lower surface of the
図６には第１傾斜部２９が示されている。第１傾斜部２９は、接続部分１４ａの内側側面と、先端部分１４ｂの上面をつなぐ、絶縁物１４に形成された部分である。言い換えれば、第１傾斜部２９は絶縁物１４の開口１４ｃ側の側面に設けられている。この第１傾斜部２９により、接触部１４ｆと非接触部１４ｇの接続部が太くなるので、先端部分１４ｂにおける接触部１４ｆの形状維持が容易になる。
FIG. 6 shows the first
本発明の実施の形態１に係る半導体装置の評価装置と半導体装置の評価方法はその特徴を逸脱しない範囲で様々な変形が可能である。絶縁物１４に先端部分１４ｂを設けることで半導体装置に大きな力が及ぶことを防止できるので、例えば上面溝部３４は省略してもよい。また、保護部材４０も必須ではない。実施の形態１において言及した変形は、以下の実施の形態に係る半導体装置の評価装置と半導体装置の評価方法に応用することができる。なお、以下に実施の形態にかかる半導体装置の評価装置と半導体装置の評価方法は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
The semiconductor device evaluation apparatus and the semiconductor device evaluation method according to the first embodiment of the present invention can be variously modified without departing from the characteristics thereof. By providing the
実施の形態２．
図９は、実施の形態２に係る半導体装置の評価装置の一部断面図である。図９には、接触工程後の様子が示されている。ステージ対向面１４ｈは、先端部分１４ｂのステージ３と対向する面である。このステージ対向面１４ｈには、下面溝部５０が複数設けられている。下面溝部５０は溝が形成された部分である。下面溝部５０は、上面溝部３４の直下にある下面溝部５０ａと、上面溝部３４の直下にない下面溝部５０ｂを備えている。上面溝部３４と下面溝部５０ａは平面視で重なることになる。これにより、半導体装置５の大きさにあわせて接触部１４ｆを切断する際に接触部１４ｆを容易に切断できる。下面溝部５０ａを形成したことで、先端部分１４ｂをステージ対向面１４ｈ側からカットすることもできる。切断を容易にするためには、上面溝部３４と下面溝部５０ａをＶ字溝とし、上面溝部３４の底の直下に下面溝部５０ａの底を配置することが好ましい。
Embodiment 2. FIG.
FIG. 9 is a partial cross-sectional view of the semiconductor device evaluation apparatus according to the second embodiment. FIG. 9 shows a state after the contact process. The
非接触部１４ｇのステージ対向面１４ｈには複数の凹部１４ｉを設けた。複数の凹部１４ｉは、ステージ対向面１４ｈの外周側の部分にある。複数の凹部１４ｉは絶縁物１４のなかでも下面溝部５０よりも外側の部分に形成されている。接触工程では、先端部分１４ｂは半導体装置５およびステージ３の両方に接触する。具体的には、接触部１４ｆが半導体装置５に接し、非接触部１４ｇがステージ３に接する。凹部１４ｉを設けたことで、凹部１４ｉがない場合と比べて先端部分１４ｂとステージ３の接触面積を低減できる。接触面積を低減することにより、ステージ３上のシリコーンゴム痕の発生領域を縮小し、ゴム痕に起因したステージ３の汚染を抑制できる。
A plurality of concave portions 14i are provided on the
図９での非接触部１４ｇにおけるステージ対向面１４ｈのＸ方向の幅を極端に縮小すると、非接触部１４ｇをステージ３に押し付けたときに絶縁物１４がたわみ、非接触部１４ｇが倒れるおそれがある。非接触部１４ｇが倒れると、非接触部１４ｇとステージ３が安定的に接触しない。そこで、非接触部１４ｇのＸ方向の幅を確保しつつ凹部１４ｉを設ければ、非接触部１４ｇとステージ３の接触面積は低減しつつ、非接触部１４ｇの倒れを防止できる。
If the width in the X direction of the
図１０は、非接触部のステージ対向面１４ｈの底面図である。凹部１４ｉは開口１４ｃを囲むように非接触部１４ｇに複数設けることが好ましい。非接触部１４ｇとステージ３の接触面積を効果的に縮小するために、凹部１４ｉを千鳥状に配置してもよい。非接触部１４ｇが評価時にステージ３と接触することで、絶縁物１４からの圧力をステージ３に分散させて半導体装置５への圧力を抑制することができる。半導体装置５への圧力の抑制は半導体装置５の破損の防止に寄与する。
FIG. 10 is a bottom view of the
下面溝部５０ｂを設けたのは、ステージ対向面１４ｈと半導体装置５が接触する際、半導体装置５の端部に接する絶縁物１４を湾曲しやすくするためである。これにより、半導体装置５と絶縁物１４の間の隙間の発生を抑制できる。この隙間は放電発生の原因となり得るため、下面溝部５０ｂを設けて隙間の発生を抑制することが好ましい。
The reason why the lower
実施の形態３．
図１１は、実施の形態３に係る半導体装置の評価装置の一部断面図である。図１１には、接触工程後の様子が示されている。絶縁物１４には、接続部分１４ａの外側側面と、先端部分１４ｂの下面をつなぐ第２傾斜部６０が形成されている。第２傾斜部６０は絶縁物１４の外周面側の下部に形成されている。なお、図１１においては、簡単のために保護部材は省略した。
FIG. 11 is a partial cross-sectional view of the semiconductor device evaluation apparatus according to the third embodiment. FIG. 11 shows a state after the contact process. The
第２傾斜部６０を設けることで、第２傾斜部６０がない場合と比べて絶縁物１４の体積が減少する。よって、絶縁物１４の軽量化を図ることができる。絶縁物１４を軽量化することは、絶縁物１４から半導体装置５に及ぶ圧力の低減に貢献するので、半導体装置５の破損を抑制できる。
By providing the second
例えば図８に示される第２傾斜部がない絶縁物１４では、接触部１４ｆが半導体装置５に及ぼす圧力が不均一になりやすい。つまり、半導体装置５の外縁に近い部分に接触部１４ｆから大きな圧力が及び、半導体装置５の中央に近い部分に接触部１４ｆから比較的小さな圧力が及ぶ。この場合、半導体装置５の中央に近い部分において、接触部１４ｆと半導体装置５の間に隙間が生じてしまうおそれがある。しかし、実施の形態３では、上述のとおり第２傾斜部６０を設けたので、絶縁物１４により半導体装置５の外側の部分に過度に圧力がかかることを防止できる。よって、半導体装置５と絶縁物１４の間の隙間の発生を抑制できる。
For example, in the
実施の形態３の絶縁物１４の先端部分１４ｂは、プローブ１２の方向に先太りの形状を有する。そのため、先端部分１４ｂはプローブ１２側で厚くなっている。絶縁物１４が半導体装置５の外側の部分に過度の圧力を及ぼすと、半導体装置５の端部を基点として、接触部１４ｆの先端の部分が上に浮きやすい。この場合、先端部分１４ｂが、プローブ１２側において半導体装置５から離れ、先端部分１４ｂと半導体装置５の間に隙間が生じてしまう。しかし、実施の形態３では、上述のとおり先端部分１４ｂをプローブの方向に先太りの形状とした。これにより先端部分１４ｂの端部を押し下げることが可能となる。したがって、半導体装置５と先端部分１４ｂの端部の間に隙間が生じることを抑制し、両者の安定的な接触を確保することができる。なお、ここまでに説明した各実施の形態の特徴は組み合わせて用いてもよい。
The
３ ステージ、 １０ 取り付け板、 １２ プローブ、 １４ 絶縁物、 １４ａ 接続部分、 １４ｂ 先端部分、 １４ｆ 接触部、 １４ｇ 非接触部
3 stage, 10 mounting plate, 12 probe, 14 insulator, 14a connection part, 14b tip part, 14f contact part, 14g non-contact part
Claims (15)
取り付け板と、
前記取り付け板の下面に固定された複数のプローブと、
前記取り付け板の下面に着脱可能に接続された接続部分と、接続部分につながる先端部分とを有し、前記接続部分と前記先端部分は平面視で前記複数のプローブを囲み、前記先端部分は前記接続部分よりも前記複数のプローブに向けて伸張した絶縁物と、
前記複数のプローブを介して前記半導体装置に電流を流して前記半導体装置の電気特性を評価する評価部と、を備えたことを特徴とする半導体装置の評価装置。 A stage for mounting and supporting a semiconductor device;
A mounting plate;
A plurality of probes fixed to the lower surface of the mounting plate;
A connecting portion detachably connected to the lower surface of the mounting plate; and a tip portion connected to the connecting portion; the connecting portion and the tip portion surround the plurality of probes in a plan view; An insulator extending toward the plurality of probes from the connecting portion; and
An evaluation apparatus for a semiconductor device, comprising: an evaluation unit that evaluates electrical characteristics of the semiconductor device by passing a current through the semiconductor device through the plurality of probes.
を特徴とする請求項１〜５のいずれか１項に記載の半導体装置の評価装置。 The semiconductor device evaluation apparatus according to claim 1, wherein a plurality of lower surface groove portions each having a groove formed on a surface of the tip portion facing the stage are provided.
前記上面溝部と前記下面溝部が平面視で重なることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置の評価装置。 Providing a plurality of lower surface groove portions in which grooves are formed on the surface of the tip portion facing the stage,
The semiconductor device evaluation apparatus according to claim 2, wherein the upper surface groove portion and the lower surface groove portion overlap each other in plan view.
取り付け板の下面に固定された複数のプローブを前記半導体装置に接触させつつ、前記取り付け板の下面に接続された接続部分と、前記接続部分につながり前記接続部分よりも前記複数のプローブに向けて伸張した先端部分とを備え平面視で前記複数のプローブを囲む絶縁物の前記先端部分の一部を前記半導体装置に接触させる接触工程と、
前記接触工程の後に、前記複数のプローブを介して前記半導体装置に電流を流して前記半導体装置の電気特性を評価する評価工程と、を備えたことを特徴とする半導体装置の評価方法。 A mounting process for placing a semiconductor device on a stage;
A plurality of probes fixed to the lower surface of the mounting plate are brought into contact with the semiconductor device, a connecting portion connected to the lower surface of the mounting plate, and connected to the connecting portion toward the plurality of probes rather than the connecting portion. A contact step of contacting a part of the tip portion of the insulator surrounding the plurality of probes in plan view with the extended tip portion;
An evaluation method for a semiconductor device, comprising: an evaluation step for evaluating an electrical characteristic of the semiconductor device by passing a current through the semiconductor device through the plurality of probes after the contact step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012247196A (en) * | 2011-05-25 | 2012-12-13 | Mitsubishi Electric Corp | Semiconductor test jig |
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| JP2017003295A (en) * | 2015-06-05 | 2017-01-05 | 三菱電機株式会社 | Measurement device and semiconductor device measurement method |
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