JP2018186370A - ウィルキンソン回路 - Google Patents
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Abstract
【課題】 分布定数線路を1/4波長より短くして小型化しても電気的特性の劣化が少ないウィルキンソン回路とする。【解決手段】 ウィルキンソン回路1において、入力端子P1と第1出力端子P2との間に接続された第1分布定数線路10aと、入力端子P1と第2出力端子P3との間に接続された第2分布定数線路10bとは、1/4波長の電気長より短くされる。第1キャパシタCpと第2キャパシタCsは、入力端子P1と第1出力端子P2および第2出力端子P3との整合を1/4波長より短い電気長とされた第1分布定数線路10aおよび第2分布定数線路10bにより取るためのキャパシタである。また、抵抗Rsは第1出力端子P2と第2出力端子P3との間のアイソレーションをとるためのアイソレーション抵抗である。【選択図】 図1
Description
本発明は、小型化することが可能な分配回路として用いられるウィルキンソン回路に関する。
ウィルキンソン回路は、3端子型高周波2分配器の代表的回路として従来から知られている。基本的なウィルキンソン回路100の回路を図13に示す。図13に示すように、ウィルキンソン回路100は、入力端子P101と第1出力端子P102との間に接続された分布定数線路110aと、入力端子P101と第2出力端子P103との間に接続された分布定数線路110bと、第1出力端子P102と第2出力端子P103との間に接続された抵抗Rとから構成されている。2本の分布定数線路110aおよび分布定数線路110bは1/4波長の電気長とされ、1波長の位相角を360°としたときの位相遅延量θは90°となっている。ウィルキンソン回路100は、入出力端子の全てが使用中心周波数で完全に整合し、出力端子間でアイソレーションを有する点が特徴となっている2分配回路である。ここで、入力端子P101、第1出力端子P102および第2出力端子P103のインピーダンスをZoとすると、分布定数線路110aは入力端子P101と第1出力端子P102との間のインピーダンス整合が主たる目的であり所謂1/4波長のマッチング線路であるから、分布定数線路110aの特性インピーダンスZcは√2・Zoとなり、同様に、分布定数線路110bは入力端子P101と第2出力端子P103との間のインピーダンス整合のための1/4波長のマッチング線路であるから、分布定数線路110bの特性インピーダンスZcも√2・Zoとなる。また、抵抗Rは第1出力端子P102と第2出力端子P103との間のアイソレーションをとるためのアイソレーション抵抗であり、抵抗Rの値は2Zoとなる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の入力端子P101からみたリターンロスの周波数特性を図14に示す。図14を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約122.475MHzにおいて20dBのリターンロスが得られ、100MHzでは約15dBのリターンロスとなる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき約177.525MHzにおいて20dBのリターンロスが得られ、200MHzでは約15dBのリターンロスとなる。リターンロスの20dBを基準としたときの入力端子P101からみた帯域はFo±18.35%となるから比帯域は約36.7%となる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の出力端子P102(出力端子P103)からみたリターンロスの周波数特性を図15に示す。図15を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約29dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約29dBのリターンロスが得られる。リターンロスの20dBを基準としたときの出力端子P102(出力端子P103)からみたリターンロスの比帯域は、入力端子P101からみたリターンロスの比帯域を超えるようになる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の出力端子P102(出力端子P103)からみたリターンロスの周波数特性を図15に示す。図15を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約29dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約29dBのリターンロスが得られる。リターンロスの20dBを基準としたときの出力端子P102(出力端子P103)からみたリターンロスの比帯域は、入力端子P101からみたリターンロスの比帯域を超えるようになる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の第1の出力端子P102と第2の出力端子P103との間のアイソレーションの周波数特性を図16に示す。図16を参照すると、アイソレーションは150MHzにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約122.915MHzにおいて20dBのアイソレーションが得られ、100MHzでは約15dBのアイソレーションとなる。また、150MHzから周波数を高くしていくと、アイソレーションが低減していき約177.085MHzにおいて20dBのアイソレーションが得られ、200MHzでは約15dBのアイソレーションとなる。アイソレーションの20dBを基準としたときの帯域はFo±18.06%となるから比帯域は約36.1%となる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の第1の出力端子P102および第2の出力端子P103における分配損失の周波数特性を図17に示す。図17を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.14dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.14dBの分配損失となる。
図13に示すウィルキンソン回路100において、使用中心周波数Foを150MHzとした時の第1の出力端子P102および第2の出力端子P103における分配損失の周波数特性を図17に示す。図17を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.14dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.14dBの分配損失となる。
図13に示す基本的なウィルキンソン回路100では2本の分布定数線路110aと分布定数線路110bとの占有面積が大きくなる。ウィルキンソン回路100を小型化するには、2本の分布定数線路110a,110bを1/4波長より短くする短縮化が効果的である。しかし、2本の分布定数線路110a,110bは1/4波長のマッチング線路とされており、電気的には1/4波長分の位相遅延量が必要となる。非特許文献1に記載された小型化した従来のウィルキンソン回路の回路図を図18に示す。
図18に示す従来のウィルキンソン回路120は、入力端子P121と第1出力端子P122との間に接続された分布定数線路120aと、入力端子P121と第2出力端子P123との間に接続された分布定数線路120bと、第1出力端子P122と第2出力端子P123との間に接続された抵抗Rとを備え、入力端子P121とアース間に接続されたキャパシタC101と、第1出力端子P122とアース間と第2出力端子P123とアース間にそれぞれ接続されたキャパシタC102とを備えている。2本の分布定数線路120aおよび分布定数線路120bは1/4波長の電気長より短くされるが、入力端子P121、第1出力端子P122および第2出力端子P123のインピーダンスをZoとした時のインピーダンスZxは、√2・Zoより高い線路となる。入力端子P121と第1出力端子P122および第2出力端子P123からの反射を0とし、第1出力端子P122と第2出力端子P123との間をアイソレーションするには、C102=2C101の値とすると共に、R=2Zoとする。すなわち、1波長の位相角を360°として、分布定数線路120aおよび分布定数線路120bの位相遅延量をθとし、使用中心周波数Foにおける角周波数をωoとしたときのインピーダンスZxおよびキャパシタC101,C102は次式で与えられる。
Zx[Ω]=√2・Zo/sinθ ただし、(Zx>Zo) (100)
C101[F]=√2cosθ/ωoZo (101)
C102[F]=cosθ/√2ωoZo (102)
R[Ω]=2Zo (103)
Zx[Ω]=√2・Zo/sinθ ただし、(Zx>Zo) (100)
C101[F]=√2cosθ/ωoZo (101)
C102[F]=cosθ/√2ωoZo (102)
R[Ω]=2Zo (103)
IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS,VOL12,NO.1,JANUARY 2002 P.6-P.8「Miniaturized Wilkinson Power Dividers Utilizing Capacitive Loading」
図18に示す従来のウィルキンソン回路120をストリップラインで実現しようとする場合、上記した式100ないし式103から、例えばZo=50Ω、θ=45°のときにはZx=100Ωとなる。一般的にプリント基板上のストリップラインを安定に形成できる線路の特性インピーダンスは概ね100Ωであるから、ウィルキンソン回路120の分布定数線路120a,120bはθ=45°、すなわち1/8波長が、ウィルキンソン回路120における線路短縮の限界と言える。分布定数線路120a,120bの遅延位相量θを45°、線路の特性インピーダンスZxを100Ωとし、使用中心周波数Foを150MHzとした時のキャパシタC101は約21.2207pF、キャパシタC102は約10.6103pFとなる。この定数とした場合のウィルキンソン回路120の電気特性を図19ないし図22に示す。
図19は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の入力端子P121からみたリターンロスの周波数特性である。図19を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約133.525MHzにおいて20dBのリターンロスが得られ、100MHzでは約12dBのリターンロスとなる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき約163.700MHzにおいて20dBのリターンロスが得られ、200MHzでは約8dBのリターンロスとなる。リターンロスの20dBを基準としたときの入力端子P121からみた帯域は低域側でFo−10.98%、高域側でFo+9.13%となるから比帯域は約20.11%となる。
図20は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の出力端子P122(出力端子P123)からみたリターンロスの周波数特性である。図20を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約27dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約13dBのリターンロスが得られる。リターンロスの20dBを基準としたときの出力端子P122(出力端子P123)からみた比帯域は、入力端子P121からみたリターンロスの比帯域を超えるようになる。
図20は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の出力端子P122(出力端子P123)からみたリターンロスの周波数特性である。図20を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約27dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約13dBのリターンロスが得られる。リターンロスの20dBを基準としたときの出力端子P122(出力端子P123)からみた比帯域は、入力端子P121からみたリターンロスの比帯域を超えるようになる。
図21は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の第1の出力端子P122と第2の出力端子P123との間のアイソレーションの周波数特性である。図21を参照すると、アイソレーションは150MHzにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約129.896MHzにおいて20dBのアイソレーションが得られ、100MHzでは約12dBのアイソレーションとなる。また、150MHzから周波数を高くしていくと、アイソレーションが低減していき約170.160MHzにおいて20dBのアイソレーションが得られ、200MHzでは約13dBのアイソレーションとなる。アイソレーションの20dBを基準としたときの帯域は低域側でFo−13.40%、高域側でFo+13.44%となるから比帯域は約26.84%となる。
図22は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の第1の出力端子P122および第2の出力端子P123における分配損失の周波数特性である。図22を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.26dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.79dBの分配損失となる。
図22は、ウィルキンソン回路120において、使用中心周波数Foを150MHzとした時の第1の出力端子P122および第2の出力端子P123における分配損失の周波数特性である。図22を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.26dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.79dBの分配損失となる。
上記したように、図18に示すウィルキンソン回路120は、図13に示す基本的なウィルキンソン回路100に比べて入力端子からのリターンロスが約45%縮小するようになると共に、アイソレーションの帯域も約25%縮小し、分布定数線路を1/4波長より短くして小型化した従来のウィルキンソン回路120は、基本的なウィルキンソン回路100に対する帯域幅劣化の度合いが大きくなるという問題点があった。
そこで、本発明は、分布定数線路を1/4波長より短くして小型化しても電気的特性の劣化が少ないウィルキンソン回路を提供することを目的としている。
そこで、本発明は、分布定数線路を1/4波長より短くして小型化しても電気的特性の劣化が少ないウィルキンソン回路を提供することを目的としている。
本発明のウィルキンソン回路は、1/4波長より短い電気長とされると共に所定の特性インピーダンスとされ、入力端子と第1出力端子との間に接続された第1分布定数線路と、1/4波長より短い電気長とされると共に所定の特性インピーダンスとされ、前記入力端子と第2出力端子との間に接続された第2分布定数線路と、前記入力端子とアース間に接続された第1キャパシタと、前記第1出力端子と前記第2出力端子との間に接続された抵抗および第2キャパシタとを備え、前記抵抗は、前記第1出力端子と前記第2出力端子とをアイソレーションする抵抗であり、前記第1キャパシタおよび前記第2キャパシタは、1/4波長より短い電気長とされた前記第1分布定数線路および前記第2定数線路により前記入力端子と前記第1出力端子および前記第2出力端子とを整合させるキャパシタであることを最も主要な特徴としている。
本発明のウィルキンソン回路は、第1分布定数線路および第2分布定数線路を、1/4波長より短い電気長としたことから小型化することができる。また、入力端子とアース間に接続された第1キャパシタと、第1出力端子と第2出力端子との間に接続された第2キャパシタとが、1/4波長より短い電気長とされた第1分布定数線路および第2定数線路により入力端子と第1出力端子および第2出力端子とを整合させるキャパシタであることから、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
<第1実施例>
本発明の第1実施例のウィルキンソン回路1の回路図を図1に示す。図1に示す第1実施例のウィルキンソン回路1は、入力端子P1と第1出力端子P2との間に接続された第1分布定数線路10aと、入力端子P1と第2出力端子P3との間に接続された第2分布定数線路10bと、第1出力端子P2と第2出力端子P3との間に接続された抵抗Rsと第2キャパシタCsとの直列回路を備え、入力端子P1とアース間に第1キャパシタCpが接続されている。2本の第1分布定数線路10aおよび第2分布定数線路10bは1/4波長の電気長より短くされ、入力端子P1、第1出力端子P2および第2出力端子P3のインピーダンスをZoとした時のインピーダンスZwは、√2・Zoより高い線路となる。抵抗Rsは第1出力端子P2と第2出力端子P3との間のアイソレーションをとるためのアイソレーション抵抗である。また、第1キャパシタCpと第2キャパシタCsは、入力端子P1と第1出力端子P2および第2出力端子P3との整合を1/4波長より短い電気長とされた第1分布定数線路10aおよび第2分布定数線路10bにより取るためのキャパシタである。
本発明の第1実施例のウィルキンソン回路1の回路図を図1に示す。図1に示す第1実施例のウィルキンソン回路1は、入力端子P1と第1出力端子P2との間に接続された第1分布定数線路10aと、入力端子P1と第2出力端子P3との間に接続された第2分布定数線路10bと、第1出力端子P2と第2出力端子P3との間に接続された抵抗Rsと第2キャパシタCsとの直列回路を備え、入力端子P1とアース間に第1キャパシタCpが接続されている。2本の第1分布定数線路10aおよび第2分布定数線路10bは1/4波長の電気長より短くされ、入力端子P1、第1出力端子P2および第2出力端子P3のインピーダンスをZoとした時のインピーダンスZwは、√2・Zoより高い線路となる。抵抗Rsは第1出力端子P2と第2出力端子P3との間のアイソレーションをとるためのアイソレーション抵抗である。また、第1キャパシタCpと第2キャパシタCsは、入力端子P1と第1出力端子P2および第2出力端子P3との整合を1/4波長より短い電気長とされた第1分布定数線路10aおよび第2分布定数線路10bにより取るためのキャパシタである。
1波長の位相角を360°として、第1分布定数線路10aおよび第2分布定数線路10bの位相遅延量をθとし、使用中心周波数Foにおける角周波数をωoとしたときのインピーダンスをZwとした時に、入力端子P1側のインピーダンス2Zoを第1出力端子P2(第3出力端子P3)側のインピーダンスZoに、1/4波長より短い電気長とされた第1分布定数線路10a(第2分布定数線路10b)により整合させる条件で解くと、第1キャパシタCp、第2キャパシタCsおよび抵抗Rsは次式で与えられる。
Zw[Ω]=Zo√(1+cosec2θ) ただし(Zw>Zo) (1)
θ[°]=sin-1{Zo/√(Zw2−Zo2)}
ただし(0°<θ<90°) (2)
Cp[F]=[sin(2θ){(Zw/Zo)−(Zo/Zw)}]
/[ωo・Zo{(Zw・sinθ/Zo)2+cos2θ}] (3)
Rs[Ω]=(Zw・sinθ)2/Zo (4)
Cs[F]=1/{ωo・Zw・sin(2θ)−Cp(Zw・ωo・sinθ)2} (5)
Zw[Ω]=Zo√(1+cosec2θ) ただし(Zw>Zo) (1)
θ[°]=sin-1{Zo/√(Zw2−Zo2)}
ただし(0°<θ<90°) (2)
Cp[F]=[sin(2θ){(Zw/Zo)−(Zo/Zw)}]
/[ωo・Zo{(Zw・sinθ/Zo)2+cos2θ}] (3)
Rs[Ω]=(Zw・sinθ)2/Zo (4)
Cs[F]=1/{ωo・Zw・sin(2θ)−Cp(Zw・ωo・sinθ)2} (5)
一例として、使用中心周波数Foを150MHz、Zoを50Ω、第1分布定数線路10aおよび第2分布定数線路10bの特性インピーダンスZwを100Ωとしたときの位相遅延量θを上記(2)式から求めると、約35.26443°となり、図13に示す基本的なウィルキンソン回路100および図18に示す従来のウィルキンソン回路120に比べて第1分布定数線路10aおよび第2分布定数線路10bの長さが短くなり、より小型化が可能となる。使用中心周波数Foを150MHzとしたときの第1キャパシタCpと第2キャパシタCsおよび抵抗Rsの電気定数を上記(3)式ないし(5)式から求めると、第1キャパシタCpは約15.0053pFとなり、抵抗Rsは約66.6667Ω、第2キャパシタCsは約22.5079pFとなる。使用中心周波数Foを150MHzとし、上記した電気定数としたときの第1実施例のウィルキンソン回路1の電気特性を図2ないし図5に示す。
図2は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の入力端子P1からみたリターンロスの周波数特性である。図2を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約125.882MHzにおいて20dBのリターンロスが得られ、100MHzでは約15dBのリターンロスとなる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき約171.415MHzにおいて20dBのリターンロスが得られ、200MHzでは約12dBのリターンロスとなる。リターンロスの20dBを基準としたときの入力端子P1からみた帯域は低域側でFo−16.08%、高域側でFo+14.28%となるから比帯域は約30.36%の広帯域となる。
図3は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の出力端子P2(第2出力端子P3)からみたリターンロスの周波数特性である。図3を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約17dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約20dBのリターンロスが得られる。リターンロスの20dBを基準としたときの第1出力端子P2(第2出力端子P3)からみた比帯域は、入力端子P1からみたリターンロスの比帯域を超えるようになる。
図3は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の出力端子P2(第2出力端子P3)からみたリターンロスの周波数特性である。図3を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約17dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約20dBのリターンロスが得られる。リターンロスの20dBを基準としたときの第1出力端子P2(第2出力端子P3)からみた比帯域は、入力端子P1からみたリターンロスの比帯域を超えるようになる。
図4は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の第1出力端子P2と第2出力端子P3との間のアイソレーションの周波数特性である。図4を参照すると、アイソレーションは150MHzにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約119.755MHzにおいて20dBのアイソレーションが得られ、100MHzでは約14dBのアイソレーションとなる。また、150MHzから周波数を高くしていくと、アイソレーションが低減していき約182.336MHzにおいて20dBのアイソレーションが得られ、200MHzでは約16dBのアイソレーションとなる。アイソレーションの20dBを基準としたときの帯域は低域側でFo−20.16%、高域側でFo+21.56%となるから比帯域は約41.72%となる。
図5は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の第1出力端子P2および第2出力端子P3における分配損失の周波数特性である。図5を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.17dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.27dBの分配損失となる。
図5は、第1実施例のウィルキンソン回路1において、使用中心周波数Foを150MHzとした時の第1出力端子P2および第2出力端子P3における分配損失の周波数特性である。図5を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.17dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.27dBの分配損失となる。
上記したように、第1実施例のウィルキンソン回路1においては、基本的なウィルキンソン回路100と比較して、入力端子P1からのリターンロスの帯域は約17%縮小しているが、アイソレーションの帯域は逆に約15%拡大しており、第1実施例のウィルキンソン回路1は図13に示す基本的なウィルキンソン回路100に対する劣化の度合いが僅かであることがわかる。また、従来の小型化したウィルキンソン回路120との比較では、入力端子P1からのリターンロスの帯域は約50%拡大し、アイソレーションの帯域も約55%拡大しており、第1実施例のウィルキンソン回路1は図18に示す従来のウィルキンソン回路120より広帯域な特性となっていることが分かる。
本発明の第1実施例のウィルキンソン回路1では、第1分布定数線路10aおよび第2分布定数線路10bを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
本発明の第1実施例のウィルキンソン回路1では、第1分布定数線路10aおよび第2分布定数線路10bを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
本発明の第1実施例のウィルキンソン回路1において、直列接続された抵抗Rsと第2キャパシタCsとは集中定数素子であることから、分割することが可能である。図6に第1実施例のウィルキンソン回路1において、抵抗Rsを分割した変形例のウィルキンソン回路2の回路図を示し、図7に第1実施例のウィルキンソン回路1において、キャパシタCsを分割した他の変形例のウィルキンソン回路3の回路図を示す。
図6に示す変形例の第1実施例のウィルキンソン回路2は、第1実施例のウィルキンソン回路1において、抵抗Rsを第1抵抗Rs1と第2抵抗Rs2とに2分割して、第2キャパシタCsの両側に直列に接続している。すなわち、変形例のウィルキンソン回路2では、第1出力端子P2と第2出力端子P3との間に第1抵抗Rs1−第2キャパシタCs−第2抵抗Rs2からなる直列回路が接続されている。他の構成は、第1実施例のウィルキンソン回路1と同様とされている。抵抗値は、Rs=Rs1+Rs2とされ、例えば、第1抵抗Rs1と第2抵抗Rs2との抵抗値は、抵抗Rsの抵抗値を1/2とした抵抗値とされる。
第1実施例の変形例のウィルキンソン回路2では、3つの集中定数の第1抵抗Rs1−第1キャパシタCs−第2抵抗Rs2からなる直列回路とされることから、第1出力端子P2と第2出力端子P3間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。さらに、抵抗Rsが2分割されることから、抵抗Rs全体の耐電力を容易に増加させることが可能となる。第1実施例の変形例のウィルキンソン回路2においても、第1分布定数線路10aおよび第2分布定数線路10bを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
図6に示す変形例の第1実施例のウィルキンソン回路2は、第1実施例のウィルキンソン回路1において、抵抗Rsを第1抵抗Rs1と第2抵抗Rs2とに2分割して、第2キャパシタCsの両側に直列に接続している。すなわち、変形例のウィルキンソン回路2では、第1出力端子P2と第2出力端子P3との間に第1抵抗Rs1−第2キャパシタCs−第2抵抗Rs2からなる直列回路が接続されている。他の構成は、第1実施例のウィルキンソン回路1と同様とされている。抵抗値は、Rs=Rs1+Rs2とされ、例えば、第1抵抗Rs1と第2抵抗Rs2との抵抗値は、抵抗Rsの抵抗値を1/2とした抵抗値とされる。
第1実施例の変形例のウィルキンソン回路2では、3つの集中定数の第1抵抗Rs1−第1キャパシタCs−第2抵抗Rs2からなる直列回路とされることから、第1出力端子P2と第2出力端子P3間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。さらに、抵抗Rsが2分割されることから、抵抗Rs全体の耐電力を容易に増加させることが可能となる。第1実施例の変形例のウィルキンソン回路2においても、第1分布定数線路10aおよび第2分布定数線路10bを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
また、図7に示す第1実施例の他の変形例のウィルキンソン回路3は、第1実施例のウィルキンソン回路1において、第2キャパシタCsを第3キャパシタCs1と第4キャパシタCs2とに2分割して、抵抗Rsの両側に直列に接続している。すなわち、第1実施例の他の変形例のウィルキンソン回路3では、第1出力端子P2と第2出力端子P3との間に第3キャパシタCs1−抵抗Rs−第4キャパシタCs2からなる直列回路が接続されている。他の構成は、第1実施例のウィルキンソン回路1と同様とされている。容量値は、Cs=Cs1・Cs2/(Cs1+Cs2)とされ、例えば、第3キャパシタCs1と第4キャパシタCs2との容量値は、第2キャパシタCsの容量値を2倍とした容量値とされる。
第1実施例の他の変形例のウィルキンソン回路3では、3つの集中定数の第3キャパシタCs1−抵抗Rs−第4キャパシタCs2からなる直列回路とされることから、第1出力端子P2と第2出力端子P3間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。第1実施例の他の変形例のウィルキンソン回路3においても、第1分布定数線路10aおよび第2分布定数線路10bを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
第1実施例の他の変形例のウィルキンソン回路3では、3つの集中定数の第3キャパシタCs1−抵抗Rs−第4キャパシタCs2からなる直列回路とされることから、第1出力端子P2と第2出力端子P3間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。第1実施例の他の変形例のウィルキンソン回路3においても、第1分布定数線路10aおよび第2分布定数線路10bを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
<第2実施例>
本発明の第2実施例のウィルキンソン回路4の回路図を図8に示す。図8に示す第2実施例のウィルキンソン回路4は、入力端子P1と第1出力端子P2との間に接続された第1分布定数線路40aと、入力端子P1と第2出力端子P3との間に接続された第2分布定数線路40bと、第1出力端子P2と第2出力端子P3との間に接続された抵抗Rdと第5キャパシタCdとの並列回路を備え、入力端子P1とアース間に第1キャパシタCpが接続されている。2本の第1分布定数線路40aおよび第2分布定数線路40bは1/4波長の電気長より短くされ、入力端子P1、第1出力端子P2および第2出力端子P3のインピーダンスをZoとした時のインピーダンスZwは、√2・Zoより高い線路となる。抵抗Rdは第1出力端子P2と第2出力端子P3との間のアイソレーションをとるためのアイソレーション抵抗である。また、第1キャパシタCpと第5キャパシタCdは、入力端子P1と第1出力端子P2および第2出力端子P3との整合を1/4波長より短い電気長とされた第1分布定数線路40aおよび第2分布定数線路40bにより取るためのキャパシタである。
本発明の第2実施例のウィルキンソン回路4の回路図を図8に示す。図8に示す第2実施例のウィルキンソン回路4は、入力端子P1と第1出力端子P2との間に接続された第1分布定数線路40aと、入力端子P1と第2出力端子P3との間に接続された第2分布定数線路40bと、第1出力端子P2と第2出力端子P3との間に接続された抵抗Rdと第5キャパシタCdとの並列回路を備え、入力端子P1とアース間に第1キャパシタCpが接続されている。2本の第1分布定数線路40aおよび第2分布定数線路40bは1/4波長の電気長より短くされ、入力端子P1、第1出力端子P2および第2出力端子P3のインピーダンスをZoとした時のインピーダンスZwは、√2・Zoより高い線路となる。抵抗Rdは第1出力端子P2と第2出力端子P3との間のアイソレーションをとるためのアイソレーション抵抗である。また、第1キャパシタCpと第5キャパシタCdは、入力端子P1と第1出力端子P2および第2出力端子P3との整合を1/4波長より短い電気長とされた第1分布定数線路40aおよび第2分布定数線路40bにより取るためのキャパシタである。
1波長の位相角を360°として、第1分布定数線路40aおよび第2分布定数線路40bの位相遅延量θと、使用中心周波数Foにおける角周波数をωoとしたときのインピーダンスZwと、第1キャパシタCpとは、上記(1)(2)(3)式で与えられ、第1実施例のウィルキンソン回路1の第1出力端子P2とび第2出力端子P3との間のインピーダンスが、第2実施例のウィルキンソン回路4の第1出力端子P2と第2出力端子P3との間のインピーダンスと等しいとして解くと、第5キャパシタCdおよび抵抗Rdは次式で与えられる。
Rd[Ω]=2・Zo (6)
Cd[F]=Cp/2 (7)
一例として、使用中心周波数Foを150MHz、Zoを50Ω、第1分布定数線路40aおよび第2分布定数線路40bの特性インピーダンスZwを100Ωとしたときの位相遅延量θは、約35.26443°となり、使用中心周波数を150MHzとしたときの第1キャパシタCpは約15.0053pFであり、第1実施例のウィルキンソン回路1と同様となる。また、上記(6)(7)式から抵抗Rdは100Ω、第5キャパシタCdは約7.5026pFとなる。使用中心周波数Foを150MHzとし、上記した電気定数としたときの第2実施例のウィルキンソン回路4の電気特性を図9ないし図12に示す。
Rd[Ω]=2・Zo (6)
Cd[F]=Cp/2 (7)
一例として、使用中心周波数Foを150MHz、Zoを50Ω、第1分布定数線路40aおよび第2分布定数線路40bの特性インピーダンスZwを100Ωとしたときの位相遅延量θは、約35.26443°となり、使用中心周波数を150MHzとしたときの第1キャパシタCpは約15.0053pFであり、第1実施例のウィルキンソン回路1と同様となる。また、上記(6)(7)式から抵抗Rdは100Ω、第5キャパシタCdは約7.5026pFとなる。使用中心周波数Foを150MHzとし、上記した電気定数としたときの第2実施例のウィルキンソン回路4の電気特性を図9ないし図12に示す。
図9は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の入力端子P1からみたリターンロスの周波数特性である。図9を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約125.882MHzにおいて20dBのリターンロスが得られ、100MHzでは約15dBのリターンロスとなる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき約171.415MHzにおいて20dBのリターンロスが得られ、200MHzでは約12dBのリターンロスとなる。このリターンロスの周波数特性は第1実施例のウィルキンソン回路1と同様であり、20dBを基準としたときの入力端子P1からみた帯域は低域側でFo−16.08%、高域側でFo+14.28%となって比帯域は約30.36%の広帯域となる。
図10は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の出力端子P2(第2出力端子P3)からみたリターンロスの周波数特性である。図10を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約20dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約28dBのリターンロスが得られる。リターンロスの20dBを基準としたときの第1出力端子P2(第2出力端子P3)からみた比帯域は、入力端子P1からみたリターンロスの比帯域を超えるようになる。
図10は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の出力端子P2(第2出力端子P3)からみたリターンロスの周波数特性である。図10を参照すると、リターンロスは150MHzにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、100MHzでは約20dBのリターンロスが得られる。また、150MHzから周波数を高くしていくと、リターンロスが低減していき、200MHzでは約28dBのリターンロスが得られる。リターンロスの20dBを基準としたときの第1出力端子P2(第2出力端子P3)からみた比帯域は、入力端子P1からみたリターンロスの比帯域を超えるようになる。
図11は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の第1出力端子P2と第2出力端子P3との間のアイソレーションの周波数特性である。図11を参照すると、アイソレーションは150MHzにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約129.226MHzにおいて20dBのアイソレーションが得られ、100MHzでは約12dBのアイソレーションとなる。また、150MHzから周波数を高くしていくと、アイソレーションが低減していき約171.071MHzにおいて20dBのアイソレーションが得られ、200MHzでは約13dBのアイソレーションとなる。アイソレーションの20dBを基準としたときの帯域は低域側でFo−13.85%、高域側でFo+14.05%となるから比帯域は約27.90%となる。
図12は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の第1出力端子P2および第2出力端子P3における分配損失の周波数特性である。図12を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.17dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.27dBの分配損失となる。この分配損失の周波数特性は、第1実施例のウィルキンソン回路1と同様となる。
図12は、第2実施例のウィルキンソン回路4において、使用中心周波数Foを150MHzとした時の第1出力端子P2および第2出力端子P3における分配損失の周波数特性である。図12を参照すると、分配損失は150MHzにおいて最小となり、約3.01dBの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、100MHzでは約3.17dBの分配損失となる。また、150MHzから周波数を高くしていくと、分配損失が増加していき、200MHzでは約3.27dBの分配損失となる。この分配損失の周波数特性は、第1実施例のウィルキンソン回路1と同様となる。
上記したように、第2実施例のウィルキンソン回路4においては、基本的なウィルキンソン回路100と比較して、入力端子P1からのリターンロスの帯域は約17%縮小しており、アイソレーションの帯域も約23%縮小しているが、基本的なウィルキンソン回路100に対する劣化の度合いが小さいことがわかる。また、従来の小型化したウィルキンソン回路120との比較では、入力端子P1からのリターンロスの帯域は約50%拡大し、アイソレーションの帯域も約4%拡大しており、第2実施例のウィルキンソン回路4は図18に示す従来のウィルキンソン回路120より広帯域な特性となっていることが分かる。
そして、本発明の第2実施例のウィルキンソン回路4では、第1実施例のウィルキンソン回路1と同様に第1分布定数線路40aおよび第2分布定数線路40bを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
そして、本発明の第2実施例のウィルキンソン回路4では、第1実施例のウィルキンソン回路1と同様に第1分布定数線路40aおよび第2分布定数線路40bを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。
以上説明した本発明の第1実施例にかかるウィルキンソン回路においては、抵抗やキャパシタの分割数は、2分割に限らずさらに分割数を増やすことも可能である。
以上説明した本発明の第2実施例にかかるウィルキンソン回路においては、抵抗RdとキャパシタCdが並列に接続されていることから、第1出力端子P2と第2出力端子P3間の距離が第1実施例のウィルキンソン回路より短くすることができるので、占有面積をより縮小でき、更なる小型化が可能となる。
以上説明した本発明の第2実施例にかかるウィルキンソン回路においては、抵抗RdとキャパシタCdが並列に接続されていることから、第1出力端子P2と第2出力端子P3間の距離が第1実施例のウィルキンソン回路より短くすることができるので、占有面積をより縮小でき、更なる小型化が可能となる。
1〜4 ウィルキンソン回路、10a 第1分布定数線路、10b 第2分布定数線路、40a 第1分布定数線路、40b 第2分布定数線路、P1 入力端子、P2 第1出力端子、P3 第2出力端子、100 ウィルキンソン回路、110a 分布定数線路、110b 分布定数線路、P101 入力端子、P102 第1出力端子、P103 第2出力端子、120 ウィルキンソン回路、120a 分布定数線路、120b 分布定数線路、P121 入力端子、P122 第1出力端子、P123 第2出力端子
Claims (5)
- 1/4波長より短い電気長とされると共に所定の特性インピーダンスとされ、入力端子と第1出力端子との間に接続された第1分布定数線路と、
1/4波長より短い電気長とされると共に所定の特性インピーダンスとされ、前記入力端子と第2出力端子との間に接続された第2分布定数線路と、
前記入力端子とアース間に接続された第1キャパシタと、
前記第1出力端子と前記第2出力端子との間に接続された抵抗および第2キャパシタとを備え、
前記抵抗は、前記第1出力端子と前記第2出力端子とをアイソレーションする抵抗であり、前記第1キャパシタおよび前記第2キャパシタは、1/4波長より短い電気長とされた前記第1分布定数線路および前記第2定数線路により前記入力端子と前記第1出力端子および前記第2出力端子とを整合させるキャパシタであることを特徴とするウィルキンソン回路。 - 前記抵抗および前記第2キャパシタとが直列接続されて前記第1出力端子と前記第2出力端子との間に接続されることを特徴とする請求項1に記載のウィルキンソン回路。
- 前記抵抗および前記第2キャパシタとが並列接続されて前記第1出力端子と前記第2出力端子との間に接続されることを特徴とする請求項1に記載のウィルキンソン回路。
- 抵抗値が略1/2とされて2分割された前記抵抗が、前記第2キャパシタの両側に直列接続されて前記第1出力端子と前記第2出力端子との間に接続されることを特徴とする請求項2に記載のウィルキンソン回路。
- 容量値が略2倍とされて2分割された前記第2キャパシタが、前記抵抗の両側に直列接続されて前記第1出力端子と前記第2出力端子との間に接続されることを特徴とする請求項2に記載のウィルキンソン回路。
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