JP2018186121A - 半導体パッケージ基板、半導体パッケージ、および半導体装置 - Google Patents
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Abstract
【課題】高低温環境を経ても、半導体パッケージ基板とプリント配線板間のはんだバンプの亀裂および電極パッドの剥離を抑制可能な半導体パッケージ基板、半導体パッケージおよび半導体装置を提供することを課題とする。【解決手段】コア基材1と、ビルドアップ層と、応力緩衝層と、を備えた半導体パッケージ基板I−1において、ビルドアップ層は最上層が配線パターン2であり、応力緩衝層は、プリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層7と、第二の応力緩衝層8を備えられており、第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板。【選択図】図1
Description
本発明は、半導体パッケージ基板、および半導体パッケージ、半導体装置に関する。
半導体チップとマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の差を緩和し、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。
また、半導体パッケージ基板は、基板内の配線幅とピッチを各層で変化させることで、半導体チップとマザーボードのそれぞれの線幅とピッチに適合させ、電気的接続を可能としている。
一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが、半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は半導体チップの端子面を基板側の端子面に配置することにより、多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。
基板の厚さが薄い半導体パッケージ基板およびコア基材を有しないいわゆるコアレス基板に、半導体チップをフリップチップ実装する際に、はんだ接合するために高温炉にて加熱する工程がある。この時に半導体パッケージ基板に反りが発生し、半導体チップと半導体パッケージ基板間の隣接するはんだ同士が離れ、接続のオープン不良が生じたり、逆にはんだが一体化することにより接続のショート不良等の不具合が発生し、良好なはんだ接合ができない問題がある。
さらに、はんだ接合後の冷却時には、半導体チップと半導体パッケージ基板の線膨張係数または熱膨張率(CTE、Coefficient of Thermal Expansion)の差の影響で半導体パッケージが反り、はんだバンプに応力が発生し、はんだにクラックが生じる。これらの影響により、製造の歩留まりやはんだ接合部の信頼性を十分に確保できない問題がある。
また、近年では高性能なシステムを短期間で開発するために従来のSoC(System on a Chip)だけでなく、1つのパッケージ上で大規模なシステムを構築するSiP(System in a Pachage)が用いられている。例えば、CPU、GPUと大容量メモリ等の複数の半導体チップを1つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、3次元に配置する形態もある。
また、2、3次元に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μm幅の微細配線や数十μmピッチのマイクロバンプの形成が求められている。これらの狭いバンプピッチの実装を実現するために、コア部に寸法安定性が高い材料を用いたインターポーザが提案されている。例えば、基板のコア部が半導体チップと材料が同じであるシリコンインターポーザや、高い絶縁性を有し、半導体チップと線膨張係数が近いガラスインターポーザなどが提案されている。
図6は従来の半導体パッケージ基板I´の構造例を示す断面図である。半導体パッケー
ジ基板I´の中心部には、ガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材1が備えられている。またコア基材1の上下に配線パターン2、絶縁樹脂層3の順に積層されている。さらに各配線パターン層の導通のため、コア基材1およびビルドアップ層にスルーホール電極4またはビア6を設けている。また、最上部または最下部の絶縁樹脂層3上にはソルダーレジスト10が形成され、ソルダーレジストがない部分は電極パッド9が形成されている。
ジ基板I´の中心部には、ガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材1が備えられている。またコア基材1の上下に配線パターン2、絶縁樹脂層3の順に積層されている。さらに各配線パターン層の導通のため、コア基材1およびビルドアップ層にスルーホール電極4またはビア6を設けている。また、最上部または最下部の絶縁樹脂層3上にはソルダーレジスト10が形成され、ソルダーレジストがない部分は電極パッド9が形成されている。
ここで、シリコンインターポーザやガラスインターポーザなどは、コア基材1の弾性率が従来のガラスエポキシ系材料と比較して高く、線膨張係数または熱膨張率(CTE)は低い。そのため、プリント配線板(マザーボード)に実装する際に、プリント配線板と半導体パッケージの線膨張係数差が要因で、プリント配線板搭載面のはんだバンプ13および電極パッド12にせん断応力が生じると、ガラスエポキシ系材料の場合と比較して応力は大きくなる。
また、リフローはんだ付け工程のような高低温環境下において、はんだバンプ13および電極パッド12に発生する応力の方向や大きさが変化し、はんだバンプ13の亀裂やバンプ上下部の電極パッド12と絶縁樹脂層3の間に剥離が発生する可能性があり、半導体パッケージの接続信頼性の低下をもたらすおそれがある。これらの背景から、はんだバンプの亀裂や電極パッドの剥離を防止し、配線の接続信頼性を確保することが必要となっている。
これらの問題の解決案として、半導体パッケージ基板I´とそれをはんだバンプを介して接合し実装するプリント配線板の両基板に応力緩衝層を設けることにより、はんだバンプ13の応力が低減され、亀裂を防止することが提案されている(特許文献1)。しかしながら、この方法では半導体パッケージ基板とプリント配線板の両方に応力緩衝層を設けているため、両基板で応力緩衝層形成工程の追加が必要となり、作製工程数が増加してしまう。また、設計に制約を設けてしまうおそれもある。
本発明は、以上の事情の下になされ、高低温環境を経ても、半導体パッケージ基板とプリント配線板間のはんだバンプの亀裂および電極パッドの剥離を抑制可能な半導体パッケージ基板、半導体パッケージおよび半導体装置を提供することを課題とする。
上記の課題を解決する手段として、本発明の請求項1に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶
縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶
縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
また、請求項2に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は絶縁樹脂層であり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、
第二の応力緩衝層は、電極パッドと、ビアと、を備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は絶縁樹脂層であり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、
第二の応力緩衝層は、電極パッドと、ビアと、を備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
また、請求項3に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板である。
また、請求項4に記載の発明は、請求項1〜3のいずれかに記載の前記半導体パッケージ基板を使用したことを特徴とする半導体パッケージである。
また、請求項5に記載の発明は、請求項4に記載の前記半導体パッケージを使用したことを特徴とする半導体装置である。
本発明の半導体パッケージ基板によれば、半導体パッケージ基板のプリント配線板に実装する側の、ビルドアップ層の表面に、第一の応力緩衝層と第二の応力緩衝層が備えられており、第一の応力緩衝層の厚さが10μm〜50μmであり、且つ弾性率が1.0GPa〜10.0GPaであり、第二の応力緩衝層の厚さが10μm〜100μmであり、且
つ線膨張係数がコア基材の線膨張係数より大きく、プリント配線板の値と同等であるため、高低温環境下においてもはんだバンプ部や電極パッドと絶縁樹脂層界面に発生する応力を低減させることでバンプの亀裂や電極パッドの剥離の発生を抑制できる。また、半導体パッケージ基板のみに応力緩衝層を形成するため、応力緩衝層形成による基板設計の制約を低減させることができる。
つ線膨張係数がコア基材の線膨張係数より大きく、プリント配線板の値と同等であるため、高低温環境下においてもはんだバンプ部や電極パッドと絶縁樹脂層界面に発生する応力を低減させることでバンプの亀裂や電極パッドの剥離の発生を抑制できる。また、半導体パッケージ基板のみに応力緩衝層を形成するため、応力緩衝層形成による基板設計の制約を低減させることができる。
また、本発明の半導体パッケージ基板を使用した半導体パッケージおよび本発明の半導体パッケージを使用した半導体装置は、高低温環境下においてもはんだバンプ部や電極パッドと絶縁樹脂層界面に発生する応力を低減させることでバンプの亀裂や電極パッドの剥離の発生を抑制できるため、高い信頼性を得ることができる。
以下に本発明による半導体パッケージ基板、半導体パッケージ、および半導体装置について説明するが、本発明はこれに限定されるわけではない。
<半導体パッケージ基板>
(基本形態)
本発明の半導体パッケージ基板は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であり、コア基材と、ビルドアップ層と、応力緩衝層と、を備えている。
(基本形態)
本発明の半導体パッケージ基板は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であり、コア基材と、ビルドアップ層と、応力緩衝層と、を備えている。
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、ビルドアップ層の最上層は配線パターンであり、応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなる。
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えている。
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaである。
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内である。
図1は本発明における半導体パッケージ基板の構造例を示す断面図である。半導体パッケージ基板I−1はコア基材1、コア基材1の両面に形成されたビアパッド5、ビア6、その両面に配線パターン2を有している。なお、コア基材1には各配線パターン2を接続するために厚み方向にスルーホール電極4を有している。コア基材1の材料は例えばガラスエポキシ樹脂、シリコン、ガラスを用いることができる。また、配線パターン2上には絶縁樹脂層3を積層したビルドアップ層を有している。
ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂層3と配線パターン2を交互に有する。絶縁樹脂層3は例えばエポキシ系やポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターン2は例えば銅を用いることができる。なお、各層の配線パターン2はビア6により相互に電気的に接続されている。
本発明の特徴は、半導体パッケージ基板I−1のプリント配線板搭載面側のビルドアップ層上に2層からなる第一および第二の応力緩衝層7、8を形成していることである。ビルドアップ層の最上層は配線パターン2であり、その直上に形成する第一の応力緩衝層7の厚さは、高低温環境下においてはんだバンプ13および電極パッド12に発生する応力を緩和できる厚さ以上にする。厚さは応力緩和層や半導体パッケージ基板I−1の弾性率や線膨張係数にもよるが、10μm〜50μmであることが必要である。
また、第一の応力緩衝層7の弾性率はコア基材1やビルドアップ層の絶縁樹脂層3の弾性率より小さい値である。こうすることにより、はんだバンプ13および電極パッド12に発生する応力が応力緩衝層の変形により緩和される。具体的には弾性率が1.0GPa〜10.0GPaであることが必要である。1.0GPa未満の場合には応力は緩和されるが配線形成時に配線形成面の平坦性の確保が困難となる。一方、10.0GPaを超える場合には、十分に応力が緩和されず、はんだバンプ13の亀裂や電極パッド12の剥離の抑制効果が低下する。前記の理由より、上記の弾性率の条件、1.0GPa〜10.0GPaが好ましい。材料としては、例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコン樹脂等がであることが必要である。しかしこれらに限定する必要は無く、配線パターン2の金属およびビルドアップ層の絶縁材料と密着し、実装する際に加熱する温度までの耐熱性を有し、且つ弾性率が1.0GPa〜10.0GPaであるような材料であれば好適に使用可能である。
第一の応力緩衝層7の形成方法としては、特に限定されず、例えば各種塗布方法や各種プレス方法を用いてビルドアップ層上に形成することができる。
その後、第一の応力緩衝層7に必要に応じて、ビア6、電極パッド9、配線パターン2を形成する。
次に、ビルドアップ層直上に形成した第一の応力緩衝層7上に、第二の応力緩衝層8を形成する。第二の応力緩衝層8の厚さは高低温環境下においてはんだバンプ13および電極パッド9に発生する応力を緩和できる厚さ以上にする。第二の応力緩衝層8の厚さは、第一の応力緩衝層7や半導体パッケージ基板I−1の弾性率や線膨張係数にもよるが10μm〜100μmである必要がある。
また、第二の応力緩衝層8の線膨張係数は、コア基材1よりも大きく、半導体パッケージI−1を実装するプリント配線板と同等、例えばプリント配線板の線膨張係数の±20%、であることが好ましい。線膨張係数が、プリント配線板の値の20%を超えて小さい場合、逆に20%を超えて大きい場合、半導体パッケージI−1とプリント配線板間のはんだバンプ13に発生する応力を、はんだバンプ13に亀裂が入らない程度に低減することができない。
こうすることにより、半導体パッケージI−1とプリント配線板間のはんだバンプ13に発生する応力を低減することができ、はんだバンプ13の亀裂の発生を抑制することができる。第二の応力緩衝層8の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコン樹脂等が好ましい。しかしながらこれらに限定する必要はなく、
配線パターン2などの配線部の金属およびビルドアップ層の絶縁樹脂層と密着した状態で、実装する際に加熱する温度までの耐熱性を有し、且つ線膨張係数が上記の値であるような材料であれば良い。
配線パターン2などの配線部の金属およびビルドアップ層の絶縁樹脂層と密着した状態で、実装する際に加熱する温度までの耐熱性を有し、且つ線膨張係数が上記の値であるような材料であれば良い。
第二の応力緩和層8の形成方法としては、特に限定されず、例えば各種塗布方法や各種プレス方法を用いて第一の応力緩衝層7上に積層することができる。
その後、第二の応力緩衝層8に必要に応じて、ビア6、電極パッド9、配線パターン2を形成する。
その後、最上層、最下層の配線パターン2には、電気信号を外部に接続するために電極パッド9、12を形成する。また、最表面には電極パッド上に開口するようにソルダーレジスト10を形成する。なおソルダーレジスト10の材料は、例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。
その後電極パッド9上にはんだバンプ11を印刷法やはんだボール振込み法などを用いて形成する。
(第一の変形例)
上記の基本形態で説明した本発明の半導体パッケージ基板と異なるのは、ビルドアップ層だけである。
具体的には、ビルドアップ層の最上層は絶縁樹脂層であり、第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、第二の応力緩衝層は、電極パッドと、ビアと、を備えている。
上記の基本形態で説明した本発明の半導体パッケージ基板と異なるのは、ビルドアップ層だけである。
具体的には、ビルドアップ層の最上層は絶縁樹脂層であり、第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、第二の応力緩衝層は、電極パッドと、ビアと、を備えている。
図2に本発明の第一の変形例における半導体パッケージ基板I−2の構造を示す断面図を示す。第一の応力緩衝層7をビルドアップ層の絶縁樹脂層の直上に形成した後、ビア6、電極パッド12、配線パターン2を形成した構造である。このようにすることで、応力緩衝層も多層配線層の絶縁樹脂層として使用することにより、積層数を減少させることができる。また、ビア6が第一の応力緩衝層7に接しているため、ビア6周辺部に発生する応力も緩和することができ、ビア6の接続信頼性も同時に確保することができる。
(第二の変形例)
第二の変形例においては、ビルドアップ層は基本形態と同様であるが、応力緩衝層は、応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられている点が異なる。
第二の変形例においては、ビルドアップ層は基本形態と同様であるが、応力緩衝層は、応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられている点が異なる。
図3に本発明の第二の変形例における半導体パッケージ基板I−3の構造を示す断面図を示す。第二の応力緩衝層8を第一の応力緩衝層7の直上に形成した後、ビア6、電極パッド12、配線パターン2を形成した構造である。このようにすることで応力緩衝層も多層配線層の絶縁樹脂層として使用することで積層数を減少させることができる。また、ビア6が第一の応力緩衝層7に接しているため、ビア6周辺部に発生する応力も緩和することができ、ビア6の接続信頼性も同時に確保することができる。
<半導体パッケージ>
次に、本発明の半導体パッケージ基板I−1を用いた半導体パッケージIIについて図4を用いて説明する。
半導体パッケージ基板I−1の半導体チップ搭載領域上にフラックスを塗布した後、図4に例示したように、半導体チップ16をフリップチップ実装し、半導体チップ16と半
導体パッケージ基板Iを電気的に接続する。その後、アンダーフィル17を半導体チップ16と半導体パッケージ基板Iの間に挿入し、加熱しアンダーフィルを硬化させ、半導体パッケージIIを作製する。ここで、図4に例示した半導体パッケージIIの半導体パッケージ基板Iは、半導体パッケージ基板I−1(図1)、半導体パッケージ基板I−2(図2)、半導体パッケージ基板I−3(図3)のいずれかを指すものとする。
次に、本発明の半導体パッケージ基板I−1を用いた半導体パッケージIIについて図4を用いて説明する。
半導体パッケージ基板I−1の半導体チップ搭載領域上にフラックスを塗布した後、図4に例示したように、半導体チップ16をフリップチップ実装し、半導体チップ16と半
導体パッケージ基板Iを電気的に接続する。その後、アンダーフィル17を半導体チップ16と半導体パッケージ基板Iの間に挿入し、加熱しアンダーフィルを硬化させ、半導体パッケージIIを作製する。ここで、図4に例示した半導体パッケージIIの半導体パッケージ基板Iは、半導体パッケージ基板I−1(図1)、半導体パッケージ基板I−2(図2)、半導体パッケージ基板I−3(図3)のいずれかを指すものとする。
次に、半導体パッケージ基板I−1にスティフナ14を貼り合わせる。なお、スティフナ14の厚さは特に限定されず、高い剛性が確保できる厚さでよい。スティフナ14の材料としては、半導体パッケージ基板I−1の熱膨張率(CTE)、剛性(弾性率)の関係より選択し、例えば、鉄、銅、銅合金、ステンレス鋼などを好適に使用することができる。
スティフナ14と半導体パッケージ基板I−1を密着させるために例えば、スティフナ14に接着層15(図4参照)を塗布し、半導体パッケージ基板I−1と密着させ、接着する。なお、接着層15の材料としては、エポキシ系およびアクリル系接着剤などを挙げることができる。
<半導体装置>
次に、本発明の半導体パッケージIIをプリント配線板にフリップチップ実装した半導体装置IIIについて図5を用いて説明する。
半導体パッケージIIのプリント配線板搭載面に、はんだボール搭載装置などのはんだボール搭載手段を用いてはんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ13を形成することができる。その後、半導体パッケージIIをプリント配線板18に実装し、半導体装置IIIを作製することができる。
次に、本発明の半導体パッケージIIをプリント配線板にフリップチップ実装した半導体装置IIIについて図5を用いて説明する。
半導体パッケージIIのプリント配線板搭載面に、はんだボール搭載装置などのはんだボール搭載手段を用いてはんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ13を形成することができる。その後、半導体パッケージIIをプリント配線板18に実装し、半導体装置IIIを作製することができる。
ここで、高低温環境下においては、半導体パッケージIIとプリント配線板18の線膨張係数の違いから、はんだバンプ13や電極パッド12に応力が発生し、はんだバンプ13の亀裂や電極パッド12の剥離が発生するおそれがある。
本発明の半導体パッケージIIの製造方法においては、半導体パッケージ基板Iに2層からなる応力緩衝層7、8を形成することにより、第二の応力緩衝層8の線膨張係数をプリント配線板18と同等の値、具体的にはプリント配線板の線膨張係数の値の±20%以内にすることで、高低温環境下において、はんだバンプ13に発生する応力を抑制することができる。しかしながら、第二の応力緩衝層8だけ形成した場合には、はんだバンプ13の応力は低減されるが、第二の応力緩衝層8とビルドアップ層との界面に応力が発生し、ビルドアップ層と第二の応力緩衝層8間で剥離するおそれがある。そのため、第一の応力緩衝層7の弾性率をコア基材1やビルドアップ層の絶縁樹脂層3の弾性率より小さい値にすることで、第二の応力緩衝層8とビルドアップ層との界面に発生する応力を低減させることができ、剥離を抑制することができる。一方、第一の応力緩衝層7のみ形成した場合には、はんだバンプ13に発生した応力は第一の応力緩衝層7にて低減されるが、電極パッド12と第一の応力緩衝層7との密着は、電極パッド12と第一の応力緩衝層7が接触している面積に依存し、電極パッド12の径が小さいほどパッド外周部に集中する応力も大きくなるため、電極パッド12が剥離する可能性が高くなる。本発明では第二の応力緩衝層8とビルドアップ層との界面に発生している応力を第一の応力緩衝層7の変形により緩和させることで、電極パッド12の応力を緩和し、剥離を防止することができる。さらに、第二の応力緩衝層8とビルドアップ層は、半導体パッケージ基板Iの面全体で密着しているため、局所的な応力の集中を防止できるため、第二の応力緩衝層8とビルドアップ層との界面の剥離抑制効果が向上する。このように、高低温環境下においてもはんだバンプ13や電極パッド12と絶縁樹脂層との界面に掛かる応力を低減させることでバンプの亀裂や、電極パッド12の剥離の発生を抑制できる。
以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。
<実施例1>
厚さ300μmのガラス(線膨張係数:3×10−6/K)を用いたコア基材上に、ビルドアップ層の絶縁樹脂層の材料として線膨張係数が23×10−6/Kで、弾性率が7.5GPaであるフィラーを添加したエポキシ系樹脂を用い、配線パターンとして銅を用いたビルドアップ層を3層形成した。
厚さ300μmのガラス(線膨張係数:3×10−6/K)を用いたコア基材上に、ビルドアップ層の絶縁樹脂層の材料として線膨張係数が23×10−6/Kで、弾性率が7.5GPaであるフィラーを添加したエポキシ系樹脂を用い、配線パターンとして銅を用いたビルドアップ層を3層形成した。
その後、プリント配線板搭載面に第一の応力緩衝層として、弾性率が4.0GPa、厚さ20μmであるエポキシ樹脂を、真空プレス法を用いて形成し、その応力緩衝層上にビア、ビアパッド、配線パターンをフォトリソグラフィ法およびめっき法を用いて形成した。
次に、第二の応力緩衝層として、線膨張係数15×10−6/K、厚さ40μmであるエポキシ樹脂を、真空プレス法を用いて形成し、同様の手法でビア、ビアパッド、配線パターンを形成した。
その後、最表面には電極パッド上に開口するようにソルダーレジストを形成した。また、半導体チップ接合部に、はんだボール搭載装置を用いて、0.150mmピッチのはんだバンプを形成した。
このようにして半導体パッケージ基板を作製した。また、半導体パッケージ基板の大きさは50mm角、厚さは0.35mmである。
このようにして半導体パッケージ基板を作製した。また、半導体パッケージ基板の大きさは50mm角、厚さは0.35mmである。
また、厚さ0.725mm、0.150mmピッチのはんだバンプを有する外形20mm角の半導体チップを用意した。
また、コア基材として弾性率が23〜25GPa、線膨張係数が13〜17×10−6/Kであるガラスエポキシ基板を用い、配線パターンとして銅箔を用いたプリント配線板を作製した。なお、半導体パッケージ搭載面に、はんだボール搭載装置を用いて、1.000mmピッチのはんだバンプを形成した。また、プリント配線板の大きさは100mm角、厚さは0.85mmである。
次に、接着剤を、ディスペンサを用いてスティフナに塗布し、半導体パッケージ基板の半導体チップ搭載面に接するように配置した。その後120℃で1時間加熱し、接着剤を硬化させた。
次に、スティフナが貼付けられた半導体パッケージ基板に、ディスペンサを用いてフラックスを半導体チップ接続範囲にスプレー塗布した。その後マウンター(電子部品実装機)を用いて半導体チップの端子面を半導体パッケージ基板の実装領域に配置した。
次に、最高温度が260℃となるリフロー炉に通して、半導体パッケージ基板と半導体チップをはんだ接合した。
次に、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルカリ系溶剤を用いた。
次に、プレベーキングを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行った。
次に、ディスペンサを用いて接合された半導体チップと半導体パッケージ基板の間にエ
ポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、挿入方法はアンダーフィル配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は165℃、2時間とした。
次に、ディスペンサを用いて接合された半導体チップと半導体パッケージ基板の間にエ
ポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、挿入方法はアンダーフィル配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は165℃、2時間とした。
次に、半導体パッケージのプリント配線板搭載面に、はんだボール搭載装置を用いてはんだボールを搭載し、リフロー炉にて加熱することにより、1.000mmピッチのはんだバンプを形成した。
次に、半導体パッケージをプリント配線板に実装し、電気的に接続した。
次に、半導体パッケージをプリント配線板に実装し、電気的に接続した。
次に、半導体パッケージを実装したプリント配線板に熱冷衝撃試験機を用いて−40〜125℃の範囲で温度を交互に変動させる温度サイクル試験を1000サイクル行った後、半導体パッケージとプリント配線板間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。
観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、配線の接続信頼性が確保されていることを確認した。
観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、配線の接続信頼性が確保されていることを確認した。
<比較例>
半導体パッケージ基板として、2層の応力緩衝層を形成しない場合、第一の応力緩衝層のみを形成した場合、第二の応力緩衝層のみを形成した場合、の計3種類の半導体パッケージを作製し、プリント配線板に実装した。その他は実施例1と同様とした。
半導体パッケージ基板として、2層の応力緩衝層を形成しない場合、第一の応力緩衝層のみを形成した場合、第二の応力緩衝層のみを形成した場合、の計3種類の半導体パッケージを作製し、プリント配線板に実装した。その他は実施例1と同様とした。
次に、作製した半導体パッケージを実装したプリント配線板に熱冷衝撃試験機を用いて−40〜125℃の範囲で温度を交互に変動させる温度サイクル試験を1000サイクル行った後、半導体パッケージとプリント配線板間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。
観察の結果、全ての場合において、半導体パッケージの外周部のはんだバンプに亀裂が入っていること、および半導体パッケージ基板の一部の電極パッドに剥離が発生していることを確認した。
観察の結果、全ての場合において、半導体パッケージの外周部のはんだバンプに亀裂が入っていること、および半導体パッケージ基板の一部の電極パッドに剥離が発生していることを確認した。
以上の結果から、2層の応力緩衝層を形成した構造を備えた本発明の半導体パッケージ基板においては、高低温環境下においても、はんだバンプ部や電極パッドと絶縁樹脂層の界面に発生する応力を低減させることが可能であり、その事から、はんだバンプの亀裂や電極パッドの剥離の発生を抑制できることを確認した。
1…コア基材
2…配線パターン
3…絶縁樹脂層
4…スルーホール電極
5…ビアパッド
6…ビア
7…第一の応力緩衝層
8…第二の応力緩衝層
9…電極パッド(半導体チップ搭載面)
10…ソルダーレジスト
11…はんだバンプ(半導体チップ搭載面)
12…電極パッド(プリント配線板搭載面)
13…はんだバンプ(プリント配線板搭載面)
14…スティフナ
15…接着層
16…半導体チップ
17…アンダーフィル
18…プリント配線板
I、I−1、I−2、I−3…半導体パッケージ基板
II…半導体パッケージ
III…半導体装置
2…配線パターン
3…絶縁樹脂層
4…スルーホール電極
5…ビアパッド
6…ビア
7…第一の応力緩衝層
8…第二の応力緩衝層
9…電極パッド(半導体チップ搭載面)
10…ソルダーレジスト
11…はんだバンプ(半導体チップ搭載面)
12…電極パッド(プリント配線板搭載面)
13…はんだバンプ(プリント配線板搭載面)
14…スティフナ
15…接着層
16…半導体チップ
17…アンダーフィル
18…プリント配線板
I、I−1、I−2、I−3…半導体パッケージ基板
II…半導体パッケージ
III…半導体装置
Claims (5)
- 半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板。 - 半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は絶縁樹脂層であり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、
第二の応力緩衝層は、電極パッドと、ビアと、を備えており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板。 - 半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられており、
第一の応力緩衝層の、厚さは10μm〜50μmであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ1.0GPa〜10.0GPaであり、
第二の応力緩衝層の、厚さは10μm〜100μmであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±20%以内であることを特徴とする半導体パッケージ基板。 - 請求項1〜3のいずれかに記載の前記半導体パッケージ基板を使用したことを特徴とする半導体パッケージ。
- 請求項4に記載の前記半導体パッケージを使用したことを特徴とする半導体装置。
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JP2017085384A JP2018186121A (ja) | 2017-04-24 | 2017-04-24 | 半導体パッケージ基板、半導体パッケージ、および半導体装置 |
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Publications (1)
Publication Number | Publication Date |
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JP2017085384A Pending JP2018186121A (ja) | 2017-04-24 | 2017-04-24 | 半導体パッケージ基板、半導体パッケージ、および半導体装置 |
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Country | Link |
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JP (1) | JP2018186121A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11445601B2 (en) | 2019-12-31 | 2022-09-13 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing a component carrier |
WO2023163043A1 (ja) * | 2022-02-28 | 2023-08-31 | 京セラ株式会社 | 配線基板 |
KR20230133835A (ko) | 2021-01-20 | 2023-09-19 | 세키스이가가쿠 고교가부시키가이샤 | 비도전성 플럭스, 접속 구조체 및 접속 구조체의 제조 방법 |
-
2017
- 2017-04-24 JP JP2017085384A patent/JP2018186121A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US11445601B2 (en) | 2019-12-31 | 2022-09-13 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing a component carrier |
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