JP2018170333A - 半導体装置及びその製造方法 - Google Patents

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啓 東條
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Abstract

【課題】反りを抑制することが可能な半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、基体と、デバイス層と、第１膜を含む膜と、を含む。前記基体は、第１半導体素子を含み、第１面と、第２面と、前記第１面と、前記第２面と、の間にある側面と、を有する。前記デバイス層は、前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられる。前記第１膜を含む膜は、第１領域、第２領域及び第３領域を含む。第１方向において前記第１領域とデバイス層との間に前記基体が位置する。前記第１方向と交差する第２方向において前記第２領域と前記第３領域との間に前記基体が位置する。前記第１膜は、前記第２面、及び、前記側面の凹凸を埋め込む。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体チップの薄化が進んでいる。薄化された半導体チップでは“反り”が増大する。“反り”の抑制が望まれている。
特開２００５−１５８９２９号公報
本発明の実施形態は、反りを抑制することが可能な半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、基体と、デバイス層と、第１膜を含む膜と、を含む。前記基体は、第１半導体素子を含み、第１面と、第２面と、前記第１面と、前記第２面と、の間にある側面と、を有する。前記デバイス層は、前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられる。前記第１膜を含む膜は、第１領域、第２領域及び第３領域を含む。第１方向において前記第１領域とデバイス層との間に前記基体が位置する。前記第１方向と交差する第２方向において前記第２領域と前記第３領域との間に前記基体が位置する。前記第１膜は、前記第２面、及び、前記側面の凹凸を埋め込む。
図１は、第１実施形態に係る半導体装置を例示する模式断面図である。 図２は、図１中のII−II線に沿った模式断面図である。 図３は、第１実施形態に係る半導体装置を例示する模式断面図である。 図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置を例示する模式断面図である。 図５（ａ）〜図５（ｃ）は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 図６は、第１実施形態に係る半導体装置を例示する模式斜視図である。 図７は、第１実施形態の第２変形例に係る半導体装置を例示する模式斜視図である。 図８は、第１実施形態の第３変形例に係る半導体装置を例示する模式斜視図である。 図９は、第１実施形態の第４変形例に係る半導体装置を例示する模式斜視図である。 図１０は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。 図１１は、第１実施形態の第６変形例に係る半導体装置を例示する模式断面図である。 図１２は、第１実施形態の第７変形例に係る半導体装置を例示する模式断面図である。 図１３は、モールド材を示す模式断面図である。 図１４は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。 図１５は、膜の厚さを示す模式断面図である。 図１６は、第１実施形態の第９変形例に係る半導体装置を例示する模式断面図である。 図１７は、第１実施形態の第１０変形例に係る半導体装置を例示する模式断面図である。 図１８は、第１実施形態の第１１変形例に係る半導体装置を例示する模式断面図である。 図１９は、第２実施形態に係る半導体装置を例示する模式断面図である。 図２０は、第２実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 図２１は、第２実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 図２２は、第２実施形態の第３変形例に係る半導体装置を例示する模式断面図である。 図２３は、第２実施形態の第４変形例に係る半導体装置を例示する模式断面図である。 図２４（ａ）〜図２４（ｇ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式図である。 図２５（ａ）〜図２５（ｊ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２６（ａ）〜図２６（ｃ）は、別のダイシング方法を例示する模式断面図である。 図２７（ａ）〜図２７（ｆ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式図である。 図２８（ａ）〜図２８（ｊ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２９（ａ）〜図２９（ｄ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式断面図である。図２は、図１中のII−II線に沿った模式断面図である。図３は、第１実施形態に係る半導体装置を例示する模式断面図である。
図１〜図３には、第１方向、第２方向、及び、第３方向が示される。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ軸方向、及び、Ｘ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。
図１〜図３に示すように、第１実施形態に係る半導体装置は、基体１と、デバイス層２と、第１膜３１を含む膜３と、を含む。第１実施形態に係る半導体装置は、例えば、半導体ウェーハから切り出された第１半導体チップ１００である。
基体１は、第１面１ａと、第２面１ｂと、側面１ｃと、を含む。第２面１ｂは、Ｚ軸方向において第１面１ａと離れている。側面１ｃは、第１面１ａと第２面１ｂとの間にある。基体１は、第１半導体素子Ｔｒ１を含む。基体１は、半導体、例えば、シリコン（Ｓｉ）を含み、第１面１ａ側には、ｎ形ウェル領域、ｐ形ウェル領域、及び、素子分離領域が設けられている。例えば、ｎ形ウェル領域、及び、ｐ形ウェル領域には、第１半導体素子が設けられている。第１半導体素子Ｔｒ１は、例えば、トランジスタを含む。図１において、ｎ形ウェル領域、ｐ形ウェル領域、及び、素子分離領域の図示は、省略されている。
デバイス層２は、第１面１ａの上に設けられている。デバイス層２は、例えば、基体１側から、第２半導体素子Ｔｒ２と、電気的配線と、絶縁物と、樹脂層（例えば、ポリイミド）と、を含む。例えば、第２半導体素子Ｔｒ２は、例えば、トランジスタや、メモリセルを含む。例えば、第２半導体素子Ｔｒ２は、電気的配線（図示せず）を介して、第１半導体素子Ｔｒ１と、電気的に接続されている。図１において、電気的配線、絶縁物、及び、樹脂層の図示は、省略されている。デバイス層２の上面２ａには、電気的配線、及び、電極として機能するアルミニウム（Ａｌ）などの金属層が設けられている。図１において、金属層の図示は、省略されている。
第１膜３１を含む膜３は、第１領域３ｒａと、第２領域３ｒｂと、第３領域３ｒｃと、を含む。基体１は、Ｚ軸方向において、第１領域３ｒａと、デバイス層２と、の間に位置し、Ｘ軸方向において、第２領域３ｒｂと、第３領域３ｒｃと、の間に位置する。第１膜３１は、例えば、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、を覆う。第１実施形態において、膜３は、例えば、基体１の第２面１ｂの上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。例えば、第１膜３１は、一体構造の膜である。
第１実施形態では、基体１の側面１ｃと、デバイス層２の側面２ｃとの間に、ギャップＧが設けられている。膜３は、デバイス層２から離れている。膜３は、基体１の側面１ｃの上に設けられるが、例えば、ギャップＧにおける第１面１ａの上と、デバイス層２の上と、には設けられない。ギャップＧにおいて、基体１の第１面１ａの上には、構造体２１が設けられている。構造体２１は、例えば、絶縁物を含む。構造体２１は、絶縁物と、Ａｌなどの金属層と、を含む場合もある。構造体２１は、絶縁物と、金属層と、金属層の上に設けられた樹脂層と、を含む場合もある。ギャップＧのＸ軸方向の幅の１つの例は、５μｍ以上１００μｍ以下である。特に、図示しないが、ギャップＧのＹ軸方向の幅も、例えば、５μｍ以上１００μｍ以下である。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、設計によって様々に変わる。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、５μｍ以上１００μｍ以下に限られるものではない。
基体１は、例えば、薄化されている。薄化された基体１の第２面１ｂは、例えば、微小な表面ラフネスを有する。微小な表面ラフネスは、第２面１ｂに微小凹凸４を発生させる。微小凹凸４は、例えば、図２に示すようなスクラッチ（マイクロスクラッチ）４ａを含む場合もある。スクラッチ４ａは、例えば、ＢＳＧ（Back Side Gliding）工程の際に形成された“研削痕”である。ＢＳＧ工程は、基体１を薄化する際に行われる。例えば、スクラッチ４ａを第２面１ｂに有した基体１は、薄化されている。微小凹凸４は、側面１ｃにも発生する。側面１ｃの微小凹凸４は、例えば、ダイシング時において、チッピング４ｂ等とともに発生する。
第１半導体チップ１００では、基体１の第２面１ｂと、基体１の側面１ｃと、を、第１膜３１を含む膜３によって覆う。第１膜３１は、基体１の変形を抑制する。第１膜３１は、基体１を変形させようとするデバイス層２の力を、例えば、基体１の第２面１ｂの上において、緩和する。第１膜３１は、例えば、応力負荷層である。
第１実施形態によれば、例えば、基体１の厚さｔｂが薄化され、基体１自体の抗折強度が低下した場合であっても、基体１の変形を抑制できる。これにより、第１半導体チップ１００の、例えば、“反り”を抑制できる。基体１の厚さｔｂは、Ｚ軸方向の基体１の厚さである。
第１実施形態では、第２面１ｂ、及び、側面１ｃの微小凹凸４は、膜３によって埋め込まれる。第１半導体チップ１００の裏面１００ａの表面ラフネスを、裏面１００ａが基体１の第２面１ｂのままである場合に比較して、小さくすることができる。第１半導体チップ１００の側面１００ｃの表面ラフネスについても、側面１００ｃが基体１の側面１ｃのままである場合に比較して、小さくすることができる。第１半導体チップ１００の裏面１００ａの表面ラフネスを小さくできる第１実施形態によれば、例えば、ＢＳＧ工程の後に実施される、微小凹凸４を低減させる処理（例えば、ドライポリッシュなど）を省略すること、も可能である。
第１半導体チップ１００の裏面１００ａや側面１００ｃの表面ラフネスは、基体１の強度に影響する。例えば、裏面１００ａや側面１００ｃの表面ラフネスは、基体１の“抗折強度”を低下させたり、基体１の、例えば、“割れやすさ”を助長したりする。なお、本明細書において、“基体１が割れること”は、“基体１が割れること”と、“基体１が欠けること”と、を含む。基体１の抗折強度が低下すると、基体１を個片化した際に、基体１が変形しやすくなる。基体１が割れやすくなると、ピックアップ工程やマウント工程など、基体１に、曲げ応力等の負荷がかかる工程において、基体１が破損しやすくなる。
第１実施形態では、膜３が、基体１の第２面１ｂの上に、設けられているので、例えば、第２面１ｂの微小凹凸４に起因した基体１の強度の低下を抑制できる。第２面１ｂの微小凹凸４は、例えば、抗折強度に強く影響する。第１実施形態によれば、例えば、第１半導体チップ１００の“反り”を抑制できる。
さらに、第１実施形態では、膜３が、基体１の側面１ｃの上にも、設けられている。第１膜３１を含む膜３は、基体１を変形させようとするデバイス層２の力を、例えば、基体１の側面１ｃの上においても、緩和する。この利点に加えて、さらに、例えば、側面１ｃの微小凹凸４に起因した基体１の強度の低下を抑制できる。側面１ｃの微小凹凸４は、例えば、基体１の“割れやすさ”に影響する。第１実施形態によれば、例えば、第１半導体チップ１００の“割れ”を抑制できる。特に、第１半導体チップ１００は、ピックアップ工程やマウント工程などにおいて、さらに破損し難くなる。
さらに、第１実施形態では、膜３が、基体１の第２面１ｂの上から基体１の側面１ｃの上にかけて連続した、１つの膜として設けられている。このような第１膜３１を含む膜３によれば、例えば、基体１からの“剥離耐性”が向上する。第１膜３１を含む膜３の“剥離耐性”が向上することで、第１膜３１は、基体１の上において安定する。第１膜３１が基体１の上で安定することで、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
基体１の第２面１ｂと、基体１の側面１ｃと、には、例えば、チッピング４ｂが生じている場合もある。この場合、微小凹凸４は、チッピング４ｂを、さらに含む。チッピング４ｂは、例えば、ダイシング工程の際に形成された“ダイシング痕”である。あるいは、チッピング４ｂは、ダイシング工程や、ＢＳＧ工程において、生じた基体１の“微小な欠け”である。例えば、チッピング４ｂを、基体１の第２面１ｂ、及び、側面１ｃに有した基体１は、ダイシングされている。チッピング４ｂは、基体１の第２面１ｂの表面ラフネス、及び、基体１の側面１ｃの表面ラフネスを、拡大させることがある。
第１実施形態では、チッピング４ｂは、膜３によって埋め込まれる。チッピング４ｂを含む微小凹凸４は、小さくなる。したがって、第１実施形態では、基体１の第２面１ｂと、基体１の側面１ｃと、に、チッピング４ｂを含む微小凹凸４がある場合でも、第１半導体チップ１００の“反り”、及び、“割れ”を抑制できる。
基体１の側面１ｃには、例えば、クラック４ｃが生じている場合もある。基体１の側面１ｃに達したクラック４ｃは、例えば、基体１中への不純物、例えば、金属、水分、及び、有機物等、あるいはイオンの侵入経路となりうる。基体１中に不純物や、イオンが侵入すると、例えば、第１半導体チップ１００の、例えば、動作が不安定になる可能性がある。さらに、クラック４ｃは、それ自体が、基体１の強度を低下させる要因になる。
第１実施形態では、クラック４ｃは、第１膜３１を含む膜３によって封じられる。第１実施形態によれば、側面１ｃの上に、膜３がない場合に比較して、基体１中への不純物の浸入を抑制できる。したがって、第１半導体チップ１００の動作を、例えば、長い期間に及んで安定化することもできる。さらに、基体１の側面１ｃにクラック４ｃが生じている場合でも、第１半導体チップ１００の強度の低下の抑制、あるいは、第１半導体チップ１００の強度の向上を図ることができる。第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
微小凹凸４を埋め込む効果は、例えば、図３に示すように、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、を厚くするほど、高まる。例えば、第１半導体チップ１００の裏面１００ａの表面と、第１半導体チップ１００の側面１００ｃの表面と、を、限りなくフラットに近づけること、も可能である。第１半導体チップ１００の裏面１００ａの表面ラフネスと、第１半導体チップ１００の側面１００ｃの表面ラフネスと、は、それぞれ小さくなる。第１半導体チップ１００の裏面１００ａの表面ラフネスと、第１半導体チップ１００の側面１００ｃの表面ラフネスと、を、小さくできると、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
図４（ａ）〜図４（ｃ）は、第１実施形態の半導体装置を例示する模式断面図である。図４（ａ）〜図４（ｃ）には、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、の関係が示されている。なお、図４（ａ）〜図４（ｃ）において、微小凹凸４の図示は省略する。
図４（ａ）〜図４（ｃ）に示すように、膜３のＸ軸方向の厚さｔｘと、膜３のＺ軸方向の厚さｔｚと、の関係は、特に、限定されない。例えば、“ｔｘ＜ｔｚ（図４（ａ））”であってもよいし、“ｔｘ＝ｔｚ（図４（ｂ））”であってもよいし、“ｔｘ＞ｔｚ（図４（ｃ））”であってもよい。
図４（ａ）に示すように、“ｔｘ＜ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、のうち、例えば、前者の利点を、より強く得ることができる。
図４（ｂ）に示すように、“ｔｘ＝ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、の双方を、例えば、それぞれ十分に得ることができる。
図４（ｃ）に示すように、“ｔｘ＞ｔｚ”とした場合には、“反り”を抑制できる利点と、“割れ”を抑制できる利点と、のうち、例えば、後者の利点を、より強く得ることができる。また、例えば、第１半導体チップ１００のＺ軸方向の厚さを、薄くしやすい、という利点を得ることができる。
膜３のＸ軸方向の厚さｔｘ、及び、膜３のＺ軸方向の厚さｔｚは、例えば、ＳＥＭや、ＴＥＭなどの測定装置を用いて、拡大した断面観察像から算出できる。断面観察像の倍率は、例えば、５０００倍である。厚さｔｘ、及び、厚さｔｚの測定の“確からしさ”は、倍率を高めることで向上する。膜３のＺ軸方向の厚さｔｚの測定場所、及び、膜３のＸ軸方向の厚さｔｘの測定場所は、例えば、基体１の中心断面がよい。中心断面は、例えば、厚さｔｚについては、基体１のＸ軸方向、又は、基体１のＹ軸方向の中心部、例えば、ほぼ中心部、厚さｔｘについては、基体１のＺ軸方向の基体１の中心部、例えば、ほぼ中心部である。例えば、Ｘ軸方向の断面ＳＥＭ、及び、ＴＥＭ観察の結果と、Ｙ軸方向の断面ＳＥＭ、及び、ＴＥＭ観察の結果と、から、基体１の中心断面における膜３のＺ軸方向の厚さｔｚと、膜３のＸ軸方向の厚さｔｘと、を把握する。測定する半導体装置は、１個、あるいは３個程度とする。測定する半導体装置が複数の場合、それぞれの膜３のＺ軸方向の厚さｔｚと、膜３のＸ軸方向の厚さｔｘと、を把握し、例えば、平均をとる。また、測定する半導体装置を複数選ぶ場合、第１半導体チップ１００がウェーハの中央に位置していたものと、中央に位置していた第１半導体チップ１００に隣接していた第１半導体チップ１００を含むものと、を選ぶとよい。
第１膜３１の材料には、例えば、デバイス層２の力を緩和できる材料を選ぶことができる。第１膜３１は、金属、及び、非金属のどちらでもよい。第１膜３１は、導電性、及び、絶縁性のどちらでもよい。
第１膜３１の材料として用いることが可能な金属の例を、以下に示す。以下では、弾性係数Ｅ（ＧＰａ）、及び、線膨張係数α（ｐｐｍ）についても記載する。弾性係数Ｅ、及び、線膨張係数αは、例えば、大気圧（１００ｋＰａ〜１０２ｋＰａ、例えば、標準気圧１０１.３２５ｋＰａ）、室温（約２５℃）での測定値である。
第１膜３１は、例えば、
（ａ） アルミニウム（Ａｌ） Ｅ＝７０ α＝２３．０
（ｂ） 金（Ａｕ） Ｅ＝８０ α＝１４．２
（ｃ） 銅（Ｃｕ） Ｅ＝１２５ α＝１６．５
（ｄ） ニッケル（Ｎｉ） Ｅ＝２０５ α＝１３．５
（ｅ） チタン（Ｔｉ） Ｅ＝１１６ α＝８．４
（ｆ） タンタル（Ｔａ） Ｅ＝１８５ α＝６．３
（ｇ） タングステン（Ｗ） Ｅ＝３７０ α＝４．５
（ｈ） パラジウム（Ｐｄ） Ｅ＝１１２ α＝１２．０
からなる群より選択される少なくとも１つの金属を含む。
第１膜３１の膜応力（例えば、残留応力）には、熱応力や、結晶構造による真性応力などが含まれる。弾性係数Ｅ、及び、線膨張係数αの双方が大きい材料は、膜応力が高い。膜応力が高いと、基体１を変形させようとするデバイス層２の力を、緩和する効果が高い。例えば、Ｎｉは、弾性係数Ｅ、及び、線膨張係数αの双方が大きい。Ｎｉは、真性応力が大きい材料である。Ｎｉは、膜応力が高い。Ｎｉは、例えば、はんだの合金バリア層として使用されている。Ｎｉは、他の材料と拡散反応し難い。Ｎｉは、基体１（例えば、Ｓｉ）、及び、モールド材（例えば、樹脂）への、イオンの侵入を抑制できる利点についても、十分に期待できる。Ｎｉは、例えば、ＷやＴｉほど、高価ではない。Ｎｉは、膜３の材料として、好適な材料の１つである。例えば、第１実施形態において、第１膜３１は、Ｎｉを含む。
第１膜３１は、金属（ａ）〜（ｈ）の少なくとも１つを含む合金、または、金属化合物であってもよい。金属化合物は、例えば、金属（ａ）〜（ｈ）の少なくとも１つを含む酸化物、及び、金属（ａ）〜（ｈ）の少なくとも１つを含む窒化物、金属（ａ）〜（ｈ）の少なくとも１つを含む酸窒化物など、である。
第１膜３１の材料に合金、または、金属化合物を用いた場合、例えば、第１膜３１は、
（ｉ） アルミニウム合金（例えば、Ａｌ−Ｓｉ−Ｃｕ）
（ｊ） チタン合金（例えば、ＴｉＮ）
（ｋ） タンタル合金（例えば、ＴａＮ）
（ｌ） ニッケル合金（例えば、Ｎｉ−Ｔｉ、Ｎｉ−Ｃｒ、Ｎｉ−Ｃｕ）
（ｍ） アルミナ（Ａｌ２Ｏ３）
からなる群より選択される少なくとも１つの合金、または、金属化合物を含む。
例えば、ニッケル合金は、Ｎｉの真性応力の大きさを、調整できる。ニッケル合金の膜応力は、Ｎｉの膜応力よりも、例えば、高めることが可能である。Ｎｉ合金は、第１膜３１の材料として、好適な材料の１つである。
第１膜３１は、合金（ｉ）〜（ｍ）の他、金属（ａ）〜（ｈ）の少なくとも１つを含む合金であってもよい。
第１膜３１は、非金属であってもよい。第１膜３１の材料として、実用的に用いることが可能な非金属を以下に示す。以下では、非金属として、絶縁物の例を記載する。なお、絶縁物は、金属化合物、例えば、アルミニウム酸化物（アルミナ）を含む。
第１膜３１は、例えば、
（ｎ） シリコン（Ｓｉ）
（ｏ） シリコン窒化物（ＳｉＮ）
（ｐ） シリコン酸化物（ＳｉＯ２）
（ｑ） 樹脂
からなる群より選択される少なくとも１つの非金属を含む。
金属（ａ）〜（ｈ）、合金、または、金属化合物（ｉ）〜（ｍ）、及び、非金属（ｎ）〜（ｑ）は、あくまで例である。上記以外の金属、合金、または、金属化合物、及び、非金属（絶縁物など）を選択することも可能である。
第１実施形態において説明した第１膜３１の材料は、後述する第１実施形態の変形例、第２実施形態、及び、第２実施形態の変形例においても、適用される。
図５（ａ）〜図５（ｃ）は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。なお、図５（ａ）〜図５（ｃ）において、微小凹凸４の図示は省略する。
図５（ａ）に示すように、第１変形例に係る第２半導体チップ１００Ｂの第１膜３１は、第１層３１ａと、第２層３１ｂと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、金属、例えば、Ｎｉを含む。第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第２層３１ｂは、例えば、基体１と、第１層３１ａと、の密着性を向上させる密着層である。第１層３１ａは、応力負荷層である。基体１と、第１層３１ａと、の密着性が向上すると、第１層３１ａの“剥離耐性”が向上する。第１層３１ａは、基体１の上において安定する。第１変形例によれば、第１半導体チップ１００の、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
第１膜３１が２つの層を含む場合、第１膜３１は、例えば、
（ｓ） Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む層／Ｎｉを含む層
（ｔ） Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む層／Ｃｕを含む層
からなる群より選択される少なくとも１つの積層構造を含む。
積層構造（ｓ）は、第２層３１ｂがＴｉ、Ｃｒ、及び、Ｗのいずれか１つを含み、第１層３１ａがＮｉを含む。
積層構造（ｔ）は、第２層３１ｂがＴｉ、Ｃｒ、及び、Ｗのいずれか１つを含み、第１層３１ａがＣｕを含む。
第１膜３１は、３つ以上の層を含んでいてもよい。
図５（ｂ）に示す場合では、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第３層３１ｃと、の間に設けられている。
図５（ｃ）に示す場合では、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、第４層３１ｄと、を含む。第２層３１ｂは、基体１と、第１層３１ａと、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第４層３１ｄと、の間に設けられている。第４層３１ｄは、第１層３１ｂと、第３層３１ｃと、の間に設けられている。
第１膜３１が３つ以上の層を含む場合、第１膜３１は、例えば、
（ｕ） Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層
（ｖ） Ｔｉを含む層／Ｗを含む層／Ｔｉを含む層
（ｗ） Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層／Ｔｉを含む層
からなる群より選択される少なくとも１つの積層構造を含む。
積層構造（ｕ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＮｉを含み、第３層３１ｃがＣｕを含む。
積層構造（ｖ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＷを含み、第３層３１ｃがＴｉを含む。
積層構造（ｗ）は、第２層３１ｂがＴｉを含み、第１層３１ａがＮｉを含み、第４層３１ｄがＣｕを含み、第３層３１ｃがＴｉを含む。
例えば、積層構造（ｕ）、及び、積層構造（ｗ）においては、第１膜３１が、例えば、Ｎｉを含む層と、Ｃｕを含む層と、を含む。Ｎｉを含む層の膜応力と、Ｃｕを含む層の膜応力と、は異なる。第１膜３１は、膜応力が異なる複数の層を含んでいてもよい。第１膜３１が、膜応力が異なる複数の層を含む場合、例えば、第１膜３１の膜応力の調整に関する自由度が増す、という利点を得ることができる。
積層構造（ｓ）〜（ｗ）における第１膜３１は、金属の層を含むが、第１膜３１は、合金の層、金属化合物（例えば、金属酸化物、金属窒化物、及び、金属酸窒化物など）の層、非金属（例えば、シリコン酸化物、シリコン窒化物、及び、シリコン酸窒化物など）の層を含んでいてもよい。特に、図示しないが、第１膜３１は、５つ以上の層を含んでいてもよい。
このような第１膜３１の積層構造は、後述する第１実施形態の変形例、第２実施形態、及び、第２実施形態の変形例においても、適用される。
図６は、第１実施形態に係る半導体装置を例示する模式斜視図である。なお、図６では、基体１、及び、第１膜３１を含む膜３のみを図示する。
図６に示すように、第１半導体チップ１００では、基体１の第２面１ｂの上において、第１膜３１は、パターニングされていない。第１膜３１は、例えば、基体１の第２面１ｂの全面の上に、設けられている。第１膜３１は、基体１の第２面１ｂの上において、パターニングされていてもよい。第１膜３１は、基体１の第２面１ｂの上において、一部が欠けていたり、一部が除去されていてもよい。以下、基体１の第２面１ｂの上において、パターニングされた第１膜３１の代表的な例を、第２変形例〜第４変形例として、例示する。
図７は、第１実施形態の第２変形例に係る半導体装置を例示する模式斜視図である。なお、図７では、基体１、及び、第１膜３１を含む膜３のみを図示する。
図７に示すように、第２変形例に係る半導体装置の第３半導体チップ１００Ｃでは、第１膜３１は、基体１の第２面１ｂの上において、ホールパターン３Ｈを有する。ホールパターン３Ｈは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達する孤立した開孔である。第２半導体チップ１００Ｂの第１膜３１は、例えば、基体１の第２面１ｂの上において、４つの、基体１の縁１Ｅａ〜１Ｅｄの上に、１つの、リング状のパターンとして設けられている。
第１膜３１は、基体１の第２面１ｂの上において、例えば、ホールパターン３Ｈを有していてもよい。第１膜３１は、ホールパターン３Ｈを、複数有していてもよい。
図８は、第１実施形態の第３変形例に係る半導体装置を例示する模式斜視図である。なお、図８では、基体１、及び、第１膜３１を含む膜３のみを図示する。
図８に示すように、第３変形例に係る半導体装置の第４半導体チップ１００Ｄでは、第１膜３１は、基体１の第２面１ｂの上において、スリットパターン３Ｓを有する。スリットパターン３Ｓは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達するライン状の開孔である。スリットパターン３Ｓは、例えば、Ｙ軸方向に沿って、基体１の縁から縁まで設けられている。第４半導体チップ１００Ｄの第１膜３１は、例えば、基体１の第２面１ｂの上において、基体１の縁１Ｅｂの上と、基体１の縁１Ｅｄの上と、に、２つの、ライン状のパターンとして設けられている。基体１の縁１Ｅｂは、基体１の縁１Ｅｄと、四角形状の基体１において、向かい合う。
第１膜３１は、基体１の第２面１ｂの上において、例えば、スリットパターン３Ｓを有していてもよい。スリットパターン３Ｓは、基体１の縁から縁まで設けられる必要はない。例えば、スリットパターン３Ｓは、基体１の第２面１ｂの上から、基体１の１つの縁まで設けられていてもよい。第１膜３１は、スリットパターン３Ｓを、複数有していてもよい。第１膜３１は、スリットパターン３Ｓと、ホールパターン３Ｈと、を有していてもよい。
図９は、第１実施形態の第４変形例に係る半導体装置を例示する模式斜視図である。なお、図９では、基体１、及び、第１膜３１を含む膜３のみを図示する。
図９に示すように、第４変形例に係る半導体装置の第５半導体チップ１００Ｅでは、第１膜３１は、基体１の第２面１ｂの上において、クロスパターン３Ｃを有する。クロスパターン３Ｃは、例えば、第１膜３１の表面から、基体１の第２面１ｂに達するクロス形の開孔である。クロスパターン３Ｃは、Ｙ軸方向に沿って、基体１の縁から縁まで設けられた部分と、Ｘ軸方向に沿って、基体１の縁から縁まで設けられた部分と、を、有する。第５半導体チップ１００Ｅの第１膜３１は、例えば、基体１の第２面１ｂの上において、４つの、基体１の角１Ｃａ〜１Ｃｄの上に、４つの、孤立パターンとして設けられている。
第１膜３１は、基体１の第２面１ｂの上において、例えば、クロスパターン３Ｃを有していてもよい。クロスパターン３Ｃは、基体１の縁から縁まで設けられる必要はない。例えば、クロスパターン３Ｃは、基体１の第２面１ｂの上に、孤立したクロス形の開孔として設けられていてもよい。第１膜３１は、クロスパターン３Ｃを、１つに限らず、複数有していてもよい。第１膜３１は、クロスパターン３Ｃと、ホールパターン３Ｈと、を有していてもよい。第１膜３１は、クロスパターン３Ｃと、スリットパターン３Ｓと、を有していてもよい。第１膜３１は、クロスパターン３Ｃと、ホールパターン３Ｈと、スリットパターン３Ｓと、を有していてもよい。
さらに、第１膜３１は、基体１の第２面１ｂの上において、ホールパターン３Ｈ、スリットパターン３Ｓ、及び、クロスパターン３Ｃとは異なる形状を持つ“開孔”を有していてもよい。
図１０は、第１実施形態の第５変形例に係る半導体装置を例示する模式断面図である。
図１０に示すように、第５変形例に係る半導体装置の第６半導体チップ１００Ｆでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。
第６半導体チップ１００Ｆの第１膜３１は、例えば、金属を含む。第５変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２膜３２は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第５変形例において、第２膜３２は、例えば、シリコン酸化物を含む。
第５変形例において、第２膜３２の機能は、例えば、
・ 第１膜３１から基体１への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１膜３１と、基体１と、の密着性を向上させること（例えば、密着層）
・ 第１膜３１と、基体１と、を絶縁すること（例えば、絶縁層）
の少なくとも１つを含む。
第５変形例によれば、例えば、
・ 第１膜３１から基体１への、イオンの拡散を抑制できる
・ 第１膜３１と、基体１と、の密着性が向上する
・ 第１膜３１を、基体１から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。
第１膜３１から基体１への、イオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。
第１膜３１と、基体１と、の密着性が向上すると、例えば、第６半導体チップ１００Ｆの、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
第１膜３１を、基体１から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。
例えば、第５変形例において、第２膜３２は、例えば、シリコン酸化物を含む。この場合、第２膜３２は、例えば、Ｎｉを含む第１膜３１から基体１への、イオンの拡散を抑制するバリア層として、機能する。
図１１は、第１実施形態の第６変形例に係る半導体装置を例示する模式断面図である。 図１１に示すように、第６変形例に係る半導体装置の第７半導体チップ１００Ｇでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第１層３１ａと、第２層３１ｂと、を含む。第２層３１ｂは、第１膜３１と、第１層３１ａと、の間に、設けられている。
第７半導体チップ１００Ｇの第１層３１ａは、例えば、金属を含む。第６変形例において、第１層３１ａは、例えば、Ｎｉを含む。第１層３１ａは、例えば、応力負荷層である。第２層３１ｂは、例えば、第１層３１ａと異なる金属、あるいは、非金属を含む。第６変形例において、第２層３１ｂは、例えば、Ｔｉを含む。第２膜３２は、例えば、第１層３１ａ、及び、第１層３１ｂと異なる金属、あるいは、非金属を含む。第６変形例において、第２膜３２は、例えば、シリコン酸化物を含む。
第６変形例において、第２層３１ｂの機能は、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性を向上させること（例えば、密着層）
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１層３１ａと、第２膜３２と、を絶縁すること（例えば、絶縁層）
の少なくとも１つを含む。
第６変形例によれば、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性が向上する
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制できる
・ 第１層３１ａを、第２膜３２から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。例えば、第６変形例において、第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。この場合、第２層３１ｂは、例えば、Ｎｉを含む第１層３１ａと、第２膜３２と、の密着性を向上させる密着層として、機能する。
第６変形例のように、第５変形例は、第１変形例と組み合わせることが可能である。第６変形例においては、第１膜３１が、２つの層を含む場合を例示したが、第１膜３１は、３つ以上の層を含んでいてもよい。
図１２は、第１実施形態の第７変形例に係る半導体装置を例示する模式断面図である。 図１２に示すように、第７変形例に係る半導体装置の第８半導体チップ１００Ｈでは、膜３が、第１膜３１と、第３膜３３と、を含む。第１膜３１は、基体１と、第３膜３３と、の間に、設けられている。
第８半導体チップ１００Ｈの第１膜３１は、例えば、金属を含む。第７変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第３膜３３は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第７変形例において、第３膜３３は、例えば、シリコン酸化物を含む。
図１３は、モールド材を示す模式断面図である。なお、図１３において、微小凹凸４の図示は省略する。
半導体装置は、例えば、モールド材を有する。モールド材は、半導体チップを覆う。例えば、図１３には、第８半導体チップ１００Ｈが、モールド材２３によって覆われた状態が示されている。モールド材２３は、例えば、樹脂を含む。
第７変形例において、第３膜３３の機能は、例えば、
・ 第１膜３１からモールド材２３への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第１膜３１と、モールド材２３と、を絶縁すること（例えば、絶縁層）
・ 第１膜３１と、モールド材２３と、の密着性を向上させること（例えば、密着層）
の少なくとも１つを含む。
第７変形例によれば、例えば、
・ 第１膜３１からモールド材２３への、イオンの拡散を抑制できる
・ 第１膜３１を、モールド材２３から電気的に絶縁できる
・ 第１膜３１と、モールド材２３と、の密着性が向上する
の少なくとも１つの利点を、さらに得ることができる。
第１膜３１からモールド材２３へのイオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。
第１膜３１を、モールド材２３から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。
第１膜３１と、モールド材２３と、の密着性が向上すると、例えば、半導体装置の信頼性が向上する。
例えば、第７変形例において、第３膜３３は、例えば、シリコン酸化物を含む。この場合、第３膜３３は、例えば、Ｎｉを含む第１膜３１からモールド材２３への、イオンの拡散を抑制するバリア層として、機能する。
なお、特に、図示はしないが、第７変形例は、第１変形例と組み合わせることも可能である。
図１４は、第１実施形態の第８変形例に係る半導体装置を例示する模式断面図である。 図１４に示すように、第８変形例に係る半導体装置の第９半導体チップ１００Ｉでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第２膜３２と、第３膜３３と、の間に、設けられている。
第９半導体チップ１００Ｉの第１膜３１は、例えば、金属を含む。第８変形例において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２膜３２は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第８変形例において、第２膜３２は、例えば、シリコン酸化物を含む。第３膜３３は、例えば、第１膜３１とは異なる金属、あるいは、非金属を含む。第８変形例において、第３膜３３は、例えば、シリコン酸化物を含む。
第８変形例のように、第５変形例は、第７変形例と組み合わせることが可能である。第８変形例によれば、例えば、第５変形例から得られる利点と、第７変形例から得られる利点と、の双方を得ることができる。
なお、特に、図示はしないが、第８変形例は、第１変形例と組み合わせることも可能である。
第５変形例〜第８変形例において、第２膜３２、及び、第３膜３３は、それぞれ、例えば、上述した上述した非金属（ｎ）〜（ｑ）からなる群より選択される少なくとも１つを含む。非金属（ｎ）〜（ｑ）は、あくまで例である。上記以外の非金属を選択することも可能である。さらに、第２膜３２、及び、第３膜３３には、絶縁性の金属化合物、例えば、アルミナなどを選択することも可能である。第２膜３２の材料、及び、第３膜３３の材料は、後述する第１実施形態の変形例、第２実施形態、第２実施形態の変形例においても、適用される。
図１５は、膜３の厚さを示す模式断面図である。なお、図１５において、微小凹凸４の図示は省略する。
第１膜３１の機能、及び、目的の１つは、例えば、基体１を変形させようとするデバイス層２の力を、緩和すること、である。第２膜３２の機能、及び、目的の１つは、例えば、第１膜３１から基体１への、イオンの拡散を抑制すること、である。第３膜３３の機能、及び、目的の１つは、は、例えば、第１膜３１からモールド材２３への、イオンの拡散を抑制すること、である。
これらの機能、及び、目的を達成するためには、図１５に示すように、第１膜３１のＺ軸方向の厚さｔｚ３１は、例えば、０．５〜５．０μｍとされる。これにより、例えば、基体１の“反り”、及び、“割れ”を抑制できる。第２膜３２のＺ軸方向の厚さｔ３２は、例えば、０．１〜０．５μｍ程度とされる。これにより、例えば、第１膜３１から基体１への、イオンの拡散を抑制できる。第３膜３３のＺ軸方向の厚さｔ３３は、例えば、０．１〜０．５μｍ程度とされる。これにより、例えば、第１膜３１からモールド材２３への、イオンの拡散を抑制できる。
膜３において、第１膜３１のＺ軸方向の厚さｔｚ３１と、第２膜３２のＺ軸方向の厚さｔｚ３２との関係の１つは、例えば、
ｔｚ３１＞ｔｚ３２
とされる。例えば、第２膜３２のＺ軸方向の厚さｔｚ３２は、第１膜３１のＺ軸方向の厚さｔｚ３１の、約１／５０〜１（＝（０．１／５．０）〜（０．５／０．５））とされる。
膜３において、第１膜３１のＺ軸方向の厚さｔｚ３１と、第３膜３３のＺ軸方向の厚さｔｚ３２との関係の１つは、例えば、
ｔｚ３１＞ｔｚ３３
とされる。例えば、第３膜３３のＺ軸方向の厚さｔｚ３３は、第１膜３１のＺ軸方向の厚さｔｚ３１の、例えば、約１／５０〜１（＝（０．１／５．０）〜（０．５／０．５））とされる。
第２膜３２のＺ軸方向の厚さｔｚ３２、及び、第３膜３３のＺ軸方向の厚さｔｚ３３は、機能を発揮できる薄目の水準とすることで、半導体チップ、例えば、図１５に示す第９半導体チップ１００ＩのＺ軸方向の厚さを、少しでも薄くすることができる。第９半導体チップ１００ＩのＺ軸方向の厚さを薄くできることは、例えば、第９半導体チップ１００Ｉを、Ｚ軸方向に沿って重ねる半導体装置に、有効な利点である。
厚さｔｚ３１、厚さｔｚ３２、及び、厚さｔｚ３３の測定場所は、上述したように、例えば、基体１の中心断面でよい。測定方法は、上述したように、例えば、ＳＥＭや、ＴＥＭによる断面観察像からの算出でよい。
図１６は、第１実施形態の第９変形例に係る半導体装置を例示する模式断面図である。図１６には、膜３の上面３ａが示されている。なお、図１６において、微小凹凸４の図示は省略する。
第１膜３１が、例えば、金属を含む場合、膜３の上面３ａにおいて、第１膜３１からモールド材２３へ、イオンが拡散する可能性がある。このようなイオンの拡散は、図１６に示す第１０半導体チップ１００Ｊのように、例えば、膜３の上面３ａの上に、絶縁膜２２を設けることで、抑制することが可能である。絶縁膜２２は、例えば、膜３の上面３ａの上と、構造体２１の上面２１ａの上と、構造体２１の側面２１ｃの上と、デバイス層２の上面２ａの上と、デバイス層２の側面２ｃの上と、に設けられている。絶縁膜２２は、例えば、絶縁性の樹脂を含む。絶縁性の樹脂は、例えば、ポリイミドなどである。
図１７は、第１実施形態の第１０変形例に係る半導体装置を例示する模式断面図である。なお、図１７において、微小凹凸４の図示は省略する。
図１７に示すように、第１０変形例に係る半導体装置の第１１半導体チップ１００Ｋは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第１膜３１は、例えば、金属、例えば、Ｎｉを含む。第２膜３２、及び、第３膜３３は、例えば、シリコン酸化物を含む。基体１の側面１ｃにおいて、膜３のＸ軸方向の厚さｔｘが、基体１の第１面１ａに向かって、薄くされている。例えば、第１０変形例の膜３の断面形状は、基体１の側面１ｃにおいて、例えば、基体１の第２面１ｂから基体１の第１面１ａに向かって薄くなる“テーパー形状”である。第１膜３１のＸ軸方向の厚さｔｘ３１、第２膜３２のＸ軸方向の厚さｔｘ３２、及び、第３膜３３のＸ軸方向の厚さｔｘ３３も、それぞれ、基体１の第１面１ａに向かって、薄くされている。例えば、基体１の側面１ｃにおいて、第１膜３１は、第３膜３３によって被覆される。膜３のＸ軸方向の厚さｔｚは、例えば、基体１の第１面１ａ、もしくは、第１面１ａの近傍において、例えば、“０”となる。
第１０変形例の第１１半導体チップ１００Ｋでは、基体１の側面１ｃの上において、第３膜３３が、第１膜３１を覆う。第１０変形例によれば、第１膜３１からモールド材２３への、イオンの拡散を抑制できる。
図１８は、第１実施形態の第１１変形例に係る半導体装置を例示する模式断面図である。なお、図１８において、微小凹凸４の図示は省略する。
図１８に示すように、第１１変形例に係る半導体装置の第１２半導体チップ１００Ｌでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。さらに、第１膜３１は、第１層３１ａと、第２層３１ｂと、第３層３１ｃと、を含む。第２層３１ｂは、第１層３１ａと、第２膜３２と、の間に、設けられている。第１層３１ａは、第２層３１ｂと、第３層３１ｃと、の間に、設けられている。第３層３１ｃは、第１層３１ａと、第３膜３３と、の間に、設けられている。
第１１変形例は、例えば、第１実施形態の第１変形例の、第１膜３１が３つ以上の層を含む場合と、第１実施形態の第８変形例と、を組み合わせたものである。
第１１変形例によれば、例えば、
・ 第１層３１ａと、第２膜３２と、の密着性を向上できる
・ 第１層３１ａから第２膜３２への、イオンの拡散を抑制できる
・ 第１層３１ａを、第２膜３２から電気的に絶縁できる
・ 第１層３１ａと、第３膜３３と、の密着性を向上できる
・ 第１層３１ａから第３膜３３への、イオンの拡散を抑制できる
・ 第１層３１ａを、第３膜３３から電気的に絶縁できる
の少なくとも１つの利点を、さらに得ることができる。
第１１変形例では、第２膜３２は、例えば、シリコン酸化物を含む。第２層３１ｂは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第１層３１ａは、例えば、Ｎｉを含む。第３層３１ｃは、例えば、Ｔｉ、Ｃｒ、及び、Ｗのいずれか１つを含む。第３膜３３は、例えば、シリコン酸化物を含む。シリコン酸化物を含む第２膜３２、及び、第３膜３３は、バリア層として機能する。Ｔｉを含む第２層３１ｂ、及び、第３層３１ｃは、密着層として機能する。Ｎｉを含む第１層３１ａは、応力負荷層として機能する。
例えば、“バリア層／密着層／応力負荷層／密着層／バリア層”を含む膜３を備えた第１２半導体チップ１００Ｌによれば、第１層３１ａから基体１、及び、モールド材２３への、イオンの拡散を抑制できる。さらに、第１層３１ａと、第２膜３２と、の密着性、及び、第１層３１ａと、第３膜３３、との密着性の双方を、向上できる。第１層３１ａの“剥離耐性”は、さらに向上する。第１層３１ａの剥離耐性が、さらに向上する第１２半導体チップ１００Ｌによれば、イオンの拡散が、より抑制され、半導体装置の信頼性が、より向上する。しかも、第１２半導体チップ１００Ｋは、より“反り”難く、そして、より“割れ”難くなる。
（第２実施形態）
図１９は、第２実施形態に係る半導体装置を例示する模式断面図である。図１９に示す断面は、例えば、図１に示す断面に対応する。
図１９に示すように、第２実施形態は、第１実施形態と同様に、基体１と、デバイス層２と、第１膜３１を含む膜３と、を含む。第２実施形態は、第４膜３４を含む膜３０を、さらに含む。
第２実施形態において、膜３は、第１領域３ｒａ、を含む。基体１は、Ｚ軸方向において、第１領域３ｒａと、デバイス層２と、の間に位置する。膜３は、例えば、基体１の第２面１ｂの上、に設けられている。
膜３０は、第４領域３０ｒｄと、第５領域３０ｒｅと、第６領域３０ｒｆと、を含む。基体１、及び、膜３は、Ｚ軸方向において、第４領域３０ｒｄと、デバイス層２と、の間に位置する。基体１は、Ｘ軸方向において、第５領域３０ｒｅと、第６領域３０ｒｆと、の間に位置する。第２実施形態において、膜３０は、例えば、膜３の上と、基体１の側面１ｃと、を覆う。第２実施形態において、膜３０は、例えば、膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。
第２実施形態においても、第１実施形態と同様に、基体１の側面１ｃと、デバイス層２の側面２ｃとの間に、ギャップＧが設けられている。膜３０は、デバイス層２から離れている。膜３０は、基体１の側面１ｃの上に設けられるが、例えば、ギャップＧにおける第１面１ａの上と、デバイス層２の上と、には設けられない。
第２実施形態の第１３半導体チップ１００Ｍでは、膜３と、基体１の側面１ｃと、を、膜３０によって覆う。第１３半導体チップ１００Ｍの膜３の第１膜３１は、例えば、金属を含む。第２実施形態において、第１膜３１は、例えば、Ｎｉを含む。第１膜３１は、例えば、応力負荷層である。第２実施形態において、膜３０の第４膜３４は、例えば、シリコン酸化物を含む。
第２実施形態において、第４膜３４の機能は、例えば、
・ 基体１の側面１ｃからの、基体１中への不純物やイオンの侵入を抑制すること
・ 基体１の側面１ｃの表面ラフネス４に起因した、基体１の強度の低下を抑制すること
・ 膜３の、基体１からの剥離耐性を向上させること
・ 膜３からモールド材２３への、イオンの拡散を抑制すること
の少なくとも１つを含む。
第２実施形態によれば、基体１の第２面１ｂの上に、第１膜３１（応力負荷層）を含む膜３を備えている。第２実施形態によれば、例えば、第１３半導体チップ１００Ｍの“反り”を抑制できる。
さらに、第２実施形態によれば、第４膜３４を含む膜３０を備えている。第２実施形態によれば、例えば、
・ 基体１の側面１ｃから、基体１中へ、不純物やイオンの侵入を抑制できる
・ 基体１の強度が、さらに向上する
・ 膜３の、基体１からの剥離耐性が向上する
・ 膜３からモールド材２３への、イオンの拡散を抑制できる
の少なくとも１つの利点を、さらに得ることができる。
基体１の側面１ｃから、基体１中へ、不純物やイオンの侵入を抑制できると、例えば、半導体装置の信頼性が向上する。
基体１の強度が、さらに向上すると、例えば、第１３半導体チップ１００Ｍの“割れ”を、さらによく抑制できる。特に、第１３半導体チップ１００Ｍは、ピックアップ工程やマウント工程などにおいて、さらに破損し難くなる。
膜３の、基体１からの剥離耐性が向上すると、例えば、膜３は、基体１の上において安定する。膜３が基体１の上で安定することで、第１３半導体チップ１００Ｍは、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
膜３からモールド材への、イオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。
第２実施形態において、膜３の第１膜３１には、第１実施形態において説明した材料を用いることができる。第１膜３１の材料は、後述する第２実施形態の変形例においても、適用される。
第２実施形態において、膜３０の第４膜３４の膜には、例えば、第１実施形態の第２膜３２の材料と同様の材料を選ぶことができる。第４膜３４の材料は、後述する第２実施形態の変形例においても、適用される。
図２０は、第２実施形態の第１変形例に係る半導体装置を例示する模式断面図である。なお、図２０において、微小凹凸４は、凹凸を省略して図示する。
図２０に示すように、第２実施形態の第１変形例に係る半導体装置の第１４半導体チップ１００Ｎでは、膜３が、第１膜３１と、第２膜３２と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。
第２実施形態の第１変形例のように、第２実施形態は、第１実施形態の第５変形例と、組み合わせることができる。なお、特に、図示しないが、第２実施形態は、第１実施形態の第６変形例と組み合わせること、及び、第１実施形態の第７変形例と、組み合わせることもできる。
図２１は、第２実施形態の第２変形例に係る半導体装置を例示する模式断面図である。なお、図２１において、微小凹凸４は、凹凸を省略して図示する。
図２１に示すように、第２実施形態の第２変形例に係る半導体装置の第１５半導体チップ１００Ｏでは、膜３が、第１膜３１と、第２膜３２と、第３膜３３と、を含む。第２膜３２は、基体１と、第１膜３１と、の間に、設けられている。第１膜３１は、第２膜３２と、第３膜３３と、の間に、設けられている。
第２実施形態の第１変形例のように、第２実施形態は、第１実施形態の第８変形例と、組み合わせることができる。
図２２は、第２実施形態の第３変形例に係る半導体装置を例示する模式断面図である。なお、図２２において、微小凹凸４は、凹凸を省略して図示する。
図２２に示すように、第２実施形態の第３変形例に係る半導体装置の第１６半導体チップ１００Ｐでは、膜３０が、第４膜３４と、第５膜３５と、を含む。第５膜３５は、第４膜３４と同様に、例えば、第１膜を含む膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。第２実施形態の第３変形例において、第４膜３４は、第５膜３５と、第１膜３１を含む膜３と、の間、及び、第５膜３５と、基体１の側面１ｃと、の間、に設けられている。
第２実施形態の第３変形例において、第５膜３５の機能は、例えば、
・ 基体１を変形させようとするデバイス層２の力を、緩和すること
を含む。第５膜３５は、例えば、第１膜３１と、ともに、基体１の変形を抑制する。第５膜３５は、例えば、応力負荷層である。
第１膜３１は、基体１の第２面１ｂの上に設けられている。第１膜３１は、基体１の変形を、基体１の第２面１ｂの上から抑制する。第５膜３５は、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、に設けられている。第５膜３５は、基体１の変形を、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、の双方から抑制する。第５膜３５の材料には、例えば、第１実施形態の第１膜３１と同様の材料を選ぶことができる。第５膜３５には、例えば、第１実施形態の第１膜３１と同様の積層構造とすることもできる。
第２実施形態の第３変形例によれば、例えば、第１６半導体チップ１００Ｐの、例えば、“反り”、及び、“割れ”を抑制できる効果を、さらによく得ることができる。
さらに、第２実施形態の第３変形例は、応力負荷層として、第１膜３１を含む膜３と、第５膜３５と、を含む。第２実施形態の第３変形例によれば、例えば、応力負荷層の膜応力の調整に関する自由度が増す、という利点を、さらに得ることができる。
図２３は、第２実施形態の第４変形例に係る半導体装置を例示する模式断面図である。なお、図２３において、微小凹凸４は、凹凸を省略して図示する。
図２３に示すように、第２実施形態の第４変形例に係る半導体装置の第１７半導体チップ１００Ｑでは、膜３０が、第４膜３４と、第５膜３５と、第６膜３６と、を含む。第６膜３６は、第４膜３４、及び、第５膜３５と同様に、例えば、膜３の上から基体１の側面１ｃの上にかけて、連続して設けられた、１つの膜である。１つの膜は、例えば、一体構造の膜である。第２実施形態の第４変形例において、第５膜３５は、第６膜３６と、第４膜３４と、の間に、設けられている。第６膜３６には、第１実施形態の第３膜３３の材料と同様の材料を選ぶことができる。
第２実施形態の第４変形例において、第６膜３６の機能は、例えば、
・ 第５膜３５からモールド材２３への、イオンの拡散を抑制すること（例えば、バリア層）
・ 第５膜３５と、モールド材２３と、を絶縁すること（例えば、絶縁層）
・ 第５膜３５と、モールド材２３と、の密着性を向上させること（例えば、密着層）
の少なくとも１つを含む。
第２実施形態の第４変形例によれば、例えば、
・ 第５膜３５からモールド材２３への、イオンの拡散を抑制できる
・ 第５膜３５を、モールド材２３から電気的に絶縁できる
・ 第５膜３５と、モールド材２３と、の密着性が向上する
の少なくとも１つの利点を、さらに得ることができる。
第５膜３５からモールド材２３へのイオンの拡散を抑制できると、例えば、半導体装置の信頼性が向上する。
第５膜３５を、モールド材２３から電気的に絶縁できると、例えば、半導体装置の信頼性が向上する。
第５膜３５と、モールド材２３と、の密着性が向上すると、例えば、半導体装置の信頼性が向上する。
（第３実施形態）
図２４（ａ）〜図２４（ｇ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図２５（ａ）〜図２５（ｊ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
図２４（ａ）、図２５（ａ）、及び、図２５（ｂ）に示すように、半導体ウェーハＷを、Ｘ軸方向と、Ｙ軸方向と、に沿ってダイシングする。半導体ウェーハＷは、基体１を含む。半導体ウェーハＷは、複数のデバイス層２を備えた面を有する。図２５（ａ）〜図２５（ｊ）には、第１デバイス層２ｌと、第２デバイス層２ｍと、第３デバイス層２ｎと、の３つが示されている。第１デバイス層２ｌ〜第３デバイス層２ｎを備えた面を、主面Ｗａとする。半導体ウェーハＷは、Ｚ軸方向において、主面Ｗａと、第１方向において主面Ｗａと離れた裏面Ｗｂと、を含む。ダイシングされた半導体ウェーハＷには、ダイシングライン５が形成される。ダイシングライン５は、Ｘ軸方向と、Ｙ軸方向と、に沿って、半導体ウェーハＷに形成された格子状の溝である。図２５（ｂ）には、ダイシングライン５のうち、Ｙ軸方向に沿ったダイシングライン５が示されている。図２５（ｂ）に示す部分において、ダイシングライン５は、第１デバイス層２ｌと、第２デバイス層２ｍと、の間、並びに、第２デバイス層２ｍと、第３デバイス層２ｎと、の間と、に設けられている。幅Ｗ５は、ダイシングライン５の幅である。幅Ｗ２は、デバイス層２間の幅である。図２５（ｂ）には、幅Ｗ５として、ダイシングライン５のＸ軸方向の幅が示され、幅Ｗ２として、第１デバイス層２ｌと、第２デバイス層２ｍと、の間のＸ軸方向の幅が示されている。ダイシングライン５の幅Ｗ５は、デバイス層２間の幅Ｗ２よりも狭い。基体１の側面１ｃと、デバイス層２の側面２ｃと、の間には、ギャップＧが形成される。半導体ウェーハＷのダイシングには、例えば、ダイシングブレード７が用いられる。ダイシングは、ダイシングブレード７によるダイシングに限られるものではない。ダイシングには、プラズマによるダイシング、及び、薬液によるダイシングなどを用いることもできる。
図２４（ｂ）、及び、図２５（ｃ）に示すように、第１デバイス層２１ｌ〜第３デバイス層２ｎの上に、第１サポート部材６１を設ける。第１サポート部材６１の１つの例は、例えば、表面保護テープである。
図２４（ｃ）、図２５（ｄ）、及び、図２５（ｅ）に示すように、半導体ウェーハＷを、例えば、反転させて、半導体ウェーハＷの裏面Ｗｂを、研削機の研削砥石８に向ける。次いで、半導体ウェーハＷの裏面Ｗｂを、例えば、研削砥石８を用いて研削し、裏面Ｗｂを後退させる。裏面Ｗｂは、ダイシングライン５に達するまで、後退される。半導体ウェーハＷは、第１サポート部材６１の上で、複数の半導体チップ１００に分離される。例えば、図２５（ｅ）に示す部分では、半導体ウェーハＷは、第１サポート部材６１の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍと、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。ダイシングライン５は、半導体チップ１００ｌと、半導体チップ１００ｍと、の間、並びに、半導体チップ１００ｍと、半導体チップ１００ｎと、の間に生じた空間となる。Ｚ軸方向において、基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから離れている。基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから、例えば、ギャップＧのＸ軸方向の幅、及び、ギャップＧのＹ軸方向の幅、離れている。ギャップＧのＸ軸方向の幅、及び、Ｙ軸方向の幅は、例えば、５μｍ以上１００μｍ以下である。第１デバイス層２ｌ〜第３デバイス層２ｎのＺ軸方向の厚さは、例えば、０．５〜２０μｍである。第１デバイス層２ｌ〜第３デバイス層２ｍのＺ軸方向の厚さは、設計により、様々に変更される。第１デバイス層２ｌ〜第３デバイス層２ｎは、例えば、基体１側から、半導体素子と、電気的配線と、絶縁物と、ポリイミドと、を含む。第１デバイス層２ｌ〜第３デバイス層２ｎのＺ軸方向の厚さ０．５〜２０μｍは、例えば、半導体素子と、電気的配線と、の厚さである。
図２６（ａ）〜図２６（ｃ）は、別のダイシング方法を例示する模式断面図である。
図２６（ａ）に示すように、半導体ウェーハＷの裏面Ｗｂを後退させ、半導体ウェーハＷを薄化する。
図２６（ｂ）に示すように、半導体ウェーハＷの内部に、Ｘ軸方向と、Ｙ軸方向と、に沿って、格子状のクラック５ａを形成する。格子状のクラック５ａは、半導体ウェーハＷの主面Ｗａと、半導体ウェーハＷの裏面Ｗｂと、に、例えば、到達しない。格子状のクラック５ａを、半導体ウェーハＷの内部に形成する際には、例えば、半導体ウェーハＷに対して透過性の波長のレーザを用いる。レーザは、例えば、半導体ウェーハＷの内部に焦点を結ぶように、集光される。
図２６（ｃ）に示すように、例えば、第１サポート部材６１を、引き延ばす。半導体ウェーハＷは、第３実施形態と同様に、第１サポート部材６１の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍ、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。格子状のクラック５ａが形成されていた部分は、ダイシングライン５となる。
半導体ウェーハＷをダイシングする際、このようなダイシング方法を用いてもよい。
図２４（ｄ）、及び、図２５（ｆ）に示すように、第１サポート部材６１の上において、半導体チップ１００ｌ〜１００ｎそれぞれの基体１の第２面１ｂの上と、基体１の側面１ｃの上と、に、膜３を形成する。
膜３は、例えば、第１実施形態の第１膜３１と、第２膜３２と、第３膜３３と、を含む。図２５（ｆ）〜図２５（ｊ）において、第１膜３１〜第３膜３３の図示は、省略する。第１膜３１〜第３膜３３は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。物理的気相堆積、例えば、スパッタリング法によれば、第１膜３１、第２膜３２、及び、第３膜３３を、それぞれ、低い温度で形成できる。例えば、第１サポート部材６１の耐熱温度以下で、第１膜３１、第２膜３２、及び、第３膜３３を、それぞれ形成できる。このため、第１膜３１、第２膜３２、及び、第３膜３３の形成に際し、第１サポート部材６１の、例えば、熱による変形などを抑制できる。第１サポート部材６１の耐熱温度は、例えば、１００〜１５０℃以下である。
膜３を、物理的気相堆積、例えば、スパッタリング法を用いて形成すると、膜３は、基体１の第２面１ｂの上と、基体１の側面１ｃの上と、ダイシングライン５の底に露出した第１サポート部材６１の上と、に形成される。ギャップＧにおいて、基体１は、第１サポート部材６１の上に、オーバーハングする。第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃは、基体１のオーバーハングした部分と、第１サポート部材６１と、で囲まれた空間の中に存在する。空間のＸ軸方向、及び、Ｙ軸方向の長さは、例えば、５μｍ〜１００μｍである。膜３を成膜するための材料は、空間の中に入りにくい。膜３は、第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃの上には、例えば、形成されない。膜３は、基体１の側面１ｃの上に形成された部分と、第１サポート部材６１の上に形成された部分と、で離れる。
膜３は、物理的気相堆積の他、例えば、化学的気相堆積（ＣＶＤ法）にて形成することも可能である。膜３に、例えば、樹脂を用いると、膜３を、塗布法にて形成することができる。
図２４（ｅ）、図２５（ｇ）、及び、図２５（ｈ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３の上に、第２サポート部材６２を設ける。第２サポート部材６２は、例えば、ダイシングテープである。ダイシングテープは、例えば、ダイアタッチフィルムＤＡＦを有した一体型ダイシングテープでもよい。ダイシングテープは、ＤＡＦがなく、粘着材を有したダイシングテープでもよい。
図２４（ｆ）、及び、図２５（ｉ）に示すように、第１サポート部材６１を、第１デバイス層２１ｌ〜第３デバイス層２ｎの上から剥離する。
図２４（ｇ）、図２５（ｊ）に示すように、第２サポート部材６２を、ダイシングライン５に沿って、Ｚ軸方向に沿った途中の部分までカットする。第３実施形態では、例えば、第２サポート部材６２のＤＡＦの部分がカットされる。半導体チップ１００ｌ〜１００ｎは、それぞれＤＡＦ付の半導体チップ１００ｌ〜１００ｎとなる。ＤＡＦ、及び、第２サポート部材６２のカットには、例えば、レーザ９が用いられる。ＤＡＦ、及び、第２サポート部材６２のカットには、ダイシングブレードを用いてもよい。ＤＡＦは、例えば、第２サポート部材６２を、冷却下で引き延ばして割断してもよい。
この後、第２サポート部材６２を、例えば、引き延ばす。次いで、例えば、図示せぬ突き上げピンを用いて、第２サポート部材６２の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを突き出す。この後、第２サポート部材６２の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを取り出す。
このようにして、半導体チップ１００ｌ〜１００ｎが形成される。半導体チップ１００ｌ〜１００ｎは、基体１の第２面１ｂの上、及び、基体１の側面１ｃの上に、膜３を備えている。
（第４実施形態）
図２７（ａ）〜図２７（ｆ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図２８（ａ）〜図２８（ｊ）、及び、図２９（ａ）〜図２９（ｄ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
図２７（ａ）、図２８（ａ）、及び、図２８（ｂ）に示すように、第１デバイス層２１ｌ〜第３デバイス層２ｎの上に、第１サポート部材６１を設ける。第１サポート部材６１の１つの例は、例えば、表面保護テープである。
図２７（ｂ）、及び、図２８（ｃ）に示すように、例えば、半導体ウェーハＷを反転させる。次いで、裏面Ｗｂを、例えば、研削砥石８を用いて研削し、後退させる。
図２７（ｃ）、及び、図２８（ｄ）に示すように、第１サポート部材６１の上において、後退された半導体ウェーハＷの裏面Ｗｂの上に、膜３を形成する。
膜３は、例えば、第２実施形態の第１膜３１と、第２膜３２と、を含む。図２８（ｄ）〜図２８（ｊ）において、第１膜３１、及び、第２膜３２の図示は、省略する。第１膜３１、及び、第２膜３２は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。
図２７（ｄ）、及び、図２８（ｅ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３の上に、第２サポート部材６２を設ける。第２サポート部材６２の１つの例は、例えば、ダイシングテープである。
図２７（ｅ）、及び、図２８（ｆ）に示すように、第１サポート部材６１を、半導体ウェーハＷの主面Ｗａから剥離する。
図２７（ｆ）、及び、図２８（ｇ）に示すように、第２サポート部材６２の上において、例えば、ダイシングブレード７を用いて、半導体ウェーハＷを、Ｘ軸方向と、Ｙ軸方向と、に沿ってダイシングする。半導体ウェーハＷは、第２サポート部材６２の上で、複数の半導体チップ１００に分離される。図２８（ｇ）に示す部分では、半導体ウェーハＷは、第２サポート部材６２の上で、第１デバイス層２ｌを含む半導体チップ１００ｌと、第２デバイス層２ｍを含む半導体チップ１００ｍと、第３デバイス層２ｎを含む半導体チップ１００ｎと、に分離される。半導体チップ１００ｌと、半導体チップ１００ｍと、の間、並びに、半導体チップ１００ｍと、半導体チップ１００ｎと、の間には、ダイシングライン５が形成される。ダイシングライン５の幅Ｗ５は、デバイス層２間の幅Ｗ２よりも狭い。基体１の側面１ｃと、デバイス層２の側面２ｃと、の間には、ギャップＧが形成される。図２８（ｇ）には、幅Ｗ５として、ダイシングライン５のＸ軸方向の幅が示され、幅Ｗ２として、第１デバイス層２ｌと、第２デバイス層２ｍと、の間のＸ軸方向の幅が示されている。基体１の側面１ｃは、第１デバイス層２ｌ〜第３デバイス層２ｎそれぞれの側面２ｃから、ギャップＧのＸ軸方向の幅、及び、ギャップＧのＹ軸方向の幅、離れている。
図２８（ｈ）に示すように、第１デバイス層２１ｌ〜第３デバイス層２ｎの上に、第３サポート部材６３を設ける。第３サポート部材６３の１つの例は、例えば、ダイシングテープである。
図２８（ｉ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、第２サポート部材６２を、膜３の上から剥離する。
図２８（ｊ）に示すように、第３サポート部材６３の上において、半導体チップ１００ｌ〜１００ｎそれぞれの膜３の上と、基体１の側面１ｃの上と、に、膜３０を形成する。
膜３０は、例えば、第２実施形態の第４膜３４を含む。図２８（ｊ）、及び、図２９（ａ）〜図２９（ｄ）において、第４膜３４の符号の図示は、省略する。第４膜３４は、例えば、物理的気相堆積を用いて形成される。物理的気相堆積法の例としては、スパッタリング法を挙げることができる。スパッタリング法によれば、第４膜３４を含む膜３０を、低い温度で形成できる。例えば、第３サポート部材６３の耐熱温度以下で、第４膜３４を、形成できる。
膜３０を、物理的気相堆積、例えば、スパッタリング法を用いて形成すると、膜３０は、膜３の上と、基体１の側面１ｃの上と、ダイシングライン５の底に露出した第３サポート部材６３の上と、に形成される。ギャップＧにおいて、基体１は、第３サポート部材６３の上に、オーバーハングする。第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃは、基体１のオーバーハングした部分と、第３サポート部材６３と、で囲まれた空間の中に存在する。空間のＸ軸方向、及び、Ｙ軸方向の長さは、例えば、５μｍ〜１００μｍである。膜３０を成膜するための材料は、空間の中に入りにくい。膜３０は、第１デバイス層２ｌ〜第３デバイス層２ｎの側面２ｃの上には、例えば、形成されない。膜３０は、基体１の側面１ｃの上に形成された部分と、第３サポート部材６３の上に形成された部分と、で離れる。
膜３０は、物理的気相堆積の他、例えば、化学的気相堆積（ＣＶＤ法）にて形成することも可能である。膜３０に、例えば、樹脂を用いると、膜３０を、塗布法にて形成することができる。
図２９（ａ）、及び、図２９（ｂ）に示すように、例えば、半導体ウェーハＷを反転させる。次に、膜３０の上に、第４サポート部材６４を設ける。第４サポート部材６４は、例えば、粘着材を有したテープである。第４サポート部材６４は、図示するように、例えば、粘着剤と、ＤＡＦと、を有していてもよい。
図２９（ｃ）に示すように、第３サポート部材６３を、第１デバイス層２１ｌ〜第３デバイス層２ｎの上から剥離する。
図２９（ｄ）に示すように、第４サポート部材６４を、ダイシングライン５に沿って、Ｚ軸方向に沿った途中の部分までカットする。第４実施形態では、例えば、第４サポート部材６４のＤＡＦの部分がカットされる。半導体チップ１００ｌ〜１００ｎは、それぞれＤＡＦ付の半導体チップ１００ｌ〜１００ｎとなる。ＤＡＦ、及び、第２サポート部材６２のカットには、例えば、レーザ、あるいはダイシングブレードが用いられる。ＤＡＦは、例えば、第２サポート部材６２を、冷却下で引き延ばして割断してもよい。
この後、第４サポート部材６４を、例えば、引き延ばす。次いで、例えば、図示せぬ突き上げピンを用いて、第４サポート部材６４の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを突き出す。この後、第４サポート部材６４の上から、半導体チップ１００ｌ〜１００ｎのうち、例えば、１つを取り出す。
このようにして、半導体チップ１００ｌ〜１００ｎが形成される。半導体チップ１００ｌ〜１００ｎは、膜３の上、及び、基体１の側面１ｃの上に、膜３０を備えている。
実施形態によれば、反りを抑制することが可能な半導体装置及びその製造方法を提供できる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる基体、デバイス層、及び、膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…基体、１ａ…基体１の第１面、１ｂ…基体１の第２面、１ｃ…基体１の側面、１Ｅａ〜１Ｅｄ…基体１の縁、２…デバイス層、２ａ…デバイス層２の上面、２ｃ…デバイス層２の側面、２ｌ…第１デバイス層、２ｍ…第２デバイス層、２ｎ…第３デバイス層、２１…構造体、２１ａ…構造体２１の上面、２１ｃ…構造体２１の側面、２２…絶縁膜、２３…モールド材、３…第１膜３１を含む膜、３ｒａ…第１領域、３ｒｂ…第２領域、３ｒｃ…第３領域、３１…第１膜、３１ａ…第１層、３１ｂ…第２層、３１ｃ…第３層、３１ｄ…第４層、３２…第２膜、３３…第３膜、３４…第４膜、３５…第５膜、３６…第６膜、３０…第４膜３４を含む膜、３０ｒｄ…第４領域、３０ｒｅ…第５領域、３０ｒｆ…第６領域、３ａ…上面、３Ｃ…クロスパターン、３Ｈ…ホールパターン、３Ｓ…スリットパターン、４…微小凹凸、４ａ…スクラッチ、４ｂ…チッピング、４ｃ…クラック、５…ダイシングライン、５ａ…格子状のクラック、６１…第１サポート部材、６２…第２サポート部材、６３…第３サポート部材、６４…第４サポート部材、７…ダイシングブレード、８…研削砥石、９…レーザ、１００…第１半導体チップ、１００ａ…半導体チップの裏面、１００ｃ…半導体チップの側面、１００ｌ…第１デバイス層２Ａを含む半導体チップ、１００ｍ…第２デバイス層２Ｂを含む半導体チップ、１００ｎ…第３デバイス層２Ｃを含む半導体チップ、１００Ｂ…第２半導体チップ、１００Ｃ…第３半導体チップ、１００Ｄ…第４半導体チップ、１００Ｅ…第５半導体チップ、１００Ｆ…第６半導体チップ、１００Ｇ…第７半導体チップ、１００Ｈ…第８半導体チップ、１００Ｉ…第９半導体チップ、１００Ｊ…第１０半導体チップ、１００Ｋ…第１１半導体チップ、１００Ｌ…第１２半導体チップ、１００Ｍ…第１３半導体チップ、１００Ｎ…第１４半導体チップ、１００Ｏ…第１５半導体チップ、１００Ｐ…第１６半導体チップ、１００Ｑ…第１７半導体チップ、Ｇ…ギャップ、α…弾性率、ＤＡＦ…ダイアタッチフィルム、Ｅ…線膨張係数、Ｔｒ１…第１半導体素子、Ｔｒ２…第２半導体素子、ｔｂ…厚さ、ｔｘ…膜３のＸ軸方向の厚さ、ｔｚ…膜３のＺ軸方向の厚さ、ｔｚ３１…第１膜３１のＺ軸方向の厚さ、ｔ３１〜ｔ３６…厚さ、Ｗ…半導体ウェーハ、Ｗａ…主面、Ｗｂ…裏面、Ｗ２…デバイス層２間の幅、Ｗ５…ダイシングライン５の幅

Claims (12)

  1. 第１半導体素子を含み、第１面と、第２面と、前記第１面と、前記第２面と、の間にある側面と、を有した基体と、
    前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられたデバイス層と、
    第１膜を含む膜であって、
    前記第１膜を含む膜は、第１領域と、第２領域と、第３領域と、を含み、
    第１方向において、前記第１領域と、前記デバイス層と、の間に、前記基体が位置し、前記第１方向と交差する第２方向において、前記第２領域と、前記第３領域と、の間に、前記基体が位置する、前記第１膜を含む膜と、
    を備え、
    前記第１膜は、前記第２面、及び、前記側面の凹凸を埋め込む、半導体装置。
  2. 第１半導体素子を含み、第１面と、第２面と、前記第１面と、前記第２面と、の間にある側面と、を有した基体と、
    前記第１半導体素子と電気的に接続された第２半導体素子を含み、前記基体の第１面の上に設けられたデバイス層と、
    第１膜を含む膜であって、
    前記第１膜を含む膜は、第１領域、を含み、
    第１方向において、前記第１領域と、前記デバイス層と、の間に、前記基体が位置する、前記第１膜を含む膜と、
    第４膜を含む膜であって、
    前記第４膜を含む膜は、第４領域と、第５領域と、第６領域と、を含み、
    前記第１方向において、前記第４領域と、前記デバイス層と、の間に、前記基体と、前記第１膜を含む膜と、が位置し、前記第１方向と交差する第２方向において、前記第５領域と、前記第６領域と、の間に、前記基体が位置する、前記第４膜を含む膜と、
    を備え、
    前記第１膜は、前記第２面の凹凸を埋め込み、
    前記第４膜は、前記側面の凹凸を埋め込む、半導体装置。
  3. 前記第４膜を含む膜は、
    第５膜
    を、さらに含み、
    前記第４膜は、前記基体と、前記第５膜と、の間に、設けられた、請求項２に記載の半導体装置。
  4. 前記第４膜を含む膜は、
    第６膜
    を、さらに含み、
    前記第５膜は、前記第４膜と、前記第６膜と、の間に、設けられた、請求項３に記載の半導体装置。
  5. 前記第１膜を含む膜は、
    第２膜
    を、さらに含み、
    前記第２膜は、前記基体と、前記第１膜と、の間に、設けられた、請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１膜を含む膜は、
    第３膜
    を、さらに含み、
    前記第１膜は、前記基体と、前記第３膜と、の間に、設けられた、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１膜は、アルミニウム、金、銅、ニッケル、チタン、タンタル、タングステン、及び、パラジウムからなる群より選択される少なくとも１つの金属を含む、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１膜は、シリコン、シリコン窒化物、シリコン酸化物、及び、樹脂からなる群より選択される少なくとも１つの非金属を含む、請求項１〜６のいずれか１つに記載の半導体装置。
  9. 前記第１膜は、積層構造を含む、請求項１〜６のいずれか１つに記載の半導体装置。
  10. 前記積層構造は、Ｔｉを含む層／Ｎｉを含む層、Ｔｉを含む層／Ｃｕを含む層、Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層、Ｔｉを含む層／Ｗを含む層／Ｔｉを含む層、及び、Ｔｉを含む層／Ｎｉを含む層／Ｃｕを含む層／Ｔｉを含む層からなる群より選択される少なくとも１つの積層構造を含む、請求項８記載の半導体装置。
  11. デバイス層を備えた第１面と、第１方向において前記第１面と離れた第２面と、を含む半導体ウェーハを、前記第１方向と交差する第２方向と、前記第１方向、及び、前記第２方向と交差する第３方向と、に沿ってダイシングし、
    前記第２面を後退させ、前記半導体ウェーハを複数の半導体チップに分離し、
    前記複数の半導体チップに分離された前記半導体ウェーハの前記第２面の上と、前記第１面と前記第２面との間にある側面の上と、に、第１膜を含む膜を形成する、半導体装置の製造方法。
  12. デバイス層を備えた第１面と、第１方向において前記第１面と離れた第２面と、を含む半導体ウェーハの前記第２面を後退させ、
    前記半導体ウェーハの上に、第１膜を含む膜を形成し、
    前記半導体ウェーハを、前記第１方向と交差する第２方向と、前記第１方向、及び、前記第２方向と交差する第３方向と、に沿ってダイシングし、前記半導体ウェーハを複数の半導体チップに分離し、
    前記複数の半導体チップに分離された前記半導体ウェーハの前記第２面の上にある前記第１膜の上と、前記第１面と前記第２面との間にある側面の上と、に、第４膜を含む膜を形成する、半導体装置の製造方法。
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