JP2018169912A - ボルテージレギュレータ - Google Patents
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Abstract
【解決手段】入力端子20に入力される外部電圧から外部電圧よりも低い一定の内部電圧を生成し、出力端子21に出力する電圧出力回路11と、温度上昇に応じて出力電圧を低下させる感温回路12と、感温回路の出力およびテスト端子22に接続された過熱検出回路13と、感温回路の出力およびテスト端子に接続された電圧検出回路とを備えるボルテージレギュレータ10であって、感温回路の出力電圧およびテスト端子の電圧が第一の電圧以下のとき、過熱検出回路が出力する出力停止信号STに基づいて電圧出力回路の出力が停止され、テスト端子の電圧が感温回路の出力電圧および第一の電圧よりも高い第二の電圧以上のとき、電圧検出回路が出力するテストモード信号TMに基づいて出力端子に外部電圧が出力される。
【選択図】図1
Description
したがって、本発明は、回路規模の増加を抑えつつ、出力端子の電圧を内部電圧から外部電圧に切り替えることが可能なボルテージレギュレータを提供することを目的とする。
図1は、本発明の実施形態によるボルテージレギュレータ10を説明するためのブロック図である。
電圧出力回路11は、入力端子20に入力される外部電圧Vinから外部電圧Vinよりも低い一定の内部電圧を生成し、出力端子21に出力する。
テスト端子22には、テスト信号TEが入力される。
過熱検出回路13は、入力が感温回路12の出力およびテスト端子22に接続されており、電圧出力回路11に出力停止信号STを出力する。
また、感温回路12、過熱検出回路13、および電圧出力回路11内の出力停止回路(図示せず)によって、過熱保護回路が構成されている。
まず、ボルテージレギュレータ10の過熱保護回路に関する動作について説明する。
通常動作時においては、ボルテージレギュレータ10の温度が上昇すると、感温回路12の出力がその温度に応じて低下していく。そして、感温回路12の出力が第一の電圧以下になると、過熱検出回路13は、出力停止信号STをアクティブにする。
これにより、電圧出力回路11内の出力停止回路が出力端子21への出力を停止する。このようにして、ボルテージレギュレータ10を過熱状態から保護することができる。
図2は、図1に示すボルテージレギュレータ10における感温回路12の一具体例である感温回路121を示す回路図である。
かかる構成により、温度が上昇すると、テスト端子22の電圧が低下していく。
抵抗分圧回路112は、出力端子21と接地端子との間に接続されている。
エラーアンプ111は、非反転入力端子に抵抗分圧回路112により分圧された分圧電圧が入力され、反転入力端子に基準電圧源113の基準電圧が入力されている。
NMOSトランジスタ115は、ゲートにテストモード信号TMが入力され、ソースが接地端子に接続され、ドレインが出力トランジスタ110のゲートに接続されている。
コンパレータ130の非反転入力端子は、感温回路12の出力およびテスト端子22に接続され、反転入力端子は、基準電圧源131の電圧である第一の電圧を受け、コンパレータ130の出力信号が出力停止信号STとなる。
コンパレータ140の非反転入力端子は、感温回路12の出力およびテスト端子22に接続され、反転入力端子は、基準電圧源141の電圧である第二の電圧を受け、コンパレータ140の出力信号がテストモード信号TMとなる。
また、テストモード信号TMは、電圧出力回路111内のエラーアンプ111にも入力される。
本例においては、感温回路12、過熱検出回路131、および電圧出力回路111内のPMOSトランジスタ114(出力停止回路)によって、過熱保護回路が構成されている。
したがって、出力トランジスタ110のゲートがハイレベルとなるため、出力トランジスタ110がオフする。よって、電圧出力回路111の出力が停止される。
このようにして、過熱保護回路を機能させる、あるいは過熱保護回路を機能させたテスト状態とすることができる。
また、このとき、コンパレータ130の出力であるテストモード信号もハイレベルとなるため、PMOSトランジスタ114はオフする。
図4に示すように、本例における電圧検出回路142は、テスト端子22にゲートとドレインが接続されたNMOSトランジスタ142と、NMOSトランジスタ142のソースと接地端子との間に接続された抵抗143とを有している。そして、NMOSトランジスタ142のソースの電圧がテストモード信号TMとなる。
本例では、電圧検出回路142が上記のように構成されていることから、第二の電圧はがNMOSトランジスタ142の閾値電圧と電圧出力回路111内のNMOSトランジスタ115の閾値電圧とによって決まる。
そのため、第二の電圧は、0.9V以上となっている必要がある。この場合、NMOSトランジスタ142として、P型ゲートを有する異極ゲートMOSトランジスタを採用するのが好適である。異極ゲートMOSトランジスタの閾値電圧は、通常のMOSトランジスタの閾値電圧よりも高く設定しやすいため、これを採用することにより、第二の電圧を確実に0.9V以上とすることが容易となる。
本例の電圧出力回路112は、入力端子20に入力される外部電圧Vinが特に高電圧である場合に、好適に用いられる。すなわち、図3および4に示す電圧出力回路111では、外部電圧Vinが高電圧である場合、出力トランジスタ110のゲートの電圧が大きく振れて、接地電圧に近い電圧まで下がってしまうようなことが生じると、出力トランジスタ110のゲート−ソース間の電圧が耐圧を超えてしまい、出力トランジスタ110が壊れてしまうおそれがある。
本例における電圧出力回路112は、図5に示すように、図3および4に示す電圧出力回路111に対し、入力端子20と出力トランジスタ110のゲートとの間に直列に接続されたクランプ回路200およびスイッチ201をさらに有している。スイッチ201は、テストモード信号TMがハイレベルになるとオフする。
その他の点は、図3および4に示す電圧出力回路111と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
このように、本例によれば、テストモード時に影響を与えることなく、通常動作時に出力トランジスタ110のゲート−ソース間に大電圧がかかることを防止できる。
PMOSトランジスタ302は、ソースが入力端子20に接続され、ドレインが出力トランジスタ110のゲートに接続され、ゲートがOR回路302の出力に接続されている。
その他の点は、図3および4に示す電圧出力回路111と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
このように、本例によれば、テストモード時に影響を与えることなく、オーバーシュート抑制機能を備えることが可能となる。
本例における電圧出力回路114は、図7に示すように、図5に示す電圧出力回路112の変形例となっている。
したがって、ボルテージレギュレータ10をテストモードにする場合は、テストモード信号TMがハイレベルとなり、スイッチ201がオフして、クランプを停止する。
例えば、電圧出力回路11は、図5に示す出力トランジスタのゲートをクランプするための構成と、図6に示すオーバーシュートを抑制するための構成の両方を備えるように構成されてもよい。
11、111、112、113、114 電圧出力回路
12、121 感音回路
13 過熱検出回路
14 電圧検出回路
20 入力端子
21 出力端子
22 テスト端子
TE テスト信号
ST 出力停止信号
TM テストモード信号
111 エラーアンプ
112 抵抗分圧回路
113、131、141 基準電圧源
114 出力停止回路(PMOSトランジスタ)
120 ダイオード素子
121 電流源
130、140、300 コンパレータ
302 オーバーシュート抑制回路(PMOSトランジスタ)
400 電圧調整端子
Claims (11)
- 入力端子に入力される外部電圧から前記外部電圧よりも低い一定の内部電圧を生成し、出力端子に出力する電圧出力回路と、
温度上昇に応じて出力電圧を低下させる感温回路と、
前記感温回路の出力およびテスト端子に接続された過熱検出回路と、
前記感温回路の出力およびテスト端子に接続された電圧検出回路とを備えるボルテージレギュレータであって、
前記感温回路の出力電圧および前記テスト端子の電圧が第一の電圧以下のとき、前記過熱検出回路が出力する出力停止信号に基づいて前記電圧出力回路の出力が停止され、
前記テスト端子の電圧が前記感温回路の出力電圧および前記第一の電圧よりも高い第二の電圧以上のとき、前記電圧検出回路が出力するテストモード信号に基づいて前記出力端子に前記外部電圧が出力されることを特徴とするボルテージレギュレータ。 - 前記過熱検出回路は、非反転入力端子が前記感温回路の出力および前記テスト端子に接続され、反転入力端子に前記第一の電圧が入力され、出力信号が前記出力停止信号となる第一のコンパレータを有することを特徴とする請求項1に記載のボルテージレギュレータ。
- 前記電圧検出回路は、非反転入力端子が前記感温回路の出力および前記テスト端子に接続され、反転入力端子に前記第二の電圧が入力され、出力信号が前記テストモード信号となる第二のコンパレータを有することを特徴とする請求項1または2に記載のボルテージレギュレータ。
- 前記電圧検出回路は、前記テスト端子にゲートとドレインが接続されたNMOSトランジスタと、前記NMOSトランジスタのソースと接地端子との間に接続された抵抗とを備え、
前記NMOSトランジスタのソースの電圧が前記テストモード信号となることを特徴とする請求項1または2に記載のボルテージレギュレータ。 - 前記NMOSトランジスタは、P型ゲートを有する異極ゲートMOSトランジスタであることを特徴とする請求項4に記載のボルテージレギュレータ。
- 前記電圧出力回路は、
前記出力端子の電圧に基づく電圧と基準電圧とが入力されるエラーアンプと、
ソースが前記入力端子に接続され、ドレインが前記出力端子に接続され、前記エラーアンプの出力する電圧に基づいてゲートが制御される出力トランジスタと、
ゲートに前記出力停止信号が入力され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたPMOSトランジスタと、
ゲートに前記テストモード信号が入力され、ソースが接地端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたNMOSトランジスタとを有することを特徴とする請求項1乃至5のいずれか一項に記載のボルテージレギュレータ。 - 前記電圧出力回路は、前記入力端子と前記出力トランジスタのゲートとの間に直列に接続されたクランプ回路およびスイッチをさらに有し、
前記スイッチがオンしているとき、前記クランプ回路は、前記出力トランジスタのゲートが所定の電圧を下回らないようクランプし、
前記スイッチは、前記テストモード信号を受けるとオフすることを特徴とする請求項6に記載のボルテージレギュレータ。 - 前記電圧出力回路は、
前記出力端子の電圧に基づく電圧と基準電圧とが入力されるコンパレータと、
前記コンパレータの出力と前記テストモード信号とが入力される論理回路と、
前記入力端子と前記出力トランジスタのゲートとの間に接続され、前記論理回路の出力により制御されるオーバーシュート抑制回路とをさらに有し、
前記論理回路は、前記テストモード信号を受けると、前記オーバーシュート抑制回路を停止する信号を出力することを特徴とする請求項6または7に記載のボルテージレギュレータ。 - 前記電圧出力回路は、
前記出力端子とは別に設けられた電圧調整端子の電圧に基づく電圧と基準電圧とが入力されるエラーアンプと、
ソースが前記入力端子に接続され、ドレインが前記出力端子に接続され、前記エラーアンプの出力する電圧に基づいてゲートが制御される出力トランジスタと、
ゲートに前記出力停止信号が入力され、ソースが前記入力端子に接続され、ドレインが前記出力トランジスタのゲートに接続されたPMOSトランジスタと、
前記入力端子と前記出力トランジスタのゲートとの間に直列に接続されたクランプ回路およびスイッチとを有し、
前記スイッチがオンしているとき、前記クランプ回路は、前記出力トランジスタのゲートが所定の電圧を下回らないようクランプし、
前記スイッチは、前記テストモード信号を受けるとオフし、
前記電圧検出回路が前記テストモード信号を出力しているとき、前記電圧調整端子には前記内部電圧より低い電圧が入力されていることを特徴とする請求項1乃至5のいずれか一項に記載のボルテージレギュレータ。 - 前記エラーアンプは、前記テストモード信号を受けると、動作を停止することを特徴とする請求項1乃至8のいずれか一項に記載のボルテージレギュレータ。
- 前記感温回路は、一端に電源電圧を受け、他端が前記テスト端子に接続された電流源と、前記テスト端子と接地端子との間に順方向接続されたダイオード素子とを有することを特徴とする請求項1乃至10のいずれか一項に記載のボルテージレギュレータ。
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