JP2016526301A - 拡散長保護された回路および設計方法 - Google Patents
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Abstract
Description
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[書類名]特許請求の範囲
[C1]
第1の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第1の複数のトランジスタのうちの1つまたは複数が拡散長(LOD)保護される、を備える回路。
[C2]
前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第1の複数のトランジスタを含む遅延経路を含む、C1に記載の回路。
[C3]
前記ラッチ回路が、それぞれLOD保護された第2の複数のトランジスタを含む、C2に記載の回路。
[C4]
前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、C1に記載の回路。
[C5]
前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、C1に記載の回路。
[C6]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える方法。
[C7]
前記ダミーデバイスがダミートランジスタに対応する、C6に記載の方法。
[C8]
前記ダミートランジスタが減結合キャパシタとして構成される、C7に記載の方法。
[C9]
前記ギャップが前記回路設計のシャロートレンチ分離(STI)領域に対応する、C6に記載の方法。
[C10]
前記ギャップを識別することが、前記回路設計においてSTI領域の第1のシャロートレンチ分離(STI)エッジに近接した第2のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第1のSTIエッジを削除する、C6に記載の方法。
[C11]
前記STI領域の第2のSTIエッジに近接した第3のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第2のSTIエッジを削除する、C10に記載の方法。
[C12]
前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、C11に記載の方法。
[C13]
前記変更回路設計が、シャロートレンチ分離(STI)エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、C6に記載の方法。
[C14]
前記変更回路設計に従って回路を作製することをさらに備える、C6に記載の方法。
[C15]
複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長(LOD)保護される、を備える方法。
[C16]
前記出力信号が約200ピコ秒(ps)のパルス幅を有する、C15に記載の方法。
[C17]
クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、をさらに備える、C15に記載の方法。
[C18]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。
[C19]
前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、C18に記載のコンピュータ可読記憶媒体。
[C20]
クロック信号に応答してパルス信号を生成するための手段と、
前記パルス信号に応答して出力信号を生成するための手段とを備え、
ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長(LOD)保護された複数のトランジスタを含む、装置。
[C21]
前記パルス信号を生成するための前記手段がパルス生成器回路を含む、C20に記載の装置。
[C22]
前記パルス信号を生成するための前記手段が、それぞれLOD保護された第2の複数のトランジスタを含む、C20に記載の装置。
[C23]
前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、C20に記載の装置。
[C24]
前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、C20に記載の装置。
Claims (24)
- 第1の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第1の複数のトランジスタのうちの1つまたは複数が拡散長(LOD)保護される、
を備える回路。 - 前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第1の複数のトランジスタを含む遅延経路を含む、
請求項1に記載の回路。 - 前記ラッチ回路が、それぞれLOD保護された第2の複数のトランジスタを含む、請求項2に記載の回路。
- 前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、請求項1に記載の回路。
- 前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、請求項1に記載の回路。
- 回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
を備える方法。 - 前記ダミーデバイスがダミートランジスタに対応する、請求項6に記載の方法。
- 前記ダミートランジスタが減結合キャパシタとして構成される、請求項7に記載の方法。
- 前記ギャップが前記回路設計のシャロートレンチ分離(STI)領域に対応する、請求項6に記載の方法。
- 前記ギャップを識別することが、前記回路設計においてSTI領域の第1のシャロートレンチ分離(STI)エッジに近接した第2のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第1のSTIエッジを削除する、請求項6に記載の方法。
- 前記STI領域の第2のSTIエッジに近接した第3のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第2のSTIエッジを削除する、請求項10に記載の方法。
- 前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、請求項11に記載の方法。
- 前記変更回路設計が、シャロートレンチ分離(STI)エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、請求項6に記載の方法。
- 前記変更回路設計に従って回路を作製することをさらに備える、請求項6に記載の方法。
- 複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長(LOD)保護される、
を備える方法。 - 前記出力信号が約200ピコ秒(ps)のパルス幅を有する、請求項15に記載の方法。
- クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、
をさらに備える、請求項15に記載の方法。 - 回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
を備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。 - 前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、請求項18に記載のコンピュータ可読記憶媒体。
- クロック信号に応答してパルス信号を生成するための手段と、
前記パルス信号に応答して出力信号を生成するための手段とを備え、
ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長(LOD)保護された複数のトランジスタを含む、
装置。 - 前記パルス信号を生成するための前記手段がパルス生成器回路を含む、請求項20に記載の装置。
- 前記パルス信号を生成するための前記手段が、それぞれLOD保護された第2の複数のトランジスタを含む、請求項20に記載の装置。
- 前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、請求項20に記載の装置。
- 前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、請求項20に記載の装置。
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