JP2016526301A - 拡散長保護された回路および設計方法 - Google Patents

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Abstract

回路はパルスラッチ回路を含む。パルスラッチ回路は第１の複数のトランジスタを含む。第１の複数のトランジスタのうちの１つまたは複数は拡散長（ＬＯＤ）保護される。

Description

[0001]本開示は、概して、回路および回路を設計する方法に関する。
[0002]技術の進歩は、より小さく、より強力な電子デバイスをもたらした。たとえば、現在、ワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなど、様々なモバイルデバイスが存在する。モバイルデバイスは、小さく、軽量で、ユーザよって容易に携帯され得る。セルラー電話およびインターネットプロトコル（ＩＰ）電話などのワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含むことができる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなど、ソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。したがって、ワイヤレス電話および他の電子デバイスは有意な計算能力を含むことができる。
[0003]集積回路はますますより多くのトランジスタを含む。たとえば、半導体プロセスがスケールダウンするにつれて、より多くのトランジスタが特定の半導体エリア中に作製され得、それにより、より小さく、より強力な電子デバイスが可能になり得る。しかしながら、いくつかの回路特性は、半導体プロセスに対して線形的に「スケーリング」しないことがある。たとえば、トランジスタ間の異なる物理的特性によって引き起こされる性能変動は、低減サイズ半導体プロセスの場合、特に、「整合した」トランジスタおよび／または正確な時間間隔を使用して動作するように設計された回路構成要素の場合、より顕著であり得る。そのような変動は、電子デバイスに関連する動作を変更し得（たとえば、駆動電流劣化）、半導体デバイスのレイアウトを生成する（たとえば、特定のエリアのための多数のトランジスタを含みながら回路設計パラメータに準拠するレイアウトを生成する）ための大きな課題を生じることがある。
[0004]本開示による集積回路は、ブリッジされた（たとえば、拡張された）酸化物オン拡散（ＯＤ：oxide-on-diffusion）「アイランド」を含み得る。ＯＤ領域のエッジにおいて形成されたトランジスタは、ＯＤ領域の中心にあるトランジスタと比較して異なるまたは「不整合」性能特性（たとえば、しきい値電圧および／またはドレイン電流）を呈し得るので、連続ＯＤ領域を形成するために複数のＯＤ領域または「アイランド」をブリッジすることは、トランジスタ間の性能類似度を増加させ得る。たとえば、ＯＤ領域の端部におけるシャロートレンチ分離（ＳＴＩ：shallow trench isolation）エッジは中心トランジスタよりもエッジトランジスタに機械的に応力を加え、（たとえば、拡散長（ＬＯＤ：length-of-diffusion）効果により）従来のデバイスにおいて性能不整合を潜在的に生じ得る。
[0005]集積回路のＯＤ領域をブリッジすることによって、トランジスタ間の性能類似度の増加が達成され得、それにより集積回路の動作が改善され得る。例示のために、短いパルス幅（たとえば、約２００ピコ秒）に基づいて動作するように設計されたパルスラッチ回路の場合、ＯＤ領域のエッジ領域および中心領域におけるトランジスタ間の性能差によって引き起こされる「不整合」が回避され得る。したがって、パルスラッチ回路は、変動制御、より高い駆動電流／より良い性能、より高い歩留まり、より正確なパルス幅制御、パルス幅のより緊密な分布、および／または他の望ましい性能特性を呈し得る。
[0006]ＯＤ領域を拡張することは、ダミーデバイスを作成することを含み得る。たとえば、ＯＤ領域を拡張することは、ＯＤ領域をポリシリコン（ｐＳｉ）領域に接続させ、少なくとも１つの「ダミー」トランジスタを作成し得る。ダミートランジスタは、ゲートされて開かれ（たとえば、ソースドレイン短絡され）、電力端子または接地端子に結合され、（たとえば、接地に対して信号の特定の周波数を短絡または「減結合」することによって）ダミートランジスタを「減結合キャパシタ」として機能させ得、これは有利であり得る。代替実施形態によれば、ダミートランジスタは、ゲートされて閉じられ得、他の電気ノードに接続し得る。
[0007]特定の実施形態では、回路はパルスラッチ回路を含む。パルスラッチ回路は第１の複数のトランジスタを含む。第１の複数のトランジスタのうちの１つまたは複数は拡散長（ＬＯＤ）保護される。
[0008]別の特定の実施形態では、方法は、回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することを含む。ギャップを識別することに応答して、プロセッサは、変更回路設計を生成するために回路設計にダミーデバイスを追加することによってギャップをブリッジする。
[0009]別の特定の実施形態では、方法は、複数のトランジスタを含むパルスラッチ回路において出力信号を生成することを含む。複数のトランジスタの各々は拡散長（ＬＯＤ）保護される。
[0010]別の特定の実施形態では、コンピュータ可読記憶媒体は、回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することを含む動作を実施するためにプロセッサによって実行可能な命令を記憶する。上記動作は、ギャップを識別することに応答して、プロセッサによって、変更回路設計を生成するために回路設計にダミーデバイスを追加することによってギャップをブリッジすることをさらに含む。
[0011]別の特定の実施形態では、装置は、クロック信号に応答してパルス信号を生成するための手段を含む。本装置は、パルス信号に応答して出力信号を生成するための手段をさらに含む。出力信号を生成するための手段は、それぞれ拡散長（ＬＯＤ）保護された複数のトランジスタを含む。
[0012]開示する実施形態のうちの少なくとも１つによって与えられる１つの特定の利点は、集積回路のトランジスタ間の性能類似度の増加である。たとえば、短いパルス幅（たとえば、約２００ピコ秒）に基づいて動作するように設計されたパルスラッチ回路の場合、ＯＤ領域のエッジ領域および中心領域にあるトランジスタ間の性能差によって引き起こされる「不整合」が回避され得る。したがって、パルスラッチ回路は、変動制御、より高い駆動電流／より良い性能、より高い歩留まり、より正確なパルス幅制御、パルス幅のより緊密な分布、および／または他の望ましい性能特性を呈し得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明と、発明を実施するための形態と、特許請求の範囲とを含む、本出願全体を検討した後に明らかになろう。
[0013]回路設計の変更の特定の実施形態を示す図。 [0014]回路設計の変更の別の特定の実施形態を示す図。 [0015]パルスラッチ回路の特定の実施形態を示す図。 [0016]図３のパルスラッチ回路などの回路を設計する方法の特定の例示的な実施形態を示すフローチャート。 [0017]図３のパルスラッチ回路を動作させる方法の特定の例示的な実施形態を示すフローチャート。 [0018]図３のパルスラッチ回路を含むモバイルデバイスの特定の例示的な実施形態のブロック図。 [0019]図３のパルスラッチ回路を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図。
[0020]図１を参照すると、回路設計１０８を生成するためのシステムが示されており、全体的に１００と称される。変更回路設計１５４を生成するための回路設計１０８の変更の後のシステムが示されており、全体的に１５０と称される。回路設計１０８は、コンピュータ１０４を使用して生成される。図１に示されているように、コンピュータ１０４は、メモリ１１２に結合されたプロセッサ１１６を含む。メモリ１１２は、プロセッサ１１６によって実行可能である命令１２０を記憶し得る。特定の実施形態では、回路設計１０８はコンピュータ１０４のディスプレイデバイスにおいて表示される。
[0021]回路設計１０８は、第１の酸化物オン拡散（ＯＤ）領域１２４（たとえば、拡散およびトランジスタゲート酸化物の隣接領域）と、第２のＯＤ領域１２８とを含み得る。ＯＤ領域１２４、１２８は、回路設計１０８に基づいて作製されるべき集積回路の１つまたは複数のトランジスタに対応し得る。たとえば、回路設計１０８は、集積回路の少なくとも一部分の第１のレイアウトに対応し得、集積回路を設計するレイアウト段階中に生成され得る。
[0022]図１に示されているように、回路設計１０８におけるギャップ１４４は第１のＯＤ領域１２４と第２のＯＤ領域１２８とを分離する。特定の実施形態では、命令１２０は、ＯＤ領域１２４、１２８間のギャップ１４４を識別するためにプロセッサ１１６によって実行可能である。たとえば、命令１２０は、ＯＤ領域１２４、１２８を分離するギャップ１４４など、回路設計１０８のＯＤ領域間のギャップを識別するために回路設計１０８に関連するデータを分析するために、プロセッサ１１６によって実行可能であり得る。命令１２０は、変更回路設計１５４を生成するためにギャップ１４４をブリッジするために、プロセッサ１１６によって実行可能であり得る。変更回路設計１５４は、集積回路の少なくとも一部分の第２のレイアウトに対応し得、集積回路を設計するレイアウト段階中に生成され得る。
[0023]変更回路設計１５４では、ギャップ１４４は、ブリッジされた（たとえば、連続）ＯＤ領域１５８を形成するためにブリッジされている。ブリッジされたＯＤ領域１５８は、第１のＯＤ領域１２４と第２のＯＤ領域１２８とを含む。ブリッジされたＯＤ領域１５８は、ギャップ１４４をブリッジしているダミーデバイス１６２をさらに含む（たとえば、ダミーデバイス１６２は、変更回路設計１５４を生成するために回路設計１０８に追加されている）。
[0024]以下でさらに説明するように、変更回路設計１５４を生成するためにギャップ１４４をブリッジすることは、変更回路設計１５４に基づいて生成される集積回路の性能を改善し得る。たとえば、ギャップ１４４を削除することによって、ＯＤ領域１２４、１２８の一方または両方の「エッジ領域」上にあるトランジスタの性能が、エッジ領域上にないトランジスタ、またはＯＤ領域１２４、１２８の一方または両方の中心領域にあるトランジスタと比較して改善され得る。たとえば、シャロートレンチ分離（ＳＴＩ）領域（たとえば、「エッジ」トランジスタ）に近接したトランジスタは、図２に関してさらに説明するように、ＳＴＩ領域（たとえば、非エッジトランジスタ）に隣接しないトランジスタと比較してより多くの物理応力を受け得る。ギャップ１４４をブリッジすることは、拡散長（ＬＯＤ）効果に関連する物理応力を軽減または低減し、回路性能を向上させ得る。
[0025]図２を参照すると、回路設計の特定の例示的な実施形態が示されており、全体的に２００と称され、変更回路設計の特定の例示的な実施形態が示されており、全体的に２５０と称される。回路設計２００、２５０は、それぞれ図１の回路設計１００、１５０に対応し得、図１のコンピュータ１０４によって生成され得る。
[0026]回路設計２００、２５０はそれぞれ、基板２０４、第１のＯＤ領域２０８、第２のＯＤ領域２１２および複数のポリシリコン（ｐＳｉ）領域を含む。ＯＤ領域２０８、２１２は図１のＯＤ領域１２４、１２８に対応し得る。図２の例では、複数のｐＳｉ領域は、第１のｐＳｉ領域２１６と、第２のｐＳｉ領域２２０と、第３のｐＳｉ領域２２４と、第４のｐＳｉ領域２２８とを含む。回路設計２００、２５０はシャロートレンチ分離（ＳＴＩ）領域２０６をさらに含む。ＳＴＩ領域２０６はＳＴＩエッジ２１０を有する（すなわち、ＳＴＩ領域２０６はＳＴＩエッジ２１０によって第１のＯＤ領域２０８から分離される）。代替的に、ＳＴＩ領域２０６の代わりに、フィールド酸化物領域が第１のＯＤ領域２０８に隣接し得る（図２に図示せず）。
[0027]図２の例では、回路設計２００は、第１のＯＤ領域２０８と第２のＯＤ領域２１２とを分離するギャップ２４４を含む。ギャップ２４４は図１のギャップ１４４に対応し得る。図２に示されているように、第１のＯＤエッジ２３６と第２のＯＤエッジ２４０とがギャップ２４４を画定する。特定の実施形態では、ギャップ２４４は、ＯＤ領域２０８、２１２を分離するＳＴＩ領域など、ＳＴＩ領域に対応する。
[0028]複数のｐＳｉ領域２１６、２２０、２２４、２２８の各々は、それぞれのｐＳｉ領域のエッジとＯＤ領域２０８、２１２のうちの１つのエッジとの間のそれぞれの長さに関連し得る。たとえば、図２では、第１のｐＳｉ領域２１６は長さｓａ0に関連する。長さｓａ0はｐＳｉ領域２１６とＳＴＩエッジ２１０との間の距離を示す。追加の例として、ｐＳｉ領域２２０、２２４は、それぞれ、ｐＳｉ領域２２０、２２４とＯＤエッジ２３６、２４０との間の距離を示すそれぞれの長さｓａ1およびｓａ2に関連し得る。特定の実施形態では、距離ｓａ0は、ｐＳｉ領域２１６を含むトランジスタを作製するために使用される作製技術に関連する最小長など、しきい長よりも長い。したがって、本明細書で使用する、ｐＳｉ領域２１６を含むトランジスタは、図３に関してさらに説明するように、「ＬＯＤ保護」される。さらに、以下でさらに説明するように、ギャップ２４４は、変更回路設計２５０では、長さｓａ1、ｓａ2を延長するために（たとえば、ｐＳｉ領域２２０、２２４を含むトランジスタを作製するために使用される作製技術によって定義される最小長よりも長くなるように長さｓａ1、ｓａ2を延長するために）ブリッジされ得る。本明細書で使用する「エッジ」は、エッジによって画定される２つの部分を接続するために（たとえば、エッジ２３６、２４０を削除するためにＯＤ領域２０８、２１２を接続するために）材料（たとえば、ダミーデバイス２４８）を追加することによって「削除」される。
[0029]たとえば、変更回路設計２５０では、ダミーデバイス２４８はＯＤ領域２０８、２１２の間に追加されている。ダミーデバイス２４８はダミートランジスタに対応し得る。たとえば、ダミーデバイス２４８は、ダミートランジスタのゲートに対応するｐＳｉ材料を含み得る。したがって、ｐＳｉ材料を用いてＯＤ領域２０８、２１２をブリッジすることによって、ダミートランジスタが形成され得る。さらに、たとえば、ダミーデバイス２４８を追加することは、ギャップ２４４を削除し、したがって変更回路設計２５０を生成するために回路設計２００からＯＤエッジ２３６、２４０を削除するので、長さｓａ1、ｓａ2の各々は、ダミーデバイス２４８を追加することによって延長されている。本明細書で使用する「エッジ」は、エッジによって画定される２つの部分を接続するために（たとえば、エッジ２３６、２４０を削除するためにＯＤ領域２０８、２１２を接続するために）材料（たとえば、ダミーデバイス２４８）を追加することによって「削除」され得る。
[0030]ダミーデバイス２４８を追加することによって、ＯＤエッジ２３６、２４０に近接しているであろうｐＳｉ領域２２０、２２４を使用して形成されるトランジスタは、変更回路設計２５０においてエッジに隣接しない（すなわち、非隣接である）（たとえば、代わりにダミーデバイス２４８に近接する）。したがって、エッジデバイスは非エッジデバイスとは異なる性能を呈し得るので、ダミーデバイス２４８を追加することは、回路設計２００に基づいて作製される集積回路に対して、変更回路設計２５０に基づいて作製される集積回路においてトランジスタ間の均一性を改善し得る。
[0031]図３を参照すると、パルスラッチ回路の特定の例示的な実施形態が示されており、全体的に３００と称される。図３に示されているように、パルスラッチ回路３００は、パルス生成器回路３０４とラッチ回路３０８とを含む。
[0032]ラッチ回路３０８は複数のＬＯＤ保護されたトランジスタを含む。たとえば、ラッチ回路３０８は、第１のＬＯＤ保護されたトランジスタ３１６と、第２のＬＯＤ保護されたトランジスタ３２０とを含む。本明細書で使用する「ＬＯＤ保護された」は、トランジスタを作製するために使用される作製技術に関連する（たとえば、その作製技術によって定義される）最小長など、しきい長よりも長い（図２に関して説明したように）長さｓａを有するトランジスタを示し得る。ラッチ回路３０８は、第１のダミーデバイス３１２および第２のダミーデバイス３２４など、１つまたは複数のダミーデバイスをさらに含む。ダミーデバイス３１２、３２４うちの１つまたは複数は、図１のダミーデバイス１６２、図２のダミーデバイス２４８、またはそれらの組合せに対応し得る。
[0033]パルス生成器回路３０４は、１つまたは複数のＬＯＤ保護されたトランジスタと１つまたは複数のダミーデバイスとを含む遅延経路３２８を含み得る。図３の特定の例では、遅延経路３２８は、第３のダミーデバイス３３２と、第３のＬＯＤ保護されたトランジスタ３３６と、第４のＬＯＤ保護されたトランジスタ３４０と、第４のダミーデバイス３４４とを含む。ダミーデバイス３３２、３４４うちの１つまたは複数は、図１のダミーデバイス１６２、図２のダミーデバイス２４８、またはそれらの組合せに対応し得る。パルスラッチ回路３００において使用されるトランジスタおよびダミーデバイスの特定の数は、特定の適用例に依存し得、図３の特定の例に示されたものとは異なり得ることを諒解されたい。
[0034]動作中、パルス生成器回路３０４は、パルス信号３５２を生成するためのクロック信号３４８に応答する。ラッチ回路３０８は、パルス生成器回路３０４によって生成されたパルス信号３５２に応答し、データ信号３５６にさらに応答する。たとえば、ラッチ回路３０８は、パルス信号３５２によって決定された時間にデータ信号３５６をサンプリングし得る。パルス信号３５２に従って決定された時間にデータ信号３５６をサンプリングすることによって、ラッチ回路３０８は出力信号３６０（たとえば、約２００ピコ秒（ｐｓ）のパルス幅を有するパルス）を生成し得る。
[0035]パルスラッチ回路３００は正確なタイミングパラメータを必要とし得るので、パルスラッチ回路３００は、パルスラッチ回路３００を作製するために使用されるプロセスに関連するプロセス変動に反応し得る。たとえば、エッジデバイスは、図２に関して説明したように非エッジデバイスと比較して異なる性能を呈し得るので、ダミーデバイス３１２、３２４、３３２、３４４を含むことによって、パルスラッチ回路３００の性能は、ＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０のいずれも、シャロートレンチ分離領域のエッジ（たとえば、図２のＳＴＩ領域２０６のＳＴＩエッジ２１０）など、エッジに隣接しないことを保証することによって改善され得る。さらに、ＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０の各々の長さｓａが、ＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０を作製するために使用される作製技術によって定義される最小長よりも長いことを保証することによって、ＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０間のプロセス変動がパルスラッチ回路３００の性能に及ぼす影響は、トランジスタが最小長に従って作製されるデバイスと比較して低減され得る（たとえば、ＬＯＤ保護されたトランジスタはより一様に「整合」され得る）。
[0036]図４Ａを参照すると、方法の特定の例示的な実施形態が示されており、全体的に４００と称される。方法４００は、４０４において、回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することを含む。回路設計は、図１の回路設計１０８、図２の回路設計２００、またはそれらの組合せに対応し得る。プロセッサは図１のプロセッサ１１６に対応し得る。
[0037]特定の例示的な実施形態では、ギャップは、回路設計に関連するレイアウト段階中に識別される。ギャップは、図１のギャップ１４４、図２のＳＴＩ領域２０６、図２のギャップ２４４、またはそれらの組合せに対応し得る。特定の例示的な実施形態では、ギャップを識別することは、ＳＴＩ領域のＳＴＩエッジに近接した１つまたは複数のデバイスを識別することを含む。たとえば、図２のｐＳｉ領域２１６、２２０、２２４はそれぞれエッジ２１０、２３６、２４０に近接するので、プロセッサは、ギャップ（たとえば、ギャップ１４４、ＳＴＩ領域２０６、またはギャップ２４４）が、それぞれｐＳｉ領域２１６、２２０、２２４を含む第１、第２、および第３のデバイス（たとえば、第１、第２、および第３のトランジスタ）に隣接すると決定し得る。特定の例示的な実施形態では、プロセッサは、長さｓａ（たとえば、長さｓａ0、ｓａ1およびｓａ2のうちの１つまたは複数）が（たとえば、作製プロセスに関連する最小長に等しい）しきい値よりも短いと決定することによってギャップを識別する。代替的にまたは追加として、プロセッサは、図２に関して説明したように、それぞれＯＤエッジ２３６、２４０に隣接するｐＳｉ領域２２０、２２４を含むデバイス（たとえば、トランジスタ）を識別することによってなど、それぞれのエッジにそれぞれ近接した２つのデバイスを識別することによってギャップを識別し得る。
[0038]ギャップを識別することに応答して、方法４００は、４０８において、変更回路設計を生成するために回路設計にダミーデバイスを追加することによって、プロセッサによってギャップをブリッジすることをさらに含む。変更回路は、図１の変更回路設計１５４、図２の変更回路設計２５０、またはそれらの組合せに対応し得る。特定の実施形態では、プロセッサは、しきい値を満たすために長さｓａを増加させることによって、ＳＴＩエッジを削除するために回路設計にダミーデバイスを追加することによって、またはそれらの組合せによってギャップをブリッジする。たとえば、プロセッサは、図２に関して説明したように長さｓａ0を延長し得る。代替的にまたは追加として、プロセッサは、図２のエッジ２３６、２４０を削除するために（たとえば、長さｓａ1およびｓａ2を延長するために）ダミーデバイス２４８を追加し得る。ダミーデバイスは、減結合キャパシタとして構成されたダミートランジスタなど、ダミートランジスタに対応し得る。たとえば、ダミートランジスタは、ゲートされて開かれ（たとえば、ソースドレイン短絡され）、電力端子または接地端子に結合され、接地に対して信号の特定の周波数を短絡または「減結合」することによってダミートランジスタを減結合キャパシタとして機能させ得る。
[0039]方法４００は、（図４Ａに示されていない）変更回路設計に従って集積回路を作製することをさらに含み得る。たとえば、集積回路は図３のパルスラッチ回路３００を含み得る。集積回路の作製について図６に関してさらに説明する。
[0040]図４Ａの方法４００に従って変更回路設計を生成することによって、集積回路の電力消費および性能が改善され得る。たとえば、長さｓａがそれまで延長されるしきい値は、特定の適用例に基づいて（たとえば、特定の適用例のために使用される作製プロセスに関連するプロセス変動に対する感度など、回路パラメータに基づいて）選択され得る。さらに、方法４００は、ＯＤ領域間のギャップを「自動的に」識別するために回路パラメータを分析することによって、および変更回路設計を生成するためにそのようなギャップを自動的にブリッジすることによって、回路設計データの自動処理を可能にし得る。
[0041]図４Ｂを参照すると、図３のパルスラッチ回路を動作させる方法の特定の例示的な実施形態を示すフローチャートが示されており、全体的に４５０と称される。４５４において、クロック信号３４８はパルスラッチ回路３００のパルス生成器回路３０４において受信される。パルスラッチ回路３００は複数のトランジスタ（たとえば、ＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０）を含み、ここで、複数のトランジスタの各々はＬＯＤ保護される。４５８において、パルス信号３５２は、クロック信号３４８に基づいてパルス生成器回路３０４において生成される。
[0042]４６２において、データ信号３５６はパルスラッチ回路３００のラッチ回路３０８において受信される。４６６において、出力信号３６０はパルスラッチ回路３００において生成される。たとえば、出力信号３６０は、パルス信号３５２に基づいてデータ信号３５６をサンプリングすることによって生成され得る。出力信号３６０は、約２００ピコ秒（ｐｓ）のパルス幅を有するパルスに対応し得る。
[0043]出力信号３６０は、ＬＯＤ保護された複数のトランジスタを使用して生成されるので、出力信号３６０のパルス幅は、正確に決定され得、パルスラッチ回路３００を作製するために使用されるプロセスに関連するプロセス変動を受けにくい。したがって、パルスラッチ回路３００に関連する設計仕様により正確に対応するようにパルス幅を制御することによって、パルスラッチ回路３００の性能は改善され得る。
[0044]図５を参照すると、モバイルデバイスの特定の例示的な実施形態のブロック図が示されており、全体的に５００と称される。モバイルデバイス５００はプロセッサ５１０を含む。プロセッサ５１０は、メモリ５３２（たとえば、非一時的コンピュータ可読媒体）など、コンピュータ可読記憶媒体に結合され得る。メモリ５３２は、プロセッサ５１０によって実行可能である命令５５４、プロセッサにとってアクセス可能であるデータ５５６、またはそれらの組合せを記憶し得る。
[0045]図５において、プロセッサはパルスラッチ回路（たとえば、図３のパルスラッチ回路３００）を含む。パルスラッチ回路は複数のトランジスタを含み、ここで、複数のトランジスタの各々は拡散長（ＬＯＤ）保護される。複数のトランジスタは、図３のＬＯＤ保護されたトランジスタ３１６、３２０、３３６、３４０を含み得る。特定の実施形態では、出力信号は、約２００ピコ秒（ｐｓ）のパルス幅を有するパルスである。
[0046]図５はまた、プロセッサ５１０とディスプレイ５２８とに結合されたディスプレイコントローラ５２６を示す。コーダ／デコーダ（コーデック）５３４もプロセッサ５１０に結合され得る。スピーカー５３６およびマイクロフォン５３８がコーデック５３４に結合され得る。図５はまた、ワイヤレスコントローラ５４０がプロセッサ５１０に結合され得ることを示す。ワイヤレスコントローラは、トランシーバ５５０を介してアンテナ５４２にさらに結合され得る。カメラ５４６がカメラコントローラ５９０に結合され得る。カメラコントローラ５９０はプロセッサ５１０に結合され得る。
[0047]特定の実施形態では、プロセッサ５１０、メモリ５３２、ディスプレイコントローラ５２６、カメラコントローラ５９０、コーデック５３４、ワイヤレスコントローラ５４０、およびトランシーバ５５０は、システムインパッケージまたはシステムオンチップデバイス５２２など、集積回路中に含まれる。入力デバイス５３０および電源５４４がシステムオンチップデバイス５２２に結合され得る。
[0048]さらに、特定の実施形態では、図５に示されているように、ディスプレイ５２８、入力デバイス５３０、カメラ５４６、スピーカー５３６、マイクロフォン５３８、アンテナ５４２、および電源５４４はシステムオンチップデバイス５２２の外部にある。ただし、ディスプレイ５２８、入力デバイス５３０、カメラ５４６、スピーカー５３６、マイクロフォン５３８、アンテナ５４２、および電源５４４の各々は、インターフェースまたはコントローラになど、システムオンチップデバイス５２２の構成要素に結合され得る。
[0049]パルスラッチ回路はＬＯＤ保護されたトランジスタを含むので、出力信号のパルス幅は、正確に決定され得、回路を作製するために使用されるプロセスに関連するプロセス変動を受けにくい。したがって、システムオンチップデバイス５２２に関連する設計仕様により正確に対応するようにパルス幅を制御することによって、システムオンチップデバイス５２２の電力消費および性能は（たとえば、電源５４４から引き出される電流の量を節約することによって）改善され得る。
[0050]上記の開示したデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）中に設計および構成され得ることを、当業者は諒解されよう。一部または全部のそのようなファイルは、そのようなファイルに基づいてデバイスを作製する作製ハンドラに与えられ得る。得られた製品は、半導体ダイに分離され、半導体チップにパッケージングされる、半導体ウエハを含む。半導体チップは、次いで、図６に関してさらに説明するようにデバイス（たとえば、モバイルデバイス５００）において採用される。
[0051]図６を参照すると、物理デバイス情報６０２は、リサーチコンピュータ６０６においてなど、製造プロセス６００において受信される。物理デバイス情報６０２は、半導体デバイスの少なくとも１つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報６０２は、リサーチコンピュータ６０６に結合されたユーザインターフェース６０４を介して入力される物理パラメータと、材料特性と、構造情報とを含み得る。物理デバイス情報６０２は、本明細書で説明する物理的構造に対応する物理デバイス情報を含み得る。リサーチコンピュータ６０６は、メモリ６１０など、コンピュータ可読媒体に結合された、１つまたは複数の処理コアなど、プロセッサ６０８を含む。メモリ６１０は、ファイルフォーマットに準拠し、ライブラリファイル６１２を生成するために、プロセッサ６０８に物理デバイス情報６０２を変換させるために実行可能であるコンピュータ可読命令を記憶し得る。
[0052]特定の実施形態では、ライブラリファイル６１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル６１２は、電子設計オートメーション（ＥＤＡ）ツール６２０とともに使用するために与えられた半導体デバイスのライブラリを含み得る。
[0053]ライブラリファイル６１２は、メモリ（たとえば、メモリ１１２）に結合された、１つまたは複数の処理コアなど、プロセッサ（たとえば、プロセッサ１１６）を含む設計コンピュータ（たとえば、図１のコンピュータ１０４）においてＥＤＡツール６２０と連携して使用され得る。ＥＤＡツール６２０は、コンピュータ１０４のユーザがライブラリファイル６１２を使用して回路を設計することを可能にするために、メモリ１１２においてプロセッサ実行可能命令として記憶され得る。たとえば、コンピュータ１０４のユーザは、コンピュータ１０４に結合されたユーザインターフェース６２４を介して回路設計情報６２２を入力し得る。回路設計情報６２２は、半導体デバイスの物理的性質を示し得、図１の回路設計１０８、図２の回路設計２００、またはそれらの組合せに対応し得る。物理的性質は、レイアウト情報（たとえば、酸化物オン拡散（ＯＤ）領域、シャロートレンチ分離（ＳＴＩ）領域、フィールド酸化物領域、またはそれらの組合せの関係）、測位情報、機能サイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報など、回路設計１０８、２００の一方または両方の構造およびそれの関係を示し得る。コンピュータ１０４は、図１の変更回路設計１０８、図２の変更回路設計２５０、またはそれらの組合せを生成するために（たとえば、図１の命令１２０を実行することによって）物理的性質を分析し得る。たとえば、コンピュータ１０４は、上記で説明したように、変更回路設計１０８、変更回路設計２５０、またはそれらの組合せを生成するためにＯＤ領域間の１つまたは複数のギャップを識別し、１つまたは複数のギャップをブリッジするために、レイアウト情報、測位情報、機能サイズ情報、相互接続情報、半導体デバイスの物理的性質を表す他の情報、またはそれらの組合せを分析し得る。
[0054]コンピュータ１０４は、ファイルフォーマットに準拠するために、変更回路設計１０８、変更回路設計２５０、またはそれらの組合せを含む、回路設計情報６２２を変換するように構成され得る。例示のために、ファイルフォーマットは、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなど、平面幾何学的形状、テキストラベル、および階層フォーマットにおける回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含み得る。コンピュータ１０４は、他の回路または情報に加えて、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを記述する情報を含むＧＤＳＩＩファイル６２６など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図３のパルスラッチ回路３００と図５のシステムオンチップデバイス５２２とを含み、また、集積回路内の追加の電子回路と構成要素とを含む集積回路に対応する情報を含み得る。
[0055]ＧＤＳＩＩファイル６２６は、ＧＤＳＩＩファイル６２６中の変換された情報に従って、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを製造するために作製プロセス６２８において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク６３２として示される、フォトリソグラフィ処理とともに使用されるべきマスクなど、１つまたは複数のマスクを作成するためにＧＤＳＩＩファイル６２６をマスク製造業者６３０に与えることを含み得る。マスク６３２は、テストされ、代表的なダイ６３６などのダイに分離され得る１つまたは複数のウエハ６３４を生成するために作製プロセス中に使用され得る。ダイ６３６は、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを含む回路を含む。
[0056]ダイ６３６は、ダイ６３６が代表的なパッケージ６４０に組み込まれるパッケージングプロセス６３８に与えられ得る。たとえば、パッケージ６４０は、システムインパッケージ（ＳｉＰ）構成など、単一のダイ６３６または複数のダイを含み得る。パッケージ６４０は、電子デバイス技術合同協議会（ＪＥＤＥＣ：Joint Electron Device Engineering Council）規格など、１つまたは複数の規格または仕様に準拠するように構成され得る。
[0057]パッケージ６４０に関する情報は、コンピュータ６４６に記憶された構成要素ライブラリなどを介して、様々な製品設計者に配信され得る。コンピュータ６４６は、メモリ６５０に結合された、１つまたは複数の処理コアなど、プロセッサ６４８を含み得る。プリント回路板（ＰＣＢ）ツールは、ユーザインターフェース６４４を介してコンピュータ６４６のユーザから受信されたＰＣＢ設計情報６４２を処理するために、メモリ６５０にプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報６４２は回路板上のパッケージングされた半導体デバイスの物理測位情報を含み得る。パッケージングされた半導体デバイスは、パッケージ６４０に対応し、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを含む。
[0058]コンピュータ６４６は、回路板上のパッケージングされた半導体デバイスの物理配置情報、ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータをもつ、ＧＥＲＢＥＲファイル６５２などのデータファイルを生成するためにＰＣＢ設計情報６４２を変換するように構成され得、ここで、パッケージングされた半導体デバイスは、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを含むパッケージ６４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
[0059]ＧＥＲＢＥＲファイル６５２は、ボードアセンブリプロセス６５４において受信され、ＧＥＲＢＥＲファイル６５２内に記憶された設計情報に従って製造される代表的なＰＣＢ６５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル６５２は、ＰＣＢ製造プロセスの様々なステップを実施するために１つまたは複数の機械にアップロードされ得る。ＰＣＢ６５６は、代表的なプリント回路アセンブリ（ＰＣＡ）６５８を形成するために、パッケージ６４０を含む電子的構成要素でポピュレートされ得る。
[0060]ＰＣＡ６５８は、製品製造プロセス６６０において受信され、第１の代表的な電子デバイス６６２および第２の代表的な電子デバイス６６４など、１つまたは複数の電子デバイス中に組み込まれ得る。例示的な、非限定的な例として、第１の代表的な電子デバイス６６２、第２の代表的な電子デバイス６６４、または両方は、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２がその中に組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのグループから選択され得る。別の例示的な、非限定的な例として、電子デバイス６６２および６６４のうちの１つまたは複数は、モバイルフォンなどのリモートユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メーター読取り機器などの固定ロケーションデータユニット、あるいはデータまたはコンピュータ命令を記憶するかまたは取り出す任意の他のデバイス、あるいはそれらの任意の組合せであり得る。特定の実施形態では、電子デバイス６６２および６６４は図５のモバイルデバイス５００に対応する。
[0061]したがって、例示的なプロセス６００に記載されているように、図３のパルスラッチ回路３００、図５のシステムオンチップデバイス５２２、またはそれらの任意の組合せを含むデバイスが、作製され、処理され、電子デバイスに組み込まれ得る。図１〜図５に関して開示した実施形態の１つまたは複数の態様は、ライブラリファイル６１２、ＧＤＳＩＩファイル６２６、およびＧＥＲＢＥＲファイル６５２内など、様々な処理段階において含まれ、ならびにリサーチコンピュータ６０６のメモリ６１０、コンピュータ１０４のメモリ１１２、コンピュータ６４６のメモリ６５０、ボードアセンブリプロセス６５４においてなど、様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサのメモリ（図示せず）に記憶され、さらに、マスク６３２、ダイ６３６、パッケージ６４０、ＰＣＡ６５８、プロトタイプ回路またはデバイスなどの他の製品（図示せず）、あるいはそれらの任意の組合せなど、１つまたは複数の他の物理的実施形態に組み込まれ得る。物理デバイス設計から最終製品までの製造の様々な代表的な段階が示されているが、他の実施形態では、より少ない段階が使用されるか、または追加の段階が含まれ得る。同様に、プロセス６００は、プロセス６００の様々な段階を実施する単一のエンティティによってあるいは１つまたは複数のエンティティによって実施され得る。
[0062]特定の実施形態では、コンピュータ可読記憶媒体（たとえば、図１のメモリ１１２）は、回路設計（たとえば、回路設計１０８、回路設計２００、またはそれらの組合せ）において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域（たとえば、ＯＤ領域１２４、１２８、２０８、２１２のうちの１つ）と第２のＯＤ領域（たとえば、ＯＤ領域１２４、１２８、２０８、２１２のうちの別のもの）との間のギャップ（たとえば、ギャップ１４４、ギャップ２４４、またはそれらの組合せ）を識別することを含む動作を実施するためにプロセッサ（たとえば、プロセッサ１１６）によって実行可能な命令（たとえば、命令１２０）を記憶する。動作は、ギャップを識別することに応答して、プロセッサによって、変更回路設計（たとえば、変更回路設計１５４、変更回路設計２５０、またはそれらの組合せ）を生成するために、回路設計にダミーデバイス（たとえば、ダミーデバイス１６２、２４８、３１２、３２４、３３２、３４４、またはそれらの組合せのうちのいずれか）を追加することによってギャップをブリッジすることをさらに含む。
[0063]特定の実施形態では、装置は、クロック信号（たとえば、クロック信号３４８）に応答してパルス信号（たとえば、パルス信号３５２）を生成するための手段（たとえば、パルス生成器回路３０４）を含む。装置は、パルス信号に応答して出力信号（たとえば、出力信号３６０）を生成するための手段（たとえば、ラッチ回路３０８）をさらに含む。出力信号を生成するための手段は、それぞれ拡散長（ＬＯＤ）保護された複数のトランジスタ（たとえば、ＬＯＤ保護されたトランジスタ３３６、３４０）を含む。
[0064]本明細書で使用する「酸化物オン拡散」は、基板の拡散領域と、拡散領域に隣接するトランジスタゲート酸化物領域とを指し得る。たとえば、「酸化物オン拡散」は、１つまたは複数のトランジスタのドレイン領域、ソース領域、およびバルク領域を形成する基板のドープ領域にと隣接する（たとえば、そのドープ領域と接触している）トランジスタゲート酸化物領域に加えて、そのドープ領域を指し得る。本明細書で使用する「ＬＯＤ保護された」は、トランジスタを作製するために使用される作製技術に関連する（たとえば、その作製技術によって定義される）最小長など、しきい長よりも長い（図２に関して説明したように）長さｓａを有するトランジスタを示し得る。
[0065]さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記では概して、それらの機能に関して説明した。そのような機能をハードウェアとして実装するか、プロセッサ実行可能命令として実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。
[0066]本明細書で開示した実施形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は特定用途向け集積回路（ＡＳＩＣ）中に存在し得る。ＡＳＩＣはコンピューティングデバイスまたはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別構成要素として存在し得る。
[0067]開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用することができるように行ったものである。これらの実施形態への様々な変更は当業者には容易に明らかになり、本明細書で定義した原理は本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴に一致する可能な最も広い範囲を与えられるべきである。
[0067]開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用することができるように行ったものである。これらの実施形態への様々な変更は当業者には容易に明らかになり、本明細書で定義した原理は本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴に一致する可能な最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［書類名］特許請求の範囲
［Ｃ１］
第１の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第１の複数のトランジスタのうちの１つまたは複数が拡散長（ＬＯＤ）保護される、を備える回路。
［Ｃ２］
前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第１の複数のトランジスタを含む遅延経路を含む、Ｃ１に記載の回路。
［Ｃ３］
前記ラッチ回路が、それぞれＬＯＤ保護された第２の複数のトランジスタを含む、Ｃ２に記載の回路。
［Ｃ４］
前記パルスラッチ回路が、シャロートレンチ分離（ＳＴＩ）エッジを有するＳＴＩ領域をさらに含み、ここにおいて、前記第１の複数のトランジスタのうちの少なくとも第１のトランジスタがポリシリコン（ｐＳｉ）領域を含み、ここにおいて、前記ｐＳｉ領域のエッジと前記ＳＴＩエッジとの間の長さが、前記第１のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、Ｃ１に記載の回路。
［Ｃ５］
前記トランジスタの各々が前記パルスラッチ回路のＳＴＩ領域のシャロートレンチ分離（ＳＴＩ）エッジに隣接しない、Ｃ１に記載の回路。
［Ｃ６］
回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える方法。
［Ｃ７］
前記ダミーデバイスがダミートランジスタに対応する、Ｃ６に記載の方法。
［Ｃ８］
前記ダミートランジスタが減結合キャパシタとして構成される、Ｃ７に記載の方法。
［Ｃ９］
前記ギャップが前記回路設計のシャロートレンチ分離（ＳＴＩ）領域に対応する、Ｃ６に記載の方法。
［Ｃ１０］
前記ギャップを識別することが、前記回路設計においてＳＴＩ領域の第１のシャロートレンチ分離（ＳＴＩ）エッジに近接した第２のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第１のＯＤ領域と前記第２のＯＤ領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第１のＳＴＩエッジを削除する、Ｃ６に記載の方法。
［Ｃ１１］
前記ＳＴＩ領域の第２のＳＴＩエッジに近接した第３のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第１のＯＤ領域と前記第２のＯＤ領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第２のＳＴＩエッジを削除する、Ｃ１０に記載の方法。
［Ｃ１２］
前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、Ｃ１１に記載の方法。
［Ｃ１３］
前記変更回路設計が、シャロートレンチ分離（ＳＴＩ）エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、Ｃ６に記載の方法。
［Ｃ１４］
前記変更回路設計に従って回路を作製することをさらに備える、Ｃ６に記載の方法。
［Ｃ１５］
複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長（ＬＯＤ）保護される、を備える方法。
［Ｃ１６］
前記出力信号が約２００ピコ秒（ｐｓ）のパルス幅を有する、Ｃ１５に記載の方法。
［Ｃ１７］
クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、をさらに備える、Ｃ１５に記載の方法。
［Ｃ１８］
回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。
［Ｃ１９］
前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、Ｃ１８に記載のコンピュータ可読記憶媒体。
［Ｃ２０］
クロック信号に応答してパルス信号を生成するための手段と、
前記パルス信号に応答して出力信号を生成するための手段とを備え、
ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長（ＬＯＤ）保護された複数のトランジスタを含む、装置。
［Ｃ２１］
前記パルス信号を生成するための前記手段がパルス生成器回路を含む、Ｃ２０に記載の装置。
［Ｃ２２］
前記パルス信号を生成するための前記手段が、それぞれＬＯＤ保護された第２の複数のトランジスタを含む、Ｃ２０に記載の装置。
［Ｃ２３］
前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、Ｃ２０に記載の装置。
［Ｃ２４］
前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、Ｃ２０に記載の装置。

Claims (24)

  1. 第１の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第１の複数のトランジスタのうちの１つまたは複数が拡散長（ＬＯＤ）保護される、
    を備える回路。
  2. 前記パルスラッチ回路は、
    クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
    前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
    ここにおいて、前記パルス生成器回路が、前記第１の複数のトランジスタを含む遅延経路を含む、
    請求項１に記載の回路。
  3. 前記ラッチ回路が、それぞれＬＯＤ保護された第２の複数のトランジスタを含む、請求項２に記載の回路。
  4. 前記パルスラッチ回路が、シャロートレンチ分離（ＳＴＩ）エッジを有するＳＴＩ領域をさらに含み、ここにおいて、前記第１の複数のトランジスタのうちの少なくとも第１のトランジスタがポリシリコン（ｐＳｉ）領域を含み、ここにおいて、前記ｐＳｉ領域のエッジと前記ＳＴＩエッジとの間の長さが、前記第１のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、請求項１に記載の回路。
  5. 前記トランジスタの各々が前記パルスラッチ回路のＳＴＩ領域のシャロートレンチ分離（ＳＴＩ）エッジに隣接しない、請求項１に記載の回路。
  6. 回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することと、
    前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
    を備える方法。
  7. 前記ダミーデバイスがダミートランジスタに対応する、請求項６に記載の方法。
  8. 前記ダミートランジスタが減結合キャパシタとして構成される、請求項７に記載の方法。
  9. 前記ギャップが前記回路設計のシャロートレンチ分離（ＳＴＩ）領域に対応する、請求項６に記載の方法。
  10. 前記ギャップを識別することが、前記回路設計においてＳＴＩ領域の第１のシャロートレンチ分離（ＳＴＩ）エッジに近接した第２のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第１のＯＤ領域と前記第２のＯＤ領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第１のＳＴＩエッジを削除する、請求項６に記載の方法。
  11. 前記ＳＴＩ領域の第２のＳＴＩエッジに近接した第３のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第１のＯＤ領域と前記第２のＯＤ領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第２のＳＴＩエッジを削除する、請求項１０に記載の方法。
  12. 前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、請求項１１に記載の方法。
  13. 前記変更回路設計が、シャロートレンチ分離（ＳＴＩ）エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、請求項６に記載の方法。
  14. 前記変更回路設計に従って回路を作製することをさらに備える、請求項６に記載の方法。
  15. 複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長（ＬＯＤ）保護される、
    を備える方法。
  16. 前記出力信号が約２００ピコ秒（ｐｓ）のパルス幅を有する、請求項１５に記載の方法。
  17. クロック信号を受信することと、
    前記クロック信号に基づいてパルス信号を生成することと、
    データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、
    をさらに備える、請求項１５に記載の方法。
  18. 回路設計において、プロセッサによって、第１の酸化物オン拡散（ＯＤ）領域と第２のＯＤ領域との間のギャップを識別することと、
    前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることと
    を備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。
  19. 前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、請求項１８に記載のコンピュータ可読記憶媒体。
  20. クロック信号に応答してパルス信号を生成するための手段と、
    前記パルス信号に応答して出力信号を生成するための手段とを備え、
    ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長（ＬＯＤ）保護された複数のトランジスタを含む、
    装置。
  21. 前記パルス信号を生成するための前記手段がパルス生成器回路を含む、請求項２０に記載の装置。
  22. 前記パルス信号を生成するための前記手段が、それぞれＬＯＤ保護された第２の複数のトランジスタを含む、請求項２０に記載の装置。
  23. 前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、請求項２０に記載の装置。
  24. 前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、請求項２０に記載の装置。
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