JP2018102116A - Inverter control device - Google Patents
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Abstract
Description
この発明はインバータ、とくに直流電圧を三相の交流電圧へ変換するインバータを制御する技術に関する。 The present invention relates to a technique for controlling an inverter, particularly an inverter that converts a DC voltage into a three-phase AC voltage.
省エネルギー化の観点から、負荷への電力供給にインバータが採用される場合が増加している。インバータで負荷の駆動を行う場合、矩形波を呈する電圧が負荷に印加される。負荷が誘導性の場合、かかる電圧を用いた負荷の駆動は、後述する原因により急峻なサージ電圧の発生を招来し、正弦波を呈する電圧を用いて駆動する場合と比べ、負荷の内部で高電圧が発生する。 From the viewpoint of energy saving, inverters are increasingly used to supply power to loads. When driving a load with an inverter, a voltage having a rectangular wave is applied to the load. When the load is inductive, driving the load using such a voltage causes a steep surge voltage due to the causes described later, and is higher in the interior of the load than when driving using a voltage that exhibits a sine wave. Voltage is generated.
かかる高電圧を考慮すると、負荷の内部での絶縁性を高めることが望ましい。例えば誘導性の負荷としてモータを例に採ると、巻線間で高電圧が発生するので、モータの巻線同士、あるいは巻線と他部との間の絶縁性を高めることが望まれる。 Considering such a high voltage, it is desirable to improve the insulation inside the load. For example, when a motor is taken as an example of an inductive load, a high voltage is generated between the windings. Therefore, it is desirable to improve insulation between the windings of the motor or between the windings and other portions.
サージ電圧が発生する一因として、インバータと負荷とを接続するケーブルにおける電圧の反射が挙げられる。 One cause of the occurrence of the surge voltage is reflection of the voltage in the cable connecting the inverter and the load.
例えば非特許文献１では、インバータの出力電圧の立ち上がり時間（波頭長）及びケーブルの長さと、サージ電圧との関係について言及する。ケーブルが長いほど、また波頭長が短いほど、モータに印加されるサージ電圧は大きい。
For example,
非特許文献２では、パルス状の電圧がケーブルを介してモータに印加される場合のサージ電圧について言及する。非特許文献２では、最初のパルス状の電圧によってサージ電圧の振動が収まっていない状況で、更にパルス状の電圧が印加されると、新たに発生するサージ電圧の振動が先の振動に重畳し、印加された電圧の２倍の電圧が発生することが示される。 Non-Patent Document 2 refers to a surge voltage when a pulsed voltage is applied to a motor via a cable. According to Non-Patent Document 2, when a surge voltage is further suppressed by the initial pulse voltage, when a pulse voltage is further applied, the newly generated surge voltage is superimposed on the previous vibration. It is shown that a voltage twice that of the applied voltage is generated.
非特許文献３ではサージ電圧が発生する他の要因として、インバータの出力電圧のオーバーシュートの他、モータでの回路共振を挙げる。但し、オーバーシュートはサージの要因としては反射、共振よりも寄与が小さい。
In
非特許文献４では集中巻きモータのコイル１つ分の等価回路及びそのインピーダンスの周波数特性が紹介される。これによればモータでの共振に起因したサージ電圧は概ね数百ｋＨｚ程度の共振周波数を有すると見られる。 Non-Patent Document 4 introduces an equivalent circuit for one coil of a concentrated winding motor and frequency characteristics of its impedance. According to this, it is considered that the surge voltage caused by the resonance in the motor has a resonance frequency of about several hundred kHz.
特許文献１は、最初のパルス状の電圧によるサージと次のパルス状の電圧のサージとが加算されることによる過電圧を、防ぐ技術を提案する。パルス幅が小さくなりやすいインバータの過変調時において、デッドタイムの長さが調整される。具体的には最初のパルス状の電圧によるサージ電圧が一定値以下になってから、次のパルス状の電圧が印加される。
例えば特許文献２では、ケーブルによる反射の影響が無く、モータでの回路共振のみに起因するサージ電圧を抑制する技術を紹介する。具体的には、サージ電圧のリンギングを打ち消すように、パルス状の電圧を追加して印加する。 For example, Patent Document 2 introduces a technique for suppressing a surge voltage that is not affected by reflection by a cable and is caused only by circuit resonance in a motor. Specifically, a pulse voltage is additionally applied so as to cancel the ringing of the surge voltage.
特許文献３では、モータの共振によるサージ電圧の対策の例として、電動機系全ての電気的共振の周期Ｔ１のサージについて言及する。インバータの出力電圧の立ち上がりを二段階に設定する。一段目の立ち上がりから時間遅れＴ０の後に二段目の立ち上がりを行う。ここで望ましくはＴ０＝Ｔ１／２に設定する。これにより、一段目の立ち上がりによるサージ成分と、二段目の立ち上がりによるサージ成分とがキャンセルされる。
In
後述するスイッチング速度に関し、特許文献４，５を挙げる。
ケーブルでの反射に起因するサージ電圧を低減するために、サージを吸収するケーブルも提案されている。しかしかかるケーブルはコストが非常に高い。 In order to reduce a surge voltage caused by reflection on the cable, a cable that absorbs the surge has also been proposed. However, such cables are very expensive.
インバータと負荷とを接続するケーブルを短くすることも一法である。しかし、一般にケーブルを短くすることは、負荷とインバータとが離れている装置を想定すると、実際的な対応ではない。 It is also possible to shorten the cable connecting the inverter and the load. However, in general, shortening the cable is not a practical measure assuming a device in which the load and the inverter are separated.
他法として、波頭長を長くすることも考えられる。波頭長はインバータに採用されるスイッチング素子のスイッチング速度に依存する。但し波頭長が短いほどスイッチング損失が削減される。よってインバータの発熱を抑制し、インバータの効率が高める観点では波頭長は短い方が望ましい。例えばＳｉＣやＧａＮを材料としたスイッチング素子は、スイッチング速度の高速化のみならず、装置の小型化にも適する。 Another method is to increase the wavefront length. The wavefront length depends on the switching speed of the switching element employed in the inverter. However, the switching loss is reduced as the wavefront length is shorter. Therefore, it is desirable that the wavefront length is short from the viewpoint of suppressing the heat generation of the inverter and increasing the efficiency of the inverter. For example, a switching element made of SiC or GaN is suitable not only for increasing the switching speed but also for reducing the size of the device.
しかも、非特許文献１に示された例では、波頭長が２０ｎＳｅｃの場合はケーブル長が１．５ｍ程度の長さですら、サージ電圧の最大値は直流母線の電圧の２倍の大きさになることが示される。よってインバータの損失削減を指向すると、短いケーブルを使用してしてもサージ電圧が高まってしまう。
Moreover, in the example shown in
デッドタイムは通常、インバータにおいてスイッチング素子を介した短絡を防ぐために要求される時間である。よって特許文献１で提案される技術では、短絡防止用の時間よりも長くなる。デッドタイムの増大は負荷（例えばモータ）の制御特性の劣化を招来する。
The dead time is usually the time required to prevent a short circuit through the switching element in the inverter. Therefore, the technique proposed in
特許文献２で提案された技術では、パルス状の電圧を追加するための機能が必要となる。更に、このような追加はスイッチング回数の増加を招来し、スイッチング損失が増大する。 In the technique proposed in Patent Document 2, a function for adding a pulsed voltage is required. Furthermore, such an addition causes an increase in the number of switching times, resulting in an increase in switching loss.
電源電圧の波高値あるいは実効値が変化する場合は電源電圧の絶対値が一定値以上のときのみ、換言するとサージ電圧によって部分放電が発生する可能性が大きいときのみ、パルス状の電圧を追加することで通常時のスイッチング損失増加を防ぐことは可能であろう。しかし商用電源のように電源電圧の波高値あるいは実効値がほぼ一定の場合にかかる技術を採用すると、スイッチング損失の増大は避けられない。 When the peak value or effective value of the power supply voltage changes, a pulse voltage is added only when the absolute value of the power supply voltage is greater than or equal to a certain value, that is, only when there is a high possibility of partial discharge due to surge voltage. It would be possible to prevent an increase in switching loss during normal operation. However, if the technology is applied when the peak value or effective value of the power supply voltage is almost constant as in a commercial power supply, an increase in switching loss is inevitable.
特許文献３で提案された技術が奏功するには、Ｔ０＝Ｔ１／２を正確に設定する必要がある。しかし実際には周期Ｔ１が短い場合、その設定を満たすことは困難であろう。特許文献３では時間遅れＴ０の調整を、インバータのスイッチング周波数で行うとしている。しかしながらスイッチング周波数を自由に設定することも容易ではない。また周期Ｔ１を、ケーブルを被覆する絶縁材の誘電材の厚みや材質を変えて調整することが提案されている。しかし、１〜２ｍ程度の長さのケーブルにおいて、その絶縁材を変えても周期Ｔ１を大きく調整することは実際的ではないであろう。
In order for the technique proposed in
非特許文献１で示される様に、ケーブルの遅延時間をＴｋとすると、反射に起因するサージ電圧は周期４Ｔｋで変動する波形を呈する。つまりサージ電圧を抑制すべくケーブルを短くするほど、ケーブルの反射によるサージ電圧の周波数成分は、高くなる。ケーブル１ｍ当たりの遅延時間が６．６ｎＳｅｃ／ｍであり、ケーブルの長さが２ｍであれば、サージ電圧の周期は５０ｎＳｅｃ（周波数に換算すると２０ＭＨｚ）程度となる。
As shown in
他方、非特許文献４で例示されるように、共振に起因するサージ電圧の周波数は数百ｋＨｚであり、サージ電圧は、その要因に依存して大きく異なる周波数成分を有する。 On the other hand, as exemplified in Non-Patent Document 4, the frequency of the surge voltage due to resonance is several hundred kHz, and the surge voltage has frequency components that differ greatly depending on the factor.
図１１は一相分のコイルの相電圧の波形を模式的に示すグラフである。インバータからパルス状の電圧Ｖｘが印加されたとき、負荷の内部のサージ電圧Ｖｙは、反射を要因とする電圧成分Ｖｙ１（よってその変動する周波数は高い）と、共振を要因とする電圧成分（よってその変動する周波数は低い）Ｖｙ２とが重畳した波形を呈する。 FIG. 11 is a graph schematically showing the waveform of the phase voltage of the coil for one phase. When a pulsed voltage Vx is applied from the inverter, the surge voltage Vy inside the load is divided into a voltage component Vy1 due to reflection (and therefore its fluctuating frequency is high) and a voltage component due to resonance (accordingly) (Varying frequency is low) Vy2 is superimposed.
このように、サージ電圧は周波数成分が大きく異なるサージ成分を有するので、特許文献２、３のように特定の周期に注目した技術では、サージ電圧の抑制は不十分である。
As described above, since the surge voltage has surge components having significantly different frequency components, the techniques focusing on a specific period as in
本発明は、上述の問題に鑑みてなされたものであり、大幅なインバータの損失の増大を伴わずに、サージ電圧を低減する技術を提供することを目的とする。かかる技術により、例えば負荷としてモータを採用した場合、その絶縁性能を高める必要性が低下する。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a technique for reducing a surge voltage without significantly increasing an inverter loss. With such a technique, for example, when a motor is employed as a load, the necessity for improving its insulation performance is reduced.
この発明にかかるインバータ制御装置は、直流電圧（Ｖｄｃ）を三相の交流電圧（Ｖｕ，Ｖｖ，Ｖｗ）に変換して前記交流電圧を出力する電圧形のインバータ（４）を制御する。装置（６）である。ここで前記インバータ（４）は、前記直流電圧が印加される第１の直流母線（ＬＨ）及び第２の直流母線（ＬＬ）の間で相互に並列に接続される３つの電流経路（Ｌｕ，Ｌｖ，Ｌｗ）を備え、前記第１の直流母線の電位は前記第２の直流母線の電位よりも高く、前記電流経路の各々が、接続点（Ｐｕ，Ｐｖ，Ｐｗ）と、前記第１の直流母線と前記接続点との間に接続され、導通時には前記第１の直流母線から前記接続点に電流を流す上アーム側スイッチ（Ｑｕｐ，Ｑｖｐ，Ｑｗｐ）と、前記接続点と前記第２の直流母線との間に接続され、導通時には前記接続点から前記第２の直流母線に電流を流す下アーム側スイッチ（Ｑｕｎ，Ｑｖｎ，Ｑｗｎ）と、前記上アーム側スイッチの各々に対して逆並列に接続された上アーム側ダイオード（Ｄｕｐ，Ｄｖｐ，Ｄｗｐ）と、前記下アーム側スイッチの各々に対して逆並列に接続された下アーム側ダイオード（Ｄｕｎ，Ｄｖｎ，Ｄｗｎ）とを有する。 The inverter control device according to the present invention controls a voltage-type inverter (4) that converts a DC voltage (Vdc) into a three-phase AC voltage (Vu, Vv, Vw) and outputs the AC voltage. Device (6). Here, the inverter (4) has three current paths (Lu,) connected in parallel between the first DC bus (LH) and the second DC bus (LL) to which the DC voltage is applied. Lv, Lw), the potential of the first DC bus is higher than the potential of the second DC bus, and each of the current paths is connected to a connection point (Pu, Pv, Pw) and the first An upper arm side switch (Qup, Qvp, Qwp) that is connected between the DC bus and the connection point and flows current from the first DC bus to the connection point when conducting, the connection point, and the second point A lower arm side switch (Qun, Qvn, Qwn) that is connected between the DC bus and flows current from the connection point to the second DC bus when conducting, and anti-parallel to each of the upper arm switches The upper arm side diode (Du Has Dvp, and Dwp), the lower arm side switches respectively against reverse parallel-connected lower arm side diode (Dun, Dvn, the Dwn) and.
この発明にかかるインバータ制御装置の第１の態様は、前記上アーム側スイッチ及び前記下アーム側スイッチの導通／非導通を、スイッチング速度を制御して行わせる制御信号（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）を生成する制御信号生成部（６３）を備える。 According to a first aspect of the inverter control device of the present invention, there is provided a control signal (Sup, Svp, Swp, Sun) for controlling conduction / non-conduction of the upper arm side switch and the lower arm side switch by controlling a switching speed. , Svn, Swn) includes a control signal generator (63).
そして、(i)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、前記一の前記上アーム側スイッチ（Ｑｕｐ）を非導通から導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御；(ii)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、前記一の前記上アーム側スイッチ（Ｑｕｐ）を導通から非導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御；(iii)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの非導通に対応する場合において、前記一の前記上アーム側スイッチを非導通から導通とするときの前記スイッチング速度を、前記二つの前記制御信号が前記二つの前記上アーム側スイッチを非導通から導通とするときの前記スイッチング速度よりも遅くする速度制御；(iv)一の前記上アーム側スイッチＱｕｐ）に対応する前記制御信号（Ｓｕｐ）は、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの導通に対応する場合において、前記一の前記上アーム側スイッチを導通から非導通とするときの前記スイッチング速度を、前記二つの前記制御信号が前記二つの前記上アーム側スイッチを導通から非導通とするときの前記スイッチング速度よりも遅くする速度制御；(v)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、前記一の前記下アーム側スイッチ（Ｑｕｎ）を導通から非導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御；(vi)一の前記下アーム側スイッチＱｕｎ）に対応する前記制御信号（Ｓｕｎ）は、前記一の前記下アーム側スイッチ（Ｑｕｎ）を非導通から導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御；(vii)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの導通に対応する場合において前記一の前記下アーム側スイッチを導通から非導通とするときの前記スイッチング速度を、前記二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチを導通から非導通とするときの前記スイッチング速度よりも遅くする速度制御；及び(viii)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの非導通に対応する場合において前記一の前記下アーム側スイッチを非導通から導通とするときの前記スイッチング速度を、前記二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチを非導通から導通とするときの前記スイッチング速度よりも遅くする速度制御、の少なくともいずれかに従って前記スイッチング速度を制御する。 (I) The control signal (Sup) corresponding to the one upper arm side switch (Qup) changes the switching speed at which the one upper arm side switch (Qup) is made conductive from non-conductive to another. In the case where the two control signals (Svp, Swp) corresponding to the two upper arm side switches (Qvp, Qwp) correspond to the non-conduction of the two upper arm side switches than in the other cases (Ii) The control signal (Sup) corresponding to one upper arm side switch (Qup) is the switching speed at which the one upper arm side switch (Qup) is turned off. The two control signals (Svp, Swp) corresponding to the other two upper arm switches (Qvp, Qwp) are connected to the two upper arm switches. (Iii) The control signal (Sup) corresponding to one upper arm side switch (Qup) is transmitted to the other two upper arm side switches ( When the two control signals (Svp, Swp) corresponding to Qvp, Qwp) correspond to non-conduction of the two upper arm switches, the one upper arm switch is made nonconductive to nonconductive. (Iv) one upper arm side, wherein the two switching signals are slower than the switching speed when the two upper control switches switch the two upper arm switches from non-conductive to conductive. The control signal (Sup) corresponding to the switch Qup) is the two control signals (Svp) corresponding to the other two upper arm switches (Qvp, Qwp). Swp) corresponds to the conduction of the two upper arm switches, the switching speed when the one upper arm switch is switched from conduction to non-conduction is the two control signals are the two control signals. (V) the control signal (Sun) corresponding to one lower arm side switch (Qun) is the speed control that makes the upper arm side switch slower than the switching speed when the upper arm side switch is switched from conduction to non-conduction; Two control signals (Svn, Swn) corresponding to the other two lower arm switches (Qvn, Qwn) have the switching speed at which one lower arm switch (Qun) is switched from conduction to non-conduction. (Vi) one lower arm side switch in which speed control is performed slower than the other cases in the case of corresponding to conduction of the two lower arm side switches; The control signal (Sun) corresponding to the first Qun) sets the switching speed at which the one lower arm side switch (Qun) is turned from non-conducting to the other two lower arm side switches (Qvn, Qwn). ) When the two control signals (Svn, Swn) corresponding to the two lower arm switches correspond to the non-conduction of the two lower arm switches; (vii) one lower The control signal (Sun) corresponding to the arm side switch (Qun) is the two control signals (Svn, Swn) corresponding to the other two lower arm side switches (Qvn, Qwn). In the case of corresponding to the conduction of the arm-side switch, the switching speed when the one lower arm-side switch is switched from conduction to non-conduction is set to the two controls. Speed control that makes the signal (Svn, Swn) slower than the switching speed when the two lower arm switches are switched from conduction to non-conduction; and (viii) corresponds to one lower arm switch (Qun) The two control signals (Svn, Swn) corresponding to the other two lower arm switches (Qvn, Qwn) correspond to the non-conduction of the two lower arm switches. When the one lower arm side switch is switched from non-conductive to conductive, the two control signals (Svn, Swn) conduct the two lower arm switches from non-conductive. The switching speed is controlled according to at least one of speed control that is slower than the switching speed.
例えば前記速度制御(i)〜(iv)の少なくともいずれか一つを、全ての前記上アーム側スイッチ（Ｑｕｐ，Ｑｖｐ，Ｑｗｐ）の前記スイッチング速度の制御に用いる。 For example, at least one of the speed controls (i) to (iv) is used for controlling the switching speed of all the upper arm side switches (Qup, Qvp, Qwp).
例えば前記速度制御(v)〜(viii)の少なくともいずれか一つを、全ての前記下アーム側スイッチ（Ｑｕｎ，Ｑｖｎ，Ｑｗｎ）の前記スイッチング速度の制御に用いる。 For example, at least one of the speed controls (v) to (viii) is used for controlling the switching speed of all the lower arm switches (Qun, Qvn, Qwn).
例えばこの発明にかかるインバータ制御装置は前記交流電圧についての指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）を受けて、前記指令値に基づいて、前記上アーム側スイッチ及び前記下アーム側スイッチのスイッチングパターン（Ｐ）を決定するパターン決定部（６２）をさらに備え、前記パターン決定部（６２）は、所定周期のキャリア（Ｃ）を発生するキャリア発生器（６２ａ）と、前記指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）と前記キャリアとの比較を行って前記スイッチングパターン（Ｐ）を決定する比較器（６２ｂ）とを有する。 For example, the inverter control device according to the present invention receives a command value (Vu *, Vv *, Vw *) for the AC voltage, and switches the upper arm side switch and the lower arm side switch based on the command value. A pattern determining unit (62) for determining a pattern (P) is further provided, the pattern determining unit (62) including a carrier generator (62a) for generating a carrier (C) having a predetermined period, and the command value (Vu *). , Vv *, Vw *) and the carrier, and a comparator (62b) for determining the switching pattern (P).
この発明にかかるインバータ制御装置の第２の態様は、その第１の態様であって、前記スイッチングパターン（Ｐ）には二相変調方式が採用される。 A second aspect of the inverter control device according to the present invention is the first aspect, and a two-phase modulation method is adopted for the switching pattern (P).
例えば前記制御信号生成部（６３）は、前記指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）のうちのいずれが最大であるか、もしくは最小であるかの判断結果（Ｍ）を得る判断部（６３ａ）と、前記スイッチングパターン（Ｐ）に基づいて、前記上アーム側スイッチ（Ｑｕｐ，Ｑｖｐ，Ｑｗｐ）の導通／非導通及び前記下アーム側スイッチ（Ｑｕｎ，Ｑｖｎ，Ｑｗｎ）の導通／非導通の、少なくともいずれかを決定する原制御信号（Ｓｕ，Ｓｖ，Ｓｗ）を生成する原制御信号生成部（６３ｂ）と、前記判断結果に基づいて、前記原制御信号から前記制御信号（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）の波形を決定する波形決定器（６３ｃ）とを有する。 For example, the control signal generation unit (63) determines a determination result (M) as to which of the command values (Vu *, Vv *, Vw *) is maximum or minimum. 63a) and the conduction / non-conduction of the upper arm side switch (Qup, Qvp, Qwp) and the conduction / non-conduction of the lower arm side switch (Qun, Qvn, Qwn) based on the switching pattern (P) , An original control signal generation unit (63b) that generates an original control signal (Su, Sv, Sw) for determining at least one of them, and based on the determination result, the control signal (Sup, Svp, And a waveform determiner (63c) for determining the waveform of Swp, Sun, Svn, Swn).
この発明にかかるインバータ制御装置によれば、大幅なインバータの損失の増大を伴わずに、サージ電圧を低減する。特に第２の態様によれば、全てのスイッチングにおいてスイッチング速度を遅くする場合と比較して、スイッチング速度を遅くすることにより増加するスイッチング損失が１／４となる。 According to the inverter control device of the present invention, the surge voltage is reduced without significantly increasing the inverter loss. In particular, according to the second aspect, compared to the case where the switching speed is reduced in all switching, the switching loss that is increased by reducing the switching speed becomes 1/4.
本実施の形態の詳細な説明に先立ち、サージ電圧の低減には負荷に印加される相電圧の低減が望ましいことを説明する。以下、誘導性の負荷としてモータを例に採って説明する。 Prior to detailed description of the present embodiment, it will be described that it is desirable to reduce the phase voltage applied to the load in order to reduce the surge voltage. Hereinafter, a motor will be described as an example of the inductive load.
非特許文献３で例示されるように、放電を防ぐべき場所の絶縁は、同相のコイル同士での絶縁（以下「同相内絶縁」）、相が異なるコイル同士での絶縁（以下「相間絶縁」）、コイルとコア（ケース）との間での絶縁（以下「対地絶縁」）に分類できる。
As illustrated in
相間絶縁及び対地絶縁のいずれに要求される耐圧も、同相内絶縁に要求される耐圧よりも高い。しかし相間絶縁、対地絶縁には絶縁紙が採用され（例えばコイルに採用される導線のエナメル被覆が３８μｍであるのに対して、絶縁紙の厚さは０．５ｍｍ程度に選定される）、高い耐圧が実現されるので、コイルに印加される電圧が上昇する際に最初に放電する場所は同相のコイル同士の間である。 The breakdown voltage required for both interphase insulation and ground insulation is higher than the breakdown voltage required for in-phase insulation. However, insulation paper is used for interphase insulation and ground insulation (for example, the thickness of the insulation paper is selected to be about 0.5 mm while the enamel coating of the conductive wire used for the coil is 38 μm), which is high. Since the withstand voltage is realized, the place where the discharge is first performed when the voltage applied to the coil rises is between the coils in the same phase.
特に、インバータのスイッチング速度の向上につれ、同一コイルの巻き始めの導線と、それに接触する導線間での放電を最も考慮すべきである。かかる事情は分布巻モータでも集中巻モータでも同様である。そしてこのことは、各相のコイル入力−中性点間の電圧を低減すれば、モータの絶縁特性を向上できる事を意味する。 In particular, as the switching speed of the inverter is increased, the discharge between the conducting wire at the beginning of winding of the same coil and the conducting wire in contact with it should be most considered. This situation is the same for both distributed winding motors and concentrated winding motors. This means that the insulation characteristics of the motor can be improved by reducing the voltage between the coil input of each phase and the neutral point.
よって以下の実施の形態ではコイル入力と中性点間の電圧を低減することに着目し、サージ電圧を低減する。 Therefore, in the following embodiment, focusing on reducing the voltage between the coil input and the neutral point, the surge voltage is reduced.
第１の実施の形態．
図１は、この実施の形態及び第２の実施の形態にかかる制御装置６及びその制御対象となるインバータ４を示す回路図である。
First embodiment.
FIG. 1 is a circuit diagram showing a
インバータ４は電圧形インバータであり、直流電圧Ｖｄｃを三相の交流電圧Ｖｕ，Ｖｖ，Ｖｗに変換し、これを三相負荷５へ出力する。三相負荷５は誘導性負荷であり、例えばモータである。制御装置６はインバータ４を制御する。直流電圧Ｖｄｃは、一対の直流母線ＬＨ，ＬＬの間に印加される。直流母線ＬＨの電位は直流母線ＬＬの電位よりも高い。
The inverter 4 is a voltage-type inverter, which converts the DC voltage Vdc into three-phase AC voltages Vu, Vv, Vw and outputs this to the three-
インバータ４は接続点Ｐｕ，Ｐｖ，Ｐｗを有する。インバータ４は、直流電圧Ｖｄｃに対してパルス幅変調に基づくスイッチングパターンでスイッチングを行って、接続点Ｐｕ，Ｐｖ，Ｐｗから交流電圧Ｖｕ，Ｖｖ，Ｖｗを出力する。 The inverter 4 has connection points Pu, Pv, Pw. The inverter 4 switches the DC voltage Vdc with a switching pattern based on pulse width modulation, and outputs AC voltages Vu, Vv, Vw from the connection points Pu, Pv, Pw.
インバータ４は、各相に対応する３つの電流経路Ｌｕ，Ｌｖ，Ｌｗを備える。電流経路Ｌｕ，Ｌｖ，Ｌｗは直流母線ＬＨ，ＬＬの間で相互に並列に接続される。 The inverter 4 includes three current paths Lu, Lv, Lw corresponding to each phase. The current paths Lu, Lv, Lw are connected in parallel between the DC buses LH, LL.
電流経路Ｌｕは、接続点Ｐｕと、上アーム側のスイッチＱｕｐと、下アーム側のスイッチＱｕｎとを有している。電流経路Ｌｖは、接続点Ｐｖと、上アーム側のスイッチＱｖｐと、下アーム側のスイッチＱｖｎとを有している。電流経路Ｌｗは、接続点Ｐｗと、上アーム側のスイッチＱｗｐと、下アーム側のスイッチＱｗｎとを有している。 The current path Lu includes a connection point Pu, a switch Qup on the upper arm side, and a switch Qun on the lower arm side. The current path Lv has a connection point Pv, an upper arm side switch Qvp, and a lower arm side switch Qvn. The current path Lw includes a connection point Pw, an upper arm side switch Qwp, and a lower arm side switch Qwn.
スイッチＱｕｐ，Ｑｖｐ，Ｑｗｐは導通時には直流母線ＬＨからそれぞれ接続点Ｐｕ，Ｐｖ，Ｐｗに電流を流す。スイッチＱｕｎ，Ｑｖｎ，Ｑｗｎは導通時にはそれぞれ接続点Ｐｕ，Ｐｖ，Ｐｗから直流母線ＬＬに電流を流す。接続点Ｐｕ，Ｐｖ，Ｐｗからは三相負荷５に交流電圧Ｖｕ，Ｖｖ，Ｖｗが印加され、三相電流ｉｕ，ｉｖ，ｉｗが出力される。スイッチＱｕｐ，Ｑｖｐ，Ｑｗｐ，Ｑｕｎ，Ｑｖｎ，Ｑｗｎは、例えば絶縁ゲート型バイポーラトランジスタで実現される。
The switches Qup, Qvp, and Qwp flow current from the DC bus LH to the connection points Pu, Pv, and Pw, respectively, when conducting. The switches Qun, Qvn, and Qwn flow current from the connection points Pu, Pv, and Pw to the DC bus LL when conducting. AC voltages Vu, Vv, Vw are applied to the three-
スイッチＱｕｐ，Ｑｖｐ，Ｑｗｐに対して、それぞれ上アーム側のダイオードＤｕｐ，Ｄｖｐ，Ｄｗｐが逆並列に接続される。スイッチＱｕｎ，Ｑｖｎ，Ｑｗｎに対してそれぞれ下アーム側のダイオードＤｕｎ，Ｄｖｎ，Ｄｗｎが逆並列に接続される。なお、「逆並列」とは、二つの素子が並列に接続されており、かつ二つの素子の導通方向が相互に反対である態様を示す。 The upper arm side diodes Dup, Dvp, Dwp are connected in antiparallel to the switches Qup, Qvp, Qwp, respectively. Lower arm side diodes Dun, Dvn, Dwn are connected in antiparallel to the switches Qun, Qvn, Qwn, respectively. Note that “reverse parallel” refers to a mode in which two elements are connected in parallel and the conduction directions of the two elements are opposite to each other.
スイッチＱｚｐ，Ｑｚｎにはそれぞれ制御信号Ｓｚｐ，Ｓｚｎが入力される（但し、ｚはｕ，ｖ，ｗを代表する。以下同様）。制御信号Ｓｚｐの活性／非活性に応じてスイッチＱｚｐがそれぞれ導通／非導通となり、制御信号Ｓｚｎの活性／非活性に応じてスイッチＱｚｎがそれぞれ導通／非導通となる。換言すると、制御信号Ｓｚｐ，Ｓｚｎの活性はスイッチＱｚｐ，Ｑｚｎの導通に対応し、制御信号Ｓｚｐ，Ｓｚｎの非活性はスイッチＱｚｐ，Ｑｚｎの非導通に対応する。但し、同じ電流経路においては、制御信号Ｓｚｐと制御信号Ｓｚｎとは相互に排他的に活性となるよう制御され、スイッチＱｚｐとスイッチＱｚｎとは相互に排他的に導通する。制御信号Ｓｚｐ，Ｓｚｎに基づいたインバータ４の動作それ自身は公知であり、よって詳細な説明は省略する。 Control signals Szp and Szn are input to the switches Qzp and Qzn, respectively, where z represents u, v, and w (the same applies hereinafter). The switch Qzp is turned on / off according to the activation / inactivation of the control signal Szp, and the switch Qzn is turned on / off according to the activation / inactivation of the control signal Szn. In other words, the activation of the control signals Szp and Szn corresponds to the conduction of the switches Qzp and Qzn, and the inactivation of the control signals Szp and Szn corresponds to the non-conduction of the switches Qzp and Qzn. However, in the same current path, the control signal Szp and the control signal Szn are controlled to be mutually exclusively active, and the switch Qzp and the switch Qzn are electrically connected to each other exclusively. The operation of the inverter 4 based on the control signals Szp and Szn is known per se, and thus detailed description thereof is omitted.
また、制御信号Ｓｚｐ，Ｓｚｎの波形に依存して、スイッチＱｚｐ，Ｑｚｎの導通／非導通を遅延させることができることも、公知である。例えば制御信号Ｓｚｐが所定の閾値よりも大きいときにスイッチＱｚｐが非導通から導通となる場合について言えば、制御信号Ｓｚｐの波形の立ち上がりが緩いほど、制御信号Ｓｚｐの活性化の開始からスイッチＱｚｐが導通するまでの遅延時間を長くすることができる。 It is also known that the conduction / non-conduction of the switches Qzp, Qzn can be delayed depending on the waveforms of the control signals Szp, Szn. For example, in the case where the switch Qzp is switched from non-conduction to conduction when the control signal Szp is larger than a predetermined threshold value, the switch Qzp is switched from the start of activation of the control signal Szp as the rise of the waveform of the control signal Szp becomes slower. It is possible to lengthen the delay time until conduction.
制御装置６は、直流電圧Ｖｄｃと、三相電流ｉｕ，ｉｖ，ｉｗと、三相負荷５の回転角周波数についての指令値たる回転角速度指令ω＊とに基づいて、制御信号Ｓｚｐ，Ｓｚｎを生成する。
The
図２は本実施の形態および第２の実施の形態における制御装置６の構成を示すブロック図である。制御装置６は、指令値作成部６１、パターン決定部６２、制御信号生成部６３とを有する。
FIG. 2 is a block diagram showing a configuration of the
指令値作成部６１は、直流電圧Ｖｄｃと、三相電流ｉｕ，ｉｖ，ｉｗと、回転角速度指令ω＊とに基づいて、交流電圧Ｖｕ，Ｖｖ，Ｖｗについての指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を作成する。かかる機能を果たす構成は公知であるので、ここではその説明を省略する。
The command
パターン決定部６２は、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を受けて、これらに基づいて、上アーム側のスイッチＱｕｐ，Ｑｖｐ，Ｑｗｐ及び下アーム側のスイッチＱｕｎ，Ｑｖｎ，ＱｗｎのスイッチングパターンＰを決定する。かかる機能を果たす構成は公知であるので、その構成は、後述する動作を説明する上で必要な程度に留める。
The
パターン決定部６２はキャリア発生器６２ａと、比較器６２ｂとを有する。キャリア発生器６２ａは所定周期のキャリアＣを発生する。キャリアＣは例えば三角波である。
The
比較器６２ｂは、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊とキャリアＣとの比較を行って、スイッチングパターンＰを決定する。
The
制御信号生成部６３は、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊の大小関係及びスイッチングパターンＰに基づいて、スイッチング速度を制御して制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎを生成する。かかるスイッチング速度の制御（以下「速度制御」と称す）は、例えば制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎの波形の立ち上がりを制御することで実現できる。あるいは特許文献３，４で示される技術を用いてもよい。
The control
制御信号生成部６３は、最大相／最小相判断部６３ａと、原制御信号生成部６３ｂと、波形決定器６３ｃとを有する。最大相／最小相判断部６３ａは、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊のうちのいずれが最大であるか、もしくは最小であるかの判断結果Ｍを得る。判断結果Ｍは指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊の内のどれが最大であるかのみの情報を有してもよいし、どれが最小であるかのみの情報を有してもよいし、どれが最大でどれが最小であるかについての情報を有してもよい。
The control
原制御信号生成部６３ｂは、スイッチングパターンＰに基づいて原制御信号Ｓｕ，Ｓｖ，Ｓｗを生成する。原制御信号Ｓｕ，Ｓｖ，Ｓｗは、スイッチＱｕｐ，Ｑｖｐ，Ｑｗｐの導通／非導通と、スイッチＱｕｎ，Ｑｖｎ，Ｑｗｎの導通／非導通との少なくともいずれかを決定する。例えば原制御信号Ｓｕ，Ｓｖ，Ｓｗは、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊でパルス幅変調された波形である。以下では原制御信号Ｓｕ，Ｓｖ，ＳｗがスイッチＱｕｐ，Ｑｖｐ，Ｑｗｐの導通／非導通を決定する場合を例に採って説明する。
The original
波形決定器６３ｃは、判断結果Ｍに基づいて、原制御信号Ｓｕ，Ｓｖ，Ｓｗから制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎの波形を決定する。具体的には判断結果Ｍに依存して、原制御信号Ｓｕ，Ｓｖ，Ｓｗの波形を修正して制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎの波形を得る。制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，ＳｗｎはそれぞれスイッチＱｕｐ，Ｑｖｐ，Ｑｗｐ，Ｑｕｎ，Ｑｖｎ，Ｑｗｎのスイッチングを制御する。
Based on the determination result M, the
図３は第１の実施の形態における諸量を示すグラフである。具体的には、キャリアＣ及び指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を重ねて最上段に示し、下方に向かって順次に原制御信号Ｓｕ，Ｓｖ，Ｓｗ及び（サージ電圧がない理想的な）相電圧Ｖｕｎを示す。交流電圧Ｖｕ，Ｖｖ，Ｖｗの中性点を想定し、当該中性点を基準としたときの交流電圧Ｖｕが相電圧Ｖｕｎである。図中では、中性点の電位を基準電位（０Ｖ）としている。 FIG. 3 is a graph showing various quantities in the first embodiment. Specifically, the carrier C and the command values Vu *, Vv *, Vw * are overlapped and shown in the uppermost stage, and the original control signals Su, Sv, Sw, and (ideally without a surge voltage) are sequentially displayed downward. The phase voltage Vun is shown. Assuming a neutral point of the AC voltages Vu, Vv, and Vw, the AC voltage Vu when the neutral point is used as a reference is the phase voltage Vun. In the drawing, the potential at the neutral point is the reference potential (0 V).
指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊は三相の交流電圧Ｖｕ，Ｖｖ，Ｖｗの指令値であるので、互いに１２０度ずつずれた正弦波形を呈する。ここでは指令値Ｖｖ＊が指令値Ｖｕ＊よりも１２０度進相であり、指令値Ｖｗ＊が指令値Ｖｖ＊よりも１２０度進相である場合を例にとって説明する。 Since the command values Vu *, Vv *, and Vw * are command values for the three-phase AC voltages Vu, Vv, and Vw, they exhibit sine waveforms that are shifted from each other by 120 degrees. Here, a case where the command value Vv * is 120 degrees ahead of the command value Vu * and the command value Vw * is 120 degrees ahead of the command value Vv * will be described as an example.
図３では、時間的な領域Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６を、この順に繰り返して想定することができる。具体的には、これらの領域において下記の特徴が示される：
領域Ｚ１においてはＶｖ＊＜Ｖｕ＊＜Ｖｗ＊；
領域Ｚ２においてはＶｖ＊＜Ｖｗ＊＜Ｖｕ＊；
領域Ｚ３においてはＶｗ＊＜Ｖｖ＊＜Ｖｕ＊；
領域Ｚ４においてはＶｗ＊＜Ｖｕ＊＜Ｖｖ＊；
領域Ｚ５においてはＶｕ＊＜Ｖｗ＊＜Ｖｖ＊；
領域Ｚ６においてはＶｕ＊＜Ｖｖ＊＜Ｖｗ＊。
In FIG. 3, temporal regions Z1, Z2, Z3, Z4, Z5 and Z6 can be assumed repeatedly in this order. Specifically, the following characteristics are shown in these areas:
In the region Z1, Vv * <Vu * <Vw *;
In the region Z2, Vv * <Vw * <Vu *;
In the region Z3, Vw * <Vv * <Vu *;
In the region Z4, Vw * <Vu * <Vv *;
In the region Z5, Vu * <Vw * <Vv *;
In the region Z6, Vu * <Vv * <Vw *.
そしてキャリアＣと指令値Ｖｚ＊との比較により原制御信号Ｓｚが得られる。但し原制御信号Ｓｚは、キャリアＣの値が指令値Ｖｚ＊よりも小さいときに高電位を採り、キャリアＣの値が指令値Ｖｚ＊以上のときに低電位を採る二値信号の波形を呈する。本実施の形態では指令値Ｖｚ＊の最大値および最小値が、それぞれキャリアＣの最大値１および最小値（−１）と一致する場合を示した。
The original control signal Sz is obtained by comparing the carrier C with the command value Vz *. However, the original control signal Sz has a binary signal waveform that takes a high potential when the value of the carrier C is smaller than the command value Vz * and takes a low potential when the value of the carrier C is equal to or greater than the command value Vz *. . In the present embodiment, the maximum value and the minimum value of the command value Vz * correspond to the
原制御信号Ｓｚを制御信号Ｓｚｐとして採用し、原制御信号Ｓｚと排他的な信号を制御信号Ｓｚｎとして採用すれば、サージ電圧を無視すれば、図３の最下段に示される波形を相電圧Ｖｕｎが呈することになる。 If the original control signal Sz is adopted as the control signal Szp and a signal exclusive of the original control signal Sz is adopted as the control signal Szn, the waveform shown at the bottom of FIG. Will be presented.
よってスイッチングパターンＰを、キャリアＣの一周期における、原制御信号Ｓｚの二値信号のパターンとして捉えることができる。以下、キャリアＣの一周期の区間を、その隣接する最小値同士の間の区間として把握して考察する。 Therefore, the switching pattern P can be regarded as a binary signal pattern of the original control signal Sz in one cycle of the carrier C. Hereinafter, a section of one cycle of the carrier C is grasped and considered as a section between the adjacent minimum values.
当該区間（以下「キャリア周期区間」と称す）においてスイッチングパターンＰは、領域Ｚ１においては、以下の様に遷移する。但し、原制御信号Ｓｚが高電位を採ることを記号Ｈで、低電位を採ることを記号Ｌで、それぞれ示し、ある時点における原制御信号Ｓｕ，Ｓｖ，Ｓｗの状態を一纏めにして丸括弧で示した。矢印は当該状態が時間の経過に伴って順次に変遷することを示す：（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｈ，Ｌ，Ｈ）→（Ｌ，Ｌ，Ｈ）→（Ｌ，Ｌ，Ｌ）→（Ｌ，Ｌ，Ｈ）→（Ｈ，Ｌ，Ｈ）→（Ｈ，Ｈ，Ｈ）。 In the section (hereinafter referred to as “carrier cycle section”), the switching pattern P changes as follows in the region Z1. However, symbol H indicates that the original control signal Sz takes a high potential, symbol L indicates that the original control signal S takes a low potential, and the states of the original control signals Su, Sv, Sw at a certain point in time are collectively shown in parentheses. Indicated. The arrows indicate that the state changes sequentially with time: (Su, Sv, Sw) = (H, H, H) → (H, L, H) → (L, L, H) → (L, L, L) → (L, L, H) → (H, L, H) → (H, H, H).
同様にして、キャリア周期区間においてスイッチングパターンＰは、以下の様に遷移する：
領域Ｚ２において、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｈ，Ｌ，Ｈ）→（Ｈ，Ｌ，Ｌ）→（Ｌ，Ｌ，Ｌ）→（Ｈ，Ｌ，Ｌ）→（Ｈ，Ｌ，Ｈ）→（Ｈ，Ｈ，Ｈ）；
領域Ｚ３において、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｈ，Ｈ，Ｌ）→（Ｈ，Ｌ，Ｌ）→（Ｌ，Ｌ，Ｌ）→（Ｈ，Ｌ，Ｌ）→（Ｈ，Ｈ，Ｌ）→（Ｈ，Ｈ，Ｈ）；
領域Ｚ４において、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｈ，Ｈ，Ｌ）→（Ｌ，Ｈ，Ｌ）→（Ｌ，Ｌ，Ｌ）→（Ｌ，Ｈ，Ｌ）→（Ｈ，Ｈ，Ｌ）→（Ｈ，Ｈ，Ｈ）；
領域Ｚ５において、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｌ，Ｈ，Ｈ）→（Ｌ，Ｈ，Ｌ）→（Ｌ，Ｌ，Ｌ）→（Ｌ，Ｈ，Ｌ）→（Ｌ，Ｈ，Ｈ）→（Ｈ，Ｈ，Ｈ）；
領域Ｚ６において、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｌ，Ｈ，Ｈ）→（Ｌ，Ｌ，Ｈ）→（Ｌ，Ｌ，Ｌ）→（Ｌ，Ｌ，Ｈ）→（Ｌ，Ｈ，Ｈ）→（Ｈ，Ｈ，Ｈ）。
Similarly, the switching pattern P transitions in the carrier period section as follows:
In the region Z2, (Su, Sv, Sw) = (H, H, H) → (H, L, H) → (H, L, L) → (L, L, L) → (H, L, L) ) → (H, L, H) → (H, H, H);
In the region Z3, (Su, Sv, Sw) = (H, H, H) → (H, H, L) → (H, L, L) → (L, L, L) → (H, L, L) ) → (H, H, L) → (H, H, H);
In the region Z4, (Su, Sv, Sw) = (H, H, H) → (H, H, L) → (L, H, L) → (L, L, L) → (L, H, L) ) → (H, H, L) → (H, H, H);
In the region Z5, (Su, Sv, Sw) = (H, H, H) → (L, H, H) → (L, H, L) → (L, L, L) → (L, H, L) ) → (L, H, H) → (H, H, H);
In the region Z6, (Su, Sv, Sw) = (H, H, H) → (L, H, H) → (L, L, H) → (L, L, L) → (L, L, H) ) → (L, H, H) → (H, H, H).
よってキャリア周期区間におけるスイッチングパターンＰについては、上記の領域において下記の特徴が示される。但し、原制御信号Ｓｕが低電位を採る期間が、原制御信号Ｓｖが低電位を採る期間に含まれ、かつ原制御信号Ｓｖが低電位を採る期間が、原制御信号Ｓｗが低電位を採る期間に含まれることを、Ｓｗ⊃Ｓｖ⊃Ｓｕとして記載する。 Therefore, the switching pattern P in the carrier period section has the following characteristics in the above region. However, the period in which the original control signal Su takes a low potential is included in the period in which the original control signal Sv takes a low potential, and the original control signal Sw takes a low potential in the period in which the original control signal Sv takes a low potential. It is described as Sw⊃Sv⊃Su that it is included in the period.
領域Ｚ１においてはＳｖ⊃Ｓｕ⊃Ｓｗ；
領域Ｚ２においてはＳｖ⊃Ｓｗ⊃Ｓｕ；
領域Ｚ３においてはＳｗ⊃Ｓｖ⊃Ｓｕ；
領域Ｚ４においてはＳｗ⊃Ｓｕ⊃Ｓｖ；
領域Ｚ５においてはＳｕ⊃Ｓｗ⊃Ｓｖ；
領域Ｚ６においてはＳｕ⊃Ｓｖ⊃Ｓｗ。
In the region Z1, Sv⊃Su⊃Sw;
In the region Z2, Sv⊃Sw⊃Su;
In the region Z3, Sw⊃Sv⊃Su;
In the region Z4, Sw⊃Su⊃Sv;
In the region Z5, Su⊃Sw⊃Sv;
In the region Z6, Su⊃Sv⊃Sw.
図４は、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６毎に示す波形図である。図４に示された相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎは、原制御信号Ｓｕ，Ｓｖ，Ｓｗをそれぞれ制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐとして採用し、原制御信号Ｓｕ，Ｓｖ，Ｓｗと反対の遷移を行う信号をそれぞれ制御信号Ｓｕｎ，Ｓｖｎ，Ｓｗｎとして採用した場合の波形を呈する。 FIG. 4 is a waveform diagram showing the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn considering the surge voltage for each of the regions Z1, Z2, Z3, Z4, Z5, and Z6. is there. The phase voltages Vun, Vvn, and Vwn shown in FIG. 4 adopt the original control signals Su, Sv, and Sw as the control signals Sup, Svp, and Swp, respectively, and perform transitions opposite to the original control signals Su, Sv, and Sw. Waveforms when signals are adopted as control signals Sun, Svn, and Swn are presented.
相電圧Ｖｕｎにおけるサージ電圧は、サージ電圧を無視したときの相電圧Ｖｕｎの変動量が大きいほど顕著である。具体的には領域Ｚ１における（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｌ，Ｈ）→（Ｌ，Ｌ，Ｈ）への遷移の時点や、その逆方向に遷移する時点でのサージ電圧は、（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｌ，Ｌ，Ｈ）→（Ｌ，Ｌ，Ｌ）への遷移の時点や、その逆方向に遷移する時点でのサージ電圧よりも大きい。 The surge voltage in the phase voltage Vun becomes more prominent as the fluctuation amount of the phase voltage Vun when the surge voltage is ignored is larger. Specifically, the surge voltage at the time of transition from (Su, Sv, Sw) = (H, L, H) to (L, L, H) in the region Z1 or at the time of transition in the opposite direction is It is larger than the surge voltage at the time of transition from (Su, Sv, Sw) = (L, L, H) to (L, L, L) and at the time of transition in the opposite direction.
領域Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６を通して見たときの相電圧Ｖｕｎの最大値Ｖｍａｘは領域Ｚ２，Ｚ３において発生する。より詳細には、これらの領域Ｚ２，Ｚ３において原制御信号Ｓｕが低電位から高電位へと立ち上がる遷移に伴って発生するサージ電圧が、最大値Ｖｍａｘを与える。これは、領域Ｚ２，Ｚ３はいずれも指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊よりも大きいことと、当該遷移の時点においてサージ電圧を無視したときの相電圧Ｖｕｎの変動量が大きいことに起因する。これは観点を変えれば、接続点Ｐｕ，Ｐｖ，Ｐｗの全てが直流母線ＬＬに接続されている状態から接続点Ｐｕのみが直流母線ＬＨに接続される状態への遷移（上述の表記を採用すれば（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｌ，Ｌ，Ｌ）→（Ｈ，Ｌ，Ｌ））によって、最大値Ｖｍａｘが与えられる、と見ることができる。図４では、このように相電圧Ｖｕｎの最大値Ｖｍａｘを与える原制御信号Ｓｕの立ち上がりには、上向きの矢印を付記した。 The maximum value Vmax of the phase voltage Vun when viewed through the regions Z1, Z2, Z3, Z4, Z5 and Z6 occurs in the regions Z2 and Z3. More specifically, the surge voltage generated in response to the transition in which the original control signal Su rises from the low potential to the high potential in these regions Z2 and Z3 gives the maximum value Vmax. This is because the command values Vu * are larger than the command values Vv * and Vw * in the regions Z2 and Z3, and the fluctuation amount of the phase voltage Vun when the surge voltage is ignored at the time of the transition is large. to cause. From a different point of view, a transition from a state where all of the connection points Pu, Pv, Pw are connected to the DC bus LL to a state where only the connection point Pu is connected to the DC bus LH (using the above notation). (Su, Sv, Sw) = (L, L, L) → (H, L, L)), it can be seen that the maximum value Vmax is given. In FIG. 4, an upward arrow is added to the rising edge of the original control signal Su that gives the maximum value Vmax of the phase voltage Vun.
また、領域Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６を通して見たときの相電圧Ｖｕｎの最小値Ｖｍｉｎは領域Ｚ５，Ｚ６において発生する。より詳細には、これらの領域Ｚ５，Ｚ６において原制御信号Ｓｕが高電位から低電位へと立ち下がる遷移に伴って発生するサージ電圧が、最小値Ｖｍｉｎを与える。これは、領域Ｚ５，Ｚ６はいずれも指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊よりも小さいことと、当該遷移の時点においてサージ電圧を無視したときの相電圧Ｖｕｎの変動量が大きいことに起因する。これは観点を変えれば、接続点Ｐｕ，Ｐｖ，Ｐｗの全てが直流母線ＬＨに接続されている状態から接続点Ｐｕのみが直流母線ＬＬに接続される状態への遷移（上述の表記を採用すれば（Ｓｕ，Ｓｖ，Ｓｗ）＝（Ｈ，Ｈ，Ｈ）→（Ｌ，Ｈ，Ｈ））によって、最小値Ｖｍｉｎが与えられる、と見ることができる。図４では、このように相電圧Ｖｕｎの最小値Ｖｍｉｎを与える原制御信号Ｓｕの立ち下がりには、下向きの矢印を付記した。 Further, the minimum value Vmin of the phase voltage Vun when viewed through the regions Z1, Z2, Z3, Z4, Z5 and Z6 is generated in the regions Z5 and Z6. More specifically, a surge voltage generated in response to a transition in which the original control signal Su falls from a high potential to a low potential in these regions Z5 and Z6 gives the minimum value Vmin. This is because in each of the regions Z5 and Z6, the command value Vu * is smaller than the command values Vv * and Vw * and the fluctuation amount of the phase voltage Vun when the surge voltage is ignored at the time of the transition is large. to cause. From a different point of view, a transition from a state where all of the connection points Pu, Pv, Pw are connected to the DC bus LH to a state where only the connection point Pu is connected to the DC bus LL (using the above notation). (Su, Sv, Sw) = (H, H, H) → (L, H, H)), it can be seen that the minimum value Vmin is given. In FIG. 4, a downward arrow is added to the falling edge of the original control signal Su that gives the minimum value Vmin of the phase voltage Vun in this way.
同様のことが、相電圧Ｖｖｎ，Ｖｗｎについても言える。よって相電圧Ｖｖｎの最大値を与える原制御信号Ｓｖの立ち上がりには上向きの矢印を付記し、相電圧Ｖｖｎの最小値を与える原制御信号Ｓｖの立ち下がりには下向きの矢印を付記した。原制御信号Ｓｗについても同様である。 The same is true for the phase voltages Vvn and Vwn. Therefore, an upward arrow is added to the rising edge of the original control signal Sv that gives the maximum value of the phase voltage Vvn, and a downward arrow is added to the falling edge of the original control signal Sv that gives the minimum value of the phase voltage Vvn. The same applies to the original control signal Sw.
図１２はサージ電圧が重畳する波形を模式的に分解して示す波形図である。相電圧Ｖｚｎが最大値Ｖｍａｘに到達する場合の波形を波形Ｌ０とする。波形Ｌ０は３つの波形Ｌ１，Ｌ２，Ｌ３に分解して考えることができる。 FIG. 12 is a waveform diagram schematically showing a waveform on which a surge voltage is superimposed. A waveform when the phase voltage Vzn reaches the maximum value Vmax is defined as a waveform L0. The waveform L0 can be considered as being decomposed into three waveforms L1, L2, and L3.
波形Ｌ１はケーブルサージがなくモータ単体の共振もない状態での相電圧Ｖｚｎの波形である。モータは分布定数回路で表現されるので、スイッチＱｚｐの導通によって相電圧Ｖｚｎが上昇しても、中性点の電圧は瞬時には上昇せず、波形Ｌ１は一旦急激に上昇して極大値を採ってから減衰し、その後に極大値の２／３の値で安定する。 A waveform L1 is a waveform of the phase voltage Vzn in a state where there is no cable surge and there is no resonance of the motor alone. Since the motor is expressed by a distributed constant circuit, even if the phase voltage Vzn rises due to the conduction of the switch Qzp, the voltage at the neutral point does not rise instantaneously, and the waveform L1 rises rapidly and reaches a maximum value. After picking, it attenuates and then stabilizes at 2/3 of the maximum value.
波形Ｌ２はモータケーブルによるサージを示し、波形Ｌ３はモータ単体の共振によるサージを示す。 A waveform L2 indicates a surge due to the motor cable, and a waveform L3 indicates a surge due to resonance of the motor alone.
図１３は図４の領域Ｚ１における部分を拡大して示す波形図である。リンギングＬａは波形Ｌ１，Ｌ３を反映し、リンギングＬｂは波形Ｌ０に相当する。リンギングＬｂにより、モータの相間入力電圧はリンギングＬａ，Ｌｂともに発生しない場合の２倍程度にも達する。 FIG. 13 is an enlarged waveform diagram showing a portion in the region Z1 of FIG. The ringing La reflects the waveforms L1 and L3, and the ringing Lb corresponds to the waveform L0. Due to the ringing Lb, the interphase input voltage of the motor reaches about twice that when no ringing La, Lb occurs.
上述のことから、サージ電圧の低減には、全てのスイッチＱｚｐ，Ｑｚｎについてスイッチング速度を低下させる必要はない。原制御信号Ｓｚの二値間の遷移のうち、上向きの矢印を付記した立ち上がりと、下向きの矢印を付記した立ち下がりに対応したスイッチングの速度を低下させれば足りる。 From the above, it is not necessary to reduce the switching speed for all the switches Qzp and Qzn in order to reduce the surge voltage. Of the transitions between the binary values of the original control signal Sz, it is sufficient to reduce the switching speed corresponding to the rising edge indicated by the upward arrow and the falling edge indicated by the downward arrow.
キャリア周期区間において原制御信号Ｓｕ，Ｓｖ，Ｓｗの二値間の遷移は合計して６個ある。これらのうち、相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎのいずれかにおいてピークを採らせるサージ電圧を発生させる遷移（以下「サージ遷移」と称す）は２個である。例えば領域Ｚ２では原制御信号Ｓｕの立ち上がりおよび原制御信号Ｓｖの立ち下がりが、それぞれ相電圧Ｖｕｎの最大値と相電圧Ｖｖｎの最小値を与える。よって、サージ電圧の低減のために制御信号Ｓｚｐ，Ｓｚｎの全ての遷移を緩やかにする場合と比較して、サージ遷移に対応するスイッチング速度を遅く（遷移を緩やかに）することは、スイッチング速度を遅くすることにより増加するスイッチング損失を１／３にする。 There are a total of six transitions between the binary values of the original control signals Su, Sv, Sw in the carrier period. Among these, there are two transitions (hereinafter referred to as “surge transitions”) that generate a surge voltage that takes a peak in any one of the phase voltages Vun, Vvn, and Vwn. For example, in the region Z2, the rising edge of the original control signal Su and the falling edge of the original control signal Sv give the maximum value of the phase voltage Vun and the minimum value of the phase voltage Vvn, respectively. Therefore, compared with the case where all transitions of the control signals Szp and Szn are made gentle to reduce the surge voltage, the switching speed corresponding to the surge transition is made slow (the transition is made gentle). The switching loss which increases by delaying is reduced to 1/3.
相電圧Ｖｚｎの最大値を与えるスイッチングを行うスイッチだけについて、あるいは最小値を与えるスイッチングを行うスイッチだけについて、スイッチング速度を低下させるだけでも、サージ電圧の低減に効果がある。 Only for the switch that performs switching that provides the maximum value of the phase voltage Vzn, or only for the switch that performs switching that provides the minimum value, reducing the switching speed is effective in reducing the surge voltage.
まず上アーム側のスイッチについて、領域の相違に着目して下記の二通りのやり方での速度制御が提案される：
(ia)上アーム側のスイッチＱｕｐが接続される接続点Ｐｕから出力される交流電圧Ｖｕの指令値Ｖｕ＊が、他の二つの交流電圧Ｖｖ，Ｖｗの指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きい場合（これは領域Ｚ２，Ｚ３に対応する）において、それ以外の場合よりも、スイッチＱｕｐが非導通から導通となるときのスイッチング速度を遅くする；
(iia)上アーム側のスイッチＱｕｐが接続される接続点Ｐｕから出力される交流電圧Ｖｕの指令値Ｖｕ＊が、他の二つの交流電圧Ｖｖ，Ｖｗの指令値Ｖｖ＊，Ｖｗ＊のいずれよりも小さい場合（これは領域Ｚ５，Ｚ６に対応する）において、それ以外の場合よりも、スイッチＱｕｐが導通から非導通となるときのスイッチング速度を遅くする。
First, for the switch on the upper arm side, focusing on the difference in the area, speed control is proposed in the following two ways:
(ia) The command value Vu * of the AC voltage Vu output from the connection point Pu to which the upper arm side switch Qup is connected is greater than any of the other two AC voltages Vv and Vw command values Vv * and Vw *. Is larger (this corresponds to the regions Z2 and Z3) than in the other cases, the switching speed when the switch Qup changes from non-conduction to conduction is reduced.
(iia) The command value Vu * of the AC voltage Vu output from the connection point Pu to which the upper arm side switch Qup is connected is greater than any of the command values Vv * and Vw * of the other two AC voltages Vv and Vw. Is smaller (this corresponds to the regions Z5 and Z6), the switching speed when the switch Qup is switched from conduction to non-conduction is slower than in other cases.
上記(ia)により相電圧Ｖｕｎの最大値を抑制することができ、上記(iia)により相電圧Ｖｕｎの最小値を抑制することができる。上記(ia)(iia)のいずれか一方を採用してもよいし、両方を採用してもよい。 The maximum value of the phase voltage Vun can be suppressed by the above (ia), and the minimum value of the phase voltage Vun can be suppressed by the above (iia). Either one of the above (ia) and (iia) may be employed, or both may be employed.
上記(ia)については、スイッチＱｕｐが非導通から導通となるときにはスイッチＱｖｐ，Ｑｗｐが非導通であるので、(ia)に代えて次の速度制御を採用しても良い：
(ib)制御信号Ｓｕｐは、スイッチＱｕｐを非導通から導通とするときのスイッチング速度を、制御信号Ｓｖｐ，ＳｗｐがスイッチＱｖｐ，Ｑｗｐの非導通に対応する場合において、それ以外の場合よりも遅くする。
With regard to (ia) above, when the switch Qup changes from non-conductive to conductive, the switches Qvp and Qwp are non-conductive, so the following speed control may be employed instead of (ia):
(ib) The control signal Sup slows the switching speed when the switch Qup is switched from non-conduction to conduction when the control signals Svp and Swp correspond to the non-conduction of the switches Qvp and Qwp. .
上記(iia)については、スイッチＱｕｐが導通から非導通となるときにはスイッチＱｖｐ，Ｑｗｐが導通しているので、(iia)に代えて次の速度制御を採用しても良い：
(iib)制御信号Ｓｕｐは、スイッチＱｕｐを導通から非導通とするときのスイッチング速度を、制御信号Ｓｖｐ，ＳｗｐがスイッチＱｖｐ，Ｑｗｐの導通に対応する場合において、それ以外の場合よりも遅くする。
As for (iia), since the switches Qvp and Qwp are conducting when the switch Qup is turned off from conducting, the following speed control may be adopted instead of (iia):
(iib) The control signal Sup slows down the switching speed when the switch Qup is switched from conduction to non-conduction when the control signals Svp and Swp correspond to conduction of the switches Qvp and Qwp.
また、上アーム側のスイッチについて、同じ領域での相の相違に着目して下記の二通りのやり方での速度制御が提案される：
(iiia)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きい場合において、スイッチＱｕｐが非導通から導通となるときのスイッチング速度を、他の二つの上アーム側のスイッチＱｖｐ，Ｑｗｐが非導通から導通となるときのスイッチング速度よりも遅くする；
(iva)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも小さい場合において、スイッチＱｕｐが導通から非導通となるときのスイッチング速度を、スイッチＱｖｐ，Ｑｗｐが導通から非導通となるときのスイッチング速度よりも遅くする。
Also, for the switch on the upper arm side, focusing on the difference in phase in the same region, speed control is proposed in the following two ways:
(iiia) When the command value Vu * is larger than either of the command values Vv * and Vw *, the switching speed when the switch Qup is switched from non-conduction to conduction is set as the other two upper arm side switches Qvp and Qwp. Slower than the switching speed when is switched from non-conductive to conductive;
(iva) When the command value Vu * is smaller than either of the command values Vv * and Vw *, the switching speed when the switch Qup is switched from conduction to non-conduction is the switch speed when the switches Qvp and Qwp are switched from conduction to non-conduction. Slower than the switching speed.
上記(iiia)により相電圧Ｖｕｎの最大値を抑制することができ、上記(iva)により相電圧Ｖｕｎの最小値を抑制することができる。上記(iiia)(iva)のいずれか一方を採用してもよいし、両方を採用してもよい。 The maximum value of the phase voltage Vun can be suppressed by the above (iiia), and the minimum value of the phase voltage Vun can be suppressed by the above (iva). Either one of the above (iiia) and (iva) may be employed, or both may be employed.
上記(iiia)については、スイッチＱｕｐが非導通から導通となるときにはスイッチＱｖｐ，Ｑｗｐが非導通であるので、(iiia)に代えて次の速度制御を採用しても良い：
(iiib)制御信号Ｓｕｐは、制御信号Ｓｖｐ，ＳｗｐがスイッチＱｖｐ，Ｑｗｐの非導通に対応する場合においてスイッチＱｕｐを非導通から導通とするときのスイッチング速度を、制御信号Ｓｖｐ，ＳｗｐがそれぞれスイッチＱｖｐ，Ｑｗｐを非導通から導通とするときのスイッチング速度よりも遅くする。
Regarding the above (iiia), since the switches Qvp and Qwp are non-conductive when the switch Qup becomes non-conductive from non-conductive, the following speed control may be adopted instead of (iiia):
(iiib) The control signal Sup indicates the switching speed when the switch Qup is switched from non-conduction to conduction when the control signals Svp and Swp correspond to non-conduction of the switches Qvp and Qwp, and the control signals Svp and Swp are respectively the switches Qvp and Qvp. , Qwp is made slower than the switching speed when switching from non-conduction to conduction.
上記(iva)については、スイッチＱｕｐが導通から非導通となるときにはスイッチＱｖｐ，Ｑｗｐが導通しているので、(iva)に代えて次の速度制御を採用しても良い：
(ivb)制御信号Ｓｕｐは、制御信号Ｓｖｐ，ＳｗｐがスイッチＱｖｐ，Ｑｗｐの導通に対応する場合においてスイッチＱｕｐを導通から非導通とするときのスイッチング速度を、制御信号Ｓｖｐ，ＳｗｐがそれぞれスイッチＱｖｐ，Ｑｗｐを導通から非導通とするときのスイッチング速度よりも遅くする。
Regarding (iva), since the switches Qvp and Qwp are conducting when the switch Qup is turned off, the following speed control may be adopted instead of (iva):
(ivb) The control signal Sup indicates the switching speed when the switch Qup is switched from conduction to non-conduction when the control signals Svp and Swp correspond to conduction of the switches Qvp and Qwp, and the control signals Svp and Swp respectively switch Qvp, Qwp is made slower than the switching speed when switching from conduction to non-conduction.
同様にして、下アーム側のスイッチについて、下記の四通りのやり方での速度制御が提案される：
(va)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きい場合において、それ以外の場合よりも、スイッチＱｕｎが導通から非導通となるときのスイッチング速度を遅くする；
(via)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも小さい場合において、それ以外の場合よりも、スイッチＱｕｎが非導通から導通となるときのスイッチング速度を遅くする；
(viia)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きい場合において、スイッチＱｕｎが導通から非導通となるときのスイッチング速度を、他の二つの前記下アーム側のスイッチＱｖｎ，Ｑｗｎが導通から非導通となるときのスイッチング速度よりも遅くする；
(viiia)指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも小さい場合において、スイッチＱｕｎが非導通から導通となるときのスイッチング速度をスイッチＱｖｎ，Ｑｗｎが非導通から導通となるときのスイッチング速度よりも遅くする。
Similarly, speed control is proposed for the switch on the lower arm side in the following four ways:
(va) When the command value Vu * is larger than both of the command values Vv * and Vw *, the switching speed when the switch Qun is switched from conduction to non-conduction is slower than in other cases;
(via) When the command value Vu * is smaller than either of the command values Vv * and Vw *, the switching speed when the switch Qun is switched from non-conduction to conduction is slower than in other cases;
(viia) When the command value Vu * is larger than any of the command values Vv * and Vw *, the switching speed when the switch Qun is switched from conduction to non-conduction is set to the other two lower arm side switches Qvn, Slower than the switching speed when Qwn goes from conducting to non-conducting;
(viiia) When the command value Vu * is smaller than either of the command values Vv * and Vw *, the switching speed when the switch Qun is turned from non-conductive to the conductive value when the switches Qvn and Qwn are turned from non-conductive Slower than switching speed.
(ib)〜(ivb)で(ia)〜(iva)を代替するのと同様に、下記の(vb)〜(viiib)で(va)〜(viiia)を代替することができる：
(vb)制御信号Ｓｕｎは、スイッチＱｕｎを導通から非導通とするときのスイッチング速度を、制御信号Ｓｖｎ，ＳｗｎがスイッチＱｖｎ，Ｑｗｎの導通に対応する場合において、それ以外の場合よりも遅くする；
(vib)制御信号Ｓｕｎは、スイッチＱｕｎを非導通から導通とするときのスイッチング速度を、制御信号Ｓｖｎ，ＳｗｎがスイッチＱｖｎ，Ｑｗｎの非導通に対応する場合において、それ以外の場合よりも遅くする；
(viib)制御信号Ｓｕｎは、制御信号Ｓｖｎ，ＳｗｎがスイッチＱｖｎ，Ｑｗｎの導通に対応する場合においてスイッチＱｕｎを導通から非導通とするときのスイッチング速度を、制御信号Ｓｖｎ，ＳｗｎがそれぞれスイッチＱｖｎ，Ｑｗｎを導通から非導通とするときのスイッチング速度よりも遅くする；
(viiib)制御信号Ｓｕｎは、制御信号Ｓｖｎ，ＳｗｎがスイッチＱｖｎ，Ｑｗｎの非導通に対応する場合においてスイッチＱｕｎを非導通から導通とするときのスイッチング速度を、制御信号Ｓｖｎ，ＳｗｎがそれぞれスイッチＱｖｎ，Ｑｗｎを非導通から導通とするときのスイッチング速度よりも遅くする。
Similar to substituting (ia)-(iva) with (ib)-(ivb), (va)-(viiia) can be substituting with (vb)-(viiib) below:
(vb) The control signal Sun slows the switching speed when the switch Qun is switched from conduction to non-conduction when the control signals Svn and Swn correspond to the conduction of the switches Qvn and Qwn than the other cases;
(vib) The control signal Sun lowers the switching speed when the switch Qun is switched from non-conductive to conductive when the control signals Svn and Swn correspond to the non-conductive of the switches Qvn and Qwn than the other cases. ;
(viib) The control signal Sun indicates a switching speed when the switch Qun is switched from conduction to non-conduction when the control signals Svn and Swn correspond to conduction of the switches Qvn and Qwn, and the control signals Svn and Swn respectively switch Qvn, Slower than the switching speed when Qwn is switched from conducting to non-conducting;
(viiib) The control signal Sun indicates the switching speed when the switch Qun is switched from non-conductive to conductive when the control signals Svn and Swn correspond to the non-conductive of the switches Qvn and Qwn, and the control signals Svn and Swn respectively switch the switch Qvn. , Qwn is made slower than the switching speed when switching from non-conduction to conduction.
結局、(ia)〜(viiia)のいずれの速度制御を採用しても、相電圧Ｖｕｎのサージ電圧の抑制に効果がある。また(ib)〜(viiib)のいずれの速度制御を採用しても、相電圧Ｖｕｎのサージ電圧の抑制に効果がある。 Eventually, any speed control (ia) to (viiia) is effective in suppressing the surge voltage of the phase voltage Vun. Moreover, even if any of the speed controls (ib) to (viiib) is adopted, it is effective in suppressing the surge voltage of the phase voltage Vun.
なお、制御信号Ｓｚｐが活性の期間（スイッチＱｚｐの導通に対応する期間）と、スイッチＱｚｐに電流が流れる期間とが常に一致しているとは限らない。三相負荷５が誘導性である場合には、三相負荷５が擬似的な電流源となっており、スイッチＱｚｐは、その導通時において、直流母線ＬＨから接続点Ｐｚへと上述したように電流を流すとは限らないからである。
Note that a period during which the control signal Szp is active (a period corresponding to conduction of the switch Qzp) and a period during which a current flows through the switch Qzp do not always coincide with each other. When the three-
ただしこのような状況においても、スイッチＱｚｐに逆並列に接続されたダイオードＤｚｐが、接続点Ｐｚから直流母線ＬＨへ電流を流して、両者間を短絡する。よって制御信号ＳｚｐがスイッチＱｚｐの導通に対応している期間においては、スイッチＱｚｐに電流が流れるか否かを問わず、接続点Ｐｚと直流母線ＬＨとが短絡する。他方、制御信号Ｓｚｐが非活性の期間（スイッチＱｚｐの非導通に対応する期間）においてはスイッチＱｚｐにもダイオードＤｚｐにも電流が流れない。したがって、(ib)〜(ivb)の速度制御を行って相電圧Ｖｕｎのサージ電圧が抑制される。 However, even in such a situation, the diode Dzp connected in antiparallel to the switch Qzp causes a current to flow from the connection point Pz to the DC bus LH, thereby short-circuiting the two. Therefore, during the period in which the control signal Szp corresponds to the conduction of the switch Qzp, the connection point Pz and the DC bus LH are short-circuited regardless of whether or not a current flows through the switch Qzp. On the other hand, no current flows through the switch Qzp or the diode Dzp during a period when the control signal Szp is inactive (a period corresponding to the non-conduction of the switch Qzp). Therefore, the speed control of (ib) to (ivb) is performed to suppress the surge voltage of the phase voltage Vun.
(ia)(iiia)(va)(viia) (ib)(iiib)(vb)(viib)の速度制御は適宜に相を読み替えて相電圧Ｖｖｎ，Ｖｗｎの最大値を抑制する速度制御として理解することができ、上記(iia)(iva)(via)(viiia)(iib)(ivb)(vib)(viiib)の速度制御は適宜に相を読み替えて相電圧Ｖｖｎ，Ｖｗｎの最小値を抑制する速度制御として理解することができる。 (ia) (iiia) (va) (viia) (ib) (iiib) (vb) (viib) speed control is understood as speed control that suppresses the maximum value of the phase voltages Vvn and Vwn by appropriately replacing the phases. The speed control of the above (iia) (iva) (via) (viiia) (iib) (ivb) (vib) (viiib) can suppress the minimum value of the phase voltages Vvn and Vwn by appropriately replacing the phases. It can be understood as speed control.
(1b)〜(viiib)は、(1a)〜(viiia)とは異なり、指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊同士の大小比較は直接には必要とされない。 Unlike (1a) to (viiia), (1b) to (viiib) do not require direct comparison of the command values Vu *, Vv *, and Vw *.
速度制御それ自身は波形決定器６３ｃによって、制御信号Ｓｚｐの立ち上がりや立ち下がりを原制御信号Ｓｚの二値間の遷移を緩やかにすることで、あるいは制御信号Ｓｚｎの立ち上がりや立ち下がりを原制御信号Ｓｚの二値間の遷移を反対方向にしつつ緩やかにすることで、実現される。同様に、この際、上記(ia)〜(viiia)の場合分けは、判断結果Ｍと原制御信号Ｓｚによって行える。上記(ib)〜(viiib)の場合分けには判断結果Ｍは必須ではなく、原制御信号Ｓｚによって行える。
In the speed control itself, the
以上のように、本実施の形態によれば、サージ電圧の抑制を、その最大値あるいは最小値の少なくともいずれか一つについて行い、それ以外のサージ電圧を抑制しないので、大幅なインバータの損失の増大を伴わない。 As described above, according to the present embodiment, the surge voltage is suppressed for at least one of the maximum value and the minimum value, and the other surge voltages are not suppressed. There is no increase.
図５は本実施の形態の効果を示す波形図である。図５も図４と同様に、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ１，Ｚ２，Ｚ３，Ｚ４，Ｚ５，Ｚ６毎に示す。但し図５で付記された最小値Ｖｍｉｎ及び最大値Ｖｍａｘは、図４で示されたそれぞれの値を示す。 FIG. 5 is a waveform diagram showing the effect of the present embodiment. In FIG. 5, as in FIG. 4, the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn in consideration of the surge voltage are shown for each region Z1, Z2, Z3, Z4, Z5, Z6. Shown in However, the minimum value Vmin and the maximum value Vmax added in FIG. 5 indicate the respective values shown in FIG.
原制御信号Ｓｕ，Ｓｖ，Ｓｗにおいて上向きの矢印及び下向きの矢印が追加されたタイミングで上記の速度制御が行われることにより、相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎのいずれの波形も、最小値Ｖｍｉｎ及び最大値Ｖｍａｘには至らないことが視認できる。 By performing the above speed control at the timing when the upward arrow and the downward arrow are added to the original control signals Su, Sv, Sw, any waveform of the phase voltages Vun, Vvn, Vwn has a minimum value Vmin and a maximum value. It can be seen that the value Vmax is not reached.
第２の実施の形態．
図６は第２の実施の形態における諸量を示すグラフである。具体的には、キャリアＣ及び指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を重ねて最上段に示し、下方に向かって順次に原制御信号Ｓｕ，Ｓｖ，Ｓｗ及び（サージ電圧がない理想的な）相電圧Ｖｕｎを示す。
Second embodiment.
FIG. 6 is a graph showing various quantities in the second embodiment. Specifically, the carrier C and the command values Vu *, Vv *, Vw * are overlapped and shown in the uppermost stage, and the original control signals Su, Sv, Sw, and (ideally without a surge voltage) are sequentially displayed downward. The phase voltage Vun is shown.
本実施の形態において指令値Ｖｖ＊が指令値Ｖｕ＊よりも１２０度進相であり、指令値Ｖｗ＊が指令値Ｖｖ＊よりも１２０度進相である場合を例にとって説明する。但し、第１の実施の形態とは異なり、第２の実施の形態ではいわゆる二相変調方式として周知の変調方式がスイッチングパターンＰに採用される。即ち指令値Ｖｚ＊は、正弦波を、当該正弦波のピークを採る位相を中央とした６０度の位相の範囲において当該ピークの値へと歪ませた波形を呈する。指令値Ｖｚ＊の最大値および最小値は、それぞれキャリアＣの最大値１および最小値（−１）と一致する。
In the present embodiment, an example will be described in which the command value Vv * is 120 degrees ahead of the command value Vu * and the command value Vw * is 120 degrees ahead of the command value Vv *. However, unlike the first embodiment, in the second embodiment, a known modulation method is adopted for the switching pattern P as a so-called two-phase modulation method. That is, the command value Vz * has a waveform in which a sine wave is distorted to the peak value in a range of 60 degrees with the phase at which the peak of the sine wave is taken as the center. The maximum value and the minimum value of the command value Vz * coincide with the
図６では、時間的な領域Ｚ１ａ，Ｚ１ｂ，Ｚ２ａ，Ｚ２ｂ，Ｚ３ａ，Ｚ３ｂ，Ｚ４ａ，Ｚ４ｂ，Ｚ５ａ，Ｚ５ｂ，Ｚ６ａ，Ｚ６ｂを、この順に繰り返して想定することができる。具体的には、これらの領域において下記の特徴が示される：
領域Ｚ１ａ，Ｚ１ｂにおいてはＶｖ＊＜Ｖｕ＊＜Ｖｗ＊；
領域Ｚ２ａ，Ｚ２ｂにおいてはＶｖ＊＜Ｖｗ＊＜Ｖｕ＊；
領域Ｚ３ａ，Ｚ３ｂにおいてはＶｗ＊＜Ｖｖ＊＜Ｖｕ＊；
領域Ｚ４ａ，Ｚ４ｂにおいてはＶｗ＊＜Ｖｕ＊＜Ｖｖ＊；
領域Ｚ５ａ，Ｚ５ｂにおいてはＶｕ＊＜Ｖｗ＊＜Ｖｖ＊；
領域Ｚ６ａ，Ｚ６ｂにおいてはＶｕ＊＜Ｖｖ＊＜Ｖｗ＊。
In FIG. 6, temporal regions Z1a, Z1b, Z2a, Z2b, Z3a, Z3b, Z4a, Z4b, Z5a, Z5b, Z6a, and Z6b can be assumed repeatedly in this order. Specifically, the following characteristics are shown in these areas:
In the areas Z1a and Z1b, Vv * <Vu * <Vw *;
In the regions Z2a and Z2b, Vv * <Vw * <Vu *;
In the regions Z3a and Z3b, Vw * <Vv * <Vu *;
In the areas Z4a and Z4b, Vw * <Vu * <Vv *;
In the areas Z5a and Z5b, Vu * <Vw * <Vv *;
Vu * <Vv * <Vw * in the regions Z6a and Z6b.
本実施の形態でも原制御信号Ｓｚは、キャリアＣの値が指令値Ｖｚ＊よりも小さいときに高電位を採り、キャリアＣの値が指令値Ｖｚ＊以上のときに低電位を採る二値信号の波形を呈する。 Also in this embodiment, the original control signal Sz is a binary signal that takes a high potential when the value of the carrier C is smaller than the command value Vz * and takes a low potential when the value of the carrier C is equal to or greater than the command value Vz *. The waveform is shown.
原制御信号Ｓｚを制御信号Ｓｚｐとして採用し、原制御信号Ｓｚと排他的な信号を制御信号Ｓｚｎとして採用すれば、サージ電圧を無視すれば、図７の最下段に示される波形を相電圧Ｖｕｎが呈することになる。 If the original control signal Sz is adopted as the control signal Szp and a signal exclusive of the original control signal Sz is adopted as the control signal Szn, the waveform shown in the lowermost stage of FIG. Will be presented.
本実施の形態でもスイッチングパターンＰを、キャリア周期区間における、原制御信号Ｓｚの二値信号のパターンとして捉えることができる。 Also in the present embodiment, the switching pattern P can be regarded as a binary signal pattern of the original control signal Sz in the carrier period section.
図７は、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ１ａ，Ｚ１ｂ，Ｚ２ａ，Ｚ２ｂ，Ｚ３ａ，Ｚ３ｂ毎に示す波形図である。図８は、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ４ａ，Ｚ４ｂ，Ｚ５ａ，Ｚ５ｂ，Ｚ６ａ，Ｚ６ｂ毎に示す波形図である。 FIG. 7 is a waveform diagram showing the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn considering the surge voltage for each of the regions Z1a, Z1b, Z2a, Z2b, Z3a, Z3b. is there. FIG. 8 is a waveform diagram showing the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn considering the surge voltage for each of the regions Z4a, Z4b, Z5a, Z5b, Z6a, Z6b. is there.
図７及び図８に示された相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎは、原制御信号Ｓｕ，Ｓｖ，Ｓｗをそれぞれ制御信号Ｓｕｐ，Ｓｖｐ，Ｓｗｐとして採用し、原制御信号Ｓｕ，Ｓｖ，Ｓｗと反対の遷移を行う信号をそれぞれ制御信号Ｓｕｎ，Ｓｖｎ，Ｓｗｎとして採用した場合の波形を呈する。 The phase voltages Vun, Vvn, Vwn shown in FIGS. 7 and 8 adopt the original control signals Su, Sv, Sw as the control signals Sup, Svp, Swp, respectively, and are opposite to the original control signals Su, Sv, Sw. Waveforms in the case where signals for transition are adopted as the control signals Sun, Svn, and Swn are presented.
原制御信号Ｓｚの二値間の遷移のうち、サージ遷移となるものについて、第１の実施の形態と同様にして上向きの矢印と下向きの矢印を付記した。 Of the transitions between the binary values of the original control signal Sz, those that become surge transitions are indicated with an upward arrow and a downward arrow in the same manner as in the first embodiment.
指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊の間での大小関係について、領域Ｚ１ａ，Ｚ１ｂは領域Ｚ１と、領域Ｚ２ａ，Ｚ２ｂは領域Ｚ２と、領域Ｚ３ａ，Ｚ３ｂは領域Ｚ３と、領域Ｚ４ａ，Ｚ４ｂは領域Ｚ４と、領域Ｚ５ａ，Ｚ５ｂは領域Ｚ５と、領域Ｚ６ａ，Ｚ６ｂは領域Ｚ６と、それぞれ同じ特徴を示す。 Regarding the magnitude relationship between the command values Vu *, Vv *, and Vw *, the regions Z1a and Z1b are regions Z1, the regions Z2a and Z2b are regions Z2, the regions Z3a and Z3b are regions Z3, and the regions Z4a and Z4b are The region Z4, the regions Z5a and Z5b have the same characteristics as the region Z5, and the regions Z6a and Z6b have the same characteristics as the region Z6.
従って、本実施の形態においても、第１の実施の形態で示された(ia)〜(viiia)，(ib)〜(viiib)のいずれの速度制御をも採用することができ、サージ電圧を低減することができる。但し、本実施の形態では、下記の特徴がある：
領域Ｚ６ｂ，Ｚ１ａにおいてはＶｖ＊，Ｖｕ＊＜Ｖｗ＊＝１
領域Ｚ１ｂ，Ｚ２ａにおいてはＶｗ＊，Ｖｕ＊＞Ｖｖ＊＝−１；
領域Ｚ２ｂ，Ｚ３ａにおいてはＶｗ＊，Ｖｖ＊＜Ｖｕ＊＝１；
領域Ｚ３ｂ，Ｚ４ａにおいてはＶｕ＊，Ｖｖ＊＞Ｖｗ＊＝−１；
領域Ｚ４ｂ，Ｚ５ａにおいてはＶｕ＊，Ｖｗ＊＜Ｖｖ＊＝１；
領域Ｚ５ｂ，Ｚ６ａにおいてはＶｖ＊，Ｖｗ＊＞Ｖｕ＊＝−１。
Therefore, also in this embodiment, any of the speed control (ia) to (viiia) and (ib) to (viiib) shown in the first embodiment can be adopted, and the surge voltage can be reduced. Can be reduced. However, this embodiment has the following features:
In the areas Z6b and Z1a, Vv *, Vu * <Vw * = 1.
In the areas Z1b and Z2a, Vw *, Vu *> Vv * = − 1;
In regions Z2b and Z3a, Vw *, Vv * <Vu * = 1;
In the areas Z3b and Z4a, Vu *, Vv *> Vw * = − 1;
In the regions Z4b and Z5a, Vu *, Vw * <Vv * = 1;
In the areas Z5b and Z6a, Vv *, Vw *> Vu * =-1.
よってキャリア周期区間において原制御信号Ｓｚが低電位を採る期間がないことをＳｚ＝φで、高電位を採る期間がないことをＳｚ＝Φで、それぞれ示すと、本実施の形態では下記の特徴がある。 Therefore, when the source control signal Sz has no period for taking a low potential in the carrier cycle section and Sz = φ indicates that there is no period for taking a high potential, respectively, the present embodiment has the following characteristics. There is.
領域Ｚ１ａにおいてはＳｖ⊃Ｓｕ，Ｓｗ＝φ；
領域Ｚ１ｂにおいてはＳｕ⊃Ｓｗ，Ｓｖ＝Φ；
領域Ｚ２ａにおいてはＳｗ⊃Ｓｕ，Ｓｖ＝Φ；
領域Ｚ２ｂにおいてはＳｖ⊃Ｓｗ，Ｓｕ＝φ；
領域Ｚ３ａにおいてはＳｗ⊃Ｓｖ，Ｓｕ＝φ；
領域Ｚ３ｂにおいてはＳｖ⊃Ｓｕ，Ｓｗ＝Φ；
領域Ｚ４ａにおいてはＳｕ⊃Ｓｖ，Ｓｗ＝Φ；
領域Ｚ４ｂにおいてはＳｗ⊃Ｓｕ，Ｓｖ＝φ；
領域Ｚ５ａにおいてはＳｕ⊃Ｓｗ，Ｓｖ＝φ；
領域Ｚ５ｂにおいてはＳｗ⊃Ｓｖ，Ｓｕ＝Φ；
領域Ｚ６ａにおいてはＳｖ⊃Ｓｗ，Ｓｕ＝Φ；
領域Ｚ６ｂにおいてはＳｕ⊃Ｓｖ，Ｓｗ＝φ。
In the region Z1a, Sv⊃Su, Sw = φ;
In the region Z1b, Su⊃Sw, Sv = Φ;
In the region Z2a, Sw⊃Su, Sv = Φ;
In the region Z2b, Sv⊃Sw, Su = φ;
In the region Z3a, Sw⊃Sv, Su = φ;
In the region Z3b, Sv⊃Su, Sw = Φ;
In the region Z4a, Su⊃Sv, Sw = Φ;
In the region Z4b, Sw⊃Su, Sv = φ;
In the region Z5a, Su⊃Sw, Sv = φ;
In the region Z5b, Sw⊃Sv, Su = Φ;
In the region Z6a, Sv⊃Sw, Su = Φ;
In the region Z6b, Su⊃Sv, Sw = φ.
よってスイッチングパターンＰは第１の実施の形態とは異なり、サージ遷移はキャリア周期区間において１つしか存在しない。例えば領域Ｚ１ａでのサージ遷移は原制御信号Ｓｖの立ち下がりのみであり、領域Ｚ１ｂでのサージ遷移は原制御信号Ｓｖの立ち下がりのみである。 Therefore, unlike the first embodiment, the switching pattern P has only one surge transition in the carrier period interval. For example, the surge transition in the region Z1a is only the falling edge of the original control signal Sv, and the surge transition in the region Z1b is only the falling edge of the original control signal Sv.
第１の実施の形態で説明されたように、サージ遷移に対応するスイッチングのみスイッチング速度を遅くすれば、サージ電圧の低減に足りる。しかも、本実施の形態によれば、サージ遷移に対応するスイッチングの全てのスイッチング速度を遅くしても、スイッチング速度を遅くすることにより増加するスイッチング損失は、全てのスイッチングのスイッチング速度を遅くする場合の１／４となる。 As described in the first embodiment, if the switching speed is reduced only for switching corresponding to surge transition, the surge voltage can be reduced. Moreover, according to the present embodiment, even if all switching speeds corresponding to surge transitions are slowed down, the switching loss that increases by slowing down the switching speed slows down all switching speeds. 1/4 of this.
なお、(ia)の速度制御を実行する場合、領域Ｚ２ｂ，Ｚ３ａでは指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きいものの、スイッチＱｕｐが非導通から導通となるスイッチングそれ自体が存在しない。しかし領域Ｚ２ａ，Ｚ３ｂでは指令値Ｖｕ＊が指令値Ｖｖ＊，Ｖｗ＊のいずれよりも大きく、かつスイッチＱｕｐが非導通から導通となるスイッチングが存在する。よって二相変調方式においても(ia)の速度制御を採用することができる。(iia)〜(viiia)，(iｂ)〜(viiiｂ)の速度制御についても同様である。 When the speed control of (ia) is executed, in the regions Z2b and Z3a, although the command value Vu * is larger than any of the command values Vv * and Vw *, the switching itself in which the switch Qup is turned on from the non-conductive state. not exist. However, in the regions Z2a and Z3b, there is switching in which the command value Vu * is larger than both of the command values Vv * and Vw * and the switch Qup is turned off. Therefore, the speed control (ia) can also be adopted in the two-phase modulation method. The same applies to the speed control of (iia) to (viiia) and (ib) to (viiib).
図９及び図１０は本実施の形態の効果を示す波形図である。図９も図７と同様に、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ１ａ，Ｚ１ｂ，Ｚ２ａ，Ｚ２ｂ，Ｚ３ａ，Ｚ３ｂ毎に示す。図１０も図８と同様に、キャリア周期区間における原制御信号Ｓｕ，Ｓｖ，Ｓｗと、サージ電圧を考慮した相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎとを領域Ｚ４ａ，Ｚ４ｂ，Ｚ５ａ，Ｚ５ｂ，Ｚ６ａ，Ｚ６ｂ毎に示す。但し図９、図１０で付記された最小値Ｖｍｉｎ及び最大値Ｖｍａｘは、図７、図８で示されたそれぞれの値を示す。 9 and 10 are waveform diagrams showing the effects of the present embodiment. In FIG. 9, as in FIG. 7, the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn in consideration of the surge voltage are shown for each region Z1a, Z1b, Z2a, Z2b, Z3a, Z3b. Shown in Similarly to FIG. 8, FIG. 10 also shows the original control signals Su, Sv, Sw in the carrier period and the phase voltages Vun, Vvn, Vwn considering the surge voltage for each of the regions Z4a, Z4b, Z5a, Z5b, Z6a, Z6b. Shown in However, the minimum value Vmin and the maximum value Vmax added in FIG. 9 and FIG. 10 indicate the values shown in FIG. 7 and FIG.
原制御信号Ｓｕ，Ｓｖ，Ｓｗにおいて上向きの矢印及び下向きの矢印が追加されたタイミングで上記の速度制御が行われることにより、相電圧Ｖｕｎ，Ｖｖｎ，Ｖｗｎのいずれの波形も、最小値Ｖｍｉｎ及び最大値Ｖｍａｘには至らないことが視認できる。 By performing the above speed control at the timing when the upward arrow and the downward arrow are added to the original control signals Su, Sv, Sw, any waveform of the phase voltages Vun, Vvn, Vwn has a minimum value Vmin and a maximum value. It can be seen that the value Vmax is not reached.
第１の実施の形態でも、第２の実施の形態でも、(ia)〜(iva)の速度制御の少なくともいずれか一つ、または(ib)〜(ivb)の速度制御の少なくともいずれか一つを、上アーム側のスイッチＱｚｐに用いることができる。同様に、(iva)〜(viiia)の速度制御の少なくともいずれか一つ、または(ivb)〜(viiib)の速度制御の少なくともいずれか一つを、下アーム側のスイッチＱｚｎに用いることができる。 In both the first embodiment and the second embodiment, at least one of the speed controls (ia) to (iva) or at least one of the speed controls (ib) to (ivb) Can be used for the switch Qzp on the upper arm side. Similarly, at least one of the speed controls (iva) to (viiia) or at least one of the speed controls (ivb) to (viiib) can be used for the switch Qzn on the lower arm side. .
原制御信号ＳｚがスイッチＱｚｎの導通／非導通を決定する場合も、上記説明と類似して、制御信号Ｓｚｐ，Ｓｚｎが得られることは明白である。 When the original control signal Sz determines whether the switch Qzn is conductive / nonconductive, it is obvious that the control signals Szp, Szn can be obtained similarly to the above description.
なお、上述の速度制御はデッドタイムを変更せずに行うことができる。デッドタイムはスイッチＱｚｐ，Ｑｚｎのスイッチング以外にこれらを駆動するドライブ回路の伝播遅延誤差なども考慮して決められる。スイッチＱｚｐ，Ｑｚに採用されるパワー素子が高速化している場合はデッドタイムはほぼドライブ回路の伝播遅延誤差とマージン率により決まる。 The speed control described above can be performed without changing the dead time. The dead time is determined in consideration of the propagation delay error of the drive circuit that drives the switches in addition to the switching of the switches Qzp and Qzn. When the power elements employed in the switches Qzp and Qz are increased in speed, the dead time is almost determined by the propagation delay error and the margin rate of the drive circuit.
上アーム側のスイッチＱｚｐのスイッチング速度を遅らした場合と下アーム側のスイッチＱｚｎのスイッチング速度を遅らした場合とでは、スイッチング損失の増加は異なる。たとえば電圧指令値が大きく、上アーム側のスイッチＱｚｐが非導通から導通となる時にスイッチング速度を遅らした場合は、当該スイッチングの損失は増加するが、その際に下アーム側のスイッチＱｚｎのスイッチング速度を遅らせても、損失はほとんど変わらない。 The increase in switching loss differs between the case where the switching speed of the switch Qzp on the upper arm side is delayed and the case where the switching speed of the switch Qzn on the lower arm side is delayed. For example, if the voltage command value is large and the switching speed is delayed when the switch Qzp on the upper arm side changes from non-conducting to conducting, the switching loss increases. Slowing the speed will not change the loss.
４ インバータ
６ 制御装置
６２ パターン決定部
６２ａ キャリア発生器
６２ｂ 比較器
６３ 制御信号生成部
６３ａ 最大相／最小相判断部
６３ｂ 原制御信号生成部
６３ｃ 波形決定器
Ｃ キャリア
Ｄｕｎ，Ｄｖｎ，Ｄｗｎ，Ｄｕｐ，Ｄｖｐ，Ｄｗｐ ダイオード
ＬＨ，ＬＬ 直流母線
Ｌｕ，Ｌｖ，Ｌｗ 電流経路
Ｍ 判断結果
Ｐ スイッチングパターン
Ｐｕ，Ｐｖ，Ｐｗ 接続点
Ｑｕｎ，Ｑｖｎ，Ｑｗｎ，Ｑｕｐ，Ｑｖｐ，Ｑｗｐ スイッチ
Ｓｕ，Ｓｖ，Ｓｗ 原制御信号
Ｓｕｎ，Ｓｖｎ，Ｓｗｎ，Ｓｕｐ，Ｓｖｐ，Ｓｗｐ 制御信号
Ｖｄｃ 直流電圧
Ｖｕ，Ｖｖ，Ｖｗ 交流電圧
Ｖｕ＊，Ｖｖ＊，Ｖｗ＊ 指令値
4
Claims (6)
前記インバータ（４）は、
前記直流電圧が印加される第１の直流母線（ＬＨ）及び第２の直流母線（ＬＬ）の間で相互に並列に接続される３つの電流経路（Ｌｕ，Ｌｖ，Ｌｗ）を備え、
前記第１の直流母線の電位は前記第２の直流母線の電位よりも高く、
前記電流経路の各々が、
接続点（Ｐｕ，Ｐｖ，Ｐｗ）と、
前記第１の直流母線と前記接続点との間に接続され、導通時には前記第１の直流母線から前記接続点に電流を流す上アーム側スイッチ（Ｑｕｐ，Ｑｖｐ，Ｑｗｐ）と、
前記接続点と前記第２の直流母線との間に接続され、導通時には前記接続点から前記第２の直流母線に電流を流す下アーム側スイッチ（Ｑｕｎ，Ｑｖｎ，Ｑｗｎ）と、
前記上アーム側スイッチの各々に対して逆並列に接続された上アーム側ダイオード（Ｄｕｐ，Ｄｖｐ，Ｄｗｐ）と、
前記下アーム側スイッチの各々に対して逆並列に接続された下アーム側ダイオード（Ｄｕｎ，Ｄｖｎ，Ｄｗｎ）と
を有し、
前記装置は、
前記上アーム側スイッチ及び前記下アーム側スイッチの導通／非導通を、スイッチング速度を制御して行わせる制御信号（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）を生成する制御信号生成部（６３）
を備え、
(i)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、前記一の前記上アーム側スイッチ（Ｑｕｐ）を非導通から導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御；
(ii)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、前記一の前記上アーム側スイッチ（Ｑｕｐ）を導通から非導通とする前記スイッチング速度を、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御；
(iii)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの非導通に対応する場合において前記一の前記上アーム側スイッチを非導通から導通とするときの前記スイッチング速度を、前記二つの前記制御信号が前記二つの前記上アーム側スイッチを非導通から導通とするときの前記スイッチング速度よりも遅くする速度制御；
(iv)一の前記上アーム側スイッチ（Ｑｕｐ）に対応する前記制御信号（Ｓｕｐ）は、他の二つの前記上アーム側スイッチ（Ｑｖｐ，Ｑｗｐ）に対応する二つの前記制御信号（Ｓｖｐ，Ｓｗｐ）が前記二つの前記上アーム側スイッチの導通に対応する場合において前記一の前記上アーム側スイッチを導通から非導通とするときの前記スイッチング速度を、前記二つの前記制御信号が前記二つの前記上アーム側スイッチを導通から非導通とするときの前記スイッチング速度よりも遅くする速度制御；
(v)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、前記一の前記下アーム側スイッチ（Ｑｕｎ）を導通から非導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの導通に対応する場合において、それ以外の場合よりも遅くする速度制御；
(vi)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、前記一の前記下アーム側スイッチ（Ｑｕｎ）を非導通から導通とする前記スイッチング速度を、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの非導通に対応する場合において、それ以外の場合よりも遅くする速度制御；
(vii)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの導通に対応する場合において前記一の前記下アーム側スイッチを導通から非導通とするときの前記スイッチング速度を、前記二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチを導通から非導通とするときの前記スイッチング速度よりも遅くする速度制御；及び
(viii)一の前記下アーム側スイッチ（Ｑｕｎ）に対応する前記制御信号（Ｓｕｎ）は、他の二つの前記下アーム側スイッチ（Ｑｖｎ，Ｑｗｎ）に対応する二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチの非導通に対応する場合において前記一の前記下アーム側スイッチを非導通から導通とするときの前記スイッチング速度を、前記二つの前記制御信号（Ｓｖｎ，Ｓｗｎ）が前記二つの前記下アーム側スイッチを非導通から導通とするときの前記スイッチング速度よりも遅くする速度制御、
の少なくともいずれかに従って前記スイッチング速度を制御する、インバータ制御装置。 A device (6) for controlling a voltage-type inverter (4) for converting a DC voltage (Vdc) into a three-phase AC voltage (Vu, Vv, Vw) and outputting the AC voltage,
The inverter (4)
Comprising three current paths (Lu, Lv, Lw) connected in parallel between the first DC bus (LH) and the second DC bus (LL) to which the DC voltage is applied;
The potential of the first DC bus is higher than the potential of the second DC bus,
Each of the current paths is
Connection points (Pu, Pv, Pw);
An upper arm side switch (Qup, Qvp, Qwp) that is connected between the first DC bus and the connection point, and that conducts current from the first DC bus to the connection point when conducting;
A lower arm side switch (Qun, Qvn, Qwn) which is connected between the connection point and the second DC bus and flows current from the connection point to the second DC bus when conducting.
Upper arm side diodes (Dup, Dvp, Dwp) connected in antiparallel to each of the upper arm side switches;
Lower arm side diodes (Dun, Dvn, Dwn) connected in antiparallel to each of the lower arm side switches,
The device is
A control signal generator (63) that generates control signals (Sup, Svp, Swp, Sun, Svn, Swn) for controlling the switching speed to conduct / non-conduct the upper arm side switch and the lower arm side switch. )
With
(i) The control signal (Sup) corresponding to one upper arm side switch (Qup) sets the switching speed at which the one upper arm side switch (Qup) is switched from non-conductive to conductive. In the case where the two control signals (Svp, Swp) corresponding to the two upper arm switches (Qvp, Qwp) correspond to the non-conduction of the two upper arm switches, the control signals (Svp, Swp) are slower than the other cases. Speed control;
(ii) The control signal (Sup) corresponding to one upper arm side switch (Qup) sets the switching speed at which the one upper arm side switch (Qup) is switched from conducting to non-conducting. In the case where the two control signals (Svp, Swp) corresponding to the two upper arm switches (Qvp, Qwp) correspond to the conduction of the two upper arm switches, the speed is slower than the other cases. control;
(iii) The control signal (Sup) corresponding to one upper arm switch (Qup) is the two control signals (Svp, Swp) corresponding to the other two upper arm switches (Qvp, Qwp). ) Corresponds to non-conduction of the two upper arm side switches, the switching speed when the one upper arm side switch is changed from non-conduction to conduction, the two control signals are the two control signals. Speed control for making the upper arm side switch slower than the switching speed when switching from non-conductive to conductive;
(iv) The control signal (Sup) corresponding to one upper arm switch (Qup) is the two control signals (Svp, Swp) corresponding to the other two upper arm switches (Qvp, Qwp). ) Corresponds to the conduction of the two upper arm side switches, the switching speed when the one upper arm side switch is switched from conduction to non-conduction, the two control signals are the two Speed control for making the upper arm side switch slower than the switching speed when switching from conducting to non-conducting;
(v) The control signal (Sun) corresponding to one of the lower arm side switches (Qun) changes the switching speed at which the one lower arm side switch (Qun) is switched from conduction to non-conduction. In the case where the two control signals (Svn, Swn) corresponding to the two lower arm switches (Qvn, Qwn) correspond to the conduction of the two lower arm switches, the speed is slower than the other cases. control;
(vi) The control signal (Sun) corresponding to one of the lower arm side switches (Qun) sets the switching speed at which the one lower arm side switch (Qun) is switched from non-conductive to conductive. In the case where the two control signals (Svn, Swn) corresponding to the two lower arm switches (Qvn, Qwn) correspond to the non-conduction of the two lower arm switches, the control signals (Svn, Swn) are slower than the other cases. Speed control;
(vii) The control signal (Sun) corresponding to one lower arm side switch (Qun) is the two control signals (Svn, Swn) corresponding to the other two lower arm side switches (Qvn, Qwn). ) Corresponds to the conduction of the two lower arm side switches, the switching speed when the one lower arm side switch is switched from conduction to non-conduction is defined as the two control signals (Svn, Swn). Speed control for lowering the switching speed when the two lower arm switches are switched from conducting to non-conducting; and
(viii) The control signal (Sun) corresponding to one lower arm side switch (Qun) is two control signals (Svn, Swn) corresponding to the other two lower arm side switches (Qvn, Qwn). ) Corresponds to the non-conduction of the two lower arm side switches, the switching speed when the one lower arm side switch is changed from non-conduction to conduction is set to the two control signals (Svn, Swn). ) Is a speed control that is slower than the switching speed when switching the two lower arm switches from non-conductive to conductive.
An inverter control device that controls the switching speed according to at least one of the following.
をさらに備え、
前記パターン決定部（６２）は、
所定周期のキャリア（Ｃ）を発生するキャリア発生器（６２ａ）と、
前記指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）と前記キャリアとの比較を行って前記スイッチングパターン（Ｐ）を決定する比較器（６２ｂ）と
を有する、請求項１〜３のいずれか一つに記載のインバータ制御装置。 Pattern determination for receiving a command value (Vu *, Vv *, Vw *) for the AC voltage and determining a switching pattern (P) of the upper arm side switch and the lower arm side switch based on the command value Part (62)
Further comprising
The pattern determining unit (62)
A carrier generator (62a) for generating a carrier (C) having a predetermined period;
The comparator (62b) which compares the said command value (Vu *, Vv *, Vw *) with the said carrier and determines the said switching pattern (P), Any one of Claims 1-3 The inverter control device described in 1.
前記指令値（Ｖｕ＊，Ｖｖ＊，Ｖｗ＊）のうちのいずれが最大であるか、もしくは最小であるかの判断結果（Ｍ）を得る判断部（６３ａ）と、
前記スイッチングパターン（Ｐ）に基づいて、前記上アーム側スイッチ（Ｑｕｐ，Ｑｖｐ，Ｑｗｐ）の導通／非導通及び前記下アーム側スイッチ（Ｑｕｎ，Ｑｖｎ，Ｑｗｎ）の導通／非導通の、少なくともいずれかを決定する原制御信号（Ｓｕ，Ｓｖ，Ｓｗ）を生成する原制御信号生成部（６３ｂ）と、
前記判断結果に基づいて、前記原制御信号から前記制御信号（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）の波形を決定する波形決定器（６３ｃ）と
を有する、請求項４または請求項５に記載のインバータ制御装置。 The control signal generator (63)
A determination unit (63a) for obtaining a determination result (M) of which of the command values (Vu *, Vv *, Vw *) is maximum or minimum;
Based on the switching pattern (P), at least one of conduction / non-conduction of the upper arm side switch (Qup, Qvp, Qwp) and conduction / non-conduction of the lower arm side switch (Qun, Qvn, Qwn) An original control signal generator (63b) for generating original control signals (Su, Sv, Sw) for determining
6. A waveform determiner (63c) that determines a waveform of the control signal (Sup, Svp, Swp, Sun, Svn, Swn) from the original control signal based on the determination result. The inverter control device described in 1.
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