JP2018088823A - 比較回路、電源制御ic、スイッチング電源装置 - Google Patents
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Abstract
Description
図1は、スイッチング電源装置の全体構成を示すブロック図である。本構成例のスイッチング電源装置1は、非線形制御方式(ボトム検出オン時間固定方式)によって入力電圧Vinから出力電圧Voutを生成する降圧型DC/DCコンバータである。スイッチング電源装置1は、半導体装置10と、半導体装置10に外付けされた種々のディスクリート部品(Nチャネル型MOS[metal oxide semiconductor]電界効果トランジスタN1及びN2、コイルL1、コンデンサC1、並びに、抵抗R1及びR2)によって形成されるスイッチ出力段20と、を有する。
図2は、重負荷時(電流連続モード時)のスイッチング動作を示すタイミングチャートであり、上から順に、帰還電圧Vfb、セット信号S2、リセット信号S3、及び、出力信号S4が描写されている。
図3は、軽負荷時(電流不連続モード時)の逆流遮断動作を示すタイミングチャートであり、上から順に、ゲート信号G1及びG2、逆流検出信号S5、コイル電流IL、並びに、スイッチ電圧Vswが描写されている。
図4は、メインコンパレータ13の構成例を示すブロック図である。本構成例のメインコンパレータ13は、帰還電圧Vfb(入力信号に相当)と基準電圧Vrefとを比較して比較信号S1を生成する比較回路であり、第1コンパレータ131と、第2コンパレータ132と、可変基準電圧生成部133と、ロジック部134と、を含む。
第1の較正処理は、第2コンパレータ132のみが動作している期間の前であって、まだ第1コンパレータ131と第2コンパレータ132の両方が動作しているときに実行される。つまり、ロジック部134がイネーブル信号EN131を第1論理レベル(=イネーブル時の論理レベル)にしている場合に第1の較正処理が実行される。第1の較正処理のためだけに第1コンパレータ131を動作させるのではなく、第1の較正処理とは無関係なスイッチング電源装置の本来の動作に基づいて第1コンパレータ131が動作している期間を利用して第1の較正処理が実行される。これにより、第1の較正処理の実行によって消費電流が増大することを防ぐことができる。
第2の較正処理は、第2コンパレータ132のみが動作している状態から、第1コンパレータ131と第2コンパレータ132の両方が動作する状態に移行するときに実行される。つまり、ロジック部134がイネーブル信号EN131を第2論理レベル(=ディセーブル時の論理レベル)から第1論理レベル(=イネーブル時の論理レベル)に切り替える場合に第2の較正処理が実行される。第2の較正処理のためだけに第1コンパレータ131を動作させるのではなく、第2の較正処理とは無関係なスイッチング電源装置の本来の動作に基づいて第1コンパレータ131が動作している期間を利用して第2の較正処理が実行される。これにより、第2の較正処理の実行によって消費電流が増大することを防ぐことができる。
図11は、メインコンパレータ13の変形例を示す回路図である。本変形例のメインコンパレータ13は、先の構成例(図4)をベースとしつつ、さらに加算部133cを追加した構成とされている。そこで、先の構成例と同様の回路要素については、図4と同一の符号を付すことで重複した説明を割愛し、以下では変形例の特徴部分について重点的に説明する。
図12は、上記のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図13A〜図13Cは、それぞれ、上記のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビAは、チューナ部A1と、デコーダ部A2と、表示部A3と、スピーカ部A4と、操作部A5と、インタフェイス部A6と、制御部A7と、電源部A8と、を有する。
なお、上記実施形態では、降圧型のスイッチング電源装置に本発明を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、スイッチング電源装置の出力段を昇圧型や昇降圧型、若しくは、反転型としても構わない。
10 半導体装置(電源制御IC)
11 リップルインジェクション回路
12 基準電圧生成回路
13 メインコンパレータ(比較回路)
131 第1コンパレータ
132 第2コンパレータ
133 可変基準電圧生成部
133a アップダウンカウンタ
133b DAC
133c 加算部
134 ロジック部
14 ワンショットパルス生成回路
15 RSフリップフロップ
16 オン時間設定回路
17 ゲートドライバ回路
18 逆流検出回路
20 スイッチ出力段
N1 Nチャネル型MOS電界効果トランジスタ(出力トランジスタ)
N2 Nチャネル型MOS電界効果トランジスタ(同期整流トランジスタ)
L1 コイル
R1、R2 抵抗
C1 コンデンサ
T1〜T8 外部端子
A テレビ
A0 アンテナ
A1 チューナ部
A2 デコーダ部
A3 表示部
A4 スピーカ部
A5 操作部
A6 インタフェイス部
A7 制御部
A8 電源部
Claims (10)
- 入力電圧から所望の出力電圧を生成する非線形制御方式のスイッチング電源装置に設けられ、前記出力電圧またはこれに応じた帰還電圧を入力信号として受け付ける比較回路であって、
前記入力信号と基準電圧を比較して第1比較信号を生成する第1コンパレータと、
前記入力信号と可変基準電圧を比較して第2比較信号を生成する第2コンパレータと、
前記可変基準電圧を生成する可変基準電圧生成部と、
前記第1比較信号と前記第2比較信号の一方を比較信号として出力するロジック部と、
を有し、
前記ロジック部は、前記第1比較信号を前記比較信号として出力しつつ、前記第1コンパレータ及び前記第2コンパレータを動作させている状態で、前記スイッチング電源装置に設けられるコイルを流れる電流の逆流が検出された時点から前記スイッチング電源装置のスイッチング動作が停止した状態で第1所定時間が経過するまでの期間(ただし、前記逆流が検出された時点から前記第1所定時間より短い第2所定時間が経過するまでの期間を除く)において、前記可変基準電圧を調整して前記第2比較信号の論理切替タイミングを前記第1比較信号の論理切替タイミングに近づけることを特徴とする比較回路。 - 前記ロジック部は、
前記第1比較信号を前記比較信号として出力しつつ、前記第1コンパレータ及び前記第2コンパレータを動作させている状態で、前記第1比較信号のレベルが切り替わった時点の前記第2比較信号のレベルに基づいて前記基準電圧と前記可変基準電圧との大小関係を確認し、
前記大小関係に応じて前記可変基準電圧を調整することを特徴とする請求項1に記載の比較回路。 - 入力電圧から所望の出力電圧を生成する非線形制御方式のスイッチング電源装置に設けられ、前記出力電圧またはこれに応じた帰還電圧を入力信号として受け付ける比較回路であって、
前記入力信号と基準電圧を比較して第1比較信号を生成する第1コンパレータと、
前記入力信号と可変基準電圧を比較して第2比較信号を生成する第2コンパレータと、
前記可変基準電圧を生成する可変基準電圧生成部と、
前記第1比較信号と前記第2比較信号の一方を比較信号として出力するロジック部と、
を有し、
前記ロジック部は、前記第2比較信号を前記比較信号として出力しつつ、前記第1コンパレータを停止させ前記第2コンパレータを動作させている状態から、前記第1比較信号を前記比較信号として出力しつつ、前記第1コンパレータ及び前記第2コンパレータを動作させている状態に移行すると、前記可変基準電圧を調整して前記第2比較信号の論理切替タイミングを前記第1比較信号の論理切替タイミングに近づけることを特徴とする比較回路。 - 前記ロジック部は、
前記第2比較信号を前記比較信号として出力しつつ、前記第1コンパレータを停止させ前記第2コンパレータを動作させている状態で、前記第2比較信号のレベルが切り替わった時点から所定の遅延時間が経過したときの前記第1比較信号のレベルに基づいて前記基準電圧と前記可変基準電圧との大小関係を確認し、
前記大小関係に応じて前記可変基準電圧を調整することを特徴とする請求項3に記載の比較回路。 - 前記可変基準電圧の調整が完了してから前記スイッチング電源装置のスイッチング動作が再開することを特徴とする請求項4に記載の比較回路。
- 前記第1コンパレータの応答速度は、前記第2コンパレータの応答速度よりも速く、
前記第2コンパレータの消費電力は、前記第1コンパレータの消費電力よりも小さい、
ことを特徴とする請求項1〜請求項5のいずれか一項に記載の比較回路。 - 前記可変基準電圧生成部は、
アップダウンカウンタと、
前記アップダウンカウンタのカウンタ値をアナログ電圧に変換するDAC[digital to analog convertor]と、
を含み、
前記アナログ電圧またはこれに応じた電圧を前記可変基準電圧として出力することを特徴とする請求項1〜請求項6のいずれか一項に記載の比較回路。 - 前記可変基準電圧生成部は、前記基準電圧に対して前記アナログ電圧を加算することにより前記可変基準電圧を生成する加算部をさらに含むことを特徴とする請求項7に記載の比較回路。
- 出力電圧またはその分圧電圧にコイル電流を模擬したリップル電圧を重畳して帰還電圧を生成するリップルインジェクション回路と、
所定の基準電圧を生成する基準電圧生成回路と、
前記帰還電圧と前記基準電圧とを比較して比較信号を生成するメインコンパレータと、
前記比較信号に応じてセット信号にワンショットパルスを生成するワンショットパルス生成回路と、
前記セット信号に応じて出力信号を第1論理レベルにセットし、リセット信号に応じて前記出力信号を第2論理レベルにリセットするRSフリップフロップと、
前記出力信号が前記第1論理レベルにセットされてから所定のオン時間が経過した時点で前記リセット信号にワンショットパルスを生成するオン時間設定回路と、
前記出力信号に応じて出力トランジスタと同期整流トランジスタの駆動信号を生成するゲートドライバ回路と、
前記コイル電流の逆流を検出して前記同期整流トランジスタを強制的にオフさせる逆流検出回路と、
を集積化して成り、
前記メインコンパレータとして、請求項1〜請求項8のいずれか一項に記載の比較回路を備えたことを特徴とする電源制御IC。 - 請求項9に記載の電源制御ICと、
前記電源制御ICに一部または全部が外付けされて入力電圧から出力電圧を生成するスイッチ出力段と、
を有することを特徴とするスイッチング電源装置。
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