JP2018084970A - リニアレギュレータ - Google Patents

Abstract

【課題】負荷変動が少ない定常状態において、十分な位相余裕を確保しつつ、急激な負荷低減に対して出力電圧を迅速に安定化させることのできるリニアレギュレータを提供する。【解決手段】リニアレギュレータ１０は、入力ノード１１に入力される入力電圧の脈動成分が低減された直流電圧である出力電圧を出力ノード１３に供給する電流制御回路１０１と、出力電圧に応じた帰還電圧が基準電圧に一致するように、電流制御回路１０１を制御する制御信号ＣＳ１を出力する誤差増幅器ＡＭＰ１と、制御信号ＣＳ１を増幅する増幅回路１０２とを備える。出力ノード１３の負荷変動が閾値未満である定常状態のときに、増幅回路１０２は、１又はそれ以下の利得で制御信号ＣＳ１を増幅する。出力ノード１３の負荷低減が閾値を超えた直後の過度状態のときに、増幅回路１０２は、１を超える利得で制御信号ＣＳ１を増幅する。【選択図】図２

Description

本発明はリニアレギュレータに関する。

外部電源から供給される電圧から安定した直流電圧を生成して電源供給を行う安定化電源装置として、例えば、リニアレギュレータ及びスイッチングレギュレータが知られている。スイッチングレギュレータは、スイッチング動作を行うため、ノイズや脈動成分が出力電圧に含まれる。このため、低ノイズが要求される計測機器の電源回路などの用途においては、リニアレギュレータの使用が好まれる。このようなリニアレギュレータとして、例えば、米国特許第６８５６１２４号公報には、負荷電流の大きさに応じて増幅器の静止電流を変化させることにより、無負荷から全負荷まで出力電圧を調整する低ドロップアウトレギュレータが記載されている。この種のレギュレータの出力電圧の脈動成分を低減するには、例えば、負帰還制御ループの利得を大きくする必要がある。

米国特許第６８５６１２４号公報

しかし、負帰還制御ループの利得を大きくすると、リニアレギュレータが発振し易くなるため、例えば、負荷変動が少ない定常状態のときは、十分な位相余裕を確保してリニアレギュレータの動作を安定させるのが望ましい。その一方で、例えば、リニアレギュレータから負荷が外された直後のような急激な負荷低減に対しては、出力電圧を迅速に安定化させる必要があるため、負帰還制御ループの利得を瞬時に一時的に高める必要もある。

そこで、本発明は、負荷変動が少ない定常状態において、十分な位相余裕を確保しつつ、急激な負荷低減に対しては、出力電圧を迅速に安定化させることのできるリニアレギュレータを提案することを課題とする。

上述の課題を解決するため、本発明に係るリニアレギュレータは、（i）入力ノードと出力ノードとの間に流れる電流を制御することにより、入力ノードに入力される入力電圧の脈動成分が低減された直流電圧である出力電圧を出力ノードに供給する電流制御回路と、（ii）出力電圧に応じた帰還電圧が基準電圧に一致するように、電流制御回路を制御する制御信号を出力する誤差増幅器と、（iii）制御信号を増幅するトランジスタを有する増幅回路と、を備える。トランジスタは、制御信号が入力されるベース端子と、ツェナーダイオードと抵抗素子との並列接続回路を通じて正電源電圧又は負電源電圧に接続するエミッタ端子と、増幅された制御信号を電流制御回路に出力するコレクタ端子とを有している。力ノードの負荷変動が閾値未満である定常状態のときに、ツェナーダイオードは、オフ状態となり、増幅回路は、実質的に１又はそれ以下の利得で制御信号を増幅する。出力ノードの負荷低減が閾値を超えた直後の過度状態のときに、ツェナーダイオードは、オン状態となり、増幅回路は、実質的に１を超える利得で制御信号を増幅する。

本発明に係るリニアレギュレータによれば、負荷変動が少ない定常状態において、十分な位相余裕を確保しつつ、急激な負荷低減に対しては、出力電圧を迅速に安定化させることができる。

本発明の実施形態に係るリニアレギュレータの概略構成を示す説明図である。 本発明の実施形態に係るリニアレギュレータの回路構成を示す説明図である。 本発明の実施形態に係る電流制御回路及び増幅回路の回路構成を示す説明図である。 本発明の実施形態に係る電流制御回路及び増幅回路の回路構成を示す説明図である。 本発明の実施形態に係る基準電圧生成回路の回路構成を示す説明図である。 本発明の実施形態に係る基準電圧生成回路の回路構成を示す説明図である。 本発明の実施形態に係る電源電圧生成回路の回路構成を示す説明図である。 本発明の実施形態に係る電源電圧生成回路の回路構成を示す説明図である。 本発明の実施形態に係る出力ノードの負荷変動が閾値未満である定常状態のときの電流制御回路及び増幅回路の等価回路図である。 本発明の実施形態に係る出力ノードの負荷低減が閾値を超えた直後の過度状態のときの電流制御回路及び増幅回路の等価回路図である。 本発明の実施形態に係る出力ノードの負荷上昇が閾値を超えた直後の過度状態のときの電流制御回路及び増幅回路の等価回路図である。 本発明の実施形態に係る増幅回路の回路構成を示す説明図である。 本発明の実施形態に係る増幅回路の回路構成を示す説明図である。

以下、各図を参照しながら本発明の実施形態について説明する。ここで、同一符号は同一の回路素子を示すものとし、重複する説明は省略する。
図１は、本発明の実施形態に係るリニアレギュレータ１０の概略構成を示す説明図である。リニアレギュレータ１０は、商用交流電源２０からトランス３０、全波整流回路４０及び平滑コンデンサＣ１，Ｃ２を通じて入力ノード１１，１２に供給される入力電圧（＋Ｖｉｎ，−Ｖｉｎ）を、絶対値の等しい正負２系統の出力電圧（＋Ｖｏｕｔ，−Ｖｏｕｔ）に変換し、出力ノード１３，１４から出力電圧（＋Ｖｏｕｔ，−Ｖｏｕｔ）を出力する。出力ノード１３とグランドＧＮＤとの間には、負荷５１が接続され、出力ノード１４とグランドＧＮＤとの間には、負荷５２が接続される。リニアレギュレータ１０は、正負２系統の出力電圧（＋Ｖｏｕｔ，−Ｖｏｕｔ）のうち、一方の出力電圧の変化に追従して他方の出力電圧が変化するようにトラッキング動作可能であり、このようなレギュレータは、トラッキングレギュレータと呼ばれる。

図２は、リニアレギュレータ１０の回路構成を示す説明図である。リニアレギュレータ１０は、入力電圧（＋Ｖｉｎ）から出力電圧（＋Ｖｏｕｔ）を生成する正電源用リニアレギュレータ４０１と、入力電圧（−Ｖｉｎ）から出力電圧（−Ｖｏｕｔ）を生成する負電源用リニアレギュレータ４０２とを備える。

正電源用リニアレギュレータ４０１は、主として、電流制御回路１０１、増幅回路１０２、帰還電圧生成回路１０６及び誤差増幅器ＡＭＰ１を備える。電流制御回路１０１は、入力ノード１１と出力ノード１３との間の電流経路５０１に流れる負荷電流の増減を制御することにより、入力ノード１１に入力される入力電圧（＋Ｖｉｎ）の脈動成分が低減された直流電圧である出力電圧（＋Ｖｏｕｔ）を出力ノード１３に供給する。ここで、入力電圧（＋Ｖｉｎ）は、図１に示すように、商用交流電源２０から供給される交流電圧を、全波整流回路４０を通じて整流した後に平滑コンデンサＣ１，Ｃ２を通じて平滑化した直流電圧であるため、脈動成分を含む。出力電圧（＋Ｖｏｕｔ）は、このような脈動成分が低減された（安定化した）直電流電圧である。入力電圧（＋Ｖｉｎ）に対する出力電圧（＋Ｖｏｕｔ）のリップル除去比は、例えば、１８０ｄＢである。これは、入力電圧（＋Ｖｉｎ）の脈動成分が、例えば、±１Ｖである場合、出力電圧（＋Ｖｏｕｔ）の脈動成分が±１ｎＶであることを意味する。電流制御回路１０１は、線形アナログ動作領域で動作するため、ノイズの発生を低減できる。電力損失は、入力電圧（＋Ｖｉｎ）と出力電圧（＋Ｖｏｕｔ）との差に比例し、出力電圧（＋Ｖｏｕｔ）は、入力電圧（＋Ｖｉｎ）よりも低くなる。

帰還電圧生成回路１０６は、電流経路５０１とグランドＧＮＤとの間に直列に接続する抵抗素子Ｒ１１，Ｒ１２を備えている。帰還電圧生成回路１０６は、出力電圧（＋Ｖｏｕｔ）を分圧することにより、帰還電圧（＋Ｖｆ）を生成する。ここで、＋Ｖｆ＝＋Ｖｏｕｔ×Ｒ１２／（Ｒ１１＋Ｒ１２）である。誤差増幅器ＡＭＰ１の非反転入力端子２０１には、帰還電圧（＋Ｖｆ）が入力される。基準電圧生成回路１０３は、入力電圧（＋Ｖｉｎ）から基準電圧（＋Ｖｒｅｆ）を生成し、誤差増幅器ＡＭＰ１の反転入力端子２０２に基準電圧（＋Ｖｒｅｆ）を入力する。誤差増幅器ＡＭＰ１は、帰還電圧（＋Ｖｆ）が基準電圧（＋Ｖｒｅｆ）に一致するように、電流制御回路１０１を制御する制御信号ＣＳ１を出力端子２０５から出力する。電源電圧生成回路１０４は、入力電圧（＋Ｖｉｎ）から正電源電圧Ｖｃｃを生成し、誤差増幅器ＡＭＰ１の正電源端子２０３に正電源電圧Ｖｃｃを供給する。電源電圧生成回路１０５は、入力電圧（−Ｖｉｎ）から負電源電圧Ｖｅｅを生成し、誤差増幅器ＡＭＰ１の負電源端子２０４に負電源電圧Ｖｅｅを供給する。増幅回路１０２は、誤差増幅器ＡＭＰ１から出力される制御信号ＣＳ１を所定の利得で増幅し、これを電流制御回路１０１に供給する。

なお、抵抗素子Ｒ１１の両端には、キャパシタ素子Ｃ１１が並列に接続されている。また、電流経路５０１とグランドＧＮＤとの間には、負荷５１に並列にキャパシタＣ１２が接続されている。基準電圧生成回路１０３、電源電圧生成回路１０４、１０５の詳細については後述する。

負電源用リニアレギュレータ４０２は、主として、電流制御回路１１１、増幅回路１１２、帰還電圧生成回路１１６及び誤差増幅器ＡＭＰ２を備える。電流制御回路１１１は、入力ノード１２と出力ノード１４との間の電流経路５０２に流れる負荷電流の増減を制御することにより、入力ノード１２に入力される入力電圧（−Ｖｉｎ）の脈動成分が低減された直流電圧である出力電圧（−Ｖｏｕｔ）を出力ノード１４に供給する。ここで、入力電圧（−Ｖｉｎ）は、入力電圧（＋Ｖｉｎ）と同様に、脈動成分を含む。出力電圧（−Ｖｏｕｔ）は、このような脈動成分が低減された（安定化した）直電流電圧である。入力電圧（−Ｖｉｎ）に対する出力電圧（−Ｖｏｕｔ）のリップル除去比は、例えば、１８０ｄＢである。これは、入力電圧（−Ｖｉｎ）の脈動成分が、例えば、±１Ｖである場合、出力電圧（−Ｖｏｕｔ）の脈動成分が±１ｎＶであることを意味する。電流制御回路１１１は、線形アナログ動作領域で動作するため、ノイズの発生を低減できる。電力損失は、入力電圧（−Ｖｉｎ）と出力電圧（−Ｖｏｕｔ）との差に比例し、出力電圧（−Ｖｏｕｔ）の絶対値は、入力電圧（−Ｖｉｎ）の絶対値よりも低くなる。

帰還電圧生成回路１１６は、電流経路５０２とグランドＧＮＤとの間に直列に接続する抵抗素子Ｒ２１，Ｒ２２を備えている。帰還電圧生成回路１１６は、出力電圧（−Ｖｏｕｔ）を分圧することにより、帰還電圧（−Ｖｆ）を生成する。ここで、−Ｖｆ＝−Ｖｏｕｔ×Ｒ２２／（Ｒ２１＋Ｒ２２）である。誤差増幅器ＡＭＰ２の非反転入力端子３０１には、帰還電圧（−Ｖｆ）が入力される。基準電圧生成回路１１３は、入力電圧（−Ｖｉｎ）から基準電圧（−Ｖｒｅｆ）を生成し、誤差増幅器ＡＭＰ２の反転入力端子３０２に基準電圧（−Ｖｒｅｆ）を入力する。誤差増幅器ＡＭＰ２は、帰還電圧（−Ｖｆ）が基準電圧（−Ｖｒｅｆ）に一致するように、電流制御回路１１１を制御する制御信号ＣＳ２を出力端子３０５から出力する。電源電圧生成回路１１４は、入力電圧（＋Ｖｉｎ）から正電源電圧Ｖｃｃを生成し、誤差増幅器ＡＭＰ２の正電源端子３０３に正電源電圧Ｖｃｃを供給する。電源電圧生成回路１１５は、入力電圧（−Ｖｉｎ）から負電源電圧Ｖｅｅを生成し、誤差増幅器ＡＭＰ２の負電源端子３０４に負電源電圧Ｖｅｅを供給する。増幅回路１１２は、誤差増幅器ＡＭＰ２から出力される制御信号ＣＳ２を所定の利得で増幅し、これを電流制御回路１１１に供給する。

なお、抵抗素子Ｒ２１の両端には、キャパシタ素子Ｃ２１が並列に接続されている。また、電流経路５０２とグランドＧＮＤとの間には、負荷５２に並列にキャパシタＣ２２が接続されている。基準電圧生成回路１１３、電源電圧生成回路１１４、１１５の詳細については後述する。

図３は、電流制御回路１０１及び増幅回路１０２の回路構成を示す説明図である。電流制御回路１０１は、ダーリントン接続されるバイポーラトランジスタＴｒ１２，Ｔｒ１３と、これらのバイポーラトランジスタＴｒ１２，Ｔｒ１３のバイアスポイントを定める抵抗素子Ｒ１５，Ｒ１６とを備える。ダーリントン接続されるバイポーラトランジスタＴｒ１２，Ｔｒ１３は、一つのバイポーラトランジスタとして等価的に動作する。バイポーラトランジスタＴｒ１２ベース端子は、電流制御回路１０１の制御端子１０１ｃに接続している。バイポーラトランジスタＴｒ１３のコレクタ端子は、電流制御回路１０１の入力端子１０１ａに接続している。バイポーラトランジスタＴｒ１３のエミッタ端子は、電流制御回路１０１の出力端子１０１ｂに接続している。バイポーラトランジスタＴｒ１２，Ｔｒ１３のコレクタ端子同士は接続している。バイポーラトランジスタＴｒ１２のエミッタ端子は、バイポーラトランジスタＴｒ１３のベース端子に接続している。増幅回路１０２は、制御信号ＣＳ１を所定の利得で増幅し、これを電流制御回路１０１の制御端子１０１ｃに供給する。電流制御回路１０１は、制御端子１０１ｃに供給される制御信号ＣＳ１としての電流に対する、入力端子１０１ａと出力端子１０１ｂとの間の電流経路５０１に流れる負荷電流の増幅率を高めることにより、負帰還制御の利得を高めて、リップル除去比を向上させている。なお、入力端子１０１ａは、入力ノード１１に接続し、出力端子１０１ｂは、出力ノード１３に接続する。バイポーラトランジスタＴｒ１２をＮＭＯＳトランジスタ（n-Channel Metal-Oxide Semiconductor）に替えてもよい。

増幅回路１０２は、抵抗素子Ｒ１３を通じて制御信号ＣＳ１がそのベース端子に入力されるバイポーラトランジスタＴｒ１１と、バイポーラトランジスタＴｒ１１のコレクタ端子に定電流を供給する定電流源ＣＣ１１と、バイポーラトランジスタＴｒ１１のエミッタ端子と負電源電圧Ｖｅｅとの間に並列接続されるツェナーダイオードＺ１１及び抵抗素子Ｒ１４とを備える。増幅回路１０２の動作については後述する。

図４は、電流制御回路１１１及び増幅回路１１２の回路構成を示す説明図である。電流制御回路１１１は、ダーリントン接続されるバイポーラトランジスタＴｒ２２，Ｔｒ２３と、これらのバイポーラトランジスタＴｒ２２，Ｔｒ２３のバイアスポイントを定める抵抗素子Ｒ２５，Ｒ２６とを備える。ダーリントン接続されるバイポーラトランジスタＴｒ２２，Ｔｒ２３は、一つのバイポーラトランジスタとして等価的に動作する。バイポーラトランジスタＴｒ２２ベース端子は、電流制御回路１１１の制御端子１１１ｃに接続している。バイポーラトランジスタＴｒ２３のコレクタ端子は、電流制御回路１１１の入力端子１１１ａに接続している。バイポーラトランジスタＴｒ２３のエミッタ端子は、電流制御回路１１１の出力端子１１１ｂに接続している。バイポーラトランジスタＴｒ２２，Ｔｒ２３のコレクタ端子同士は接続している。バイポーラトランジスタＴｒ２２のエミッタ端子は、バイポーラトランジスタＴｒ２３のベース端子に接続している。増幅回路１１２は、制御信号ＣＳ２を所定の利得で増幅し、これを電流制御回路１１１の制御端子１１１ｃに供給する。電流制御回路１１１は、制御端子１１１ｃに供給される制御信号ＣＳ２としての電流に対する、入力端子１１１ａと出力端子１１１ｂとの間の電流経路５０２に流れる負荷電流の増幅率を高めることにより、負帰還制御の利得を高めて、リップル除去比を向上させている。なお、入力端子１１１ａは、入力ノード１２に接続し、出力端子１１１ｂは、出力ノード１４に接続する。バイポーラトランジスタＴｒ２２をＰＭＯＳトランジスタ（p-Channel Metal-Oxide Semiconductor）に替えてもよい。

増幅回路１１２は、抵抗素子Ｒ２３を通じて制御信号ＣＳ２がそのベース端子に入力されるバイポーラトランジスタＴｒ２１と、バイポーラトランジスタＴｒ２１のコレクタ端子に定電流を供給する定電流源ＣＣ２１と、バイポーラトランジスタＴｒ２１のエミッタ端子と正電源電圧Ｖｃｃとの間に並列接続されるツェナーダイオードＺ２１及び抵抗素子Ｒ２４とを備える。増幅回路１１２の動作については後述する。

図５は、基準電圧生成回路１０３の回路構成を示す説明図である。基準電圧生成回路１０３は、入力端子１０３ａ、出力端子１０３ｂ、信号経路１０３ｃ、複数の定電流源ＣＣ３１、及び複数の定電圧源ＣＶ４１を備えている。入力端子１０３ａは、入力電圧（＋Ｖｉｎ）を入力する。出力端子１０３ｂは、基準電圧（＋Ｖｒｅｆ）を出力する。信号経路１０３ｃは、入力端子１０３ａと出力端子１０３ｂとを接続する。複数の定電流源ＣＣ３１は、信号経路１０３ｃに直列に接続する。複数の定電圧源ＣＶ４１は、複数の定電流源ＣＣ３１のうち隣り合う２つの定電流源ＣＣ３１の間の信号経路１０３ｃとグランドＧＮＤとの間に複数の定電圧源ＣＶ４１のうちの一つの定電圧源ＣＶ４１がシャント接続するように、信号経路１０３ｃとグランドＧＮＤとの間にシャント接続する。信号経路１０３ｃとグランドＧＮＤとの間には、末端の定電圧源ＣＶ４１に並列に摺動接点付き抵抗素子Ｒ３１が接続されており、摺動接点の位置を調整することにより、基準電圧（＋Ｖｒｅｆ）をゼロから任意の電圧値まで可変調整可能である。摺動接点付き抵抗素子Ｒ３１と出力端子１０３ｂとの間には、抵抗素子Ｒ３２及びキャパシタ素子Ｃ３１から成るローパスフィルタが接続されており、基準電圧（＋Ｖｒｅｆ）の高周波成分が除去される。なお、各定電流源ＣＣ３１は、入力端子１０３ａから出力端子１０３ｂに向けて定電流を供給する。このように、定電流源ＣＣ３１と定電圧源ＣＶ４１とを多段接続することにより、脈動成分が低減された（安定化した）直電流電圧である基準電圧（＋Ｖｒｅｆ）を入力電圧（＋Ｖｉｎ）から生成できる。

図６は、基準電圧生成回路１１３の回路構成を示す説明図である。基準電圧生成回路１１３は、入力端子１１３ａ、出力端子１１３ｂ、信号経路１１３ｃ、複数の定電流源ＣＣ３２、及び複数の定電圧源ＣＶ４２を備えている。入力端子１１３ａは、入力電圧（−Ｖｉｎ）を入力する。出力端子１１３ｂは、基準電圧（−Ｖｒｅｆ）を出力する。信号経路１１３ｃは、入力端子１１３ａと出力端子１１３ｂとを接続する。複数の定電流源ＣＣ３２は、信号経路１１３ｃに直列に接続する。複数の定電圧源ＣＶ４２は、複数の定電流源ＣＣ３２のうち隣り合う２つの定電流源ＣＣ３２の間の信号経路１１３ｃとグランドＧＮＤとの間に複数の定電圧源ＣＶ４２のうちの一つの定電圧源ＣＶ４２がシャント接続するように、信号経路１１３ｃとグランドＧＮＤとの間にシャント接続する。信号経路１１３ｃとグランドＧＮＤとの間には、末端の定電圧源ＣＶ４２に並列に摺動接点付き抵抗素子Ｒ４１が接続されており、摺動接点の位置を調整することにより、基準電圧（−Ｖｒｅｆ）をゼロから任意の電圧値まで可変調整可能である。摺動接点付き抵抗素子Ｒ４１と出力端子１１３ｂとの間には、抵抗素子Ｒ４２及びキャパシタ素子Ｃ４１から成るローパスフィルタが接続されており、基準電圧（−Ｖｒｅｆ）の高周波成分が除去される。なお、各定電流源ＣＣ３２は、出力端子１１３ｂから入力端子１１３ａに向けて定電流を供給する。このように、定電流源ＣＣ３２と定電圧源ＣＶ４２とを多段接続することにより、脈動成分が低減された（安定化した）直電流電圧である基準電圧（−Ｖｒｅｆ）を入力電圧（−Ｖｉｎ）から生成できる。

図７は、電源電圧生成回路１０４の回路構成を示す説明図である。電源電圧生成回路１０４は、入力端子１０４ａ、出力端子１０４ｂ、信号経路１０４ｃ、複数の定電流源ＣＣ３３、及び複数の定電圧源ＣＶ４３を備えている。入力端子１０４ａは、入力電圧（＋Ｖｉｎ）を入力する。出力端子１０４ｂは、正電源電圧Ｖｃｃを出力する。信号経路１０４ｃは、入力端子１０４ａと出力端子１０４ｂとを接続する。複数の定電流源ＣＣ３３は、信号経路１０４ｃに直列に接続する。複数の定電圧源ＣＶ４３は、複数の定電流源ＣＣ３３のうち隣り合う２つの定電流源ＣＣ３３の間の信号経路１０４ｃとグランドＧＮＤとの間に複数の定電圧源ＣＶ４３のうちの一つの定電圧源ＣＶ４３がシャント接続するように、信号経路１０４ｃとグランドＧＮＤとの間にシャント接続する。なお、各定電流源ＣＣ３３は、入力端子１０４ａから出力端子１０４ｂに向けて定電流を供給する。このように、定電流源ＣＣ３３と定電圧源ＣＶ４３とを多段接続することにより、脈動成分が低減された（安定化した）直電流電圧である正電源電圧Ｖｃｃを入力電圧（＋Ｖｉｎ）から生成できる。電源電圧生成回路１１４の回路構成は、電源電圧生成回路１０４の回路構成と同じであるため、その詳細な説明を省略する。

図８は、電源電圧生成回路１０５の回路構成を示す説明図である。電源電圧生成回路１０５は、入力端子１０５ａ、出力端子１０５ｂ、信号経路１０５ｃ、複数の定電流源ＣＣ３４、及び複数の定電圧源ＣＶ４４を備えている。入力端子１０５ａは、入力電圧（−Ｖｉｎ）を入力する。出力端子１０５ｂは、負電源電圧Ｖｅｅを出力する。信号経路１０５ｃは、入力端子１０５ａと出力端子１０５ｂとを接続する。複数の定電流源ＣＣ３４は、信号経路１０５ｃに直列に接続する。複数の定電圧源ＣＶ４４は、複数の定電流源ＣＣ３４のうち隣り合う２つの定電流源ＣＣ３４の間の信号経路１０５ｃとグランドＧＮＤとの間に複数の定電圧源ＣＶ４４のうちの一つの定電圧源ＣＶ４４がシャント接続するように、信号経路１０５ｃとグランドＧＮＤとの間にシャント接続する。なお、各定電流源ＣＣ３４は、出力端子１０５ｂから入力端子１０５ａに向けて定電流を供給する。このように、定電流源ＣＣ３４と定電圧源ＣＶ４４とを多段接続することにより、脈動成分が低減された（安定化した）直電流電圧である負電源電圧Ｖｅｅを入力電圧（−Ｖｉｎ）から生成できる。電源電圧生成回路１１５の回路構成は、電源電圧生成回路１０５の回路構成と同じであるため、その詳細な説明を省略する。

なお、上述の定電流源Ｃ１１、Ｃ２１、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４として、例えば、ゲート端子とソース端子とが短絡したＭＯＳトランジスタを用いることができる。ゲート端子とソース端子とが短絡した複数のＭＯＳトランジスタを並列に接続（ドレイン端子同士、ソース端子同士、ゲート端子同士を接続）して、これを定電流源Ｃ１１、Ｃ２１、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４として用いてもよい。また、定電圧源ＣＶ４１、ＣＶ４２、ＣＶ４３、ＣＶ４４として、例えば、ツェナーダイオードを用いることができる。

次に、図９乃至図１１を参照しながら、電流制御回路１０１及び増幅回路１０２の動作について説明する。
図９は、出力ノード１３の負荷変動が閾値未満である定常状態のときの電流制御回路１０１及び増幅回路１０２の等価回路を示す。ここで、負荷変動とは、負荷電流の変動を意味する。定常状態では、バイポーラトランジスタＴｒ１２，Ｔｒ１３は、オン状態にあり、その等価抵抗をＲｏｎとし、電流制御回路１０１の制御端子１０１ｃ及び出力端子１０１ｂの間の等価抵抗をＲ１７とすると、Ｒｏｎの値は、Ｒ１７の値と比較して無視できる程に小さい。また、定電流源ＣＣ１の内部抵抗をＲｃｃとすると、Ｒ１７の値は、Ｒｃｃの値と比較して無視できる程に小さい。従って、バイポーラトランジスタＴｒ１１のコレクタ抵抗の値は、Ｒ１７の値とほぼ同程度になる。一方、ツェナーダイオードＺ１１は、直流信号に対しては、オフ状態にあり、交流信号に対しては、キャパシタ素子Ｃとして動作する。従って、バイポーラトランジスタＴｒ１１のエミッタ抵抗の値は、Ｒ１４の値とほぼ同程度になる。以上のことから、定常状態のときのバイポーラトランジスタＴｒ１１による制御信号ＣＳ１の利得は、Ｒ１７／Ｒ１４となる。ここで、Ｒ１７の値がＲ１４とほぼ同じか或いはそれ以下になるように予め設計することにより、定常状態のときのバイポーラトランジスタＴｒ１１による制御信号ＣＳ１の利得は、実質的に１又はそれ以下となる。また、ツェナーダイオードＺ１１のＰＮ接合容量は、通常のダイオードのＰＮ接合容量よりも約１０倍から１００倍程度大きいため、ツェナーダイオードＺ１１の容量を利用して、制御信号ＣＳ１の位相遅れを補償し、正電源用リニアレギュレータ４０１の発振を抑制できる。なお、出力ノード１４の負荷変動が閾値未満である定常状態のときの電流制御回路１１１及び増幅回路１１２の動作についても同様である。

図１０は、出力ノード１３の負荷低減が閾値を超えた直後の過度状態のときの電流制御回路１０１及び増幅回路１０２の等価回路を示す。負荷低減が閾値を超えるとは、例えば、負荷５１が外されたときなど、負荷電流が急激に減少する場合などのときを意味する。負荷電流の急激な減少により、出力ノード１３の電位は、一時的に瞬間的に上昇する。これにより、バイポーラトランジスタＴｒ１１のベース電位も一時的に瞬間的に上昇する。バイポーラトランジスタＴｒ１１のベース電位の瞬間的な上昇により、ツェナーダイオードＺ１１に加わる逆方向電圧がツェナー電圧を超えると、ツェナーダイオードＺ１１がオン状態となる。ツェナーダイオードＺ１１のオン抵抗をＲｏｎｚとすると、Ｒｏｎｚの値は、Ｒ１４の値と比較して無視できる程に小さい。従って、バイポーラトランジスタＴｒ１１のエミッタ抵抗の値は、Ｒｏｎｚの値とほぼ同程度になる。一方、バイポーラトランジスタＴｒ１１のコレクタ電位は、一時的に瞬間的に低下するため、バイポーラトランジスタＴｒ１２，Ｔｒ１３はオフ状態になる。このときの電流制御回路１０１の制御端子１０１ｃ及び出力端子１０１ｂの間の等価抵抗をＲ１５とすると、バイポーラトランジスタＴｒ１１のコレクタ抵抗の値は、Ｒ１５の値とほぼ同程度になる。以上のことから、出力ノード１３の負荷低減が閾値を超えた直後の過度状態のときのバイポーラトランジスタＴｒ１１による制御信号ＣＳ１の利得は、Ｒ１５／Ｒｏｎｚとなる。ここで、Ｒｏｎｚの値がＲ１５の値と比較して無視できる程度に小さくなるように予め設計することにより、バイポーラトランジスタＴｒ１１による制御信号ＣＳ１の利得は、実質的に１を大きく超える。このような十分に大きな利得により、出力ノード１３の電位上昇を速やかに抑制し、出力電圧（＋Ｖｏｕｔ）を迅速に安定化させることができる。なお、制御信号ＣＳ１の利得が実質的に１を大きく超えている期間は、出力ノード１３の負荷低減が閾値を超えた直後の過度状態の僅かな期間であるため、正電源用リニアレギュレータ４０１が発振することはない。なお、出力ノード１４の負荷低減が閾値を超えた直後の過度状態のときの電流制御回路１１１及び増幅回路１１２の動作についても同様である。

図１１は、出力ノード１３の負荷上昇が閾値を超えた直後の過度状態のときの電流制御回路１０１及び増幅回路１０２の等価回路を示す。負荷上昇が閾値を超えるとは、例えば、負荷５１が予め外されている出力ノード１３に負荷５１が挿入されたときなど、負荷電流が急激に増加する場合などのときを意味する。負荷電流の急激な増加により、出力ノード１３の電位は、一時的に瞬間的に低下する。これにより、バイポーラトランジスタＴｒ１１のベース電位も一時的に瞬間的に低下し、バイポーラトランジスタＴｒ１１は、瞬間的にオフ状態となる。従って、バイポーラトランジスタＴｒ１１による制御信号ＣＳ１の利得は、実質的にゼロとなる。一方、定電流源ＣＣ１から電流制御回路１０１の制御端子１０１ｃへの電流供給が瞬間的に増加し、バイポーラトランジスタＴｒ１１，Ｔｒ１２はオン状態となる。このときの電流制御回路１０１の制御端子１０１ｃ及び出力端子１０１ｂの間の等価抵抗は、Ｒ１７である。定電流源ＣＣ１から電流制御回路１０１の制御端子１０１ｃへ供給される電流は、ダーリントン接続されるバイポーラトランジスタＴｒ１２，Ｔｒ１３により増幅されて出力端子１０１ｂから出力される。これにより、出力ノード１３の電位低下を速やかに抑制し、出力電圧（＋Ｖｏｕｔ）を迅速に安定化させることができる。なお、出力ノード１４の負荷上昇が閾値を超えた直後の過度状態のときの電流制御回路１１１及び増幅回路１１２の動作についても同様である。

なお、増幅回路１０２の回路構成は、図３に示すものに限られるものではなく、例えば、図１２に示す回路構成を備えてもよい。増幅回路１０２は、ツェナーダイオードＺ１１及び抵抗素子Ｒ１４の並列接続回路を通じて制御信号ＣＳ１がそのエミッタ端子に入力されるベース接地バイポーラトランジスタＴｒ１１と、バイポーラトランジスタＴｒ１１のコレクタ端子に定電流を供給する定電流源ＣＣ１１とを備える。図１２に示す増幅器回路１０２は、図３に示す増幅回路１０２と同様に動作する。同様に、増幅回路１１２の回路構成は、図４に示すものに限られるものではなく、例えば、図１３に示す回路構成を備えてもよい。増幅回路１１２は、ツェナーダイオードＺ２１及び抵抗素子Ｒ２４の並列接続回路を通じて制御信号ＣＳ２がそのエミッタ端子に入力されるベース接地バイポーラトランジスタＴｒ２１と、バイポーラトランジスタＴｒ２１のコレクタ端子に定電流を供給する定電流源ＣＣ２１とを備える。図１３に示す増幅器回路１１２は、図４に示す増幅回路１１２と同様に動作する。

以上説明したように、本実施形態によれば、出力ノード１３の負荷変動が閾値未満である定常状態のときに、ツェナーダイオードＺ１１は、オフ状態となり、増幅回路１０２は、実質的に１又はそれ以下の利得で制御信号ＣＳ１を増幅する。これにより、十分な位相余裕を確保して正電源用リニアレギュレータ４０１の動作を安定化させることができる。特に、ツェナーダイオードＺ１１のＰＮ接合容量は、通常のダイオードのＰＮ接合容量よりも大きいため、ツェナーダイオードＺ１１の容量を利用して、制御信号ＣＳ１の位相遅れを補償し、正電源用リニアレギュレータ４０１の発振を抑制できる。一方、出力ノード１３の負荷低減が閾値を超えた直後の過度状態のときに、ツェナーダイオードＺ１１は、オン状態となり、増幅回路１０２は、実質的に１を超える利得で制御信号ＣＳ１を増幅する。このような十分に大きな利得により、出力ノード１３の電位上昇を速やかに抑制し、出力電圧（＋Ｖｏｕｔ）を迅速に安定化させることができる。

なお、上述の説明では、絶対値の等しい正負２系統の出力電圧（＋Ｖｏｕｔ，−Ｖｏｕｔ）を出力するリニアレギュレータ１０を例示したが、負の出力電圧（−Ｖｏｕｔ）を出力することなく、正の出力電圧（＋Ｖｏｕｔ）を出力すればよい場合には、リニアレギュレータ１０は、正電源用リニアレギュレータ４０１を備えていればよく、負電源用リニアレギュレータ４０２を備える必要はない。同様に、正の出力電圧（＋Ｖｏｕｔ）を出力することなく、負の出力電圧（−Ｖｏｕｔ）を出力すればよい場合には、リニアレギュレータ１０は、負電源用リニアレギュレータ４０２を備えていればよく、正電源用リニアレギュレータ４０１を備える必要はない。

１０…リニアレギュレータ １１，１２…入力ノード １３，１４…出力ノード ２０…商用交流電源 ３０…トランス ４０…全波整流回路 ５１，５２…負荷 １０１，１１１…電流制御回路 １０２，１１２…増幅回路 １０３，１１３…基準電圧生成回路 １０４，１０５，１１４，１１５…電源電圧生成回路 １０６，１１６…帰還電圧生成回路 ４０１…正電源用リニアレギュレータ ４０２…負電源用リニアレギュレータ ＡＭＰ１，ＡＭＰ２…誤差増幅器

Claims (5)

1. 入力ノードと出力ノードとの間に流れる電流を制御することにより、前記入力ノードに入力される入力電圧の脈動成分が低減された直流電圧である出力電圧を前記出力ノードに供給する電流制御回路と、
   前記出力電圧に応じた帰還電圧が基準電圧に一致するように、前記電流制御回路を制御する制御信号を出力する誤差増幅器と、
   前記制御信号を増幅するトランジスタを有する増幅回路と、を備え、
   前記トランジスタは、前記制御信号が入力されるベース端子と、ツェナーダイオードと抵抗素子との並列接続回路を通じて正電源電圧又は負電源電圧に接続するエミッタ端子と、増幅された前記制御信号を前記電流制御回路に出力するコレクタ端子とを有しており、
   前記出力ノードの負荷変動が閾値未満である定常状態のときに、前記ツェナーダイオードは、オフ状態となり、前記増幅回路は、実質的に１又はそれ以下の利得で前記制御信号を増幅し、
   前記出力ノードの負荷低減が前記閾値を超えた直後の過度状態のときに、前記ツェナーダイオードは、オン状態となり、前記増幅回路は、実質的に１を超える利得で前記制御信号を増幅する、リニアレギュレータ。
2. 入力ノードと出力ノードとの間に流れる電流を制御することにより、前記入力ノードに入力される入力電圧の脈動成分が低減された直流電圧である出力電圧を前記出力ノードに供給する電流制御回路と、
   前記出力電圧に応じた帰還電圧が基準電圧に一致するように、前記電流制御回路を制御する制御信号を出力する誤差増幅器と、
   前記制御信号を増幅するトランジスタを有する増幅回路と、を備え、
   前記トランジスタは、ツェナーダイオードと抵抗素子との並列接続回路を通じて前記制御信号が入力されるエミッタ端子と、グランドに接続するベース端子と、増幅された前記制御信号を前記電流制御回路に出力するコレクタ端子とを有しており、
   前記出力ノードの負荷変動が閾値未満である定常状態のときに、前記ツェナーダイオードは、オフ状態となり、前記増幅回路は、実質的に１又はそれ以下の利得で前記制御信号を増幅し、
   前記出力ノードの負荷低減が前記閾値を超えた直後の過度状態のときに、前記ツェナーダイオードは、オン状態となり、前記増幅回路は、実質的に１を超える利得で前記制御信号を増幅する、リニアレギュレータ。
3. 請求項１又は２に記載のリニアレギュレータであって、
   前記増幅回路は、前記トランジスタのコレクタ端子に定電流を供給する定電流源を更に備え、
   前記出力ノードの負荷上昇が前記閾値を超えた直後の過度状態のときに、前記トランジスタ及び前記ツェナーダイオードは、共に、オフ状態となり、前記定電流源は、前記負荷上昇に起因する前記出力ノードの電位低下を抑制するのに要する電流を前記電流制御回路に供給する、リニアレギュレータ。
4. 請求項１から３の何れか１項に記載のリニアレギュレータであって、
   前記基準電圧を生成する基準電圧生成回路を更に備え、
   前記基準電圧生成回路は、前記入力電圧を入力する第１の入力端子と、前記基準電圧を出力する第１の出力端子と、前記第１の入力端子と前記第１の出力端子とを接続する第１の信号経路に直列に接続する複数の第１の定電流源と、前記第１の信号経路とグランドとの間にシャント接続する複数の第１の定電圧源とを備え、
   前記複数の第１の定電流源のうち隣り合う２つの第１の定電流源の間の前記第１の信号経路と前記グランドとの間に前記複数の第１の定電圧源のうちの一つがシャント接続されている、リニアレギュレータ。
5. 請求項１から４の何れか１項に記載のリニアレギュレータであって、
   前記誤差増幅器の電源電圧を生成する電源電圧生成回路を更に備え、
   前記電源電圧生成回路は、前記入力電圧を入力する第２の入力端子と、前記電源電圧を出力する第２の出力端子と、前記第２の入力端子と前記第２の出力端子とを接続する第２の信号経路に直列に接続する複数の第２の定電流源と、前記第２の信号経路とグランドとの間にシャント接続する複数の第２の定電圧源とを備え、
   前記複数の第２の定電流源のうち隣り合う２つの第２の定電流源の間の前記第２の信号経路と前記グランドとの間に前記複数の第２の定電圧源のうちの一つがシャント接続されている、リニアレギュレータ。