JP2018056264A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2018056264A
JP2018056264A JP2016189362A JP2016189362A JP2018056264A JP 2018056264 A JP2018056264 A JP 2018056264A JP 2016189362 A JP2016189362 A JP 2016189362A JP 2016189362 A JP2016189362 A JP 2016189362A JP 2018056264 A JP2018056264 A JP 2018056264A
Authority
JP
Japan
Prior art keywords
layer
wiring
semiconductor device
resin
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016189362A
Other languages
English (en)
Inventor
松原 義久
Yoshihisa Matsubara
義久 松原
島田 康弘
Yasuhiro Shimada
康弘 島田
好孝 京極
Yoshitaka Kyogoku
好孝 京極
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016189362A priority Critical patent/JP2018056264A/ja
Priority to US15/655,831 priority patent/US20180090451A1/en
Priority to CN201710822938.5A priority patent/CN107871671A/zh
Priority to TW106131885A priority patent/TW201826451A/zh
Publication of JP2018056264A publication Critical patent/JP2018056264A/ja
Priority to HK18105508.4A priority patent/HK1246002A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49877Carbon, e.g. fullerenes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16235Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/16251Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laminated Bodies (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】半導体装置における配線基板の強度を確保しつつ、熱伝導性を高める。【解決手段】BGA5は、上面1aおよび下面1bを有する配線基板1と、配線基板1の上面1aに搭載された半導体チップ2と、配線基板1の下面1bに設けられた複数の外部端子であるボール電極8と、を有している。配線基板1は、配線層1cと配線層1dとの間に配置された絶縁層1eを備え、絶縁層1eは、樹脂層1jと、樹脂層1kと、樹脂層1jと樹脂層1kとの間に配置された導電層1pと、を含んでおり、導電層1pは、グラファイトシート1mと金属層1nとの積層体からなる。【選択図】図1

Description

本発明は、半導体装置およびその製造技術に関し、例えば、配線基板上に半導体チップが搭載された半導体装置に適用して有効な技術に関する。
半導体チップが配線基板上に搭載される構造を備え、かつ放熱が必要とされる半導体装置では、配線基板が樹脂を主成分として形成されているため、配線基板の熱伝導性を高める対策が必要である。
例えば、特開2011−166029号公報(特許文献1)には、第1の絶縁層と、第2の絶縁層と、第1の絶縁層と第2の絶縁層によって挟まれたグラファイトシートとを有する配線基板の構造が記載されている。
特開2011−166029号公報
上記特許文献1には、グラファイトシートが樹脂層によって挟まれた構造が記載されているが、グラファイトシートは、平面方向に対する熱伝導はよい。特に、厚さが40μmより薄い場合には、高い熱伝導率が得られる。
しかしながら、グラファイトシートは、厚さが薄いと平面方向に対しての軟化耐性が著しく低い。つまり、平面方向に対しては応力に強いが、垂直方向に対しては応力に弱く、折れ易いという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、第1面と第2面とを有する配線基板と、上記配線基板の上記第1面に搭載された半導体チップと、上記配線基板の上記第2面に設けられた複数の外部端子と、を有する。また、上記配線基板は、第1配線層と、上記第1配線層上に配置された第2配線層と、上記第1配線層と上記第2配線層との間に配置された第1絶縁層と、上記第1絶縁層を貫通する第1孔内に形成された第2絶縁層と、上記第2絶縁層を貫通する第2孔内に形成され、上記第1配線層の配線と上記第2配線層の配線とを電気的に接続する導体部と、を備える。さらに、上記第1絶縁層は、第1樹脂層と、第2樹脂層と、上記第1樹脂層と上記第2樹脂層との間に配置された導電層と、を含み、上記導電層は、グラファイトシートと金属層との積層体からなる。
また、一実施の形態の半導体装置の製造方法は、(a)支持基板上に第1配線層を形成する工程、(b)上記(a)工程の後、上記第1配線層上に、第1樹脂層と、第2樹脂層と、上記第1樹脂層と上記第2樹脂層との間に配置された導電層と、からなる第1絶縁層を形成する工程、(c)上記(b)工程の後、上記第1絶縁層を貫通する第1孔を形成する工程、を有する。さらに、(d)上記(c)工程の後、上記第1孔内に第2絶縁層を形成する工程、(e)上記(d)工程の後、上記第2絶縁層を貫通する第2孔を形成する工程、(f)上記(e)工程の後、上記第2孔内に導体部を形成する工程、を有する。また、(g)上記(f)工程の後、上記第1絶縁層上に第2配線層を形成して、上記第1配線層の配線と上記第2配線層の配線とを上記第2孔内の上記導体部によって電気的に接続する工程、(h)上記(g)工程の後、上記支持基板と上記第1配線層とを分離して、第1面と第2面とを備えた配線基板を形成する工程、を有する。さらに、(i)上記(h)工程の後、上記配線基板の上記第1面上に半導体チップを搭載する工程、(j)上記(i)工程の後、上記第1配線層における複数の電極のそれぞれに外部端子を設ける工程、を有し、上記導電層は、グラファイトシートと金属層との積層体である。
一実施の形態によれば、半導体装置における配線基板の強度を確保しつつ、熱伝導性を高めることができる。
実施の形態1の半導体装置の構造の一例を示す断面図である。 各種金属材料を用いた場合のグラファイト比率と熱伝導率の関係の一例を示す折れ線図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図である。 図10に示す配線基板への半導体チップの搭載工程の一例を示す部分断面図である。 図1に示す半導体装置の実装構造の一例を示す部分断面図である。 実施の形態2のコア基板の製造工程の一例を示す部分断面図である。 実施の形態2のコア基板の製造工程の一例を示す部分断面図である。 実施の形態2のコア基板の製造工程の一例を示す部分断面図である。 変形例の導電層の構造を示す部分断面図である。 他の変形例の導電層の構造を示す部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態1)
図1は実施の形態1の半導体装置の構造の一例を示す断面図である。
図1に示す本実施の形態1の半導体装置は、配線基板上に半導体チップがフリップチップ実装により搭載され、さらに半導体チップ上にこの半導体チップを覆うようにリッド(Lid)と呼ばれる蓋部材が設けられた放熱タイプの半導体パッケージである。
また、本実施の形態1では、上記半導体装置の一例として、上記半導体装置の外部端子が、配線基板の下面に設けられた複数のボール電極の場合を説明する。したがって、本実施の形態1の半導体装置は、BGA(Ball Grid Array)でもある。
図1を用いて本実施の形態1のBGA5の構造について説明すると、上面(第1面)1aおよび上面1aとは反対側の下面(第2面)1bを有する配線基板1と、配線基板1の上面1aに搭載された半導体チップ2と、配線基板1の下面1bに設けられた複数の外部端子であるボール電極8と、を有している。
半導体チップ2は、複数のバンプ電極4を介して配線基板1の上面1a上にフリップチップ実装されており、この半導体チップ2を覆うようにリッド7が設けられている。また、半導体チップ2は、主面2aとその反対側の裏面2bとを有しており、主面2aには複数の電極パッド2cが形成されている。
配線基板1の上面1aには複数のランド(端子、電極)1aaが設けられており、一方、下面1bにも複数のランド(端子、電極)1baが設けられている。なお、上面1a側および下面1b側のそれぞれの表面にはソルダレジスト膜(絶縁膜)1rが形成されており、上面1a側および下面1b側のそれぞれのソルダレジスト膜1rの複数の開口部の各々に、上面1a側のランド1aaや下面1b側のランド1baが露出している。
このような配線基板1に対して、その上面1a上に半導体チップ2がフリップチップ実装によって搭載されている。すなわち、半導体チップ2の主面2aは、配線基板1の上面1aと対向して配置され、かつ複数のバンプ電極(バンプ、突起電極)4を介して配線基板1の上面1aのランド1aaに電気的に接続されている。
また、配線基板1の下面1b側には、外部端子であるボール電極8が、例えば、グリッド状(格子状)に並んで設けられている。
以上により、BGA5では、配線基板1の上面1a上に搭載された半導体チップ2のそれぞれの電極パッド2cが、それぞれの電極パッド2cに対応するバンプ電極4、ランド1aaおよびランド1baを介して、配線基板1の下面1b側の複数のボール電極8と電気的に接続されている。なお、配線基板1の内部の構造については、後で詳しく説明する。
また、BGA5では、半導体チップ2と配線基板1との間にアンダーフィル(樹脂、接着材)6が充填されている。すなわち、複数のバンプ電極4のそれぞれのバンプ電極間の隙間にアンダーフィル6が充填されている。これにより、半導体チップ2と配線基板1との間の熱膨張係数の差がアンダーフィル6によって緩和される。つまり、アンダーフィル6によって半導体チップ2のフリップチップ接合部を補強することができる。
また、本実施の形態1のBGA5は、半導体チップ2の放熱機能を高めるために、半導体チップ2が金属製のリッド7によって覆われている。
なお、リッド7は、例えば銅板等の金属板からなる。そして、リッド7は、半導体チップ2の裏面(上方を向いた面)2bと、導電性接着剤9を介して接合されている。
上記導電性接着剤9は、例えば、銀ペーストやアルミニウム系ペースト等である。
このように半導体チップ2が、導電性接着剤9を介して金属板からなるリッド7と接合していることにより、半導体チップ2から発せられる熱を、導電性接着剤9を介してリッド7から放出することができ、BGA5の信頼性を向上させることができる。
また、リッド7と配線基板1とを接合している接着剤10は、例えば、エポキシ樹脂系の接着剤10である。
次に、BGA5に組み込まれる配線基板1の詳細構造について説明する。
図1に示す配線基板1は、多層の配線層を備えた多層配線基板であるとともに、コアレス基板であり、また、プリプレグ層と配線層とを積み上げて形成したビルドアップ基板でもある。
配線基板1は、配線層(第1配線層)1cと、配線層1c上に配置された配線層(第2配線層)1dと、配線層1cと配線層1dとの間に配置された絶縁層(第1絶縁層)1eと、を備えている。さらに、後述する図10に示す絶縁層1eを貫通する孔(第1孔)1g内に形成された絶縁層(第2絶縁層)1fと、絶縁層1fを貫通する孔(第2孔)1h内に形成され、図1の配線層1cのランド1baと配線層1dのランド1daとを電気的に接続するビア配線(導体部)1iと、を備えている。
そして、絶縁層1eは、樹脂層(第1樹脂層)1jと、樹脂層(第2樹脂層)1kと、樹脂層1jと樹脂層1kとの間に配置された導電層1pと、を含んでおり、この導電層1pは、グラファイトシート1mと金属層1nとの積層体からなる。
つまり、グラファイトシート1mと金属層1nとの積層体からなる導電層1pは、樹脂層1jと樹脂層1kとによって挟まれている。
また、本実施の形態1の配線基板1では、導電層1pは、グラファイトシート1mが金属層1nによって挟まれた構造の積層体となっており、グラファイトシート1mとその上下に配置された金属層1nとの3層構造となっている。
そして、配線基板1には、それぞれにグラファイトシート1mと金属層1nとからなる導電層1pを含んだ複数の絶縁層1eが形成されており、絶縁層1eと絶縁層1eとの間には、第3樹脂層である樹脂層1qが配置されている。
なお、グラファイトシート1mは、導電性を有している。したがって、導電層1pを含む絶縁層1eを貫通し、かつ配線層1cのランド1baと配線層1dのランド1daとを電気的に接続するビア配線1iは、その平面方向における周囲が、第2絶縁層であり、かつ樹脂柱である絶縁層1fによって覆われている。つまり、複数のビア配線1iのそれぞれは、それらの平面方向の周囲が絶縁層1fによって覆われており、これにより、導電層1pとの絶縁が確保されている。
本実施の形態1の配線基板1では、その熱伝導率の向上の目的として、グラファイトシート1mを介在させている。ここで、グラファイトの構造について説明すると、グラファイトは、ベンゼン環が平面上に並んだグラフェンシート(Graphene sheet)と呼ばれる巨大平面分子が積み重なった(スタッキングした)構造となっている。グラフェンは、2次元の蜂の巣状の格子内に周密に詰め込まれた単層の炭素原子であり、グラフェンを積み重ねれば3次元のグラファイトが得られる。したがって、グラファイトシート1mは、平面方向(2次元方向)に対する熱伝導率が高く、この特性を利用して配線基板1の熱伝導率を高めている。一方で、グラファイトシート1mは、垂直方向への機械的強度が弱い(折れ易い)ため、本実施の形態1では、グラファイトシート1mを金属層1nと積層させることで、垂直方向への機械的強度を高めることができる。
なお、グラファイトシート1mとして好適な材料は、一例として、高配向熱分解黒鉛(Highly Oriented Pyrolytic Graphite)である。
ここで、本願発明者が検討した課題について詳細に説明する。
グラファイト材では、その膜厚依存性で特徴的な特性として、薄膜になるほど熱伝導率が良いという特徴がある。この理由は、膜厚が厚いと、熱容量が発生して熱伝導率を下がるからである。一例として銅膜と比較した場合、一般的には、40μmより薄いグラファイト膜は銅より3〜4倍の熱伝導率が得られるが、100μm程度まで厚いグラファイト材を使うと、むしろ銅材料の熱伝導率の方が良くなり、グラファイト材を使うメリットがなくなる。
したがって、グラファイト材を採用する場合、その厚さは、より薄い方が熱伝導率を大きくする効果が高い。さらに、半導体としては熱源密度が上がり、ジュール熱問題が発生するので、基板における熱を拡散させる対策として、基板の平面方向に広がるような薄膜が効果的である。ところが、グラファイト材は平面方向に軟化耐性がない。つまり、平面方向に対しての応力(圧縮や引っ張り)には強いが、垂直方向に対しての応力には折れやすいという課題がある。なお、このグラファイト材が折れやすい特性をモビリティが低いと言う場合もある。
そこで、本実施の形態1の配線基板1では、グラファイトシート1mと金属層1nとを積層することにより、薄いグラファイトシート1mを用いて熱伝導率を高め、かつ金属層1nによって機械的強度を確保してグラファイトで発生し易いクラックの発生を低減するとともに、仮にグラファイトシート1mでクラックが形成された場合でも金属層1nによって補完することができる。
すなわち、カーボン材料であるグラファイト材の特性としての機械的脆さや加工性の悪さを金属層1nで補うものであり、グラファイト材の良い部分と金属層1nの良い部分とを併せ持つものである。つまり、グラファイト材が垂直方向の応力に弱いため、グラファイトシート1mの折れた箇所(クラックが形成された箇所)を金属層1nの連続膜によって繋ぐことで、熱の平面方向への拡散を途切れさせずに繋いで向上させ、配線基板1の熱伝導を高めることができる。
ここで、配線基板1の各層の特徴について説明する。
金属層1nは、例えば、銅(Cu)、アルミニウム(Al)、ニッケル(Ni)、金(Au)、銀(Ag)またはパラジウム(Pd)等を主成分とする合金からなるが、本実施の形態1では、金属層1nが銅層の場合を説明する。
なお、図2は、各種金属材料を用いた場合のグラファイト比率と熱伝導率の関係の一例を示す折れ線図である。
金属層1nとグラファイトシート1mとからなる導電層1pの基本的な特性は、図2に示すように、熱伝導率が、金属固有の値からグラファイト比率の増加に伴ってリニアに大きくなる。ここで、熱伝導は、ホッピング伝導(金属を介して熱伝導が加速度的に良くなる現象)によって効率向上となることが望ましい。したがって、このリニアな特性が、グラファイト特性から金属特性にずれる箇所、具体的には、グラファイト比率が70%以上の領域、つまり金属が少ない領域(金属が30%未満の領域)で熱伝導が良くなる領域を使うことが好ましい。ただし、金属の比率を0%にすることはできないため、グラファイト比率を95%程度を上限とする。すなわち、図2に示すグラファイト比率70〜95%の範囲Rを適用することが好ましい。
例えば、金属層1nが銅層である場合、銅層としての薄膜限界は、一般的に500オングストローム(0.05μm)より薄くすると、凝集温度の低下が起こり、200℃程度の熱処理で金属(銅層)の連続膜が維持できなくなる。したがって、金属層1nが銅層である場合、銅層は500オングストローム以上の厚さであることが好ましい。また、銅層の厚さの上限は、例えば、4層配線層を備えた配線基板1の厚さが100μmであるため、物理的厚さは、約25μm以下である。なお、グラファイトシート1mの厚さは、一例として、10μm未満好ましくは1μm程度である。ここで、図2に示す銅(Cu)層の折れ線は、グラファイトシート1mと金属層1n(銅層)の積層体の厚さが1μmの場合を示している。例えば、0.95μmの厚さのグラファイトシート1mに対して、銅層の厚さは500オングストローム(0.05μm)となり、その場合には、グラファイトの比率が95%となる。
また、金属層1nの厚さは、グラファイトシート1mの厚さより薄い方が好ましく、金属層1nの厚さをグラファイトシート1mの厚さより薄くすることにより、配線基板1の重量を軽くすることができる。
また、本実施の形態1の配線基板1では、導電層1pは、グラファイトシート1mをその上下で金属層(銅層)1nにより挟んだ積層体となっている。これにより、グラファイトシート1mの欠点を金属層1nによって補完する効果を倍増させることができる。すなわち、導電層1pにおける薄いグラファイトシート1mによって熱伝導率を高めた状態で、その上下に積層された金属層1nによって、グラファイトシート1mの機械的脆さを十分に補完することができる。
さらに、配線基板1では、その樹脂層1jおよび樹脂層1kのそれぞれは、図10に示すようにガラスクロスもしくはアラミド不織布等の絶縁層1sを含んでいる。すなわち、導電層1pの上下に配置された樹脂層1jと樹脂層1kのそれぞれにガラスクロスもしくはアラミド不織布等の絶縁層1sが含まれている。詳細には、樹脂層1jおよび樹脂層1kのそれぞれは、ガラスクロスまたはアラミド不織布等の絶縁層1sと、その上下に配置された接着剤となるエポキシ樹脂系の接着層1tとからなる。
これにより、グラファイトシート1mと金属層1nとからなる導電層1pが、それぞれ絶縁層1sを有した樹脂層1jと樹脂層1kとによって挟まれているため、導電層1pの積層方向(基板厚さ方向)の絶縁を確保することができる。
また、配線基板1において、各ビア配線1iの周囲に配置された樹脂柱である絶縁層(第2絶縁層)1fは、絶縁性フィラーを含んでいる。これにより、絶縁層1fの絶縁性を高めることができ、それぞれのビア配線1iの導電層1pに対する絶縁を確保することができる。
また、配線基板1では、その絶縁層(第1絶縁層)1eは、樹脂層1jおよび樹脂層1kそれぞれの主成分の樹脂より硬度が低い第3樹脂層である樹脂層1qによって挟まれている。例えば、樹脂層1qが、シリカ等の無機絶縁性フィラーを含む樹脂やシリコーン樹脂等で、樹脂層1jおよび樹脂層1kそれぞれの主成分の樹脂がエポキシ樹脂の場合、樹脂層1qの方が硬度が低い。
すなわち、グラファイトシート1mを備えた導電層1pを含む絶縁層1eが、硬度が低い樹脂層1qによって挟まれていることにより、グラファイトシート1mの機械的脆さを緩和させることができる。
次に、本実施の形態1のBGA5の製造方法(組立て)について説明する。
図3〜図10はそれぞれ図1に示す半導体装置に組み込まれる配線基板の製造工程の一例を示す部分断面図、図11は図10に示す配線基板への半導体チップの搭載工程の一例を示す部分断面図である。
なお、本製造方法では、基板構造を分かり易くするため、配線基板1の一部(主要部)のみを図示して説明する。
まず、図3の工程1に示すように、支持基板3の上面3aに剥離層3bを貼り付ける。剥離層3bは、例えば、タングステンを含有する金属酸化膜3baとCo−Mo膜3bbとからなる。支持基板3は、プリプレグであり、銅等からなるビルドアップ支持体である。それぞれの厚さは、例えば、支持基板3が100μm、金属酸化膜3baが20μm、Co−Mo膜3bbが5μmである。
上記工程1の後、図3の工程2に示すように、めっき用のシード層となるフィルム状の銅薄膜1uを、支持基板3上に配置した剥離層3b上と、支持基板3の上面3a(図3の工程1参照)上とに形成する。なお、銅薄膜1uの厚さは、例えば、12〜18μmである。
上記工程2の後、図3の工程3に示すように、銅薄膜1u上に、一部を開口させたレジスト3cを形成する。ここでは、まず、銅薄膜1u上にレジスト3cを形成し、その後、レジスト3cの所望箇所(配線パターンを形成する箇所)をエッチングによって除去する。つまり、リソグラフィー処理を施し、レジスト3cの所望箇所に開口部を形成する。
上記工程3の後、図4の工程4に示すように、銅薄膜1uをシード層としてめっき給電(電解Niめっき)を行って、レジスト3cの開口部に銅パターン1vによる配線パターンを形成する。
上記工程4の後、図4の工程5に示すように、ウェットエッチングによりレジスト3cを除去し、銅薄膜1u上に銅パターン1vを残す。
上記工程5の後、図4の工程6に示すように、アルゴンによるエッチングを行って露出している銅薄膜1uを除去する。ここでは、銅パターン1vをマスクとしてアルゴンによるエッチングを行って不要な銅薄膜1uを除去する。この時、アルゴンによるエッチングで銅パターン1vもエッチングされるため、銅パターン1vは10μm程度薄くなる。以上により、支持基板3の上面3aに銅パターン1vを有する図1に示す配線層(第1配線層)1cが形成される。
上記工程6の後、図5の工程7に示すように、銅パターン1v(配線層1c)上に第3樹脂層である樹脂層1qを形成する。ここでは、樹脂層1qとして、例えば、エポキシ樹脂等の熱硬化性樹脂にシリカ等の無機絶縁性フィラーを含有させた樹脂ペーストを印刷して形成する。なお、樹脂層1qとして、例えば、シリコーン樹脂を用いてもよい。
樹脂層1qを形成した後、予め準備されたグラファイトシート1mと金属層1nとからなる導電層1pを、樹脂層1jと樹脂層1kとで挟んだ状態とし、これによって形成される絶縁層1eを樹脂層1q上に配置する。ここで、導電層1pは、グラファイトシート1mを、銅層からなる金属層1nによって挟んで形成された積層体である。そして、導電層1pにおいて、金属層1nの厚さは、グラファイトシート1mの厚さより薄い。
また、この導電層1pを樹脂層1jと樹脂層1kとで挟んで形成された構造体が絶縁層1eである。
なお、樹脂層1jと樹脂層1kのそれぞれには、ガラスクロスもしくはアラミド不織布等の絶縁層1sが含まれている。詳細には、樹脂層1jおよび樹脂層1kのそれぞれは、ガラスクロスまたはアラミド不織布等の絶縁層1sと、その上下に配置された接着剤となるエポキシ樹脂系の接着層1tとからなる。
以上のように、導電層1pを樹脂層1jと樹脂層1kとで挟んだ状態で樹脂層1q上に配置し、熱処理および圧延処理を行って、各樹脂を貼り合わせおよび硬化するとともに、絶縁層1eの上面1eaを平坦化する。なお、上記熱処理の温度は、例えば、150℃である。
これにより、配線層1c上に形成された樹脂層1q上に、樹脂層1jと、樹脂層1kと、樹脂層1jと樹脂層1kとの間に配置された導電層1pと、からなる絶縁層1eが形成される。
上記工程7の後、図6の工程8に示すように、絶縁層1eを貫通する孔(第1孔)1gを形成する。ここでは、例えば、レーザーを照射して所望の銅パターン1v上に孔1gを形成する。その際、レーザーの反射を考慮してレーザーパワーを設定する。
上記工程8の後、図6の工程9に示すように、各孔1g内に絶縁層(第2絶縁層)1fを形成する。ここでは、例えば、孔1gの内部に、スクリーン印刷法によって熱硬化性樹脂に無機絶縁性フィラーを含有させてなる樹脂柱である絶縁層(第2絶縁層)1fを充填し、さらにこの絶縁層1fを熱硬化させる。
上記熱硬化後、絶縁層1fの上部部分と絶縁層1eの上面1eaとが同一面となるように、絶縁層1fの上部部分を研磨して絶縁層1eの上面1eaの平坦化を図る。なお、絶縁層1fの上部部分の研磨による絶縁層1eの上面1eaの平坦化は、例えば、バフ研磨による研磨装置を用いて実施する。
上記工程9の後、図7の工程10に示すように、樹脂柱である絶縁層1fにこの絶縁層1fを貫通する孔(第2孔)1hを形成し、この孔1h内にビア配線(配線)1iを形成する。すなわち、銅パターン1vの上に位置する絶縁層1fに、レーザーを用いて直径が50〜200μmの孔1hを形成する。そして、絶縁層1fの表面および孔1hの内面を、例えば、過マンガン酸カリウム溶液等の粗化液で化学粗化し、その後、孔1h内にめっき法によってビア配線1iを形成する。
上記工程10の後、図7の工程11に示すように、セミアディティブ法を用いて絶縁層1eの上面1eaに、配線層(第2配線層)1dのランド(導体部、配線パターン、銅パターン)1daをめっき法によって形成する。
これにより、配線層(第1配線層)1cのランド(導体部、配線パターン、銅パターン)1baと、配線層(第2配線層)1dのランド(導体部、配線パターン、銅パターン)1daとが、孔1h内に形成されたビア配線1iによって電気的に接続される。
配線層1dを形成した後、配線層1d上に第3樹脂層である樹脂層1qを印刷等によって形成する。
上記工程11の後、図8の工程12に示すように、樹脂層1q上への絶縁層1eの形成や、絶縁層1eを貫通する孔1g内への絶縁層1fやビア配線1iの形成等を複数回繰り返すことにより、ビルドアップ基板11を製造する。
上記工程12の後、図9の工程13に示すように、支持基板3とビルドアップ基板11との間に位置する剥離層3bが露出するように基板周縁部の所定位置で切断を行う。
上記工程13の後、図10の工程14に示すように、支持基板3と、ビルドアップ基板11の銅パターン1v(配線層1c)を含む下面11aとを、下面11aに貼り付けられた剥離層3bを介して分離する。詳細には、機械的な引っ張り等で、支持基板3と、ビルドアップ基板11の下面11aに貼り付けられた剥離層3bとを分離する。
上記分離後、ビルドアップ基板11の剥離層3bを剥離液に浸漬するか、もしくは剥離層3bに剥離液を塗布する等してビルドアップ基板11から剥離層3bを剥離する。この時に使用する剥離液は、例えば、アルカリ金属水酸化物等である。
以上により、図1に示すような上面(第1面)1aと下面(第2面)1bとを備えた配線基板1が製造される。
上記工程14の後、図11の工程15に示すように、配線基板1の上面1a上に半導体チップ2を搭載する。ここでは、フリップチップ実装のため、半導体チップ2を、複数のバンプ電極4を介して配線基板1の上面1a上に搭載する。詳細には、半導体チップ2の電極パッド2cに設けられたバンプ電極4を、配線基板1の上面1aのランド1aaに接続させ、複数のバンプ電極4のそれぞれによって半導体チップ2と配線基板1とが電気的に接続されるように半導体チップ2を搭載する。
なお、フリップチップ実装の際には、例えば、予め上面1a上に配置された図1に示すアンダーフィル6によって配線基板1と半導体チップ2との間を充填しながら半導体チップ2を搭載する。もしくは、複数のバンプ電極4を介して半導体チップ2をフリップチップ実装した後に、配線基板1と半導体チップ2との間にアンダーフィル6を充填する。
半導体チップ搭載後、図1に示すリッド7を半導体チップ2上に、導電性接着剤9および接着剤10を介して取り付ける。
リッド7を取り付けた後、配線基板1の下面1bに設けられた複数のランド(電極)1baのそれぞれに、外部端子であるボール電極8を搭載する。
以上により、図1に示すBGA5の組立て完了となる。
次に、BGA5の実装構造について説明する。図12は図1に示す半導体装置の実装構造の一例を示す部分断面図である。
図12に示す構造は、例えば、実装基板12が半導体基板の場合であり、BGA5を上記半導体基板に実装した構造の一例を示すものである。実装基板12は、複数の貫通電極12dを有しており、さらに貫通電極12dの上層の領域の層間絶縁膜12eには、複数のビア12cが形成されている。そして、実装基板12の上面12aの各ランド12bのそれぞれは、複数のビア12cを介して対応する貫通電極12dと電気的に接続されている。
BGA5は、実装基板12の各ランド12bのそれぞれと、外部端子であるボール電極(半田ボール)8を介して半田接続されている。
本実施の形態1のBGA5によれば、BGA5に組み込まれた配線基板1において、熱伝導性を改善することができる。詳細には、配線基板1において、グラファイトシート1mと金属層1nとを積層したことにより、配線基板1の強度を確保しつつ、熱伝導性を高めることができる。
具体的に説明すると、単層のグラファイト材の場合と比較して、グラファイトシート1mを薄膜に形成することができるため、熱伝導率を向上させながら、基板の多層化を実現することができる。さらに、グラファイト材の欠点である低モビリティをモビリティの高い金属層1nを積層することにより、仮にグラファイトシート1mにクラックが形成された場合であっても、グラファイトシート1mに積層された金属層1nによって、グラファイトシート1mの強度を補うことができる。
言い換えると、カーボン材料であるグラファイト材の特性としての機械的脆さや加工性の悪さを金属層1nで補うものであり、本実施の形態1の導電層1pは、グラファイト材の良い部分と金属層1nの良い部分とを併せ持つものである。つまり、グラファイト材が垂直方向の応力に弱いため、グラファイトシート1mの折れた箇所(クラックが形成された箇所)を金属層1nの連続膜によって繋ぐことで、熱の平面方向への拡散を途切れさせずに繋いで向上させ、配線基板1の熱伝導を高めることができる。
すなわち、炭素材料(グラファイト材)の良さである、軽量で熱伝導率が高いという特徴を生かしながら、機械的に脆い部分を金属層1nで補完する構造を実現することができる。
なお、本実施の形態1の構造のように、導電層1pにおいて、グラファイトシート1mをその上下で金属層1nによって挟み込む積層構造とすることにより、グラファイト材の機械的脆さや加工性の悪さを補う効果をより増やすことができる。すなわち、グラファイトシート1mを金属層1nによって挟み込む構造とすることにより、グラファイト材の機械的強度の向上化や加工性の良好化を図ることができる。
(実施の形態2)
図13は実施の形態2のコア基板の製造工程の一例を示す部分断面図、図14は実施の形態2のコア基板の製造工程の一例を示す部分断面図、図15は実施の形態2のコア基板の製造工程の一例を示す部分断面図である。
本実施の形態2では、コア基板にグラファイト材と金属層との積層体を採用した例を説明する。本実施の形態2の配線基板は、コア基板21を繰り返して形成してなるものである。そして、実施の形態1の配線基板1と同様に、導電層1pがグラファイトシート1mと金属層1nとからなる積層体であり、さらに、グラファイトシート1mが金属層1nによって挟まれてなる積層体の場合を説明する。また、金属層1nも、実施の形態1と同様に銅層の場合を取り上げて説明する。
図15に示すコア基板21では、グラファイトシート1mを有する導電層1pと、樹脂層1jもしくは樹脂層1kとが、積層方向に対して交互に配置されている。さらに、コア基板21において、その上面21aから下面21bに亘って(もしくは下面21bから上面21aに亘って)貫通する貫通配線(貫通導体)21cが設けられている。貫通配線21cは、めっき等によって円筒状に形成されており、上面21a側に形成された配線層1dのランド21aaと、下面21b側に形成された配線層1cのランド21baとを、電気的に接続している。
また、円筒状の貫通配線21cの内側と外側には、第2絶縁層である絶縁層1fが形成されており、これによって、貫通配線21cと、グラファイトシート1mおよび金属層1nとが絶縁されている。
次に、図15に示すコア基板21の製造方法について説明する。
図13の工程1に示すように、グラファイトシート1mと金属層(ここでは銅層)1nの積層膜である導電層1pの上下に、ガラスクロスやアラミド不布織等の補強材に熱硬化性樹脂を含浸させた未硬化の絶縁シート(樹脂層1jまたは樹脂層1k)21dを交互に配置する。上記熱硬化性樹脂は、耐熱性や耐薬品性を有するエポキシ樹脂やビスマレイミドトリアジン樹脂に代表される樹脂である。
さらに、コア基板21の上面21a側と下面21b側のそれぞれに銅箔21eを貼着する。
上記工程1の後、図13の工程2に示すように、絶縁シート21d中の熱硬化性樹脂を熱硬化して上面21aと下面21bのそれぞれに銅箔21eを有した絶縁基板であるコア基板21を製造する。上記製造後、マイクロドリル等を用いて銅箔21eおよびコア基板21を貫通する第1孔である複数の孔(貫通孔)1gを形成する。
上記工程2の後、図13の工程3に示すように、各孔(貫通孔)1g内に絶縁層(第2絶縁層)1fを形成する。ここでは、例えば、孔1gの内部に、スクリーン印刷法によって熱硬化性樹脂に無機絶縁性フィラーを含有させてなる樹脂柱である絶縁層(第2絶縁層)1fを充填し、さらにこの絶縁層1fを熱硬化させ、これにより、各孔1gを塞ぐ。
上記熱硬化後、絶縁層1fの突出した部分の研磨を行って平坦化を図る。上記平坦化は、例えば、バフ研磨による研磨装置を用いて実施する。
上記工程3の後、図14の工程4に示すように、マイクロドリル等を用いて各絶縁層1fにこの絶縁層1fを貫通する第2孔である孔(貫通孔)1hを形成する。
上記工程4の後、図14の工程5に示すように、孔1hの内面にめっきによって筒状の貫通配線(貫通導体)21cを形成(被着)する。さらに、銅箔21eの表面にもめっきによって導体膜21fを同時に形成(被着)する。
上記工程5の後、図14の工程6に示すように、各孔1h内(筒状の貫通配線21c内)に絶縁層(第2絶縁層)1fを形成する。ここでは、例えば、孔1hの内部に、スクリーン印刷法によって熱硬化性樹脂に無機絶縁性フィラーを含有させてなる樹脂柱である絶縁層1fを充填し、さらにこの絶縁層1fを熱硬化させ、これにより、各孔1hを塞ぐ。上記熱硬化後、絶縁層1fの突出した部分の研磨を行って平坦化を図る。上記平坦化は、例えば、バフ研磨による研磨装置を用いて実施する。
上記工程6の後、図15の工程7に示すように、所定のパターンにエッチングして不要な銅箔21eと導体膜21fを除去する。これにより、上面21aにランド21aa(導体膜21f)および下面21bにランド21ba(導体膜21f)が形成されたコア基板21を取得する。上述の工程を交互に繰り返すことにより、図15に示すコア基板21が積層されてなる配線基板を形成することができる。
そして、図15に示すコア基板21を積層してなる配線基板を用いて組み立てられたBGA型の半導体装置においても、実施の形態1のBGA5と同様の作用効果を得ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態1,2では、導電層1pにおいて、グラファイトシート1mが金属層1nによって挟まれている場合を説明したが、図16の変形例に示すように、導電層1pにおいて、銅層等の金属層1nがグラファイトシート1mによって挟まれていてもよい。ただし、BGA5として、金属層1nによって配線基板1の強度を確保しつつ、グラファイトシート1mによって熱伝導性を高めることができるという効果を考慮すると、グラファイトシート1mが金属層1nによって挟まれている方が好ましい。
さらに、導電層1pにおいては、図17の他の変形例に示すように、金属層1nを必ずしもグラファイトシート1mの上下に配置する必要はなく、グラファイトシート1mの上下の何れか一方の側のみに配置してもよい。これにより、導電層1pの重量を軽くして配線基板1の重量を軽くすることができる。
また、上記実施の形態1では、半導体装置において半導体チップ2がバンプ電極4を介して配線基板1上に搭載される場合を説明したが、上記半導体装置は、半導体チップ2がワイヤによって配線基板1に電気的に接続される構造であってもよい。つまり、上記半導体装置は、ワイヤボンディングタイプの半導体装置であってもよい。
また、上記実施の形態1では、半導体装置がBGA5の場合を説明したが、上記半導体装置は、配線基板上に半導体チップ2が搭載される構造のものであれば、例えば、LGA(Land Grid Array)等の半導体装置であってもよい。
また、上記実施の形態1では、BGA5において、半導体チップ2に接続されるリッド7が設けられている場合を説明したが、BGA5は、リッド7が取り付けられていない構造の半導体装置であってもよい。
1 配線基板
1a 上面(第1面)
1b 下面(第2面)
1c 配線層(第1配線層)
1d 配線層(第2配線層)
1e 絶縁層(第1絶縁層)
1f 絶縁層(第2絶縁層)
1i ビア配線(導体部)
1j 樹脂層(第1樹脂層)
1k 樹脂層(第2樹脂層)
1m グラファイトシート
1n 金属層
1p 導電層
1q 樹脂層(第3樹脂層)
2 半導体チップ
5 BGA(Ball Grid Array 、半導体装置)
8 ボール電極(外部端子、外部接続用端子)

Claims (14)

  1. 第1面と、前記第1面とは反対側の第2面とを有する配線基板と、
    前記配線基板の前記第1面に搭載された半導体チップと、
    前記配線基板の前記第2面に設けられた複数の外部端子と、
    を有し、
    前記配線基板は、
    第1配線層と、
    前記第1配線層上に配置された第2配線層と、
    前記第1配線層と前記第2配線層との間に配置された第1絶縁層と、
    前記第1絶縁層を貫通する第1孔内に形成された第2絶縁層と、
    前記第2絶縁層を貫通する第2孔内に形成され、前記第1配線層の配線と前記第2配線層の配線とを電気的に接続する導体部と、
    を備え、
    前記第1絶縁層は、第1樹脂層と、第2樹脂層と、前記第1樹脂層と前記第2樹脂層との間に配置された導電層と、を含み、
    前記導電層は、グラファイトシートと金属層との積層体からなる、半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記導電層は、前記グラファイトシートが前記金属層によって挟まれた構造の積層体である、半導体装置。
  3. 請求項1に記載の半導体装置において、
    前記第1樹脂層および前記第2樹脂層のそれぞれは、ガラスクロスまたはアラミド不織布を含んでいる、半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記第1絶縁層は、前記第1樹脂層および前記第2樹脂層それぞれの主成分の樹脂より硬度が低い第3樹脂層によって挟まれている、半導体装置。
  5. 請求項1に記載の半導体装置において、
    前記グラファイトシートを有する前記導電層と、前記第1樹脂層もしくは前記第2樹脂層とが、積層方向に対して交互に配置されている、半導体装置。
  6. 請求項1に記載の半導体装置において、
    前記第2絶縁層は、絶縁性フィラーを含んでいる、半導体装置。
  7. 請求項1に記載の半導体装置において、
    前記金属層は、銅合金からなり、
    前記金属層の厚さは、前記グラファイトシートの厚さより薄い、半導体装置。
  8. (a)支持基板上に第1配線層を形成する工程、
    (b)前記(a)工程の後、前記第1配線層上に、第1樹脂層と、第2樹脂層と、前記第1樹脂層と前記第2樹脂層との間に配置された導電層と、からなる第1絶縁層を形成する工程、
    (c)前記(b)工程の後、前記第1絶縁層を貫通する第1孔を形成する工程、
    (d)前記(c)工程の後、前記第1孔内に第2絶縁層を形成する工程、
    (e)前記(d)工程の後、前記第2絶縁層を貫通する第2孔を形成する工程、
    (f)前記(e)工程の後、前記第2孔内に導体部を形成する工程、
    (g)前記(f)工程の後、前記第1絶縁層上に第2配線層を形成して、前記第1配線層の配線と前記第2配線層の配線とを前記第2孔内の前記導体部によって電気的に接続する工程、
    (h)前記(g)工程の後、前記支持基板と前記第1配線層とを分離して、第1面と前記第1面の反対側の第2面とを備えた配線基板を形成する工程、
    (i)前記(h)工程の後、前記配線基板の前記第1面上に半導体チップを搭載する工程、
    (j)前記(i)工程の後、前記第1配線層における複数の電極のそれぞれに外部端子を設ける工程、
    を有し、
    前記導電層は、グラファイトシートと金属層との積層体である、半導体装置の製造方法。
  9. 請求項8に記載の半導体装置の製造方法において、
    前記導電層として、前記グラファイトシートが前記金属層によって挟まれた構造の積層体を配置する、半導体装置の製造方法。
  10. 請求項8に記載の半導体装置の製造方法において、
    前記(d)工程と前記(e)工程との間に、前記第1絶縁層の上面を平坦化する工程を有する、半導体装置の製造方法。
  11. 請求項8に記載の半導体装置の製造方法において、
    前記支持基板は、剥離層を有しており、
    前記(h)工程で、前記剥離層を介して前記支持基板と前記第1配線層とを分離する、半導体装置の製造方法。
  12. 請求項8に記載の半導体装置の製造方法において、
    前記第1樹脂層および前記第2樹脂層は、ガラスクロスまたはアラミド不織布を含む、半導体装置の製造方法。
  13. 請求項8に記載の半導体装置の製造方法において、
    前記第2絶縁層は、絶縁性フィラーを含む、半導体装置の製造方法。
  14. 請求項8に記載の半導体装置の製造方法において、
    前記金属層は、銅合金からなり、
    前記金属層の厚さは、前記グラファイトシートの厚さより薄い、半導体装置の製造方法。
JP2016189362A 2016-09-28 2016-09-28 半導体装置およびその製造方法 Pending JP2018056264A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016189362A JP2018056264A (ja) 2016-09-28 2016-09-28 半導体装置およびその製造方法
US15/655,831 US20180090451A1 (en) 2016-09-28 2017-07-20 Semiconductor device and manufacturing method of the same
CN201710822938.5A CN107871671A (zh) 2016-09-28 2017-09-13 半导体器件及其制造方法
TW106131885A TW201826451A (zh) 2016-09-28 2017-09-18 半導體裝置及其製造方法
HK18105508.4A HK1246002A1 (zh) 2016-09-28 2018-04-27 半導體器件及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016189362A JP2018056264A (ja) 2016-09-28 2016-09-28 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2018056264A true JP2018056264A (ja) 2018-04-05

Family

ID=61685731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016189362A Pending JP2018056264A (ja) 2016-09-28 2016-09-28 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20180090451A1 (ja)
JP (1) JP2018056264A (ja)
CN (1) CN107871671A (ja)
HK (1) HK1246002A1 (ja)
TW (1) TW201826451A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102149794B1 (ko) * 2018-11-26 2020-08-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2020121813A1 (ja) * 2018-12-13 2020-06-18 株式会社村田製作所 樹脂基板、電子機器、および樹脂基板の製造方法
KR102545168B1 (ko) * 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
US11171118B2 (en) * 2019-07-03 2021-11-09 Micron Technology, Inc. Semiconductor assemblies including thermal circuits and methods of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE354466T1 (de) * 2000-12-12 2007-03-15 Core Technologies Inc C Leichte leiterplatte mit leitungsmaterial enthaltenden kernen
JP3822549B2 (ja) * 2002-09-26 2006-09-20 富士通株式会社 配線基板
CN100477891C (zh) * 2003-01-16 2009-04-08 富士通株式会社 多层布线基板及其制造方法、纤维强化树脂基板制造方法
JP4487664B2 (ja) * 2004-07-13 2010-06-23 コニカミノルタエムジー株式会社 インクジェット記録装置
US7183641B2 (en) * 2005-03-30 2007-02-27 Intel Corporation Integrated heat spreader with intermetallic layer and method for making
US9332632B2 (en) * 2014-08-20 2016-05-03 Stablcor Technology, Inc. Graphene-based thermal management cores and systems and methods for constructing printed wiring boards

Also Published As

Publication number Publication date
US20180090451A1 (en) 2018-03-29
HK1246002A1 (zh) 2018-08-31
CN107871671A (zh) 2018-04-03
TW201826451A (zh) 2018-07-16

Similar Documents

Publication Publication Date Title
JP4055717B2 (ja) 半導体装置およびその製造方法
TWI381785B (zh) 佈線板及其製造方法,暨半導體封裝及其製造方法
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JP5654160B2 (ja) 配線基板及び半導体装置
US10098243B2 (en) Printed wiring board and semiconductor package
JP2018056264A (ja) 半導体装置およびその製造方法
JP7202785B2 (ja) 配線基板及び配線基板の製造方法
JP5170253B2 (ja) 配線基板及び配線基板の製造方法
JP2019083340A (ja) 配線基板及びその製造方法
JP2017220543A (ja) 配線基板及び半導体装置、並びにそれらの製造方法
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JPWO2015064668A1 (ja) 配線基板、これを用いた実装構造体および積層シート
US9961767B2 (en) Circuit board and method of manufacturing circuit board
JP2018082084A (ja) プリント配線板およびプリント配線板の製造方法
JP5981368B2 (ja) 配線基板、これを用いた実装構造体および配線基板の製造方法
JP4521223B2 (ja) プリント配線板
JP5432354B2 (ja) 配線基板製造用の仮基板及びその製造方法
JP5334544B2 (ja) 配線基板、実装構造体及び電子装置
JP4892924B2 (ja) 多層プリント配線基板及びその製造方法
JP2010129942A (ja) 回路基板及びその製造方法並びに半導体装置及びその製造方法
JP2012009560A (ja) フレキシブル多層配線板、フレキシブル半導体装置及びフレキシブル多層配線板の製造方法
JP2009246145A (ja) 電子部品内蔵基板及びその製造方法とこれを用いた半導体装置
JP2012191101A (ja) 回路基板の製造方法
JP2019096676A (ja) 電子部品内蔵構造体及び電子部品内蔵構造体の製造方法
JP2017212356A (ja) 積層型基板およびその製造方法