JP2018025749A - Display - Google Patents
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Abstract
Description
本発明は、表示装置に関する。 The present invention relates to a display device.
近年、例えばOLED(Organic Light Emitting Diode)を発光素子として用いた表示装置が提案されている。OLEDは、電流値により輝度が変化する、いわゆる電流駆動型の表示素子である。このような表示装置の各画素は、OLEDと、OLEDの発光輝度を制御する画素回路とを有する。画素回路は、OLEDに供給する電流を制御する駆動トランジスタなどを有する。
この種の画素回路において、駆動トランジスタの閾値電圧のバラツキや変動を補償する構成が提案されている(例えば特許文献1を参照)。
In recent years, display devices using, for example, OLEDs (Organic Light Emitting Diodes) as light emitting elements have been proposed. An OLED is a so-called current-driven display element whose luminance changes depending on a current value. Each pixel of such a display device includes an OLED and a pixel circuit that controls light emission luminance of the OLED. The pixel circuit includes a drive transistor that controls a current supplied to the OLED.
In this type of pixel circuit, a configuration that compensates for variations and fluctuations in the threshold voltage of the drive transistor has been proposed (see, for example, Patent Document 1).
しかし、駆動トランジスタの閾値補償を高精度に行うには、画素回路に多くのトランジスタを設ける必要がある。トランジスタが多くなれば、画素回路の面積がその分、増加する。その結果、各画素の面積が大きくなり、高精細化が困難となる。本開示の一側面は、高精細化を実現する表示装置の提供を目的とする。 However, in order to perform the threshold compensation of the driving transistor with high accuracy, it is necessary to provide many transistors in the pixel circuit. As the number of transistors increases, the area of the pixel circuit increases correspondingly. As a result, the area of each pixel becomes large, and it becomes difficult to achieve high definition. An object of one aspect of the present disclosure is to provide a display device that achieves high definition.
本開示の一側面の表示装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に設けられた有機発光層とを備えた発光素子と、容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、前記画素回路は、前記発光素子への電流供給を停止すると共に前記容量と前記第1電極とを接続する。 A display device according to one aspect of the present disclosure includes a light emitting element including a first electrode, a second electrode, an organic light emitting layer provided between the first electrode and the second electrode, a capacitor, A pixel circuit including a driving transistor that causes a current corresponding to the voltage of the capacitor to flow to the light emitting element, and the pixel circuit stops supplying current to the light emitting element, and the capacitor and the first electrode And connect.
本開示の一側面によれば、表示装置において高精細化を実現できる。 According to one aspect of the present disclosure, high definition can be realized in a display device.
以下、実施の形態について図面を参照して詳細に説明する。なお、明細書、特許請求の範囲における“第1”、“第2”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。 Hereinafter, embodiments will be described in detail with reference to the drawings. The ordinal numbers such as “first” and “second” in the specification and claims are attached to clarify the relationship between elements and prevent confusion between elements. Therefore, these ordinal numbers do not limit the elements numerically.
以下の説明においては、発光素子として、OLED(Organic Light Emitting Diode、有機発光ダイオード)を用いるOLED表示装置について説明する。図1は表示装置の構成例を示すブロック図である。表示装置1は画素回路11、第1走査ドライバ12、第2走査ドライバ13、データドライバ14を含む。表示装置1は複数の画素回路11を含む。
In the following description, an OLED display device using an OLED (Organic Light Emitting Diode) as a light emitting element will be described. FIG. 1 is a block diagram illustrating a configuration example of a display device. The
複数の画素回路11はアクティブマトリクス部10に行列状に配置してある。本実施の形態においては、画素回路11はn行m列(n、mは2以上の整数)である。画素回路11はOLED素子110を含む。第1走査ドライバ12、第2走査ドライバ13は、制御信号を出力する。本実施の形態において、制御信号は4つの信号を含む。第1走査ドライバ12は制御信号S1、E1を出力する。第2走査ドライバ13は制御信号S2、制御信号E2を出力する。制御信号S1、S2、E1、E2は、それぞれnビットの信号である。なお、制御信号S1、S2は、走査信号とも呼ばれる。また、制御信号E1、E2は、発光制御信号とも呼ばれる。
The plurality of
制御信号S1、S2、E1、E2の各ビットが、各行の画素回路11に対して出力される。制御信号S2により、所定の行の画素回路11が、データ信号を受け付ける回路(いわゆる走査対象の画素回路)として選択される。データドライバ14は、制御信号S1、S2、E1、E2に従って選択された行の画素に対して、発光輝度に応じたデータ信号をデータ線に出力する。
Each bit of the control signals S1, S2, E1, and E2 is output to the
図2は、第1走査ドライバ12、第2走査ドライバ13の構成を示すブロック図である。図2Aは第1走査ドライバ12の構成を示す。第1走査ドライバ12はシフトレジスタS1、シフトレジスタE1を含む。シフトレジスタS1、シフトレジスタE1はそれぞれnビットのシフトレジスタである。
FIG. 2 is a block diagram showing the configuration of the
シフトレジスタS1は、制御信号STS1、2相クロック信号CKS、XCKSにより動作する。シフトレジスタS1はnビットの制御信号S1を出力する。シフトレジスタE1は、制御信号STE1、2相クロック信号CKE、XCKEにより動作する。シフトレジスタE1はnビットの制御信号E1を出力する。 The shift register S1 is operated by the control signal STS1 and the two-phase clock signals CKS and XCKS. The shift register S1 outputs an n-bit control signal S1. The shift register E1 is operated by the control signal STE1 and the two-phase clock signals CKE and XCKE. The shift register E1 outputs an n-bit control signal E1.
図2Bは第2走査ドライバ13の構成を示す。第2走査ドライバ13はシフトレジスタS2、シフトレジスタE2を含む。シフトレジスタS2、シフトレジスタE2はそれぞれnビットのシフトレジスタである。シフトレジスタS2は、制御信号STS2、2相クロック信号CKS、XCKSにより動作する。シフトレジスタS2はnビットの制御信号S1を出力する。シフトレジスタE2は、制御信号STE2、2相クロック信号CKE、XCKEにより動作する。シフトレジスタE2はnビットの制御信号E2を出力する。
FIG. 2B shows the configuration of the
(第1実施の形態)
図3は第1実施の形態における画素回路11の構成例を示す回路図である。画素回路11は、5つのトランジスタM1からM5、容量Cst、発光素子110を含む。トランジスタM1からM5は、例えば、TFT(Thin Film Transistor:薄膜トランジスタ)である。容量Cstは、いわゆる蓄積容量又は保持容量と呼ばれるものである。容量Cstはデータ信号に応じた電位を保持する。発光素子110はOLED素子である。図3では、発光素子110は、OLED素子の等価回路を示している。この等価回路は、発光ダイオードとキャパシタとの並列回路である。
(First embodiment)
FIG. 3 is a circuit diagram showing a configuration example of the
トランジスタM1は駆動トランジスタとも呼ばれ、発光素子110に流れる駆動電流を制御する。トランジスタM2からM5は、スイッチトランジスタである。トランジスタM2からM5のON・OFFを切り替えることにより、画素回路11の状態が遷移する。トランジスタM1のソースM1Sは、トランジスタM4を介して、電源供給線VDDと接続している。ソースM1Sは、また、トランジスタM2を介して、データ線Vdataと接続している。データ線Vdataは、図1のデータ線D1からDmのいずれかに対応する。トランジスタM1のドレインM1Dは、トランジスタM5を介して、発光素子110のアノード110Aと接続している。トランジスタM1のゲートM1Gは、容量Cstの一方の電極ec2と接続している。ゲートM1Gは、また、トランジスタM3のソースM3Sと接続している。
The transistor M1 is also referred to as a drive transistor, and controls a drive current flowing through the
トランジスタM2のソースM2Sはデータ線Vdataと接続している。トランジスタM2のドレインM2Dは、トランジスタM1のソースM1Sと、トランジスタM4のドレインM4Dとに接続している。トランジスタM2のゲートM2Gには、制御信号S2が入力される。トランジスタM3のドレインM3Dは、トランジスタM1のドレインM1DとトランジスタM5のソースM5Sとに接続している。トランジスタM3のゲートM3Gには、制御信号S1が入力される。トランジスタM4のゲートM4Gには、制御信号E1が入力される。トランジスタM5のドレインM5Dは、発光素子110のアノード110Aに接続している。トランジスタM5のゲートM5Gは制御信号E2が入力される。発光素子110のカソード110Cは電源供給線VSSと接続している。
The source M2S of the transistor M2 is connected to the data line Vdata. The drain M2D of the transistor M2 is connected to the source M1S of the transistor M1 and the drain M4D of the transistor M4. A control signal S2 is input to the gate M2G of the transistor M2. The drain M3D of the transistor M3 is connected to the drain M1D of the transistor M1 and the source M5S of the transistor M5. The control signal S1 is input to the gate M3G of the transistor M3. A control signal E1 is input to the gate M4G of the transistor M4. The drain M5D of the transistor M5 is connected to the
以下、本実施の形態における表示装置1の構成、動作について説明する。表示装置1は、発光素子110と、容量Cstと、画素回路11とを備える。発光素子110は、第1電極110Aと、第2電極110Cと、第1電極110Aと第2電極110Cとの間に設けられた有機発光層とを備える。画素回路11は、容量Cstと、容量Cstの電圧に応じた電流を発光素子110に流す駆動トランジスタM1とを備える。さらに、画素回路11は、発光素子110への電流供給を停止すると共に容量Cstと第1電極110Aとを接続する。第1電極110Aの一例は、発光素子110のアノード電極110Aである。第2電極110Cの一例は、発光素子110のカソード電極110Cである。容量の一例は、本実施の形態の容量Cstである。駆動トランジスタの一例は、本実施の形態のトランジスタM1である。
Hereinafter, the configuration and operation of the
駆動トランジスタM1は、第3電極M1Sと第4電極M1Dとを有し、ゲートM1Gに印加された電圧に応じて第3電極M1Sと第4電極M1Dとの間に流れる電流を制御するトランジスタである。 The drive transistor M1 has a third electrode M1S and a fourth electrode M1D, and controls a current flowing between the third electrode M1S and the fourth electrode M1D according to a voltage applied to the gate M1G. .
画素回路11は、さらに、第5電極と第6電極とを有し、第5電極と第6電極との導通を制御する第1制御素子〜第3の制御素子を備える。第1制御素子M4の第5電極M4Sは発光素子110に流れる電流の供給源である第1電源VDDに接続し、第1制御素子M4の第6電極M4Dは第3電極M1Sに接続する。第1制御素子M4の一例は、トランジスタM4である。第2制御素子M3の第5電極M3Sは、ゲートM1Gと容量Cstに接続し、第2制御素子M3の第6電極M3Dは第4電極M1Dに接続する。第2制御素子の一例は、トランジスタM3である。第3制御素子M5の第5電極M5Sは第4電極M1Dと第2制御素子M3の第6電極M3Dに接続し、第3制御素子M5の第6電極M5Dは第1電極110Aに接続する。第3制御素子の一例は、トランジスタM5である。画素回路11は、さらに、発光素子110の発光輝度に応じたデータ電圧を供給するデータ線に接続する第7電極M2Sと、第3電極M1Sに接続する第8電極M2Dとを有し、第7電極M2Sと第8電極M2Dとの導通を制御する第4制御素子M2を備える。第4制御素子の一例は、トランジスタM2である。
The
容量は、第3電極と、所定の電位に接続する第4電極とを備える。容量の一例は、容量Cstである。画素回路11は、第1電極と第3電極とを接続する。第3電極の一例は、容量Cstの一方の電極ec2である。第4電極の一例は、容量Cstの他方の電極ec1である。第3電極は第9電極とも呼ぶ。第4電極は第10電極とも呼ぶ。
The capacitor includes a third electrode and a fourth electrode connected to a predetermined potential. An example of the capacity is the capacity Cst. The
次に、画素回路11の動作について、図4〜図8を用いて説明する。図4〜図8では、図3に示す電極の符号は省略している。図4は画素回路11の動作を示す説明図である。図4Aは図3と同様な画素回路11を示す。図4Aは、画素回路11の回路図であり、以後の説明で用いるノードNaからノードNdを示している。ノードNaは、トランジスタM1のゲートM1G、容量Cstの一方の電極ec2、トランジスタM3のソースM3Sが接続するノードである。ノードNbは、トランジスタM1のソースM1S、トランジスタM2のドレインM2D、トランジスタM4のドレインM4Dが接続するノードである。ノードNcは、トランジスタM4のソースM4S、容量Cstの他方の電極ec1、電源供給線VDDが接続するノードである。ノードNdは、トランジスタM5のドレインM5D、発光素子110のアノード110Aが接続するノードである。
Next, the operation of the
画素回路11の動作は4つ期間に分けることが可能である。画素回路11は、4つの期間を1つのサイクルとして、動作を繰り返す。図4Bは画素回路11の各期間におけるトランジスタM2からM5のON・OFFの関係を示す表である。4つの期間は、放電期間、初期化期間、閾値検出及びデータ記憶期間(閾値検出&データ記憶期間とも呼ぶ)、発光期間である。放電期間では、トランジスタM3、M2、M4がOFFである。トランジスタM5がONである。初期化期間では、トランジスタM3、M5がONである。トランジスタM2、M4がOFFである。閾値検出&データ記憶期間では、トランジスタM3、M2がONである。トランジスタM4、M5がOFFである。発光期間では、トランジスタM3、M2がOFFである。トランジスタM4、M5がONである。
The operation of the
図4Cは画素回路11の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。横軸は時間を示す。時間幅1Hは、1水平期間を示す。縦軸は電位を示す。制御信号S1、S2、E1、E2それぞれは、アクティブロー信号である。すなわち、制御信号S1、S2、E1、E2の値がハイ(H)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はOFFとなる。制御信号S1、S2、E1、E2の値がロー(L)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はONとなる。Vdataは、データ信号電位が変化を示している。Vdataは、1水平期間1Hごとに更新される。図4Cに示す期間T0は、放電期間を示す。期間T1は初期化期間を示す。期間T2は閾値検出&データ記憶期間を示す。期間T3は発光期間を示す。期間T0からT2は発光素子110が発光しない非発光期間NLである。期間T3を除く期間T0、T1、T2の長さは、1水平期間と同じとしている。しかし、それに限らず、期間T0、T1、T2の長さを1水平期間より長くしてもよい。期間T0、T1、T2の長さを1水平期間より短くしてもよい。
FIG. 4C is a graph showing a change in each control signal and a data signal in each operation period of the
図5から図9は、画素回路11の各動作期間の動作を示す説明図である。図5Aから図9Aは、画素回路11の回路図を再掲している。図5Bから図9BはトランジスタM2〜M5のON・OFF状態を示す表である。図5Cから図9Cは、ノードNa、Nb、Ndの電位の時間変化を示したグラフである。
5 to 9 are explanatory diagrams illustrating the operation of the
図5は放電期間T0の動作を示す。放電期間T0では、トランジスタM2、M3、M4がOFFで、トランジスタM5がONである。トランジスタM4がOFFであるから、トランジスタM1は電源供給線VDDから切り離されている。よって、発光素子110への電流供給は停止している。発光素子110はアノード110Aカソード110C間容量に蓄えられた電荷を、電源供給線VDDの電位よりも低電位の電源供給線VSSを介して放電する。その結果、ノードNdは発光素子110の閾値電圧Vtholed程度まで低下する。ノードNa、ノードNbは、1サイクル前の発光期間での値を保っている。
FIG. 5 shows the operation during the discharge period T0. In the discharge period T0, the transistors M2, M3, and M4 are OFF and the transistor M5 is ON. Since the transistor M4 is OFF, the transistor M1 is disconnected from the power supply line VDD. Therefore, current supply to the
放電期間T0では、画素回路11は、電流供給の停止において、発光素子110に流れる電流の供給源である第1電源から駆動トランジスタM1への電流供給を停止する。第1電源の一例は、電源供給線VDDを含む電源である。
In the discharge period T0, the
図6は初期化期間T1を示す。初期化期間T1では、トランジスタM2、M4がOFFで、トランジスタM3、M5がONである。初期化期間T1では、トランジスタM3、M5がONであるので、容量Cstの一方の電極ec2と発光素子110のアノード電極110Aと電気的に接続する。その結果、容量Cstの一方の電極ec2が接続するノードNaは、ノードNdと同じ電位まで低下する。すなわち、ノードNaは発光素子110のアノード電位(Vtholed)となる。換言すれば、容量Cstの一方の電極ec2の電位は、アノード電位と同電位になる。容量Cstの他方の電極ec1が接続するノードNcは、電源供給線VDDにより、電位VDDとなっている。よって、容量Cstには、電位差VDD−Vtholedに応じた電荷が蓄積される。トランジスタM4がOFFであるので、発光素子110は電源供給線VDDから切り離されている。そのため、発光素子110に電流は流れず、アノード電位(ノードNdの電位)も上昇しない。ノードBは、放電期間T0での電位を保ったままである。
FIG. 6 shows the initialization period T1. In the initialization period T1, the transistors M2 and M4 are OFF and the transistors M3 and M5 are ON. In the initialization period T1, since the transistors M3 and M5 are ON, the one electrode ec2 of the capacitor Cst and the
画素回路11は、発光素子110への電流供給の停止において、第1制御素子M4を非導通にし、容量と第1電極との接続において、第2制御素子M3と第3制御素子M5とを導通する。
The
初期化期間T1において、画素回路11は、発光素子110への電流供給を停止すると共に容量Cstと第1電極とを接続する。
In the initialization period T1, the
図7は閾値検出&データ記憶期間T2を示す。閾値検出&データ記憶期間T2では、トランジスタM2、M3がONで、トランジスタM4、M5がOFFである。トランジスタM5がOFFとなることで、容量Cstの一方の電極ec2と接続するノードNaは、発光素子110のアノード電極110A(ノードNd)と切り離される。トランジスタM2がONとなることで、トランジスタM1のソースM1S(ノードNb)は、データ線電圧Vdataに固定される。一方、トランジスタM1のゲートM1G及びドレインM1Dの電圧はVtholedである。VtholedはVdataよりも低いので、ゲートM1G、ソースM1Sの電位差に応じた電流が、データ線VdataからトランジスタM2、M1、M3に流れる。ノードNaに電荷が蓄積されて、ノードNaの電位が上昇する。ゲートM1G(ノードNa)ソースM1S(ノードNb)間の電位差が、トランジスタM1の閾値電圧に達するまで、トランジスタM1には電流が流れる。ここで、トランジスタM1の閾値電圧をVth(Vth<0)とすると、ノードNaの電位は、Vdata+Vthとなる。また、容量Cstの電位差は、VDD−Vdata−Vthである。
FIG. 7 shows the threshold detection & data storage period T2. In the threshold detection & data storage period T2, the transistors M2 and M3 are ON and the transistors M4 and M5 are OFF. When the transistor M5 is turned off, the node Na connected to one electrode ec2 of the capacitor Cst is disconnected from the
画素回路11は、閾値検出&データ記憶期間T2において、容量Cstと第1電極110Aとを接続した後に、駆動トランジスタM1の閾値電圧と発光素子110の発光輝度に対応したデータ電圧Vdataとを容量Cstに蓄える。
In the threshold detection & data storage period T2, the
画素回路11は、放電期間T0、初期化期間T1において、トランジスタM4とトランジスタM2とをOFFする。トランジスタM5はONとする。閾値検出&データ記憶期間T2では、トランジスタM2をON、トランジスタM5をOFFとする。画素回路は、第1制御素子と第4制御素子とを非導通にした後に、第4制御素子を導通し第3制御素子を非導通にする。
The
図8は発光期間T3を示す。発光期間T3では、トランジスタM2、M3がOFFで、トランジスタM4、M5がONである。トランジスタM5がONであるから、トランジスタM1は発光素子110と接続する。トランジスタM1と発光素子110には、トランジスタM1のゲートM1G(ノードNa)ソースM1S(ノードNb)間の電位差に応じた電流が流れる。この電流により、発光素子110は発光する。このとき、発光素子110に流れる電流は、以下の式(1)により求まる。
FIG. 8 shows the light emission period T3. In the light emission period T3, the transistors M2 and M3 are OFF and the transistors M4 and M5 are ON. Since the transistor M5 is ON, the transistor M1 is connected to the
Ioled=β(Vgs-Vth)2 =β(Vdata+Vth-VDD-Vth)2=β(Vdata-VDD)2 …式(1)
β=μ*(W/L)*(Cox/2),μ:移動度,w:チャネル幅,L:チャネル長,Cox:ゲート容量
Ioled = β (Vgs-Vth) 2 = β (Vdata + Vth-VDD-Vth) 2 = β (Vdata-VDD) 2 Equation (1)
β = μ * (W / L) * (Cox / 2), μ: Mobility, w: Channel width, L: Channel length, Cox: Gate capacitance
式(1)に示したように、発光素子110に流れる電流は、データ線電圧Vdata、電源供給線電圧VDDにより決定される。発光素子110に流れる電流は、トランジスタM1の閾値電圧Vthに依存しない。よって、発光素子110に流れる電流は、トランジスタM1の閾値電圧の変動に影響を受けない。
As shown in Expression (1), the current flowing through the
画素回路11は、容量Cstと容量Cstの電圧に応じた電流を発光素子110に流す駆動トランジスタを備える。駆動トランジスタの一例は、トランジスタM1である。発光期間T3において、画素回路11は、第1電源VDDの電圧から、閾値電圧Vthとデータ電圧Vdataとを加算した電圧を減算した電圧(VDD−(Vdata+Vth))を容量Cstに蓄えた後に、容量Cstと第1電極110Aとの接続を切断すると共に第1電源VDDから駆動トランジスタM1への電流供給を開始し、さらに、容量Cstの電圧を駆動トランジスタM1のゲートM1Gに印加する。
The
閾値検出&データ記憶期間T2では、トランジスタM2はONとする。トランジスタM5はOFFとする。発光期間T3では、トランジスタM3とトランジスタM2とをOFFとし、トランジスタM4とトランジスタM5をONとする。画素回路11は、第4制御素子(M2)を導通し第3制御素子(M5)を非導通にした後に、第2制御素子(M3)と第4制御素子(M2)とを非導通にし、第1制御素子(M4)と第3制御素子(M5)とを導通する。
In the threshold detection & data storage period T2, the transistor M2 is turned on. The transistor M5 is turned off. In the light emission period T3, the transistors M3 and M2 are turned off, and the transistors M4 and M5 are turned on. The
発光期間T3の後は、再び放電期間T0に戻る。画素回路11は、容量Cstに蓄えた電圧をゲートM1Gに印加した後、発光素子110への電流供給を停止すると共に有機発光層に蓄積した電荷を、発光素子110を介して放電した後に、容量Cstと第1電極110Aとを接続し、放電後の第1電極110Aの電位で容量Cstを充電する。
After the light emission period T3, the discharge period T0 is resumed. After applying the voltage stored in the capacitor Cst to the gate M1G, the
画素回路11は、発光期間T3において、トランジスタM4をONとする。発光期間T3後では、画素回路11は、トランジスタM4をOFFとする。画素回路11は、発光素子110に電流を流した後、第1制御素子を非導通にして、発光素子110に蓄積された電荷を、発光素子110を介して放電する。
The
図9はシフトレジスタS1の動作を示す説明図である。シフトレジスタS1は制御信号S1(n)を出力する。シフトレジスタS1の動作クロックは、周期2Hを持つ2相クロックCKS、XCKSである。シフトレジスタS1の初段には、パルス幅が2Hのスタート信号STS1を入力する。シフトレジスタS1はクロック信号CKSの立ち下がり又はXCKSの立ち下がりに同期して、スタート信号STS1を1Hずつ遅らせて、伝搬する。シフトレジスタS1は、制御信号S1(2)として、制御信号S1(1)よりも時間H遅れて、スタート信号STS1を出力する。シフトレジスタS1は、制御信号S1(3)として、制御信号S1(2)よりも時間1H遅れて、スタート信号STS1を出力する。以下、同様である。シフトレジスタS1は、制御信号S1(n)として、制御信号S1(n−1)よりも時間1H遅れて、スタート信号STS1を出力する。 FIG. 9 is an explanatory diagram showing the operation of the shift register S1. The shift register S1 outputs a control signal S1 (n). The operation clock of the shift register S1 is two-phase clocks CKS and XCKS having a period of 2H. A start signal STS1 having a pulse width of 2H is input to the first stage of the shift register S1. The shift register S1 propagates the start signal STS1 delayed by 1H in synchronization with the falling edge of the clock signal CKS or the falling edge of XCKS. The shift register S1 outputs a start signal STS1 as a control signal S1 (2) with a time H delay from the control signal S1 (1). The shift register S1 outputs a start signal STS1 as a control signal S1 (3), delayed by 1H from the control signal S1 (2). The same applies hereinafter. The shift register S1 outputs the start signal STS1 as the control signal S1 (n) with a time delay of 1H from the control signal S1 (n-1).
図10はシフトレジスタS2の動作を示す説明図である。シフトレジスタS2は制御信号S2(n)を出力する。シフトレジスタS2の動作クロックは、周期2Hを持つ2相クロックCKS、XCKSである。シフトレジスタS2の初段には、パルス幅が1Hのスタート信号STS2を入力する。シフトレジスタS2は、クロック信号CKSの立ち上がり又は立ち下がり、若しくはクロック信号XCKSの立ち上がり又は立ち下がりに同期して、スタート信号STS2を1Hずつ遅らせて、伝搬させる。シフトレジスタS2は、制御信号S2(2)として、制御信号S2(1)よりも時間1H遅れて、スタート信号STS2を出力する。シフトレジスタS2は、制御信号S2(3)として、制御信号S2(2)よりも時間1H遅れて、スタート信号STS2を出力する。以下、同様である。シフトレジスタS2は、制御信号S2(n)として、制御信号S2(n−1)よりも時間1H遅れて、スタート信号STS2を出力する。 FIG. 10 is an explanatory diagram showing the operation of the shift register S2. The shift register S2 outputs a control signal S2 (n). The operation clock of the shift register S2 is two-phase clocks CKS and XCKS having a period of 2H. A start signal STS2 having a pulse width of 1H is input to the first stage of the shift register S2. The shift register S2 propagates the start signal STS2 by delaying it by 1H in synchronization with the rise or fall of the clock signal CKS or the rise or fall of the clock signal XCKS. The shift register S2 outputs the start signal STS2 as the control signal S2 (2) with a time delay of 1H from the control signal S2 (1). The shift register S2 outputs the start signal STS2 as the control signal S2 (3) with a time delay of 1H from the control signal S2 (2). The same applies hereinafter. The shift register S2 outputs the start signal STS2 as the control signal S2 (n) with a time delay of 1H from the control signal S2 (n-1).
図11はシフトレジスタE1の動作を示す説明図である。シフトレジスタE1は制御信号E1(n)を出力する。シフトレジスタE1の動作クロックは、周期2Hを持つ2相クロックCKE、XCKEである。シフトレジスタE1の初段には、パルス幅3Hのスタート信号STE1を入力する。シフトレジスタE1は、クロック信号CKE立ち下がり又はクロック信号XCKEの立ち下がりに同期して、スタート信号STE1を伝搬する。シフトレジスタE1は、制御信号E1(2)として、制御信号E1(1)よりも時間1H遅れて、スタート信号STE1を出力する。シフトレジスタE1は、制御信号E1(3)として、制御信号E1(2)よりも時間1H遅れて、スタート信号STE1を出力する。以下同様である。シフトレジスタE1は、制御信号E1(n)として、制御信号E1(n−1)よりも時間1H遅れて、スタート信号STE1を出力する。 FIG. 11 is an explanatory diagram showing the operation of the shift register E1. The shift register E1 outputs a control signal E1 (n). The operation clock of the shift register E1 is two-phase clocks CKE and XCKE having a period of 2H. A start signal STE1 having a pulse width of 3H is input to the first stage of the shift register E1. The shift register E1 propagates the start signal STE1 in synchronization with the falling edge of the clock signal CKE or the falling edge of the clock signal XCKE. The shift register E1 outputs the start signal STE1 as the control signal E1 (2) with a time delay of 1H from the control signal E1 (1). The shift register E1 outputs a start signal STE1 as the control signal E1 (3) with a time delay of 1H from the control signal E1 (2). The same applies hereinafter. The shift register E1 outputs the start signal STE1 as the control signal E1 (n) with a time delay of 1H from the control signal E1 (n-1).
図12はシフトレジスタE2の動作を示す説明図である。シフトレジスタE2は制御信号E2(n)を出力する。シフトレジスタE2の動作クロックは、周期2Hを持つ2相クロックCKE、XCKEである。シフトレジスタE2の初段には、パルス幅1Hのスタート信号STE2を入力する。シフトレジスタE2は、クロック信号CKEの立ち下がり又は立ち上がり、若しくはクロック信号XCKEの立ち下がり又は立ち上がりに同期して、スタート信号STE2を伝搬する。シフトレジスタE2は、制御信号E2(2)として、制御信号E2(1)よりも時間1H遅れて、スタート信号STE2を出力する。シフトレジスタE2は、制御信号E2(3)として、制御信号E2(2)よりも時間1H遅れて、スタート信号STE2を出力する。以下、同様である。シフトレジスタE2は、制御信号E2(n)として、制御信号E2(n−1)よりも時間1H遅れて、スタート信号STE2を出力する。シフトレジスタS1、S2、E1、E2は以上の動作を繰り返し行う。 FIG. 12 is an explanatory diagram showing the operation of the shift register E2. The shift register E2 outputs a control signal E2 (n). The operation clock of the shift register E2 is two-phase clocks CKE and XCKE having a period of 2H. A start signal STE2 having a pulse width of 1H is input to the first stage of the shift register E2. The shift register E2 propagates the start signal STE2 in synchronization with the falling or rising of the clock signal CKE or the falling or rising of the clock signal XCKE. The shift register E2 outputs the start signal STE2 as the control signal E2 (2) with a time delay of 1H from the control signal E2 (1). The shift register E2 outputs the start signal STE2 as the control signal E2 (3) with a time delay of 1H from the control signal E2 (2). The same applies hereinafter. The shift register E2 outputs the start signal STE2 as the control signal E2 (n) with a time delay of 1H from the control signal E2 (n-1). The shift registers S1, S2, E1, and E2 repeat the above operations.
本実施の形態において、放電期間T0を設ける意義について説明する。トランジスタM1の閾値電圧を精度良く検出するためには、ゲートM1G、ソースM1S間の電圧が、閾値電圧以上になるように、容量Cstを初期化することが好ましい。トランジスタM1の閾値を検出する場合、ソースM1S(ノードNb)はデータ電圧(Vdata)となる。そのため、ゲートM1G(ノードNa)は、データ電圧よりも閾値電圧下がった電圧で初期化する必要がある。初期化の電位は、明発光に対応するデータ電圧の場合が、最も低くする必要がある。この条件でマージン電圧が確保できないと、閾値検出が機能しない。初期化電圧の時点で、電流が流れるほどの電圧差がゲートM1G、ソースM1S間にないからである。 In the present embodiment, the significance of providing the discharge period T0 will be described. In order to accurately detect the threshold voltage of the transistor M1, it is preferable to initialize the capacitor Cst so that the voltage between the gate M1G and the source M1S is equal to or higher than the threshold voltage. When detecting the threshold value of the transistor M1, the source M1S (node Nb) becomes the data voltage (Vdata). Therefore, the gate M1G (node Na) needs to be initialized with a voltage lower than the data voltage by the threshold voltage. The initialization potential needs to be lowest when the data voltage corresponds to bright light emission. If the margin voltage cannot be secured under this condition, threshold detection does not function. This is because there is no voltage difference between the gate M1G and the source M1S so that a current flows at the time of the initialization voltage.
容量Cstの初期化にアノード電圧を用いる場合、アノード電圧が明発光直後の高い電圧であると、動作マージンが狭い。しかし、発光素子110に蓄えられた電荷を放電する期間を設け、アノード電圧を発光素子110の閾値電圧程度まで下げることで、動作マージンが広がる。図13は動作マージンの拡大を示す説明図である。電源電圧VDDを+5V、電源電圧VSSを−5Vとする。明発光データ電圧を4V、駆動トランジスタM1の閾値電圧を2Vとする。発光素子110の明発光後のアノード電圧を3.5Vとする。発光素子110の閾値電圧Vtholedを1.5Vとする。図13に示すように、アノード電圧を初期化電圧として用いると、図13の左側に示すように、動作マージン電圧は0.5Vとなる。それに対して、放電期間T0を設けて、発光素子110の閾値電圧Vtholedを初期化電圧とする場合、マージン電圧は2.5Vとなる。この例では、動作マージン電圧が0.5Vから2.5Vになり、2V広がる。
When the anode voltage is used to initialize the capacitor Cst, the operation margin is narrow when the anode voltage is a high voltage immediately after bright light emission. However, by providing a period for discharging the charge stored in the
以上のように、表示装置1では、初期化期間において、容量Cstと第1電極とを接続することで、容量における電位差を増大させる。
As described above, in the
本実施の形態は、以下の効果を奏する。初期化期間T1の前に放電期間T0を設けることで、初期化電圧を発光素子110の閾値電圧Vtholedとなる。それにより、初期化前の発光素子110が明発光であっても、閾値電圧Vtholedまで下げることが可能となる。それにより、トランジスタM1の閾値電圧Vthを検出するための動作マージンが拡大する。その結果、閾値電圧Vthのばらつきや長期間使用により閾値電圧Vthが変動しても、閾値電圧Vthの検出が可能となる。また、マージンが拡大すると、電源電圧VDD、VSSの電位差を下げることが可能となる。それにより、表示装置の消費電力の低減が可能となる。
This embodiment has the following effects. By providing the discharge period T0 before the initialization period T1, the initialization voltage becomes the threshold voltage Vthled of the
初期化期間において、トランジスタM1は電源供給線VDDから切り離されているため、発光素子110に電流は流れない。それにより、発光素子110が発光しないので、表示品位の低下を抑制可能となる。また、発光素子110に電流が流れないことにより、発光素子110のアノード電位が上昇しないので、トランジスタM1の閾値検出の精度低下を防ぐことが可能となる。
In the initialization period, since the transistor M1 is disconnected from the power supply line VDD, no current flows through the
このように、表示品位低下と駆動トランジスタM1の閾値検出の精度低下とを防ぐ画素回路11を4つのトランジスタと1つの容量とで実現できる。一般的に、駆動トランジスタの閾値検出の精度低下を防ぐ画素回路11では、5つ以上のトランジスタが必要である(例えば、特許文献1では、6つのトランジスタが必要である)。
As described above, the
しかし、本実施の形態における画素回路11は、4つのトランジスタと1つの容量とで実現できるので、5つ以上のトランジスタを有する画素回路や、2つ以上の容量を有する画素回路に比べて、画素回路の面積を削減できる。画素回路の面積が削減できるので、画素面積が削減できる。画素面積が削減できると単位面積あたりの画素数を増やすこと、すなわち高精細化が可能になる。
However, since the
さらに、容量Cstの初期化に発光素子110のアノード電圧を用いるので、初期化のための電源線や信号線の追加が不要となる。そのため、画素回路11内に初期化のための電源線や信号線の追加が不要になり、回路面積の削減に貢献する。その結果、さらなる高精細化が可能になる。
Furthermore, since the anode voltage of the
(第2実施の形態)
前述した第1実施の形態とは画素回路11内の結線が異なる第2実施の形態について説明する。第2実施の形態では、データドライバ14からデータ線Vdata(データ線D1からDmのいずれか)を介して供給されるデータ電圧のBrightとDarkが、第1実施の形態とは逆転している。
(Second embodiment)
A second embodiment in which the connection in the
図14は第2実施の形態における画素回路11の構成例を示す回路図である。図14において、図3と対応する部分には同一符号を付している。
FIG. 14 is a circuit diagram showing a configuration example of the
画素回路11は、5つのトランジスタM1(駆動トランジスタ)、トランジスタM2(第4制御素子)、トランジスタM3(第2制御素子)、トランジスタM4(第1制御素子)及びトランジスタM5(第3制御素子)と、容量Cstと、発光素子110とを含む。
The
トランジスタM1のソースM1S(第3電極)は、トランジスタM5のドレインM5D(第6電極)と容量Cstの他方の電極ec1(第10電極)とに接続している。トランジスタM1のドレインM1D(第4電極)は、発光素子110のアノード110A(第1電極)に接続している。トランジスタM1のゲートM1Gは、トランジスタM2のドレインM2D(第8電極)とトランジスタM4のドレインM4D(第6電極)とに接続している。発光素子110のカソード110C(第2電極)は、電源供給線VSSに接続している。
The source M1S (third electrode) of the transistor M1 is connected to the drain M5D (sixth electrode) of the transistor M5 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The drain M1D (fourth electrode) of the transistor M1 is connected to the
トランジスタM2のドレインM2Dは、トランジスタM1のゲートM1GとトランジスタM4のドレインM4D(第6電極)とに接続している。トランジスタM2のソースM2S(第7電極)は、データ線Vdataに接続している。トランジスタM2のゲートM2Gには、制御信号(走査信号)S2が入力される。 The drain M2D of the transistor M2 is connected to the gate M1G of the transistor M1 and the drain M4D (sixth electrode) of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタM3のドレインM3D(第6電極)は、トランジスタM4のソースM4S(第5電極)と容量Cstの一方の電極ec2(第9電極)とに接続している。トランジスタM3のソースM3S(第5電極)には、基準電圧源Vrefが接続されている。トランジスタM3のゲートM3Gには、制御信号(走査信号)S1が入力される。 The drain M3D (sixth electrode) of the transistor M3 is connected to the source M4S (fifth electrode) of the transistor M4 and one electrode ec2 (ninth electrode) of the capacitor Cst. A reference voltage source Vref is connected to the source M3S (fifth electrode) of the transistor M3. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタM4のソースM4Sは、トランジスタM3のドレインM3Dと容量Cstの一方の電極ec2とに接続している。トランジスタM4のドレインM4Dは、トランジスタM1のゲートM1GとトランジスタM2のドレインM2Dとに接続している。トランジスタM4のゲートM4Gには、制御信号(発光制御信号)E1が入力される。 The source M4S of the transistor M4 is connected to the drain M3D of the transistor M3 and one electrode ec2 of the capacitor Cst. The drain M4D of the transistor M4 is connected to the gate M1G of the transistor M1 and the drain M2D of the transistor M2. A control signal (light emission control signal) E1 is input to the gate M4G of the transistor M4.
トランジスタM5のドレインM5Dは、トランジスタM1のソースM1Sと容量Cstの他方の電極ec1とに接続している。トランジスタM5のソースM5S(第5電極)には、第1電源VDDが接続されている。トランジスタM5のゲートM5Gには、制御信号(発光制御信号)E2が入力される。 The drain M5D of the transistor M5 is connected to the source M1S of the transistor M1 and the other electrode ec1 of the capacitor Cst. A first power supply VDD is connected to the source M5S (fifth electrode) of the transistor M5. A control signal (light emission control signal) E2 is input to the gate M5G of the transistor M5.
図15は第2実施の形態における画素回路11の動作を示す説明図である。図15Aは図14と同様な画素回路11を示す回路図であり、図15Bは画素回路11の各期間におけるトランジスタM2からM5のON・OFFの関係を示す表であり、図15Cは画素回路11の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 15 is an explanatory diagram showing the operation of the
第2実施の形態にあって、図15Bに示すように、各トランジスタM2、M3、M4及びM5のON・OFFの切替えタイミングは、第1実施の形態(図4B参照)と同じである。また、第2実施の形態にあって、図15Cに示すように、各制御信号S1、S2、E1及びE2のハイ/ローのパターンは、第1実施の形態(図4C参照)と同じである。しかし、第2実施の形態では、図15Cに示すように、データ電圧VdataのBrightとDarkが、第1実施の形態(図4C参照)とは逆転している。 In the second embodiment, as shown in FIG. 15B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). Further, in the second embodiment, as shown in FIG. 15C, the high / low patterns of the control signals S1, S2, E1, and E2 are the same as those in the first embodiment (see FIG. 4C). . However, in the second embodiment, as shown in FIG. 15C, the Bright and Dark of the data voltage Vdata are reversed from those in the first embodiment (see FIG. 4C).
放電期間T0及び初期化期間T1にあって、駆動トランジスタであるトランジスタM1のゲートM1Gの電位を固定するトランジスタM4をOFFとしていることにより、トランジスタM1がOFFとなって、トランジスタM1を介した発光素子110への充電は行われない。その結果、発光素子110のアノード110Aの電位は閾値電圧Vtholedまで低下し、不要な発光が行われない。
In the discharge period T0 and the initialization period T1, the transistor M4 that fixes the potential of the gate M1G of the transistor M1, which is the driving transistor, is turned OFF, so that the transistor M1 is turned OFF, and the light emitting element via the transistor M1 Charging to 110 is not performed. As a result, the potential of the
(第3実施の形態)
前述した第1実施の形態とは画素回路11内の結線が異なる第3実施の形態について説明する。第3実施の形態では、使用するTFTをすべてN型TFTで構成している。
(Third embodiment)
A third embodiment in which the connection in the
図16は第3実施の形態における画素回路11の構成例を示す回路図である。図16において、図3と対応する部分には同一符号を付している。
FIG. 16 is a circuit diagram showing a configuration example of the
画素回路11は、5つのトランジスタM1(駆動トランジスタ)、トランジスタM2(第4制御素子)、トランジスタM3(第2制御素子)、トランジスタM4(第1制御素子)及びトランジスタM5(第3制御素子)と、容量Cstと、発光素子110とを含む。
The
トランジスタM1のゲートM1Gは、トランジスタM3のドレインM3D(第6電極)と容量Cstの他方の電極ec1(第10電極)とに接続している。トランジスタM1のソースM1S(第3電極)は、トランジスタM3のソースM3S(第5電極)とトランジスタM5のドレインM5D(第6電極)とに接続している。トランジスタM1のドレインM1D(第4電極)は、トランジスタM2のドレインM2D(第8電極)と、トランジスタM4のソースM4S(第5電極)とに接続している。 The gate M1G of the transistor M1 is connected to the drain M3D (sixth electrode) of the transistor M3 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The source M1S (third electrode) of the transistor M1 is connected to the source M3S (fifth electrode) of the transistor M3 and the drain M5D (sixth electrode) of the transistor M5. The drain M1D (fourth electrode) of the transistor M1 is connected to the drain M2D (eighth electrode) of the transistor M2 and the source M4S (fifth electrode) of the transistor M4.
トランジスタM2のドレインM2Dは、トランジスタM1のドレインM1Dと、トランジスタM4のソースM4Sとに接続している。トランジスタM2のソースM2S(第7電極)は、データ線Vdataに接続している。トランジスタM2のゲートM2Gには、制御信号(走査信号)S2が入力される。 The drain M2D of the transistor M2 is connected to the drain M1D of the transistor M1 and the source M4S of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタM3のソースM3S(第5電極)は、トランジスタM1のソースM1SとトランジスタM5のドレインM5Dとに接続している。トランジスタM3のドレインM3Dは、トランジスタM1のゲートM1Gと容量Cstの他方の電極ec1(第4電極)とに接続している。トランジスタM3のゲートM3Gには、制御信号(走査信号)S1が入力される。 The source M3S (fifth electrode) of the transistor M3 is connected to the source M1S of the transistor M1 and the drain M5D of the transistor M5. The drain M3D of the transistor M3 is connected to the gate M1G of the transistor M1 and the other electrode ec1 (fourth electrode) of the capacitor Cst. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタM4のソースM4Sは、トランジスタM1のドレインM1DとトランジスタM2のドレインM2Dとに接続している。トランジスタM4のドレインM4Dは、発光素子110のアノード110A(第1電極)と容量Cstの一方の電極ec2(第9電極)とに接続している。トランジスタM4のゲートM4Gには、制御信号(発光制御信号)E1が入力される。発光素子110のカソード110C(第2電極)は、電源供給線VSSに接続している。
The source M4S of the transistor M4 is connected to the drain M1D of the transistor M1 and the drain M2D of the transistor M2. The drain M4D of the transistor M4 is connected to the
トランジスタM5のドレインM5Dは、トランジスタM1のソースM1SとトランジスタM3のソースM3Sとに接続している。トランジスタM5のソースM5S(第5電極)には、第1電源VDDが接続されている。トランジスタM5のゲートM5Gには、制御信号(発光制御信号)E2が入力される。 The drain M5D of the transistor M5 is connected to the source M1S of the transistor M1 and the source M3S of the transistor M3. A first power supply VDD is connected to the source M5S (fifth electrode) of the transistor M5. A control signal (light emission control signal) E2 is input to the gate M5G of the transistor M5.
図17は第3実施の形態における画素回路11の動作を示す説明図である。図17Aは図16と同様な画素回路11を示す回路図であり、図17Bは画素回路11の各期間におけるトランジスタM2からM5のON・OFFの関係を示す表であり、図17Cは画素回路11の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 17 is an explanatory diagram showing the operation of the
第3実施の形態にあって、図17Bに示すように、各トランジスタM2、M3、M4及びM5のON・OFFの切替えタイミングは、第1実施の形態(図4B参照)と同じである。但し、第3実施の形態にあっては、図17Cに示すように、制御信号S1、S2、E1、E2それぞれは、アクティブハイ信号である。すなわち、制御信号S1、S2、E1、E2の値がハイ(H)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はONとなる。制御信号S1、S2、E1、E2の値がロー(L)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はOFFとなる。また、第2実施の形態では、図17Cに示すように、データ電圧VdataのBrightとDarkが、第1実施の形態(図4C参照)とは逆転している。 In the third embodiment, as shown in FIG. 17B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). However, in the third embodiment, as shown in FIG. 17C, each of the control signals S1, S2, E1, and E2 is an active high signal. That is, when the values of the control signals S1, S2, E1, and E2 are high (H), the corresponding transistors M3, M2, M4, and M5 are turned on. When the values of the control signals S1, S2, E1, and E2 are low (L), the corresponding transistors M3, M2, M4, and M5 are turned off. In the second embodiment, as shown in FIG. 17C, Bright and Dark of the data voltage Vdata are reversed from those in the first embodiment (see FIG. 4C).
放電期間T0及び初期化期間T1にあって、トランジスタM4をOFFとしていることにより、発光素子110のアノード110Aの電位は閾値電圧Vtholedまで低下し、容量Cstの一方の電極ec2の電位もVtholedに初期化される。
In the discharge period T0 and the initialization period T1, by turning off the transistor M4, the potential of the
(第4実施の形態)
前述した第1実施の形態とは画素回路11内の結線が異なる第4実施の形態について説明する。第4実施の形態では、使用するTFTをすべてN型TFTで構成している。
(Fourth embodiment)
A fourth embodiment in which the connection in the
図18は第4実施の形態における画素回路11の構成例を示す回路図である。図18において、図3と対応する部分には同一符号を付している。
FIG. 18 is a circuit diagram showing a configuration example of the
トランジスタM1のゲートM1Gは、トランジスタM2のドレインM2D(第8電極)とトランジスタM4のソースM4S(第5電極)とに接続している。トランジスタM1のドレインM1D(第4電極)は、トランジスタM5のソースM5S(第5電極)と容量Cstの他方の電極ec1(第10電極)とに接続している。トランジスタM1のソースM1S(第3電極)には、第1電源VDDが接続されている。 The gate M1G of the transistor M1 is connected to the drain M2D (eighth electrode) of the transistor M2 and the source M4S (fifth electrode) of the transistor M4. The drain M1D (fourth electrode) of the transistor M1 is connected to the source M5S (fifth electrode) of the transistor M5 and the other electrode ec1 (tenth electrode) of the capacitor Cst. A first power supply VDD is connected to the source M1S (third electrode) of the transistor M1.
トランジスタM2のドレインM2Dは、トランジスタM1のゲートM1GとトランジスタM4のソースM4S(第5電極)とに接続している。トランジスタM2のソースM2S(第7電極)は、データ線Vdataに接続している。トランジスタM2のゲートM2Gには、制御信号(走査信号)S2が入力される。 The drain M2D of the transistor M2 is connected to the gate M1G of the transistor M1 and the source M4S (fifth electrode) of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタM3のドレインM3D(第6電極)は、トランジスタM4のドレインM4D(第6電極)と容量Cstの一方の電極ec2(第9電極)とに接続している。トランジスタM3のソースM3S(第5電極)には、基準電圧源Vrefが接続されている。トランジスタM3のゲートM3Gには、制御信号(走査信号)S1が入力される。 The drain M3D (sixth electrode) of the transistor M3 is connected to the drain M4D (sixth electrode) of the transistor M4 and one electrode ec2 (ninth electrode) of the capacitor Cst. A reference voltage source Vref is connected to the source M3S (fifth electrode) of the transistor M3. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタM4のソースM4Sは、トランジスタM1のゲートM1GとトランジスタM2のドレインM2Dとに接続している。トランジスタM4のドレインM4Dは、トランジスタM3のドレインM3Dと容量Cstの一方の電極ec2とに接続している。トランジスタM4のゲートM4Gには、制御信号(発光制御信号)E1が入力される。 The source M4S of the transistor M4 is connected to the gate M1G of the transistor M1 and the drain M2D of the transistor M2. The drain M4D of the transistor M4 is connected to the drain M3D of the transistor M3 and one electrode ec2 of the capacitor Cst. A control signal (light emission control signal) E1 is input to the gate M4G of the transistor M4.
トランジスタM5のソースM5Sは、トランジスタM1のドレインM1Dと容量Cstの他方の電極ec1(第10電極)とに接続している。トランジスタM5のドレインM5D(第6電極)は、発光素子110のアノード110A(第1電極)に接続している。トランジスタM5のゲートM5Gには、制御信号(発光制御信号)E2が入力される。発光素子110のカソード110C(第2電極)は、電源供給線VSSに接続している。
The source M5S of the transistor M5 is connected to the drain M1D of the transistor M1 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The drain M5D (sixth electrode) of the transistor M5 is connected to the
図19は第4実施の形態における画素回路11の動作を示す説明図である。図19Aは図18と同様な画素回路11を示す回路図であり、図19Bは画素回路11の各期間におけるトランジスタM2からM5のON・OFFの関係を示す表であり、図19Cは画素回路11の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 19 is an explanatory diagram showing the operation of the
第4実施の形態にあって、図19Bに示すように、各トランジスタM2、M3、M4及びM5のON・OFFの切替えタイミングは、第1実施の形態(図4B参照)と同じである。但し、第4実施の形態にあっては、図19Cに示すように、制御信号S1、S2、E1、E2それぞれは、アクティブハイ信号である。すなわち、制御信号S1、S2、E1、E2の値がハイ(H)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はONとなる。制御信号S1、S2、E1、E2の値がロー(L)のときは、それぞれに対応するトランジスタM3、M2、M4、M5はOFFとなる。 In the fourth embodiment, as shown in FIG. 19B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). However, in the fourth embodiment, as shown in FIG. 19C, each of the control signals S1, S2, E1, and E2 is an active high signal. That is, when the values of the control signals S1, S2, E1, and E2 are high (H), the corresponding transistors M3, M2, M4, and M5 are turned on. When the values of the control signals S1, S2, E1, and E2 are low (L), the corresponding transistors M3, M2, M4, and M5 are turned off.
放電期間T0及び初期化期間T1にあって、駆動トランジスタであるトランジスタM1のゲートM1Gの電位を固定するトランジスタM4をOFFとしていることにより、トランジスタM1を介した発光素子110への充電は行われない。発光素子110のアノード110Aの電位は閾値電圧Vtholedまで低下し、容量Cstの他方の電極ec1もVtholedに初期化される。
In the discharge period T0 and the initialization period T1, the transistor M4 that fixes the potential of the gate M1G of the transistor M1, which is the driving transistor, is turned off, so that the
各実施の形態で記載されている技術的特徴(構成要件)はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
The technical features (components) described in each embodiment can be combined with each other, and a new technical feature can be formed by combining them.
The embodiments disclosed herein are illustrative in all respects and should not be considered as restrictive. The scope of the present invention is defined not by the above-mentioned meaning but by the scope of the claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.
1 表示装置
11 画素回路
110 発光素子(OLED素子)
110A アノード電極
110C カソード電極
Cst 容量
M1 トランジスタ(駆動トランジスタ)
M2 トランジスタ(第4制御素子)
M3 トランジスタ(第2制御素子)
M4 トランジスタ(第1制御素子)
M5 トランジスタ(第3制御素子)
DESCRIPTION OF
M2 transistor (fourth control element)
M3 transistor (second control element)
M4 transistor (first control element)
M5 transistor (third control element)
Claims (15)
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記画素回路は、前記発光素子への電流供給を停止すると共に前記容量と前記第1電極とを接続する表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The pixel circuit is a display device that stops current supply to the light emitting element and connects the capacitor and the first electrode.
前記画素回路は、さらに、第5電極と第6電極とを有し、前記第5電極と前記第6電極との導通を制御する第1制御素子〜第3制御素子を備え、
前記第1制御素子の第5電極は前記発光素子に流れる電流の供給源である第1電源に接続し、前記第1制御素子の第6電極は前記第3電極に接続し、
前記第2制御素子の第5電極は、前記ゲートと前記容量に接続し、前記第2制御素子の第6電極は前記第4電極に接続し、
前記第3制御素子の第5電極は前記第4電極と前記第2制御素子の第6電極に接続し、前記第3制御素子の第6電極は前記第1電極に接続し、
前記画素回路は、前記発光素子への電流供給の停止において、前記第1制御素子を非導通にし、前記容量と前記第1電極との接続において、前記第2制御素と前記第3制御素子とを導通する請求項1に記載の表示装置。 The driving transistor includes a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to the gate,
The pixel circuit further includes a first control element to a third control element that includes a fifth electrode and a sixth electrode, and controls conduction between the fifth electrode and the sixth electrode.
A fifth electrode of the first control element is connected to a first power source that is a supply source of a current flowing through the light emitting element; a sixth electrode of the first control element is connected to the third electrode;
A fifth electrode of the second control element is connected to the gate and the capacitor; a sixth electrode of the second control element is connected to the fourth electrode;
A fifth electrode of the third control element is connected to the fourth electrode and a sixth electrode of the second control element; a sixth electrode of the third control element is connected to the first electrode;
The pixel circuit makes the first control element non-conductive when current supply to the light emitting element is stopped, and connects the second control element and the third control element when connecting the capacitor and the first electrode. The display device according to claim 1, wherein the display device is conductive.
前記画素回路は、前記第4制御素子を非導通にする請求項6に記載の表示装置。 The pixel circuit further includes a seventh electrode connected to a data line for supplying a data voltage corresponding to light emission luminance of the light emitting element, and an eighth electrode connected to the third electrode, and the seventh electrode And a fourth control element for controlling conduction between the first electrode and the eighth electrode,
The display device according to claim 6, wherein the pixel circuit makes the fourth control element non-conductive.
前記画素回路は、前記第1電極と前記第3電極とを接続する請求項1に記載の表示装置。 The capacitor includes a third electrode and a fourth electrode connected to a predetermined potential,
The display device according to claim 1, wherein the pixel circuit connects the first electrode and the third electrode.
前記第2制御素子の第5電極は前記第9電極に接続する請求項6に記載の表示装置。 The capacitor includes a ninth electrode and a tenth electrode connected to a predetermined potential,
The display device according to claim 6, wherein the fifth electrode of the second control element is connected to the ninth electrode.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第3電極と第4電極とを有し、ゲートに印加された電圧に応じて前記第3電極と前記第4電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第5電極と第6電極とを有し、前記第5電極と前記第6電極との導通を制御する第1制御素子〜第3制御素子と、第7電極と第8電極とを有し、前記第7電極と前記第8電極との導通を制御する第4制御素子とを備えており、
前記駆動トランジスタの第4電極は前記第1電極に接続し、
前記第1制御素子の第5電極は前記容量に接続し、前記第1制御素子の第6電極は前記ゲートに接続し、
前記第2制御素子の第5電極は基準電源に接続し、前記第2制御素子の第6電極は前記容量と前記第1制御素子の第5電極とに接続し、
前記第3制御素子の第5電極は前記発光素子に流れる電流の供給源である第1電源に接続し、前記第3制御素子の第6電極は前記容量と前記第4電極とに接続し、
前記第4制御素子の第7電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第4制御素子の第8電極は前記ゲートと前記第1制御素子の第6電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A fourth electrode of the driving transistor is connected to the first electrode;
A fifth electrode of the first control element is connected to the capacitor; a sixth electrode of the first control element is connected to the gate;
A fifth electrode of the second control element is connected to a reference power source; a sixth electrode of the second control element is connected to the capacitor and a fifth electrode of the first control element;
A fifth electrode of the third control element is connected to a first power source that is a supply source of a current flowing through the light emitting element; a sixth electrode of the third control element is connected to the capacitor and the fourth electrode;
The seventh electrode of the fourth control element is connected to a data line for supplying a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is connected to the gate and the first control element. Display device connected to 6 electrodes.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第3電極と第4電極とを有し、ゲートに印加された電圧に応じて前記第3電極と前記第4電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第5電極と第6電極とを有し、前記第5電極と前記第6電極との導通を制御する第1制御素子〜第3制御素子と、第7電極と第8電極とを有し、前記第7電極と前記第8電極との導通を制御する第4制御素子とを備えており、
前記第1制御素子の第5電極は前記第4電極に接続し、前記第1制御素子の第6電極は前記負荷と前記第1電極とに接続し、
前記第2制御素子の第6電極は前記負荷と前記ゲートとに接続し、
前記第3制御素子の第5電極は前記発光素子に流れる電流の供給源である第1電源に接続し、前記第3制御素子の第6電極は前記第3電極と前記第2制御素子の第5電極とに接続し、
前記第4制御素子の第7電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第4制御素子の第8電極は前記第4電極と前記第1制御素子の第5電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A fifth electrode of the first control element is connected to the fourth electrode; a sixth electrode of the first control element is connected to the load and the first electrode;
A sixth electrode of the second control element is connected to the load and the gate;
The fifth electrode of the third control element is connected to a first power source that is a supply source of current flowing through the light emitting element, and the sixth electrode of the third control element is the third electrode of the third control element and the second control element Connected to 5 electrodes,
The seventh electrode of the fourth control element is connected to a data line that supplies a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is the fourth electrode and the first control element. A display device connected to the fifth electrode.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第3電極と第4電極とを有し、ゲートに印加された電圧に応じて前記第3電極と前記第4電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第5電極と第6電極とを有し、前記第5電極と前記第6電極との導通を制御する第1制御素子〜第3制御素子と、第7電極と第8電極とを有し、前記第7電極と前記第8電極との導通を制御する第4制御素子とを備えており、
前記駆動トランジスタの第3電極は前記発光素子に流れる電流の供給源である第1電源に接続し、
前記第1制御素子の第5電極は前記ゲートに接続し、前記第1制御素子の第6電極は前記容量に接続し、
前記第2制御素子の第5電極は基準電源に接続し、前記第2制御素子の第6電極は前記負荷と前記前記第1制御素子の第6電極とに接続し、
前記第3制御素子の第5電極は前記負荷と前記第4電極とに接続し、前記第3制御素子の第6電極は前記第1電極に接続し、
前記第4制御素子の第7電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第4制御素子の第8電極は前記ゲートと前記第1制御素子の第5電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A third electrode of the driving transistor is connected to a first power source which is a supply source of a current flowing through the light emitting element;
A fifth electrode of the first control element is connected to the gate; a sixth electrode of the first control element is connected to the capacitor;
A fifth electrode of the second control element is connected to a reference power source, a sixth electrode of the second control element is connected to the load and a sixth electrode of the first control element;
A fifth electrode of the third control element is connected to the load and the fourth electrode; a sixth electrode of the third control element is connected to the first electrode;
The seventh electrode of the fourth control element is connected to a data line for supplying a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is connected to the gate and the first control element. Display device connected to 5 electrodes.
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C22 | Notice of designation (change) of administrative judge |
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C22 | Notice of designation (change) of administrative judge |
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C22 | Notice of designation (change) of administrative judge |
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C13 | Notice of reasons for refusal |
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C22 | Notice of designation (change) of administrative judge |
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C13 | Notice of reasons for refusal |
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