JP2018025749A - Display - Google Patents
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Abstract
Description
本発明は、表示装置に関する。 The present invention relates to a display device.
近年、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を発光素子として用いた表示装置が提案されている。ＯＬＥＤは、電流値により輝度が変化する、いわゆる電流駆動型の表示素子である。このような表示装置の各画素は、ＯＬＥＤと、ＯＬＥＤの発光輝度を制御する画素回路とを有する。画素回路は、ＯＬＥＤに供給する電流を制御する駆動トランジスタなどを有する。
この種の画素回路において、駆動トランジスタの閾値電圧のバラツキや変動を補償する構成が提案されている（例えば特許文献１を参照）。
In recent years, display devices using, for example, OLEDs (Organic Light Emitting Diodes) as light emitting elements have been proposed. An OLED is a so-called current-driven display element whose luminance changes depending on a current value. Each pixel of such a display device includes an OLED and a pixel circuit that controls light emission luminance of the OLED. The pixel circuit includes a drive transistor that controls a current supplied to the OLED.
In this type of pixel circuit, a configuration that compensates for variations and fluctuations in the threshold voltage of the drive transistor has been proposed (see, for example, Patent Document 1).
しかし、駆動トランジスタの閾値補償を高精度に行うには、画素回路に多くのトランジスタを設ける必要がある。トランジスタが多くなれば、画素回路の面積がその分、増加する。その結果、各画素の面積が大きくなり、高精細化が困難となる。本開示の一側面は、高精細化を実現する表示装置の提供を目的とする。 However, in order to perform the threshold compensation of the driving transistor with high accuracy, it is necessary to provide many transistors in the pixel circuit. As the number of transistors increases, the area of the pixel circuit increases correspondingly. As a result, the area of each pixel becomes large, and it becomes difficult to achieve high definition. An object of one aspect of the present disclosure is to provide a display device that achieves high definition.
本開示の一側面の表示装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた有機発光層とを備えた発光素子と、容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、前記画素回路は、前記発光素子への電流供給を停止すると共に前記容量と前記第１電極とを接続する。 A display device according to one aspect of the present disclosure includes a light emitting element including a first electrode, a second electrode, an organic light emitting layer provided between the first electrode and the second electrode, a capacitor, A pixel circuit including a driving transistor that causes a current corresponding to the voltage of the capacitor to flow to the light emitting element, and the pixel circuit stops supplying current to the light emitting element, and the capacitor and the first electrode And connect.
本開示の一側面によれば、表示装置において高精細化を実現できる。 According to one aspect of the present disclosure, high definition can be realized in a display device.
以下、実施の形態について図面を参照して詳細に説明する。なお、明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。 Hereinafter, embodiments will be described in detail with reference to the drawings. The ordinal numbers such as “first” and “second” in the specification and claims are attached to clarify the relationship between elements and prevent confusion between elements. Therefore, these ordinal numbers do not limit the elements numerically.
以下の説明においては、発光素子として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）を用いるＯＬＥＤ表示装置について説明する。図１は表示装置の構成例を示すブロック図である。表示装置１は画素回路１１、第１走査ドライバ１２、第２走査ドライバ１３、データドライバ１４を含む。表示装置１は複数の画素回路１１を含む。
In the following description, an OLED display device using an OLED (Organic Light Emitting Diode) as a light emitting element will be described. FIG. 1 is a block diagram illustrating a configuration example of a display device. The
複数の画素回路１１はアクティブマトリクス部１０に行列状に配置してある。本実施の形態においては、画素回路１１はｎ行ｍ列（ｎ、ｍは２以上の整数）である。画素回路１１はＯＬＥＤ素子１１０を含む。第１走査ドライバ１２、第２走査ドライバ１３は、制御信号を出力する。本実施の形態において、制御信号は４つの信号を含む。第１走査ドライバ１２は制御信号Ｓ１、Ｅ１を出力する。第２走査ドライバ１３は制御信号Ｓ２、制御信号Ｅ２を出力する。制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２は、それぞれｎビットの信号である。なお、制御信号Ｓ１、Ｓ２は、走査信号とも呼ばれる。また、制御信号Ｅ１、Ｅ２は、発光制御信号とも呼ばれる。
The plurality of
制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の各ビットが、各行の画素回路１１に対して出力される。制御信号Ｓ２により、所定の行の画素回路１１が、データ信号を受け付ける回路（いわゆる走査対象の画素回路）として選択される。データドライバ１４は、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２に従って選択された行の画素に対して、発光輝度に応じたデータ信号をデータ線に出力する。
Each bit of the control signals S1, S2, E1, and E2 is output to the
図２は、第１走査ドライバ１２、第２走査ドライバ１３の構成を示すブロック図である。図２Ａは第１走査ドライバ１２の構成を示す。第１走査ドライバ１２はシフトレジスタＳ１、シフトレジスタＥ１を含む。シフトレジスタＳ１、シフトレジスタＥ１はそれぞれｎビットのシフトレジスタである。
FIG. 2 is a block diagram showing the configuration of the
シフトレジスタＳ１は、制御信号ＳＴＳ１、２相クロック信号ＣＫＳ、ＸＣＫＳにより動作する。シフトレジスタＳ１はｎビットの制御信号Ｓ１を出力する。シフトレジスタＥ１は、制御信号ＳＴＥ１、２相クロック信号ＣＫＥ、ＸＣＫＥにより動作する。シフトレジスタＥ１はｎビットの制御信号Ｅ１を出力する。 The shift register S1 is operated by the control signal STS1 and the two-phase clock signals CKS and XCKS. The shift register S1 outputs an n-bit control signal S1. The shift register E1 is operated by the control signal STE1 and the two-phase clock signals CKE and XCKE. The shift register E1 outputs an n-bit control signal E1.
図２Ｂは第２走査ドライバ１３の構成を示す。第２走査ドライバ１３はシフトレジスタＳ２、シフトレジスタＥ２を含む。シフトレジスタＳ２、シフトレジスタＥ２はそれぞれｎビットのシフトレジスタである。シフトレジスタＳ２は、制御信号ＳＴＳ２、２相クロック信号ＣＫＳ、ＸＣＫＳにより動作する。シフトレジスタＳ２はｎビットの制御信号Ｓ１を出力する。シフトレジスタＥ２は、制御信号ＳＴＥ２、２相クロック信号ＣＫＥ、ＸＣＫＥにより動作する。シフトレジスタＥ２はｎビットの制御信号Ｅ２を出力する。
FIG. 2B shows the configuration of the
（第１実施の形態）
図３は第１実施の形態における画素回路１１の構成例を示す回路図である。画素回路１１は、５つのトランジスタＭ１からＭ５、容量Ｃｓｔ、発光素子１１０を含む。トランジスタＭ１からＭ５は、例えば、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）である。容量Ｃｓｔは、いわゆる蓄積容量又は保持容量と呼ばれるものである。容量Ｃｓｔはデータ信号に応じた電位を保持する。発光素子１１０はＯＬＥＤ素子である。図３では、発光素子１１０は、ＯＬＥＤ素子の等価回路を示している。この等価回路は、発光ダイオードとキャパシタとの並列回路である。
(First embodiment)
FIG. 3 is a circuit diagram showing a configuration example of the
トランジスタＭ１は駆動トランジスタとも呼ばれ、発光素子１１０に流れる駆動電流を制御する。トランジスタＭ２からＭ５は、スイッチトランジスタである。トランジスタＭ２からＭ５のＯＮ・ＯＦＦを切り替えることにより、画素回路１１の状態が遷移する。トランジスタＭ１のソースＭ１Ｓは、トランジスタＭ４を介して、電源供給線ＶＤＤと接続している。ソースＭ１Ｓは、また、トランジスタＭ２を介して、データ線Ｖｄａｔａと接続している。データ線Ｖｄａｔａは、図１のデータ線Ｄ１からＤｍのいずれかに対応する。トランジスタＭ１のドレインＭ１Ｄは、トランジスタＭ５を介して、発光素子１１０のアノード１１０Ａと接続している。トランジスタＭ１のゲートＭ１Ｇは、容量Ｃｓｔの一方の電極ｅｃ２と接続している。ゲートＭ１Ｇは、また、トランジスタＭ３のソースＭ３Ｓと接続している。
The transistor M1 is also referred to as a drive transistor, and controls a drive current flowing through the
トランジスタＭ２のソースＭ２Ｓはデータ線Ｖｄａｔａと接続している。トランジスタＭ２のドレインＭ２Ｄは、トランジスタＭ１のソースＭ１Ｓと、トランジスタＭ４のドレインＭ４Ｄとに接続している。トランジスタＭ２のゲートＭ２Ｇには、制御信号Ｓ２が入力される。トランジスタＭ３のドレインＭ３Ｄは、トランジスタＭ１のドレインＭ１ＤとトランジスタＭ５のソースＭ５Ｓとに接続している。トランジスタＭ３のゲートＭ３Ｇには、制御信号Ｓ１が入力される。トランジスタＭ４のゲートＭ４Ｇには、制御信号Ｅ１が入力される。トランジスタＭ５のドレインＭ５Ｄは、発光素子１１０のアノード１１０Ａに接続している。トランジスタＭ５のゲートＭ５Ｇは制御信号Ｅ２が入力される。発光素子１１０のカソード１１０Ｃは電源供給線ＶＳＳと接続している。
The source M2S of the transistor M2 is connected to the data line Vdata. The drain M2D of the transistor M2 is connected to the source M1S of the transistor M1 and the drain M4D of the transistor M4. A control signal S2 is input to the gate M2G of the transistor M2. The drain M3D of the transistor M3 is connected to the drain M1D of the transistor M1 and the source M5S of the transistor M5. The control signal S1 is input to the gate M3G of the transistor M3. A control signal E1 is input to the gate M4G of the transistor M4. The drain M5D of the transistor M5 is connected to the
以下、本実施の形態における表示装置１の構成、動作について説明する。表示装置１は、発光素子１１０と、容量Ｃｓｔと、画素回路１１とを備える。発光素子１１０は、第１電極１１０Ａと、第２電極１１０Ｃと、第１電極１１０Ａと第２電極１１０Ｃとの間に設けられた有機発光層とを備える。画素回路１１は、容量Ｃｓｔと、容量Ｃｓｔの電圧に応じた電流を発光素子１１０に流す駆動トランジスタＭ１とを備える。さらに、画素回路１１は、発光素子１１０への電流供給を停止すると共に容量Ｃｓｔと第１電極１１０Ａとを接続する。第１電極１１０Ａの一例は、発光素子１１０のアノード電極１１０Ａである。第２電極１１０Ｃの一例は、発光素子１１０のカソード電極１１０Ｃである。容量の一例は、本実施の形態の容量Ｃｓｔである。駆動トランジスタの一例は、本実施の形態のトランジスタＭ１である。
Hereinafter, the configuration and operation of the
駆動トランジスタＭ１は、第３電極Ｍ１Ｓと第４電極Ｍ１Ｄとを有し、ゲートＭ１Ｇに印加された電圧に応じて第３電極Ｍ１Ｓと第４電極Ｍ１Ｄとの間に流れる電流を制御するトランジスタである。 The drive transistor M1 has a third electrode M1S and a fourth electrode M1D, and controls a current flowing between the third electrode M1S and the fourth electrode M1D according to a voltage applied to the gate M1G. .
画素回路１１は、さらに、第５電極と第６電極とを有し、第５電極と第６電極との導通を制御する第１制御素子〜第３の制御素子を備える。第１制御素子Ｍ４の第５電極Ｍ４Ｓは発光素子１１０に流れる電流の供給源である第１電源ＶＤＤに接続し、第１制御素子Ｍ４の第６電極Ｍ４Ｄは第３電極Ｍ１Ｓに接続する。第１制御素子Ｍ４の一例は、トランジスタＭ４である。第２制御素子Ｍ３の第５電極Ｍ３Ｓは、ゲートＭ１Ｇと容量Ｃｓｔに接続し、第２制御素子Ｍ３の第６電極Ｍ３Ｄは第４電極Ｍ１Ｄに接続する。第２制御素子の一例は、トランジスタＭ３である。第３制御素子Ｍ５の第５電極Ｍ５Ｓは第４電極Ｍ１Ｄと第２制御素子Ｍ３の第６電極Ｍ３Ｄに接続し、第３制御素子Ｍ５の第６電極Ｍ５Ｄは第１電極１１０Ａに接続する。第３制御素子の一例は、トランジスタＭ５である。画素回路１１は、さらに、発光素子１１０の発光輝度に応じたデータ電圧を供給するデータ線に接続する第７電極Ｍ２Ｓと、第３電極Ｍ１Ｓに接続する第８電極Ｍ２Ｄとを有し、第７電極Ｍ２Ｓと第８電極Ｍ２Ｄとの導通を制御する第４制御素子Ｍ２を備える。第４制御素子の一例は、トランジスタＭ２である。
The
容量は、第３電極と、所定の電位に接続する第４電極とを備える。容量の一例は、容量Ｃｓｔである。画素回路１１は、第１電極と第３電極とを接続する。第３電極の一例は、容量Ｃｓｔの一方の電極ｅｃ２である。第４電極の一例は、容量Ｃｓｔの他方の電極ｅｃ１である。第３電極は第９電極とも呼ぶ。第４電極は第１０電極とも呼ぶ。
The capacitor includes a third electrode and a fourth electrode connected to a predetermined potential. An example of the capacity is the capacity Cst. The
次に、画素回路１１の動作について、図４〜図８を用いて説明する。図４〜図８では、図３に示す電極の符号は省略している。図４は画素回路１１の動作を示す説明図である。図４Ａは図３と同様な画素回路１１を示す。図４Ａは、画素回路１１の回路図であり、以後の説明で用いるノードＮａからノードＮｄを示している。ノードＮａは、トランジスタＭ１のゲートＭ１Ｇ、容量Ｃｓｔの一方の電極ｅｃ２、トランジスタＭ３のソースＭ３Ｓが接続するノードである。ノードＮｂは、トランジスタＭ１のソースＭ１Ｓ、トランジスタＭ２のドレインＭ２Ｄ、トランジスタＭ４のドレインＭ４Ｄが接続するノードである。ノードＮｃは、トランジスタＭ４のソースＭ４Ｓ、容量Ｃｓｔの他方の電極ｅｃ１、電源供給線ＶＤＤが接続するノードである。ノードＮｄは、トランジスタＭ５のドレインＭ５Ｄ、発光素子１１０のアノード１１０Ａが接続するノードである。
Next, the operation of the
画素回路１１の動作は４つ期間に分けることが可能である。画素回路１１は、４つの期間を１つのサイクルとして、動作を繰り返す。図４Ｂは画素回路１１の各期間におけるトランジスタＭ２からＭ５のＯＮ・ＯＦＦの関係を示す表である。４つの期間は、放電期間、初期化期間、閾値検出及びデータ記憶期間（閾値検出＆データ記憶期間とも呼ぶ）、発光期間である。放電期間では、トランジスタＭ３、Ｍ２、Ｍ４がＯＦＦである。トランジスタＭ５がＯＮである。初期化期間では、トランジスタＭ３、Ｍ５がＯＮである。トランジスタＭ２、Ｍ４がＯＦＦである。閾値検出＆データ記憶期間では、トランジスタＭ３、Ｍ２がＯＮである。トランジスタＭ４、Ｍ５がＯＦＦである。発光期間では、トランジスタＭ３、Ｍ２がＯＦＦである。トランジスタＭ４、Ｍ５がＯＮである。
The operation of the
図４Ｃは画素回路１１の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。横軸は時間を示す。時間幅１Ｈは、１水平期間を示す。縦軸は電位を示す。制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２それぞれは、アクティブロー信号である。すなわち、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がハイ（Ｈ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＦＦとなる。制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がロー（Ｌ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＮとなる。Ｖｄａｔａは、データ信号電位が変化を示している。Ｖｄａｔａは、１水平期間１Ｈごとに更新される。図４Ｃに示す期間Ｔ０は、放電期間を示す。期間Ｔ１は初期化期間を示す。期間Ｔ２は閾値検出＆データ記憶期間を示す。期間Ｔ３は発光期間を示す。期間Ｔ０からＴ２は発光素子１１０が発光しない非発光期間ＮＬである。期間Ｔ３を除く期間Ｔ０、Ｔ１、Ｔ２の長さは、１水平期間と同じとしている。しかし、それに限らず、期間Ｔ０、Ｔ１、Ｔ２の長さを１水平期間より長くしてもよい。期間Ｔ０、Ｔ１、Ｔ２の長さを１水平期間より短くしてもよい。
FIG. 4C is a graph showing a change in each control signal and a data signal in each operation period of the
図５から図９は、画素回路１１の各動作期間の動作を示す説明図である。図５Ａから図９Ａは、画素回路１１の回路図を再掲している。図５Ｂから図９ＢはトランジスタＭ２〜Ｍ５のＯＮ・ＯＦＦ状態を示す表である。図５Ｃから図９Ｃは、ノードＮａ、Ｎｂ、Ｎｄの電位の時間変化を示したグラフである。
5 to 9 are explanatory diagrams illustrating the operation of the
図５は放電期間Ｔ０の動作を示す。放電期間Ｔ０では、トランジスタＭ２、Ｍ３、Ｍ４がＯＦＦで、トランジスタＭ５がＯＮである。トランジスタＭ４がＯＦＦであるから、トランジスタＭ１は電源供給線ＶＤＤから切り離されている。よって、発光素子１１０への電流供給は停止している。発光素子１１０はアノード１１０Ａカソード１１０Ｃ間容量に蓄えられた電荷を、電源供給線ＶＤＤの電位よりも低電位の電源供給線ＶＳＳを介して放電する。その結果、ノードＮｄは発光素子１１０の閾値電圧Ｖｔｈｏｌｅｄ程度まで低下する。ノードＮａ、ノードＮｂは、１サイクル前の発光期間での値を保っている。
FIG. 5 shows the operation during the discharge period T0. In the discharge period T0, the transistors M2, M3, and M4 are OFF and the transistor M5 is ON. Since the transistor M4 is OFF, the transistor M1 is disconnected from the power supply line VDD. Therefore, current supply to the
放電期間Ｔ０では、画素回路１１は、電流供給の停止において、発光素子１１０に流れる電流の供給源である第１電源から駆動トランジスタＭ１への電流供給を停止する。第１電源の一例は、電源供給線ＶＤＤを含む電源である。
In the discharge period T0, the
図６は初期化期間Ｔ１を示す。初期化期間Ｔ１では、トランジスタＭ２、Ｍ４がＯＦＦで、トランジスタＭ３、Ｍ５がＯＮである。初期化期間Ｔ１では、トランジスタＭ３、Ｍ５がＯＮであるので、容量Ｃｓｔの一方の電極ｅｃ２と発光素子１１０のアノード電極１１０Ａと電気的に接続する。その結果、容量Ｃｓｔの一方の電極ｅｃ２が接続するノードＮａは、ノードＮｄと同じ電位まで低下する。すなわち、ノードＮａは発光素子１１０のアノード電位（Ｖｔｈｏｌｅｄ）となる。換言すれば、容量Ｃｓｔの一方の電極ｅｃ２の電位は、アノード電位と同電位になる。容量Ｃｓｔの他方の電極ｅｃ１が接続するノードＮｃは、電源供給線ＶＤＤにより、電位ＶＤＤとなっている。よって、容量Ｃｓｔには、電位差ＶＤＤ−Ｖｔｈｏｌｅｄに応じた電荷が蓄積される。トランジスタＭ４がＯＦＦであるので、発光素子１１０は電源供給線ＶＤＤから切り離されている。そのため、発光素子１１０に電流は流れず、アノード電位（ノードＮｄの電位）も上昇しない。ノードＢは、放電期間Ｔ０での電位を保ったままである。
FIG. 6 shows the initialization period T1. In the initialization period T1, the transistors M2 and M4 are OFF and the transistors M3 and M5 are ON. In the initialization period T1, since the transistors M3 and M5 are ON, the one electrode ec2 of the capacitor Cst and the
画素回路１１は、発光素子１１０への電流供給の停止において、第１制御素子Ｍ４を非導通にし、容量と第１電極との接続において、第２制御素子Ｍ３と第３制御素子Ｍ５とを導通する。
The
初期化期間Ｔ１において、画素回路１１は、発光素子１１０への電流供給を停止すると共に容量Ｃｓｔと第１電極とを接続する。
In the initialization period T1, the
図７は閾値検出＆データ記憶期間Ｔ２を示す。閾値検出＆データ記憶期間Ｔ２では、トランジスタＭ２、Ｍ３がＯＮで、トランジスタＭ４、Ｍ５がＯＦＦである。トランジスタＭ５がＯＦＦとなることで、容量Ｃｓｔの一方の電極ｅｃ２と接続するノードＮａは、発光素子１１０のアノード電極１１０Ａ（ノードＮｄ）と切り離される。トランジスタＭ２がＯＮとなることで、トランジスタＭ１のソースＭ１Ｓ（ノードＮｂ）は、データ線電圧Ｖｄａｔａに固定される。一方、トランジスタＭ１のゲートＭ１Ｇ及びドレインＭ１Ｄの電圧はＶｔｈｏｌｅｄである。ＶｔｈｏｌｅｄはＶｄａｔａよりも低いので、ゲートＭ１Ｇ、ソースＭ１Ｓの電位差に応じた電流が、データ線ＶｄａｔａからトランジスタＭ２、Ｍ１、Ｍ３に流れる。ノードＮａに電荷が蓄積されて、ノードＮａの電位が上昇する。ゲートＭ１Ｇ（ノードＮａ）ソースＭ１Ｓ（ノードＮｂ）間の電位差が、トランジスタＭ１の閾値電圧に達するまで、トランジスタＭ１には電流が流れる。ここで、トランジスタＭ１の閾値電圧をＶｔｈ（Ｖｔｈ＜０）とすると、ノードＮａの電位は、Ｖｄａｔａ＋Ｖｔｈとなる。また、容量Ｃｓｔの電位差は、ＶＤＤ−Ｖｄａｔａ−Ｖｔｈである。
FIG. 7 shows the threshold detection & data storage period T2. In the threshold detection & data storage period T2, the transistors M2 and M3 are ON and the transistors M4 and M5 are OFF. When the transistor M5 is turned off, the node Na connected to one electrode ec2 of the capacitor Cst is disconnected from the
画素回路１１は、閾値検出＆データ記憶期間Ｔ２において、容量Ｃｓｔと第１電極１１０Ａとを接続した後に、駆動トランジスタＭ１の閾値電圧と発光素子１１０の発光輝度に対応したデータ電圧Ｖｄａｔａとを容量Ｃｓｔに蓄える。
In the threshold detection & data storage period T2, the
画素回路１１は、放電期間Ｔ０、初期化期間Ｔ１において、トランジスタＭ４とトランジスタＭ２とをＯＦＦする。トランジスタＭ５はＯＮとする。閾値検出＆データ記憶期間Ｔ２では、トランジスタＭ２をＯＮ、トランジスタＭ５をＯＦＦとする。画素回路は、第１制御素子と第４制御素子とを非導通にした後に、第４制御素子を導通し第３制御素子を非導通にする。
The
図８は発光期間Ｔ３を示す。発光期間Ｔ３では、トランジスタＭ２、Ｍ３がＯＦＦで、トランジスタＭ４、Ｍ５がＯＮである。トランジスタＭ５がＯＮであるから、トランジスタＭ１は発光素子１１０と接続する。トランジスタＭ１と発光素子１１０には、トランジスタＭ１のゲートＭ１Ｇ（ノードＮａ）ソースＭ１Ｓ（ノードＮｂ）間の電位差に応じた電流が流れる。この電流により、発光素子１１０は発光する。このとき、発光素子１１０に流れる電流は、以下の式（１）により求まる。
FIG. 8 shows the light emission period T3. In the light emission period T3, the transistors M2 and M3 are OFF and the transistors M4 and M5 are ON. Since the transistor M5 is ON, the transistor M1 is connected to the
Ioled=β(Vgs-Vth)2 =β(Vdata+Vth-VDD-Vth)2=β(Vdata-VDD)2 …式（１）
β=μ*(W/L)*(Cox/2),μ:移動度,w:チャネル幅,L:チャネル長,Cox:ゲート容量
Ioled = β (Vgs-Vth) 2 = β (Vdata + Vth-VDD-Vth) 2 = β (Vdata-VDD) 2 Equation (1)
β = μ * (W / L) * (Cox / 2), μ: Mobility, w: Channel width, L: Channel length, Cox: Gate capacitance
式（１）に示したように、発光素子１１０に流れる電流は、データ線電圧Ｖｄａｔａ、電源供給線電圧ＶＤＤにより決定される。発光素子１１０に流れる電流は、トランジスタＭ１の閾値電圧Ｖｔｈに依存しない。よって、発光素子１１０に流れる電流は、トランジスタＭ１の閾値電圧の変動に影響を受けない。
As shown in Expression (1), the current flowing through the
画素回路１１は、容量Ｃｓｔと容量Ｃｓｔの電圧に応じた電流を発光素子１１０に流す駆動トランジスタを備える。駆動トランジスタの一例は、トランジスタＭ１である。発光期間Ｔ３において、画素回路１１は、第１電源ＶＤＤの電圧から、閾値電圧Ｖｔｈとデータ電圧Ｖｄａｔａとを加算した電圧を減算した電圧（ＶＤＤ−（Ｖｄａｔａ＋Ｖｔｈ））を容量Ｃｓｔに蓄えた後に、容量Ｃｓｔと第１電極１１０Ａとの接続を切断すると共に第１電源ＶＤＤから駆動トランジスタＭ１への電流供給を開始し、さらに、容量Ｃｓｔの電圧を駆動トランジスタＭ１のゲートＭ１Ｇに印加する。
The
閾値検出＆データ記憶期間Ｔ２では、トランジスタＭ２はＯＮとする。トランジスタＭ５はＯＦＦとする。発光期間Ｔ３では、トランジスタＭ３とトランジスタＭ２とをＯＦＦとし、トランジスタＭ４とトランジスタＭ５をＯＮとする。画素回路１１は、第４制御素子（Ｍ２）を導通し第３制御素子（Ｍ５）を非導通にした後に、第２制御素子（Ｍ３）と第４制御素子（Ｍ２）とを非導通にし、第１制御素子（Ｍ４）と第３制御素子（Ｍ５）とを導通する。
In the threshold detection & data storage period T2, the transistor M2 is turned on. The transistor M5 is turned off. In the light emission period T3, the transistors M3 and M2 are turned off, and the transistors M4 and M5 are turned on. The
発光期間Ｔ３の後は、再び放電期間Ｔ０に戻る。画素回路１１は、容量Ｃｓｔに蓄えた電圧をゲートＭ１Ｇに印加した後、発光素子１１０への電流供給を停止すると共に有機発光層に蓄積した電荷を、発光素子１１０を介して放電した後に、容量Ｃｓｔと第１電極１１０Ａとを接続し、放電後の第１電極１１０Ａの電位で容量Ｃｓｔを充電する。
After the light emission period T3, the discharge period T0 is resumed. After applying the voltage stored in the capacitor Cst to the gate M1G, the
画素回路１１は、発光期間Ｔ３において、トランジスタＭ４をＯＮとする。発光期間Ｔ３後では、画素回路１１は、トランジスタＭ４をＯＦＦとする。画素回路１１は、発光素子１１０に電流を流した後、第１制御素子を非導通にして、発光素子１１０に蓄積された電荷を、発光素子１１０を介して放電する。
The
図９はシフトレジスタＳ１の動作を示す説明図である。シフトレジスタＳ１は制御信号Ｓ１（ｎ）を出力する。シフトレジスタＳ１の動作クロックは、周期２Ｈを持つ２相クロックＣＫＳ、ＸＣＫＳである。シフトレジスタＳ１の初段には、パルス幅が２Ｈのスタート信号ＳＴＳ１を入力する。シフトレジスタＳ１はクロック信号ＣＫＳの立ち下がり又はＸＣＫＳの立ち下がりに同期して、スタート信号ＳＴＳ１を１Ｈずつ遅らせて、伝搬する。シフトレジスタＳ１は、制御信号Ｓ１（２）として、制御信号Ｓ１（１）よりも時間Ｈ遅れて、スタート信号ＳＴＳ１を出力する。シフトレジスタＳ１は、制御信号Ｓ１（３）として、制御信号Ｓ１（２）よりも時間１Ｈ遅れて、スタート信号ＳＴＳ１を出力する。以下、同様である。シフトレジスタＳ１は、制御信号Ｓ１（ｎ）として、制御信号Ｓ１（ｎ−１）よりも時間１Ｈ遅れて、スタート信号ＳＴＳ１を出力する。 FIG. 9 is an explanatory diagram showing the operation of the shift register S1. The shift register S1 outputs a control signal S1 (n). The operation clock of the shift register S1 is two-phase clocks CKS and XCKS having a period of 2H. A start signal STS1 having a pulse width of 2H is input to the first stage of the shift register S1. The shift register S1 propagates the start signal STS1 delayed by 1H in synchronization with the falling edge of the clock signal CKS or the falling edge of XCKS. The shift register S1 outputs a start signal STS1 as a control signal S1 (2) with a time H delay from the control signal S1 (1). The shift register S1 outputs a start signal STS1 as a control signal S1 (3), delayed by 1H from the control signal S1 (2). The same applies hereinafter. The shift register S1 outputs the start signal STS1 as the control signal S1 (n) with a time delay of 1H from the control signal S1 (n-1).
図１０はシフトレジスタＳ２の動作を示す説明図である。シフトレジスタＳ２は制御信号Ｓ２（ｎ）を出力する。シフトレジスタＳ２の動作クロックは、周期２Ｈを持つ２相クロックＣＫＳ、ＸＣＫＳである。シフトレジスタＳ２の初段には、パルス幅が１Ｈのスタート信号ＳＴＳ２を入力する。シフトレジスタＳ２は、クロック信号ＣＫＳの立ち上がり又は立ち下がり、若しくはクロック信号ＸＣＫＳの立ち上がり又は立ち下がりに同期して、スタート信号ＳＴＳ２を１Ｈずつ遅らせて、伝搬させる。シフトレジスタＳ２は、制御信号Ｓ２（２）として、制御信号Ｓ２（１）よりも時間１Ｈ遅れて、スタート信号ＳＴＳ２を出力する。シフトレジスタＳ２は、制御信号Ｓ２（３）として、制御信号Ｓ２（２）よりも時間１Ｈ遅れて、スタート信号ＳＴＳ２を出力する。以下、同様である。シフトレジスタＳ２は、制御信号Ｓ２（ｎ）として、制御信号Ｓ２（ｎ−１）よりも時間１Ｈ遅れて、スタート信号ＳＴＳ２を出力する。 FIG. 10 is an explanatory diagram showing the operation of the shift register S2. The shift register S2 outputs a control signal S2 (n). The operation clock of the shift register S2 is two-phase clocks CKS and XCKS having a period of 2H. A start signal STS2 having a pulse width of 1H is input to the first stage of the shift register S2. The shift register S2 propagates the start signal STS2 by delaying it by 1H in synchronization with the rise or fall of the clock signal CKS or the rise or fall of the clock signal XCKS. The shift register S2 outputs the start signal STS2 as the control signal S2 (2) with a time delay of 1H from the control signal S2 (1). The shift register S2 outputs the start signal STS2 as the control signal S2 (3) with a time delay of 1H from the control signal S2 (2). The same applies hereinafter. The shift register S2 outputs the start signal STS2 as the control signal S2 (n) with a time delay of 1H from the control signal S2 (n-1).
図１１はシフトレジスタＥ１の動作を示す説明図である。シフトレジスタＥ１は制御信号Ｅ１（ｎ）を出力する。シフトレジスタＥ１の動作クロックは、周期２Ｈを持つ２相クロックＣＫＥ、ＸＣＫＥである。シフトレジスタＥ１の初段には、パルス幅３Ｈのスタート信号ＳＴＥ１を入力する。シフトレジスタＥ１は、クロック信号ＣＫＥ立ち下がり又はクロック信号ＸＣＫＥの立ち下がりに同期して、スタート信号ＳＴＥ１を伝搬する。シフトレジスタＥ１は、制御信号Ｅ１（２）として、制御信号Ｅ１（１）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ１を出力する。シフトレジスタＥ１は、制御信号Ｅ１（３）として、制御信号Ｅ１（２）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ１を出力する。以下同様である。シフトレジスタＥ１は、制御信号Ｅ１（ｎ）として、制御信号Ｅ１（ｎ−１）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ１を出力する。 FIG. 11 is an explanatory diagram showing the operation of the shift register E1. The shift register E1 outputs a control signal E1 (n). The operation clock of the shift register E1 is two-phase clocks CKE and XCKE having a period of 2H. A start signal STE1 having a pulse width of 3H is input to the first stage of the shift register E1. The shift register E1 propagates the start signal STE1 in synchronization with the falling edge of the clock signal CKE or the falling edge of the clock signal XCKE. The shift register E1 outputs the start signal STE1 as the control signal E1 (2) with a time delay of 1H from the control signal E1 (1). The shift register E1 outputs a start signal STE1 as the control signal E1 (3) with a time delay of 1H from the control signal E1 (2). The same applies hereinafter. The shift register E1 outputs the start signal STE1 as the control signal E1 (n) with a time delay of 1H from the control signal E1 (n-1).
図１２はシフトレジスタＥ２の動作を示す説明図である。シフトレジスタＥ２は制御信号Ｅ２（ｎ）を出力する。シフトレジスタＥ２の動作クロックは、周期２Ｈを持つ２相クロックＣＫＥ、ＸＣＫＥである。シフトレジスタＥ２の初段には、パルス幅１Ｈのスタート信号ＳＴＥ２を入力する。シフトレジスタＥ２は、クロック信号ＣＫＥの立ち下がり又は立ち上がり、若しくはクロック信号ＸＣＫＥの立ち下がり又は立ち上がりに同期して、スタート信号ＳＴＥ２を伝搬する。シフトレジスタＥ２は、制御信号Ｅ２（２）として、制御信号Ｅ２（１）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ２を出力する。シフトレジスタＥ２は、制御信号Ｅ２（３）として、制御信号Ｅ２（２）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ２を出力する。以下、同様である。シフトレジスタＥ２は、制御信号Ｅ２（ｎ）として、制御信号Ｅ２（ｎ−１）よりも時間１Ｈ遅れて、スタート信号ＳＴＥ２を出力する。シフトレジスタＳ１、Ｓ２、Ｅ１、Ｅ２は以上の動作を繰り返し行う。 FIG. 12 is an explanatory diagram showing the operation of the shift register E2. The shift register E2 outputs a control signal E2 (n). The operation clock of the shift register E2 is two-phase clocks CKE and XCKE having a period of 2H. A start signal STE2 having a pulse width of 1H is input to the first stage of the shift register E2. The shift register E2 propagates the start signal STE2 in synchronization with the falling or rising of the clock signal CKE or the falling or rising of the clock signal XCKE. The shift register E2 outputs the start signal STE2 as the control signal E2 (2) with a time delay of 1H from the control signal E2 (1). The shift register E2 outputs the start signal STE2 as the control signal E2 (3) with a time delay of 1H from the control signal E2 (2). The same applies hereinafter. The shift register E2 outputs the start signal STE2 as the control signal E2 (n) with a time delay of 1H from the control signal E2 (n-1). The shift registers S1, S2, E1, and E2 repeat the above operations.
本実施の形態において、放電期間Ｔ０を設ける意義について説明する。トランジスタＭ１の閾値電圧を精度良く検出するためには、ゲートＭ１Ｇ、ソースＭ１Ｓ間の電圧が、閾値電圧以上になるように、容量Ｃｓｔを初期化することが好ましい。トランジスタＭ１の閾値を検出する場合、ソースＭ１Ｓ（ノードＮｂ）はデータ電圧（Ｖｄａｔａ）となる。そのため、ゲートＭ１Ｇ（ノードＮａ）は、データ電圧よりも閾値電圧下がった電圧で初期化する必要がある。初期化の電位は、明発光に対応するデータ電圧の場合が、最も低くする必要がある。この条件でマージン電圧が確保できないと、閾値検出が機能しない。初期化電圧の時点で、電流が流れるほどの電圧差がゲートＭ１Ｇ、ソースＭ１Ｓ間にないからである。 In the present embodiment, the significance of providing the discharge period T0 will be described. In order to accurately detect the threshold voltage of the transistor M1, it is preferable to initialize the capacitor Cst so that the voltage between the gate M1G and the source M1S is equal to or higher than the threshold voltage. When detecting the threshold value of the transistor M1, the source M1S (node Nb) becomes the data voltage (Vdata). Therefore, the gate M1G (node Na) needs to be initialized with a voltage lower than the data voltage by the threshold voltage. The initialization potential needs to be lowest when the data voltage corresponds to bright light emission. If the margin voltage cannot be secured under this condition, threshold detection does not function. This is because there is no voltage difference between the gate M1G and the source M1S so that a current flows at the time of the initialization voltage.
容量Ｃｓｔの初期化にアノード電圧を用いる場合、アノード電圧が明発光直後の高い電圧であると、動作マージンが狭い。しかし、発光素子１１０に蓄えられた電荷を放電する期間を設け、アノード電圧を発光素子１１０の閾値電圧程度まで下げることで、動作マージンが広がる。図１３は動作マージンの拡大を示す説明図である。電源電圧ＶＤＤを＋５Ｖ、電源電圧ＶＳＳを−５Ｖとする。明発光データ電圧を４Ｖ、駆動トランジスタＭ１の閾値電圧を２Ｖとする。発光素子１１０の明発光後のアノード電圧を３．５Ｖとする。発光素子１１０の閾値電圧Ｖｔｈｏｌｅｄを１．５Ｖとする。図１３に示すように、アノード電圧を初期化電圧として用いると、図１３の左側に示すように、動作マージン電圧は０．５Ｖとなる。それに対して、放電期間Ｔ０を設けて、発光素子１１０の閾値電圧Ｖｔｈｏｌｅｄを初期化電圧とする場合、マージン電圧は２．５Ｖとなる。この例では、動作マージン電圧が０．５Ｖから２．５Ｖになり、２Ｖ広がる。
When the anode voltage is used to initialize the capacitor Cst, the operation margin is narrow when the anode voltage is a high voltage immediately after bright light emission. However, by providing a period for discharging the charge stored in the
以上のように、表示装置１では、初期化期間において、容量Ｃｓｔと第１電極とを接続することで、容量における電位差を増大させる。
As described above, in the
本実施の形態は、以下の効果を奏する。初期化期間Ｔ１の前に放電期間Ｔ０を設けることで、初期化電圧を発光素子１１０の閾値電圧Ｖｔｈｏｌｅｄとなる。それにより、初期化前の発光素子１１０が明発光であっても、閾値電圧Ｖｔｈｏｌｅｄまで下げることが可能となる。それにより、トランジスタＭ１の閾値電圧Ｖｔｈを検出するための動作マージンが拡大する。その結果、閾値電圧Ｖｔｈのばらつきや長期間使用により閾値電圧Ｖｔｈが変動しても、閾値電圧Ｖｔｈの検出が可能となる。また、マージンが拡大すると、電源電圧ＶＤＤ、ＶＳＳの電位差を下げることが可能となる。それにより、表示装置の消費電力の低減が可能となる。
This embodiment has the following effects. By providing the discharge period T0 before the initialization period T1, the initialization voltage becomes the threshold voltage Vthled of the
初期化期間において、トランジスタＭ１は電源供給線ＶＤＤから切り離されているため、発光素子１１０に電流は流れない。それにより、発光素子１１０が発光しないので、表示品位の低下を抑制可能となる。また、発光素子１１０に電流が流れないことにより、発光素子１１０のアノード電位が上昇しないので、トランジスタＭ１の閾値検出の精度低下を防ぐことが可能となる。
In the initialization period, since the transistor M1 is disconnected from the power supply line VDD, no current flows through the
このように、表示品位低下と駆動トランジスタM1の閾値検出の精度低下とを防ぐ画素回路１１を４つのトランジスタと１つの容量とで実現できる。一般的に、駆動トランジスタの閾値検出の精度低下を防ぐ画素回路１１では、５つ以上のトランジスタが必要である（例えば、特許文献１では、６つのトランジスタが必要である）。
As described above, the
しかし、本実施の形態における画素回路１１は、４つのトランジスタと１つの容量とで実現できるので、５つ以上のトランジスタを有する画素回路や、２つ以上の容量を有する画素回路に比べて、画素回路の面積を削減できる。画素回路の面積が削減できるので、画素面積が削減できる。画素面積が削減できると単位面積あたりの画素数を増やすこと、すなわち高精細化が可能になる。
However, since the
さらに、容量Ｃｓｔの初期化に発光素子１１０のアノード電圧を用いるので、初期化のための電源線や信号線の追加が不要となる。そのため、画素回路１１内に初期化のための電源線や信号線の追加が不要になり、回路面積の削減に貢献する。その結果、さらなる高精細化が可能になる。
Furthermore, since the anode voltage of the
(第２実施の形態)
前述した第１実施の形態とは画素回路１１内の結線が異なる第２実施の形態について説明する。第２実施の形態では、データドライバ１４からデータ線Ｖｄａｔａ（データ線Ｄ１からＤｍのいずれか）を介して供給されるデータ電圧のＢｒｉｇｈｔとＤａｒｋが、第１実施の形態とは逆転している。
(Second embodiment)
A second embodiment in which the connection in the
図１４は第２実施の形態における画素回路１１の構成例を示す回路図である。図１４において、図３と対応する部分には同一符号を付している。
FIG. 14 is a circuit diagram showing a configuration example of the
画素回路１１は、５つのトランジスタＭ１（駆動トランジスタ）、トランジスタＭ２（第４制御素子）、トランジスタＭ３（第２制御素子）、トランジスタＭ４（第１制御素子）及びトランジスタＭ５（第３制御素子）と、容量Ｃｓｔと、発光素子１１０とを含む。
The
トランジスタＭ１のソースＭ１Ｓ（第３電極）は、トランジスタＭ５のドレインＭ５Ｄ（第６電極）と容量Ｃｓｔの他方の電極ｅｃ１（第１０電極）とに接続している。トランジスタＭ１のドレインＭ１Ｄ（第４電極）は、発光素子１１０のアノード１１０Ａ（第１電極）に接続している。トランジスタＭ１のゲートＭ１Ｇは、トランジスタＭ２のドレインＭ２Ｄ（第８電極）とトランジスタＭ４のドレインＭ４Ｄ（第６電極）とに接続している。発光素子１１０のカソード１１０Ｃ（第２電極）は、電源供給線ＶＳＳに接続している。
The source M1S (third electrode) of the transistor M1 is connected to the drain M5D (sixth electrode) of the transistor M5 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The drain M1D (fourth electrode) of the transistor M1 is connected to the
トランジスタＭ２のドレインＭ２Ｄは、トランジスタＭ１のゲートＭ１ＧとトランジスタＭ４のドレインＭ４Ｄ（第６電極）とに接続している。トランジスタＭ２のソースＭ２Ｓ（第７電極）は、データ線Ｖｄａｔａに接続している。トランジスタＭ２のゲートＭ２Ｇには、制御信号（走査信号）Ｓ２が入力される。 The drain M2D of the transistor M2 is connected to the gate M1G of the transistor M1 and the drain M4D (sixth electrode) of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタＭ３のドレインＭ３Ｄ（第６電極）は、トランジスタＭ４のソースＭ４Ｓ（第５電極）と容量Ｃｓｔの一方の電極ｅｃ２（第９電極）とに接続している。トランジスタＭ３のソースＭ３Ｓ（第５電極）には、基準電圧源Ｖｒｅｆが接続されている。トランジスタＭ３のゲートＭ３Ｇには、制御信号（走査信号）Ｓ１が入力される。 The drain M3D (sixth electrode) of the transistor M3 is connected to the source M4S (fifth electrode) of the transistor M4 and one electrode ec2 (ninth electrode) of the capacitor Cst. A reference voltage source Vref is connected to the source M3S (fifth electrode) of the transistor M3. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタＭ４のソースＭ４Ｓは、トランジスタＭ３のドレインＭ３Ｄと容量Ｃｓｔの一方の電極ｅｃ２とに接続している。トランジスタＭ４のドレインＭ４Ｄは、トランジスタＭ１のゲートＭ１ＧとトランジスタＭ２のドレインＭ２Ｄとに接続している。トランジスタＭ４のゲートＭ４Ｇには、制御信号（発光制御信号）Ｅ１が入力される。 The source M4S of the transistor M4 is connected to the drain M3D of the transistor M3 and one electrode ec2 of the capacitor Cst. The drain M4D of the transistor M4 is connected to the gate M1G of the transistor M1 and the drain M2D of the transistor M2. A control signal (light emission control signal) E1 is input to the gate M4G of the transistor M4.
トランジスタＭ５のドレインＭ５Ｄは、トランジスタＭ１のソースＭ１Ｓと容量Ｃｓｔの他方の電極ｅｃ１とに接続している。トランジスタＭ５のソースＭ５Ｓ（第５電極）には、第１電源ＶＤＤが接続されている。トランジスタＭ５のゲートＭ５Ｇには、制御信号（発光制御信号）Ｅ２が入力される。 The drain M5D of the transistor M5 is connected to the source M1S of the transistor M1 and the other electrode ec1 of the capacitor Cst. A first power supply VDD is connected to the source M5S (fifth electrode) of the transistor M5. A control signal (light emission control signal) E2 is input to the gate M5G of the transistor M5.
図１５は第２実施の形態における画素回路１１の動作を示す説明図である。図１５Ａは図１４と同様な画素回路１１を示す回路図であり、図１５Ｂは画素回路１１の各期間におけるトランジスタＭ２からＭ５のＯＮ・ＯＦＦの関係を示す表であり、図１５Ｃは画素回路１１の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 15 is an explanatory diagram showing the operation of the
第２実施の形態にあって、図１５Ｂに示すように、各トランジスタＭ２、Ｍ３、Ｍ４及びＭ５のＯＮ・ＯＦＦの切替えタイミングは、第１実施の形態（図４Ｂ参照）と同じである。また、第２実施の形態にあって、図１５Ｃに示すように、各制御信号Ｓ１、Ｓ２、Ｅ１及びＥ２のハイ／ローのパターンは、第１実施の形態（図４Ｃ参照）と同じである。しかし、第２実施の形態では、図１５Ｃに示すように、データ電圧ＶｄａｔａのＢｒｉｇｈｔとＤａｒｋが、第１実施の形態（図４Ｃ参照）とは逆転している。 In the second embodiment, as shown in FIG. 15B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). Further, in the second embodiment, as shown in FIG. 15C, the high / low patterns of the control signals S1, S2, E1, and E2 are the same as those in the first embodiment (see FIG. 4C). . However, in the second embodiment, as shown in FIG. 15C, the Bright and Dark of the data voltage Vdata are reversed from those in the first embodiment (see FIG. 4C).
放電期間Ｔ０及び初期化期間Ｔ１にあって、駆動トランジスタであるトランジスタＭ１のゲートＭ１Ｇの電位を固定するトランジスタＭ４をＯＦＦとしていることにより、トランジスタＭ１がＯＦＦとなって、トランジスタＭ１を介した発光素子１１０への充電は行われない。その結果、発光素子１１０のアノード１１０Ａの電位は閾値電圧Ｖｔｈｏｌｅｄまで低下し、不要な発光が行われない。
In the discharge period T0 and the initialization period T1, the transistor M4 that fixes the potential of the gate M1G of the transistor M1, which is the driving transistor, is turned OFF, so that the transistor M1 is turned OFF, and the light emitting element via the transistor M1 Charging to 110 is not performed. As a result, the potential of the
(第３実施の形態)
前述した第１実施の形態とは画素回路１１内の結線が異なる第３実施の形態について説明する。第３実施の形態では、使用するＴＦＴをすべてＮ型ＴＦＴで構成している。
(Third embodiment)
A third embodiment in which the connection in the
図１６は第３実施の形態における画素回路１１の構成例を示す回路図である。図１６において、図３と対応する部分には同一符号を付している。
FIG. 16 is a circuit diagram showing a configuration example of the
画素回路１１は、５つのトランジスタＭ１（駆動トランジスタ）、トランジスタＭ２（第４制御素子）、トランジスタＭ３（第２制御素子）、トランジスタＭ４（第１制御素子）及びトランジスタＭ５（第３制御素子）と、容量Ｃｓｔと、発光素子１１０とを含む。
The
トランジスタＭ１のゲートＭ１Ｇは、トランジスタＭ３のドレインＭ３Ｄ（第６電極）と容量Ｃｓｔの他方の電極ｅｃ１（第１０電極）とに接続している。トランジスタＭ１のソースＭ１Ｓ（第３電極）は、トランジスタＭ３のソースＭ３Ｓ（第５電極）とトランジスタＭ５のドレインＭ５Ｄ（第６電極）とに接続している。トランジスタＭ１のドレインＭ１Ｄ（第４電極）は、トランジスタＭ２のドレインＭ２Ｄ（第８電極）と、トランジスタＭ４のソースＭ４Ｓ（第５電極）とに接続している。 The gate M1G of the transistor M1 is connected to the drain M3D (sixth electrode) of the transistor M3 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The source M1S (third electrode) of the transistor M1 is connected to the source M3S (fifth electrode) of the transistor M3 and the drain M5D (sixth electrode) of the transistor M5. The drain M1D (fourth electrode) of the transistor M1 is connected to the drain M2D (eighth electrode) of the transistor M2 and the source M4S (fifth electrode) of the transistor M4.
トランジスタＭ２のドレインＭ２Ｄは、トランジスタＭ１のドレインＭ１Ｄと、トランジスタＭ４のソースＭ４Ｓとに接続している。トランジスタＭ２のソースＭ２Ｓ（第７電極）は、データ線Ｖｄａｔａに接続している。トランジスタＭ２のゲートＭ２Ｇには、制御信号（走査信号）Ｓ２が入力される。 The drain M2D of the transistor M2 is connected to the drain M1D of the transistor M1 and the source M4S of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタＭ３のソースＭ３Ｓ（第５電極）は、トランジスタＭ１のソースＭ１ＳとトランジスタＭ５のドレインＭ５Ｄとに接続している。トランジスタＭ３のドレインＭ３Ｄは、トランジスタＭ１のゲートＭ１Ｇと容量Ｃｓｔの他方の電極ｅｃ１（第４電極）とに接続している。トランジスタＭ３のゲートＭ３Ｇには、制御信号（走査信号）Ｓ１が入力される。 The source M3S (fifth electrode) of the transistor M3 is connected to the source M1S of the transistor M1 and the drain M5D of the transistor M5. The drain M3D of the transistor M3 is connected to the gate M1G of the transistor M1 and the other electrode ec1 (fourth electrode) of the capacitor Cst. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタＭ４のソースＭ４Ｓは、トランジスタＭ１のドレインＭ１ＤとトランジスタＭ２のドレインＭ２Ｄとに接続している。トランジスタＭ４のドレインＭ４Ｄは、発光素子１１０のアノード１１０Ａ（第１電極）と容量Ｃｓｔの一方の電極ｅｃ２（第９電極）とに接続している。トランジスタＭ４のゲートＭ４Ｇには、制御信号（発光制御信号）Ｅ１が入力される。発光素子１１０のカソード１１０Ｃ（第２電極）は、電源供給線ＶＳＳに接続している。
The source M4S of the transistor M4 is connected to the drain M1D of the transistor M1 and the drain M2D of the transistor M2. The drain M4D of the transistor M4 is connected to the
トランジスタＭ５のドレインＭ５Ｄは、トランジスタＭ１のソースＭ１ＳとトランジスタＭ３のソースＭ３Ｓとに接続している。トランジスタＭ５のソースＭ５Ｓ（第５電極）には、第１電源ＶＤＤが接続されている。トランジスタＭ５のゲートＭ５Ｇには、制御信号（発光制御信号）Ｅ２が入力される。 The drain M5D of the transistor M5 is connected to the source M1S of the transistor M1 and the source M3S of the transistor M3. A first power supply VDD is connected to the source M5S (fifth electrode) of the transistor M5. A control signal (light emission control signal) E2 is input to the gate M5G of the transistor M5.
図１７は第３実施の形態における画素回路１１の動作を示す説明図である。図１７Ａは図１６と同様な画素回路１１を示す回路図であり、図１７Ｂは画素回路１１の各期間におけるトランジスタＭ２からＭ５のＯＮ・ＯＦＦの関係を示す表であり、図１７Ｃは画素回路１１の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 17 is an explanatory diagram showing the operation of the
第３実施の形態にあって、図１７Ｂに示すように、各トランジスタＭ２、Ｍ３、Ｍ４及びＭ５のＯＮ・ＯＦＦの切替えタイミングは、第１実施の形態（図４Ｂ参照）と同じである。但し、第３実施の形態にあっては、図１７Ｃに示すように、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２それぞれは、アクティブハイ信号である。すなわち、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がハイ（Ｈ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＮとなる。制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がロー（Ｌ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＦＦとなる。また、第２実施の形態では、図１７Ｃに示すように、データ電圧ＶｄａｔａのＢｒｉｇｈｔとＤａｒｋが、第１実施の形態（図４Ｃ参照）とは逆転している。 In the third embodiment, as shown in FIG. 17B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). However, in the third embodiment, as shown in FIG. 17C, each of the control signals S1, S2, E1, and E2 is an active high signal. That is, when the values of the control signals S1, S2, E1, and E2 are high (H), the corresponding transistors M3, M2, M4, and M5 are turned on. When the values of the control signals S1, S2, E1, and E2 are low (L), the corresponding transistors M3, M2, M4, and M5 are turned off. In the second embodiment, as shown in FIG. 17C, Bright and Dark of the data voltage Vdata are reversed from those in the first embodiment (see FIG. 4C).
放電期間Ｔ０及び初期化期間Ｔ１にあって、トランジスタＭ４をＯＦＦとしていることにより、発光素子１１０のアノード１１０Ａの電位は閾値電圧Ｖｔｈｏｌｅｄまで低下し、容量Ｃｓｔの一方の電極ｅｃ２の電位もＶｔｈｏｌｅｄに初期化される。
In the discharge period T0 and the initialization period T1, by turning off the transistor M4, the potential of the
(第４実施の形態)
前述した第１実施の形態とは画素回路１１内の結線が異なる第４実施の形態について説明する。第４実施の形態では、使用するＴＦＴをすべてＮ型ＴＦＴで構成している。
(Fourth embodiment)
A fourth embodiment in which the connection in the
図１８は第４実施の形態における画素回路１１の構成例を示す回路図である。図１８において、図３と対応する部分には同一符号を付している。
FIG. 18 is a circuit diagram showing a configuration example of the
トランジスタＭ１のゲートＭ１Ｇは、トランジスタＭ２のドレインＭ２Ｄ（第８電極）とトランジスタＭ４のソースＭ４Ｓ（第５電極）とに接続している。トランジスタＭ１のドレインＭ１Ｄ（第４電極）は、トランジスタＭ５のソースＭ５Ｓ（第５電極）と容量Ｃｓｔの他方の電極ｅｃ１（第１０電極）とに接続している。トランジスタＭ１のソースＭ１Ｓ（第３電極）には、第１電源ＶＤＤが接続されている。 The gate M1G of the transistor M1 is connected to the drain M2D (eighth electrode) of the transistor M2 and the source M4S (fifth electrode) of the transistor M4. The drain M1D (fourth electrode) of the transistor M1 is connected to the source M5S (fifth electrode) of the transistor M5 and the other electrode ec1 (tenth electrode) of the capacitor Cst. A first power supply VDD is connected to the source M1S (third electrode) of the transistor M1.
トランジスタＭ２のドレインＭ２Ｄは、トランジスタＭ１のゲートＭ１ＧとトランジスタＭ４のソースＭ４Ｓ（第５電極）とに接続している。トランジスタＭ２のソースＭ２Ｓ（第７電極）は、データ線Ｖｄａｔａに接続している。トランジスタＭ２のゲートＭ２Ｇには、制御信号（走査信号）Ｓ２が入力される。 The drain M2D of the transistor M2 is connected to the gate M1G of the transistor M1 and the source M4S (fifth electrode) of the transistor M4. A source M2S (seventh electrode) of the transistor M2 is connected to the data line Vdata. A control signal (scanning signal) S2 is input to the gate M2G of the transistor M2.
トランジスタＭ３のドレインＭ３Ｄ（第６電極）は、トランジスタＭ４のドレインＭ４Ｄ（第６電極）と容量Ｃｓｔの一方の電極ｅｃ２（第９電極）とに接続している。トランジスタＭ３のソースＭ３Ｓ（第５電極）には、基準電圧源Ｖｒｅｆが接続されている。トランジスタＭ３のゲートＭ３Ｇには、制御信号（走査信号）Ｓ１が入力される。 The drain M3D (sixth electrode) of the transistor M3 is connected to the drain M4D (sixth electrode) of the transistor M4 and one electrode ec2 (ninth electrode) of the capacitor Cst. A reference voltage source Vref is connected to the source M3S (fifth electrode) of the transistor M3. A control signal (scanning signal) S1 is input to the gate M3G of the transistor M3.
トランジスタＭ４のソースＭ４Ｓは、トランジスタＭ１のゲートＭ１ＧとトランジスタＭ２のドレインＭ２Ｄとに接続している。トランジスタＭ４のドレインＭ４Ｄは、トランジスタＭ３のドレインＭ３Ｄと容量Ｃｓｔの一方の電極ｅｃ２とに接続している。トランジスタＭ４のゲートＭ４Ｇには、制御信号（発光制御信号）Ｅ１が入力される。 The source M4S of the transistor M4 is connected to the gate M1G of the transistor M1 and the drain M2D of the transistor M2. The drain M4D of the transistor M4 is connected to the drain M3D of the transistor M3 and one electrode ec2 of the capacitor Cst. A control signal (light emission control signal) E1 is input to the gate M4G of the transistor M4.
トランジスタＭ５のソースＭ５Ｓは、トランジスタＭ１のドレインＭ１Ｄと容量Ｃｓｔの他方の電極ｅｃ１（第１０電極）とに接続している。トランジスタＭ５のドレインＭ５Ｄ（第６電極）は、発光素子１１０のアノード１１０Ａ（第１電極）に接続している。トランジスタＭ５のゲートＭ５Ｇには、制御信号（発光制御信号）Ｅ２が入力される。発光素子１１０のカソード１１０Ｃ（第２電極）は、電源供給線ＶＳＳに接続している。
The source M5S of the transistor M5 is connected to the drain M1D of the transistor M1 and the other electrode ec1 (tenth electrode) of the capacitor Cst. The drain M5D (sixth electrode) of the transistor M5 is connected to the
図１９は第４実施の形態における画素回路１１の動作を示す説明図である。図１９Ａは図１８と同様な画素回路１１を示す回路図であり、図１９Ｂは画素回路１１の各期間におけるトランジスタＭ２からＭ５のＯＮ・ＯＦＦの関係を示す表であり、図１９Ｃは画素回路１１の各動作期間における各制御信号の変化、データ信号を時系列で示したグラフである。
FIG. 19 is an explanatory diagram showing the operation of the
第４実施の形態にあって、図１９Ｂに示すように、各トランジスタＭ２、Ｍ３、Ｍ４及びＭ５のＯＮ・ＯＦＦの切替えタイミングは、第１実施の形態（図４Ｂ参照）と同じである。但し、第４実施の形態にあっては、図１９Ｃに示すように、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２それぞれは、アクティブハイ信号である。すなわち、制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がハイ（Ｈ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＮとなる。制御信号Ｓ１、Ｓ２、Ｅ１、Ｅ２の値がロー（Ｌ）のときは、それぞれに対応するトランジスタＭ３、Ｍ２、Ｍ４、Ｍ５はＯＦＦとなる。 In the fourth embodiment, as shown in FIG. 19B, the ON / OFF switching timings of the transistors M2, M3, M4, and M5 are the same as those in the first embodiment (see FIG. 4B). However, in the fourth embodiment, as shown in FIG. 19C, each of the control signals S1, S2, E1, and E2 is an active high signal. That is, when the values of the control signals S1, S2, E1, and E2 are high (H), the corresponding transistors M3, M2, M4, and M5 are turned on. When the values of the control signals S1, S2, E1, and E2 are low (L), the corresponding transistors M3, M2, M4, and M5 are turned off.
放電期間Ｔ０及び初期化期間Ｔ１にあって、駆動トランジスタであるトランジスタＭ１のゲートＭ１Ｇの電位を固定するトランジスタＭ４をＯＦＦとしていることにより、トランジスタＭ１を介した発光素子１１０への充電は行われない。発光素子１１０のアノード１１０Ａの電位は閾値電圧Ｖｔｈｏｌｅｄまで低下し、容量Ｃｓｔの他方の電極ｅｃ１もＶｔｈｏｌｅｄに初期化される。
In the discharge period T0 and the initialization period T1, the transistor M4 that fixes the potential of the gate M1G of the transistor M1, which is the driving transistor, is turned off, so that the
各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
The technical features (components) described in each embodiment can be combined with each other, and a new technical feature can be formed by combining them.
The embodiments disclosed herein are illustrative in all respects and should not be considered as restrictive. The scope of the present invention is defined not by the above-mentioned meaning but by the scope of the claims, and is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.
１ 表示装置
１１ 画素回路
１１０ 発光素子（ＯＬＥＤ素子）
１１０Ａ アノード電極
１１０Ｃ カソード電極
Ｃｓｔ 容量
Ｍ１ トランジスタ（駆動トランジスタ）
Ｍ２ トランジスタ（第４制御素子）
Ｍ３ トランジスタ（第２制御素子）
Ｍ４ トランジスタ（第１制御素子）
Ｍ５ トランジスタ（第３制御素子）
DESCRIPTION OF
M2 transistor (fourth control element)
M3 transistor (second control element)
M4 transistor (first control element)
M5 transistor (third control element)
Claims (15)
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記画素回路は、前記発光素子への電流供給を停止すると共に前記容量と前記第１電極とを接続する表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The pixel circuit is a display device that stops current supply to the light emitting element and connects the capacitor and the first electrode.
前記画素回路は、さらに、第５電極と第６電極とを有し、前記第５電極と前記第６電極との導通を制御する第１制御素子〜第３制御素子を備え、
前記第１制御素子の第５電極は前記発光素子に流れる電流の供給源である第１電源に接続し、前記第１制御素子の第６電極は前記第３電極に接続し、
前記第２制御素子の第５電極は、前記ゲートと前記容量に接続し、前記第２制御素子の第６電極は前記第４電極に接続し、
前記第３制御素子の第５電極は前記第４電極と前記第２制御素子の第６電極に接続し、前記第３制御素子の第６電極は前記第１電極に接続し、
前記画素回路は、前記発光素子への電流供給の停止において、前記第１制御素子を非導通にし、前記容量と前記第１電極との接続において、前記第２制御素と前記第３制御素子とを導通する請求項１に記載の表示装置。 The driving transistor includes a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to the gate,
The pixel circuit further includes a first control element to a third control element that includes a fifth electrode and a sixth electrode, and controls conduction between the fifth electrode and the sixth electrode.
A fifth electrode of the first control element is connected to a first power source that is a supply source of a current flowing through the light emitting element; a sixth electrode of the first control element is connected to the third electrode;
A fifth electrode of the second control element is connected to the gate and the capacitor; a sixth electrode of the second control element is connected to the fourth electrode;
A fifth electrode of the third control element is connected to the fourth electrode and a sixth electrode of the second control element; a sixth electrode of the third control element is connected to the first electrode;
The pixel circuit makes the first control element non-conductive when current supply to the light emitting element is stopped, and connects the second control element and the third control element when connecting the capacitor and the first electrode. The display device according to claim 1, wherein the display device is conductive.
前記画素回路は、前記第４制御素子を非導通にする請求項６に記載の表示装置。 The pixel circuit further includes a seventh electrode connected to a data line for supplying a data voltage corresponding to light emission luminance of the light emitting element, and an eighth electrode connected to the third electrode, and the seventh electrode And a fourth control element for controlling conduction between the first electrode and the eighth electrode,
The display device according to claim 6, wherein the pixel circuit makes the fourth control element non-conductive.
前記画素回路は、前記第１電極と前記第３電極とを接続する請求項１に記載の表示装置。 The capacitor includes a third electrode and a fourth electrode connected to a predetermined potential,
The display device according to claim 1, wherein the pixel circuit connects the first electrode and the third electrode.
前記第２制御素子の第５電極は前記第９電極に接続する請求項６に記載の表示装置。 The capacitor includes a ninth electrode and a tenth electrode connected to a predetermined potential,
The display device according to claim 6, wherein the fifth electrode of the second control element is connected to the ninth electrode.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第３電極と第４電極とを有し、ゲートに印加された電圧に応じて前記第３電極と前記第４電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第５電極と第６電極とを有し、前記第５電極と前記第６電極との導通を制御する第１制御素子〜第３制御素子と、第７電極と第８電極とを有し、前記第７電極と前記第８電極との導通を制御する第４制御素子とを備えており、
前記駆動トランジスタの第４電極は前記第１電極に接続し、
前記第１制御素子の第５電極は前記容量に接続し、前記第１制御素子の第６電極は前記ゲートに接続し、
前記第２制御素子の第５電極は基準電源に接続し、前記第２制御素子の第６電極は前記容量と前記第１制御素子の第５電極とに接続し、
前記第３制御素子の第５電極は前記発光素子に流れる電流の供給源である第１電源に接続し、前記第３制御素子の第６電極は前記容量と前記第４電極とに接続し、
前記第４制御素子の第７電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第４制御素子の第８電極は前記ゲートと前記第１制御素子の第６電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A fourth electrode of the driving transistor is connected to the first electrode;
A fifth electrode of the first control element is connected to the capacitor; a sixth electrode of the first control element is connected to the gate;
A fifth electrode of the second control element is connected to a reference power source; a sixth electrode of the second control element is connected to the capacitor and a fifth electrode of the first control element;
A fifth electrode of the third control element is connected to a first power source that is a supply source of a current flowing through the light emitting element; a sixth electrode of the third control element is connected to the capacitor and the fourth electrode;
The seventh electrode of the fourth control element is connected to a data line for supplying a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is connected to the gate and the first control element. Display device connected to 6 electrodes.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第３電極と第４電極とを有し、ゲートに印加された電圧に応じて前記第３電極と前記第４電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第５電極と第６電極とを有し、前記第５電極と前記第６電極との導通を制御する第１制御素子〜第３制御素子と、第７電極と第８電極とを有し、前記第７電極と前記第８電極との導通を制御する第４制御素子とを備えており、
前記第１制御素子の第５電極は前記第４電極に接続し、前記第１制御素子の第６電極は前記負荷と前記第１電極とに接続し、
前記第２制御素子の第６電極は前記負荷と前記ゲートとに接続し、
前記第３制御素子の第５電極は前記発光素子に流れる電流の供給源である第１電源に接続し、前記第３制御素子の第６電極は前記第３電極と前記第２制御素子の第５電極とに接続し、
前記第４制御素子の第７電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第４制御素子の第８電極は前記第４電極と前記第１制御素子の第５電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A fifth electrode of the first control element is connected to the fourth electrode; a sixth electrode of the first control element is connected to the load and the first electrode;
A sixth electrode of the second control element is connected to the load and the gate;
The fifth electrode of the third control element is connected to a first power source that is a supply source of current flowing through the light emitting element, and the sixth electrode of the third control element is the third electrode of the third control element and the second control element Connected to 5 electrodes,
The seventh electrode of the fourth control element is connected to a data line that supplies a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is the fourth electrode and the first control element. A display device connected to the fifth electrode.
容量と、前記容量の電圧に応じた電流を前記発光素子に流す駆動トランジスタとを備えた画素回路と、を備え、
前記駆動トランジスタは、第３電極と第４電極とを有し、ゲートに印加された電圧に応じて前記第３電極と前記第４電極との間に流れる電流を制御するトランジスタであって、
前記画素回路は、さらに、第５電極と第６電極とを有し、前記第５電極と前記第６電極との導通を制御する第１制御素子〜第３制御素子と、第７電極と第８電極とを有し、前記第７電極と前記第８電極との導通を制御する第４制御素子とを備えており、
前記駆動トランジスタの第３電極は前記発光素子に流れる電流の供給源である第１電源に接続し、
前記第１制御素子の第５電極は前記ゲートに接続し、前記第１制御素子の第６電極は前記容量に接続し、
前記第２制御素子の第５電極は基準電源に接続し、前記第２制御素子の第６電極は前記負荷と前記前記第１制御素子の第６電極とに接続し、
前記第３制御素子の第５電極は前記負荷と前記第４電極とに接続し、前記第３制御素子の第６電極は前記第１電極に接続し、
前記第４制御素子の第７電極は前記発光素子の発光輝度に応じたデータ電圧を供給するデータ線に接続し、前記第４制御素子の第８電極は前記ゲートと前記第１制御素子の第５電極とに接続してある
表示装置。 A light emitting device comprising a first electrode, a second electrode, and an organic light emitting layer provided between the first electrode and the second electrode;
A pixel circuit including a capacitor and a driving transistor that causes a current corresponding to the voltage of the capacitor to flow through the light-emitting element;
The driving transistor has a third electrode and a fourth electrode, and controls a current flowing between the third electrode and the fourth electrode according to a voltage applied to a gate,
The pixel circuit further includes a fifth electrode and a sixth electrode, and controls a first control element to a third control element that controls conduction between the fifth electrode and the sixth electrode, a seventh electrode, And a fourth control element that controls conduction between the seventh electrode and the eighth electrode,
A third electrode of the driving transistor is connected to a first power source which is a supply source of a current flowing through the light emitting element;
A fifth electrode of the first control element is connected to the gate; a sixth electrode of the first control element is connected to the capacitor;
A fifth electrode of the second control element is connected to a reference power source, a sixth electrode of the second control element is connected to the load and a sixth electrode of the first control element;
A fifth electrode of the third control element is connected to the load and the fourth electrode; a sixth electrode of the third control element is connected to the first electrode;
The seventh electrode of the fourth control element is connected to a data line for supplying a data voltage corresponding to the light emission luminance of the light emitting element, and the eighth electrode of the fourth control element is connected to the gate and the first control element. Display device connected to 5 electrodes.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006011428A (en) * | 2004-06-29 | 2006-01-12 | Samsung Sdi Co Ltd | Light emitting display device and method for driving thereof |
| JP2008185809A (en) * | 2007-01-30 | 2008-08-14 | Kyocera Corp | Image display device and its driving method |
| JP2013033228A (en) * | 2011-06-30 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| CN103035195A (en) * | 2011-10-05 | 2013-04-10 | 胜华科技股份有限公司 | Light emitting element drive circuit, pixel circuit, display panel and display |
| WO2013076774A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| JP2013210407A (en) * | 2012-03-30 | 2013-10-10 | Sharp Corp | Pixel circuit and display device |
| US20140118231A1 (en) * | 2012-05-10 | 2014-05-01 | Beijing Boe Optoelectronics Technology Co., Ltd. | Pixel Driving Circuit And Method, Array Substrate, And Display Apparatus |
| US20140132642A1 (en) * | 2012-11-12 | 2014-05-15 | Boe Technology Group Co., Ltd. | Pixel circuit, display device and driving method of pixel circuit |
| JP2016027364A (en) * | 2014-06-27 | 2016-02-18 | Ｎｌｔテクノロジー株式会社 | Pixel circuit and driving method thereof |
-
2017
- 2017-04-04 JP JP2017074731A patent/JP7311239B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006011428A (en) * | 2004-06-29 | 2006-01-12 | Samsung Sdi Co Ltd | Light emitting display device and method for driving thereof |
| JP2008185809A (en) * | 2007-01-30 | 2008-08-14 | Kyocera Corp | Image display device and its driving method |
| JP2013033228A (en) * | 2011-06-30 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| CN103035195A (en) * | 2011-10-05 | 2013-04-10 | 胜华科技股份有限公司 | Light emitting element drive circuit, pixel circuit, display panel and display |
| WO2013076774A1 (en) * | 2011-11-24 | 2013-05-30 | パナソニック株式会社 | Display device and control method thereof |
| JP2013210407A (en) * | 2012-03-30 | 2013-10-10 | Sharp Corp | Pixel circuit and display device |
| US20140118231A1 (en) * | 2012-05-10 | 2014-05-01 | Beijing Boe Optoelectronics Technology Co., Ltd. | Pixel Driving Circuit And Method, Array Substrate, And Display Apparatus |
| US20140132642A1 (en) * | 2012-11-12 | 2014-05-15 | Boe Technology Group Co., Ltd. | Pixel circuit, display device and driving method of pixel circuit |
| JP2016027364A (en) * | 2014-06-27 | 2016-02-18 | Ｎｌｔテクノロジー株式会社 | Pixel circuit and driving method thereof |
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