JP2013210407A - Pixel circuit and display device - Google Patents
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Abstract
Description
本発明は、アノード電極からカソード電極に発光電流が流れることで発光する発光素子を備えた画素回路及び表示装置に関し、特にアクティブマトリックス型の有機ＥＬ表示装置に関する。 The present invention relates to a pixel circuit and a display device including a light emitting element that emits light when a light emission current flows from an anode electrode to a cathode electrode, and more particularly to an active matrix type organic EL display device.
有機ＥＬ表示装置では、有機ＥＬ素子であるＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）に流れる発光電流を制御することにより、発光輝度が調整される。アクティブマトリックス型の有機ＥＬ表示装置では、画素回路内に、当該発光電流をゲート電圧によって制御してＯＬＥＤを駆動する駆動トランジスタと、データ信号線から供給される発光輝度を多階調に調整するための輝度電圧を当該駆動トランジスタのゲート電極に転送する転送トランジスタを備える。駆動トランジスタと転送トランジスタは、絶縁ゲート型の薄膜トランジスタ（ＴＦＴ）で形成される。 In an organic EL display device, light emission luminance is adjusted by controlling a light emission current flowing in an OLED (Organic Light Emitting Diode) which is an organic EL element. In an active matrix organic EL display device, in order to adjust the light emission luminance supplied from a data signal line and a driving transistor for driving an OLED by controlling the light emission current by a gate voltage in a pixel circuit in multiple gradations. Is transferred to the gate electrode of the driving transistor. The drive transistor and the transfer transistor are formed of insulated gate thin film transistors (TFTs).
駆動トランジスタは、図１３に示すように、ｐチャネル型ＴＦＴを使用する場合と、ｎチャネル型ＴＦＴを使用する場合がある。ｎチャネル型ＴＦＴを使用する場合には、ＯＬＥＤの発光を高効率で安定して実現するために、ＯＬＥＤの透明電極の仕事関数の制約から、一般的に、ソース電極をＯＬＥＤのアノード電極と接続したソースフォロア回路となる。 As shown in FIG. 13, the drive transistor may use a p-channel TFT or an n-channel TFT. When an n-channel TFT is used, the source electrode is generally connected to the anode electrode of the OLED because of the work function limitation of the transparent electrode of the OLED in order to realize the emission of the OLED stably with high efficiency. Source follower circuit.
駆動トランジスタが、ｐチャネル型ＴＦＴの場合は、ゲート・ソース間の電圧を一定に保持し、飽和領域で動作させることで定電流源として機能させることができる。従って、当該ｐチャネル型ＴＦＴで駆動されるＯＬＥＤは、ＯＬＥＤの電流電圧特性が経時変化によって変動しても、駆動トランジスタのゲート電圧に応じた一定電流で駆動されるため、ＯＬＥＤを一定の輝度で発光させることができる。 When the driving transistor is a p-channel TFT, it can function as a constant current source by keeping the voltage between the gate and the source constant and operating in a saturation region. Therefore, the OLED driven by the p-channel TFT is driven with a constant current corresponding to the gate voltage of the driving transistor even if the current-voltage characteristics of the OLED fluctuate due to changes with time. Can emit light.
一方、駆動トランジスタが、ｎチャネル型ＴＦＴの場合は、上述のようにソースフォロア回路となるため、ＯＬＥＤの電流電圧特性が経時変化により変動すると、駆動トランジスタのソース電位も変動し、ゲート・ソース間の電圧を一定に保持できなくなる。この結果、駆動トランジスタのゲート電圧に応じた一定電流でＯＬＥＤを駆動することが困難となる。 On the other hand, when the driving transistor is an n-channel TFT, it becomes a source follower circuit as described above. Therefore, if the current-voltage characteristics of the OLED fluctuate due to changes over time, the source potential of the driving transistor also fluctuates, and the gate-source The voltage of cannot be kept constant. As a result, it becomes difficult to drive the OLED with a constant current according to the gate voltage of the driving transistor.
更に、駆動トランジスタが、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴの何れであっても、ＴＦＴの閾値電圧に変動やバラツキが生じると、駆動トランジスタのゲート電圧が同じでも、画素回路によって駆動される発光電流に変動やバラツキが生じ、発光輝度にバラツキが生じてしまう。 Further, regardless of whether the driving transistor is a p-channel TFT or an n-channel TFT, if the TFT threshold voltage fluctuates or varies, light emission driven by the pixel circuit even if the gate voltage of the driving transistor is the same. Variations and variations in current occur, and variations in light emission luminance occur.
駆動トランジスタがｎチャネル型ＴＦＴの場合は、ＴＦＴを構成する半導体材料として多様な選択肢があり、ｐチャネル型ＴＦＴを使用する場合と比較して種々の利点が存在するが、安定的に発光輝度を制御するには、上述のＯＬＥＤの電流電圧特性の経時変化やＴＦＴの閾値電圧の変動及びバラツキに対処する必要がある。 In the case where the driving transistor is an n-channel TFT, there are various choices as a semiconductor material constituting the TFT, and there are various advantages as compared with the case where a p-channel TFT is used. In order to control, it is necessary to deal with the above-described change in the current-voltage characteristics of the OLED and the variation and variation in the threshold voltage of the TFT.
駆動トランジスタとしてｎチャネル型ＴＦＴを使用する場合の当該問題を解決するために、例えば、下記の特許文献１に開示された画素回路では、図１４（特許文献１の図２、図７に相当）に示す回路構成を採用している。当該従来の画素回路１００は、図１４に示すように、ＯＬＥＤと、転送トランジスタＱ１、駆動トランジスタＱ２、スイッチトランジスタＱ３、第1検知トランジスタＱ４、第２検知トランジスタＱ５、保持容量Ｃ１を備えて構成され、当該５つのトランジスタは全てｎチャネル型ＴＦＴで構成されている。以下、図１４に示す画素回路の動作について、図１５を参照して簡単に説明する。
In order to solve the problem in the case of using an n-channel TFT as a driving transistor, for example, in the pixel circuit disclosed in
先ず、図１５に示すように、初期設定ステップ（Ｓ１）において、転送トランジスタＱ１をオフ状態にして、第１及び第２検知トランジスタＱ４，Ｑ５とスイッチトランジスタＱ３をオン状態にして、駆動トランジスタＱ２のゲート電圧ＶＱ２ｇとソース電圧ＶＱ２ｓを夫々、初期電位Ｖｏｆｓと基準電位Ｖｓｓに設定する。引き続き、閾値電圧設定ステップ（Ｓ２）において、第1検知トランジスタＱ４をオフにすると、駆動トランジスタＱ２のソース電極（ＯＬＥＤのアノード電極）が、スイッチトランジスタＱ３とゲート電圧ＶＱ２ｇが初期電位Ｖｏｆｓに設定された駆動トランジスタＱ２によって充電され、電圧値が、初期電位Ｖｏｆｓから駆動トランジスタＱ２の閾値電圧ＶＱ２ｔｈだけ低い電圧（Ｖｏｆｓ−ＶＱ２ｔｈ）に至る。つまり、駆動トランジスタＱ２のゲート・ソース間の電圧ＶＱ２ｇｓが閾値電圧ＶＱ２ｔｈとなる。この時点で、スイッチトランジスタＱ３と第２検知トランジスタＱ５を順次オフ状態にする。引き続き、書き込みステップ（Ｓ３）において、転送トランジスタＱ１を一定期間オン状態にして、信号線ＤＴＬから信号電圧Ｖｓｉｇを駆動トランジスタＱ２のゲート電極に書き込む。これにより、駆動トランジスタＱ２のゲート・ソース間に設けられた保持容量Ｃ１に、電圧（Ｖｓｉｇ＋ＶＱ２ｔｈ−Ｖｏｆｓ）が保持される。引き続き、発光ステップ（Ｓ４）において、スイッチトランジスタＱ３をオン状態にすると、ＯＬＥＤに発光電流が流れ始め、駆動トランジスタＱ２のソース電極（ＯＬＥＤのアノード電極）が、電圧（Ｖｏｆｓ−ＶＱ２ｔｈ）からＯＬＥＤの電流電圧特性と平衡する電圧まで上昇するが、保持容量Ｃ１によって、駆動トランジスタＱ２のゲート・ソース間の電圧は、電圧（Ｖｓｉｇ＋ＶＱ２ｔｈ−Ｖｏｆｓ）に維持される。この結果、ＯＬＥＤの電流電圧特性の経時変化やＴＦＴの閾値電圧の変動及びバラツキに対処でき、安定的にＯＬＥＤの発光輝度を制御できる。 First, as shown in FIG. 15, in the initial setting step (S1), the transfer transistor Q1 is turned off, the first and second detection transistors Q4, Q5 and the switch transistor Q3 are turned on, and the drive transistor Q2 is turned on. The gate voltage VQ2g and the source voltage VQ2s are set to the initial potential Vofs and the reference potential Vss, respectively. Subsequently, in the threshold voltage setting step (S2), when the first detection transistor Q4 is turned off, the source electrode (OLED anode electrode) of the drive transistor Q2 is set to the switch transistor Q3 and the gate voltage VQ2g to the initial potential Vofs. Charged by the drive transistor Q2, the voltage value reaches a voltage (Vofs−VQ2th) lower than the initial potential Vofs by the threshold voltage VQ2th of the drive transistor Q2. That is, the gate-source voltage VQ2gs of the drive transistor Q2 becomes the threshold voltage VQ2th. At this time, the switch transistor Q3 and the second detection transistor Q5 are sequentially turned off. Subsequently, in the write step (S3), the transfer transistor Q1 is turned on for a certain period, and the signal voltage Vsig is written from the signal line DTL to the gate electrode of the drive transistor Q2. As a result, the voltage (Vsig + VQ2th−Vofs) is held in the holding capacitor C1 provided between the gate and the source of the driving transistor Q2. Subsequently, when the switch transistor Q3 is turned on in the light emission step (S4), a light emission current starts to flow through the OLED, and the source electrode of the drive transistor Q2 (the anode electrode of the OLED) changes from the voltage (Vofs−VQ2th) to the current of the OLED. The voltage rises to a voltage balanced with the voltage characteristics, but the voltage between the gate and the source of the driving transistor Q2 is maintained at the voltage (Vsig + VQ2th−Vofs) by the storage capacitor C1. As a result, it is possible to cope with changes with time in the current-voltage characteristics of the OLED and fluctuations and variations in the threshold voltage of the TFT, and to stably control the emission luminance of the OLED.
しかし、図１４に示す従来の画素回路１００の回路構成では、以下に指摘する問題がある。図１５に示す閾値電圧設定ステップ（Ｓ２）において、駆動トランジスタＱ２のソース電極（ＯＬＥＤのアノード電極）の電圧値が、初期電位Ｖｏｆｓから電圧（Ｖｏｆｓ−ＶＱ２ｔｈ）まで上昇するが、このとき、駆動トランジスタＱ２のソース電極（ＯＬＥＤのアノード電極）には、保持容量Ｃ１以外にＯＬＥＤの寄生容量Ｃｅｌも存在するため、これらの容量を、駆動トランジスタＱ２を介して充電する必要がある。しかし、充電対象の容量が保持容量Ｃ１と寄生容量Ｃｅｌの合計となり大きくなるのに対し、ＯＬＥＤの発光電流が１０ｎＡと小さいため、発光電流が必要以上に流れないように、トランジスタサイズの調整等によって、駆動トランジスタＱ２の移動度を設定している。この結果、閾値電圧設定ステップ（Ｓ２）における当該容量の充電時間が長期化する。 However, the circuit configuration of the conventional pixel circuit 100 shown in FIG. 14 has the following problems. In the threshold voltage setting step (S2) shown in FIG. 15, the voltage value of the source electrode (the anode electrode of the OLED) of the drive transistor Q2 rises from the initial potential Vofs to the voltage (Vofs−VQ2th). Since the source electrode of Q2 (the anode electrode of the OLED) includes the parasitic capacitance Cel of the OLED in addition to the holding capacitor C1, it is necessary to charge these capacitors via the driving transistor Q2. However, while the capacity to be charged is the sum of the storage capacitor C1 and the parasitic capacitance Cel, the OLED emission current is as small as 10 nA, so that the emission current does not flow more than necessary. The mobility of the driving transistor Q2 is set. As a result, the charging time of the capacity in the threshold voltage setting step (S2) is prolonged.
更に、図１５に示す書き込みステップ（Ｓ３）において、駆動トランジスタＱ２のゲート電極とＯＬＥＤのカソード電極間に、保持容量Ｃ１と寄生容量Ｃｅｌが直列に接続されるため、ゲート電極に書き込まれる信号電圧Ｖｓｉｇの電圧遷移（Ｖｓｉｇ−Ｖｏｆｓ）は、当該直列接続した保持容量Ｃ１と寄生容量Ｃｅｌによって容量分割され、駆動トランジスタＱ２のソース電極にノイズ成分として重畳される。結果として、駆動トランジスタＱ２のゲート・ソース間の電圧を精度良く制御できず、安定的なＯＬＥＤの発光輝度制御の阻害要因となる。 Further, in the write step (S3) shown in FIG. 15, since the holding capacitor C1 and the parasitic capacitor Cel are connected in series between the gate electrode of the driving transistor Q2 and the cathode electrode of the OLED, the signal voltage Vsig written to the gate electrode. The voltage transition (Vsig−Vofs) is divided by the series-connected holding capacitor C1 and parasitic capacitor Cel, and is superimposed on the source electrode of the driving transistor Q2 as a noise component. As a result, the voltage between the gate and the source of the driving transistor Q2 cannot be controlled with high accuracy, which becomes an obstructive factor for stable emission luminance control of the OLED.
本発明は、上記の問題点に鑑みてなされたもので、その目的は、アノード電極からカソード電極に発光電流が流れることで発光する発光素子を駆動するトランジスタがｎチャネル型の場合において発光輝度を安定的に制御できる画素回路及び表示装置を提供する点にある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide light emission luminance when a transistor that drives a light emitting element that emits light when a light emission current flows from an anode electrode to a cathode electrode is an n-channel type. A pixel circuit and a display device that can be stably controlled are provided.
上記目的を達成するため、本発明は、アノード電極からカソード電極に発光電流が流れることで発光する発光素子、絶縁ゲート型トランジスタの第１トランジスタと、ｎチャネル型の絶縁ゲート型トランジスタの第２トランジスタと、第１、第２、第３及び第４スイッチ回路と、容量素子を備えてなる画素回路であって、
前記第１トランジスタのドレイン電極がデータ信号線と、前記第１トランジスタのソース電極が第１内部ノードと、前記第１トランジスタのゲート電極が走査信号線と、夫々接続し、
前記第２トランジスタのドレイン電極が第２内部ノードと、前記第２トランジスタのソース電極が前記第１内部ノードと、前記第２トランジスタのゲート電極が第３内部ノードと、夫々接続し、
前記第１スイッチ回路の一端が前記発光電流を供給するアノード電源線と、前記第１スイッチ回路の他端が前記第２内部ノードと、前記第１スイッチ回路の一端と他端間の導通非導通を制御する制御端子が第１制御線と、夫々接続し、
前記第２スイッチ回路の一端が前記第１内部ノードと、前記第２スイッチ回路の他端が第４内部ノードと、前記第２スイッチ回路の一端と他端間の導通非導通を制御する制御端子が第２制御線と、夫々接続し、
前記第３スイッチ回路の一端が前記第２内部ノードと、前記第３スイッチ回路の他端が前記第３内部ノードと、前記第３スイッチ回路の一端と他端間の導通非導通を制御する制御端子が前記走査信号線または第３制御線と、夫々接続し、
前記第４スイッチ回路の一端が前記第４内部ノードと、前記第４スイッチ回路の他端が第１電源線または前記アノード電源線と、前記第４スイッチ回路の一端と他端間の導通非導通を制御する制御端子が前記走査信号線または前記第３制御線と、夫々接続し、
前記容量素子の一端が前記第３内部ノードと、前記容量素子の他端が前記第４内部ノードと、夫々接続し、
前記発光素子のアノード電極が、前記第４内部ノードと接続して、構成され、
前記容量素子に２階調以上の画素データに応じた電圧を保持させ、前記発光素子に前記画素データに応じた前記発光電流を流して発光させる書き込み発光動作の動作期間が、初期設定期間とデータ書き込み期間と発光期間の３つの連続する期間を順番に備え、
前記走査信号線、前記データ信号線、前記第１乃至第３制御線に印加する電圧を制御することにより、
前記初期設定期間に、前記第１及び第２トランジスタの少なくとも何れか一方及び前記第２スイッチ回路がオフ状態となり、前記第１、第３及び第４スイッチ回路がオン状態となり、
前記データ書き込み期間に、前記第１トランジスタと前記第３及び第４スイッチ回路がオン状態となり、前記第１及び第２スイッチ回路がオフ状態となり、前記データ信号線に前記画素データに対応した輝度電圧が印加され、
前記発光期間に、前記第１トランジスタと前記第３及び第４スイッチ回路がオフ状態となり、前記第１及び第２スイッチ回路がオン状態となることを第１の特徴とする画素回路を提供する。
To achieve the above object, the present invention provides a light emitting element that emits light when a light emission current flows from an anode electrode to a cathode electrode, a first transistor of an insulated gate transistor, and a second transistor of an n channel insulated gate transistor. A pixel circuit comprising first, second, third and fourth switch circuits and a capacitive element,
The drain electrode of the first transistor is connected to the data signal line, the source electrode of the first transistor is connected to the first internal node, and the gate electrode of the first transistor is connected to the scanning signal line.
The drain electrode of the second transistor is connected to the second internal node, the source electrode of the second transistor is connected to the first internal node, and the gate electrode of the second transistor is connected to the third internal node;
One end of the first switch circuit is an anode power supply line for supplying the light emission current, the other end of the first switch circuit is the second internal node, and conduction / non-conduction between the one end and the other end of the first switch circuit. Control terminals connected to the first control line, respectively,
One end of the second switch circuit is the first internal node, the other end of the second switch circuit is the fourth internal node, and a control terminal for controlling conduction / non-conduction between the one end and the other end of the second switch circuit. Connected to the second control line,
One end of the third switch circuit is the second internal node, the other end of the third switch circuit is the third internal node, and control for controlling conduction / non-conduction between the one end and the other end of the third switch circuit is performed. Terminals are connected to the scanning signal line or the third control line, respectively.
One end of the fourth switch circuit is connected to the fourth internal node, the other end of the fourth switch circuit is connected to the first power supply line or the anode power supply line, and conduction between the one end and the other end of the fourth switch circuit is not conducted. Control terminals for controlling the scanning signal line or the third control line, respectively,
One end of the capacitive element is connected to the third internal node, and the other end of the capacitive element is connected to the fourth internal node.
An anode electrode of the light emitting element is configured to be connected to the fourth internal node;
An operation period of a writing light emitting operation in which the capacitor element holds a voltage corresponding to pixel data of two or more gradations and causes the light emitting element to emit light by flowing the light emission current corresponding to the pixel data is an initial setting period and data Three consecutive periods, a writing period and a light emitting period, are provided in order,
By controlling the voltage applied to the scanning signal line, the data signal line, and the first to third control lines,
During the initial setting period, at least one of the first and second transistors and the second switch circuit are turned off, and the first, third, and fourth switch circuits are turned on,
During the data writing period, the first transistor and the third and fourth switch circuits are turned on, the first and second switch circuits are turned off, and a luminance voltage corresponding to the pixel data is applied to the data signal line. Is applied,
In the light emitting period, the first transistor, the third and fourth switch circuits are turned off, and the first and second switch circuits are turned on. A pixel circuit having a first feature is provided.
上記第１の特徴の画素回路では、前記初期設定期間に、前記第３内部ノードの電圧が前記輝度電圧の最大値に前記第２トランジスタの閾値電圧を加えた電圧以上の所定の第１初期電圧となり、前記第４内部ノードの電圧が所定の第２初期電圧となり、前記データ書き込み期間に、前記第１内部ノードの電圧が前記輝度電圧となり、前記第３内部ノードの電圧が前記初期電圧から前記輝度電圧に前記第２トランジスタの閾値電圧を加えた書き込み電圧に遷移し、前記容量素子の両端に前記書き込み電圧から前記第２初期電圧を差し引いた書き込み差電圧が保持され、前記発光期間に、前記第２トランジスタに前記書き込み差電圧に応じた前記発光電流が流れる。 In the pixel circuit of the first feature, a predetermined first initial voltage equal to or higher than a voltage obtained by adding a threshold voltage of the second transistor to the maximum value of the luminance voltage during the initial setting period. The voltage of the fourth internal node becomes a predetermined second initial voltage, the voltage of the first internal node becomes the luminance voltage, and the voltage of the third internal node becomes higher than the initial voltage from the initial voltage during the data writing period. A transition is made to a writing voltage obtained by adding the threshold voltage of the second transistor to the luminance voltage, and a writing differential voltage obtained by subtracting the second initial voltage from the writing voltage is held at both ends of the capacitive element. The light emission current corresponding to the write differential voltage flows through the second transistor.
更に、上記第１の特徴の画素回路は、前記初期設定期間に、前記第１トランジスタがオン状態となり、前記データ信号線に第３初期電圧が印加され、前記第１内部ノードの電圧が前記第３初期電圧となることで、前記第２トランジスタがオフ状態になることを第２の特徴とする。 Furthermore, in the pixel circuit having the first feature, the first transistor is turned on during the initial setting period, a third initial voltage is applied to the data signal line, and the voltage of the first internal node is the first voltage. The second feature is that the second transistor is turned off when the initial voltage becomes three.
更に、上記第１の特徴の画素回路は、前記第３及び第４スイッチ回路の制御端子が前記第３制御線と夫々接続する回路構成の場合、前記初期設定期間に、前記走査信号線に印加される電圧によって前記第１トランジスタがオフ状態となり、前記第３制御線に印加される電圧によって前記第３及び第４スイッチ回路がオン状態となることを第３の特徴とする。 Further, the pixel circuit having the first feature is applied to the scanning signal line during the initial setting period when the control terminals of the third and fourth switch circuits are connected to the third control line, respectively. The third feature is that the first transistor is turned off by the applied voltage, and the third and fourth switch circuits are turned on by the voltage applied to the third control line.
更に、上記第２の特徴の画素回路は、前記第３及び第４スイッチ回路の制御端子が前記走査信号線と夫々接続する回路構成の場合、前記初期設定期間に、前記走査信号線に印加される電圧によって前記第１トランジスタと前記第３及び第４スイッチ回路がオン状態となることを第４の特徴とする。 Further, the pixel circuit having the second feature is applied to the scanning signal line during the initial setting period when the control terminals of the third and fourth switch circuits are connected to the scanning signal line, respectively. The fourth feature is that the first transistor and the third and fourth switch circuits are turned on by the voltage applied.
更に、上記第２の特徴の画素回路は、前記第３及び第４スイッチ回路の何れか一方の制御端子が前記走査信号線と接続し、何れか他方の制御端子が前記第３制御線と接続する回路構成の場合、前記初期設定期間に、前記走査信号線に印加される電圧によって前記第３及び第４スイッチ回路の何れか一方と前記第１トランジスタがオン状態となり、前記第３制御線に印加される電圧によって前記第３及び第４スイッチ回路の何れか他方がオン状態となることを第５の特徴とする。 Further, in the pixel circuit having the second feature, one of the control terminals of the third and fourth switch circuits is connected to the scanning signal line, and the other control terminal is connected to the third control line. In the circuit configuration, one of the third switch circuit and the fourth switch circuit and the first transistor are turned on by the voltage applied to the scan signal line during the initial setting period, and the third control line is turned on. A fifth feature is that either one of the third and fourth switch circuits is turned on by the applied voltage.
更に、上記何れかの特徴の画素回路において、前記第４スイッチ回路の他端が前記アノード電源線と接続する回路構成の場合、前記初期設定期間と前記データ書き込み期間に、前記発光素子のカソード電極に第４初期電圧が印加され、前記発光素子が順バイアス状態とならないことが好ましい。 Furthermore, in the pixel circuit having any one of the above characteristics, in the case where the other end of the fourth switch circuit is connected to the anode power supply line, the cathode electrode of the light emitting element is used during the initial setting period and the data writing period. Preferably, a fourth initial voltage is applied to the light emitting element so that the light emitting element does not enter a forward bias state.
更に、上記何れかの特徴の画素回路において、前記第１乃至第４スイッチ回路が、絶縁ゲート型トランジスタで構成されていることが好ましい。 Furthermore, in the pixel circuit having any one of the above characteristics, it is preferable that the first to fourth switch circuits are formed of insulated gate transistors.
更に、上記目的を達成するため、本発明は、上記何れかの特徴の画素回路を行方向及び列方向に夫々複数配置してなる画素回路アレイと、前記画素回路アレイを駆動する駆動回路部を備えてなる表示装置であって、
前記画素回路が、前記第３制御線を備えず、前記第３及び第４スイッチ回路の制御端子が前記走査信号線と夫々接続する回路構成の場合、
前記駆動回路部が、少なくとも、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記走査信号線を各別に駆動する走査信号線駆動回路と、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第１制御線を各別に駆動する第１制御線駆動回路と、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第２制御線を各別に駆動する第２制御線駆動回路と、前記画素回路アレイの列毎に設けられた列方向に延伸する複数の前記データ信号線を各別に駆動するデータ信号線駆動回路と、を備えて構成され、
前記画素回路が、前記第３制御線を備え、前記第３及び第４スイッチ回路の制御端子が前記第３制御線と夫々接続する回路構成の場合、
前記駆動回路部が、更に、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第３制御線を各別に駆動する第３制御線駆動回路を備えることを特徴とする表示装置を提供する。
Furthermore, in order to achieve the above object, the present invention includes a pixel circuit array in which a plurality of pixel circuits having any of the above characteristics are arranged in a row direction and a column direction, and a drive circuit unit that drives the pixel circuit array. A display device comprising:
When the pixel circuit does not include the third control line and the control terminals of the third and fourth switch circuits are connected to the scanning signal line, respectively,
The drive circuit section includes at least a scan signal line drive circuit that drives each of the plurality of scan signal lines extending in the row direction provided for each row of the pixel circuit array, and for each row of the pixel circuit array. A first control line driving circuit for individually driving the plurality of first control lines extending in the row direction provided; and a plurality of the second controls extending in the row direction provided for each row of the pixel circuit array. A second control line driving circuit for driving the lines separately, and a data signal line driving circuit for driving the plurality of data signal lines extending in the column direction provided for each column of the pixel circuit array. Configured
In the case where the pixel circuit includes the third control line, and the control terminals of the third and fourth switch circuits are connected to the third control line, respectively,
The display further comprising: a third control line driving circuit that drives each of the plurality of third control lines extending in the row direction provided for each row of the pixel circuit array. Providing equipment.
更に、上記特徴の表示装置において、前記画素回路が、前記第４スイッチ回路の他端が前記アノード電源線と接続する回路構成の場合、前記画素回路アレイ内の同一行の前記画素回路の前記カソード電極が行方向に延伸する共通のカソード電源線に接続し、前記駆動回路部が、更に、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記カソード電源線を各別に駆動するカソード電源線駆動回路を備えることが好ましい。 Furthermore, in the display device having the above characteristics, when the pixel circuit has a circuit configuration in which the other end of the fourth switch circuit is connected to the anode power supply line, the cathode of the pixel circuit in the same row in the pixel circuit array. The electrodes are connected to a common cathode power supply line extending in the row direction, and the drive circuit unit further drives each of the plurality of cathode power supply lines extending in the row direction provided for each row of the pixel circuit array. It is preferable to provide a cathode power supply line driving circuit.
上記画素回路及び表示装置によれば、画素回路が上記した何れの回路構成であっても、初期設定期間に、第１及び第２トランジスタの少なくとも何れか一方がオフ状態となり、前記アノード電源線から前記データ信号線に至る電流経路が遮断されるため、ＯＬＥＤの駆動トランジスタである第２トランジスタのゲート電極である第３内部ノードの電圧ＶＮ３を、前記アノード電源線の電圧Ｖｄｄ（第１初期電圧）に設定することができる。電圧Ｖｄｄは予め、輝度電圧Ｖｐｄの最大値Ｖｐｄｍａｘに第２トランジスタの閾値電圧Ｖｔｈ２を加えた電圧（Ｖｐｄｍａｘ＋Ｖｔｈ２）に設定することができる。更に、データ書き込み期間において、第２トランジスタのソース電極である第１内部ノードの電圧ＶＮ１を、輝度電圧Ｖｐｄに設定し、且つ、第３内部ノードの電圧ＶＮ３を、前記初期設定期間に設定された電圧値から輝度電圧Ｖｐｄに第２トランジスタの閾値電圧Ｖｔｈ２を加えた書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）に遷移させることができる。つまり、第１内部ノードへの輝度電圧の書き込みと、第２トランジスタのゲート電極とソース電極間の電圧を閾値電圧Ｖｔｈ２に設定することができる。ところで、第４内部ノードは第１電源線の電圧Ｖｓｓまたはアノード電源線の電圧Ｖｄｄ（第２初期電圧）に設定されているので、容量素子の両端には、書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）から第２初期電圧（ＶｓｓまたはＶｄｄ）を差し引いた書き込み差電圧Ｖｈｌｄ（＝Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ、または、Ｖｐｄ＋Ｖｔｈ２−Ｖｄｄ）が保持される。初期設定期間及びデータ書き込み期間を通して第２スイッチ回路が非導通状態であるので、第１内部ノード側からＯＬＥＤに発光電流が流れるのが阻止されている。但し、初期設定期間及びデータ書き込み期間を通して、第４内部ノードにアノード電源線の電圧Ｖｄｄが供給される場合には、ＯＬＥＤにカソード電極に第４初期電圧を印加してＯＬＥＤに発光電流が流れるのを阻止できる。 According to the pixel circuit and the display device, regardless of the circuit configuration of the pixel circuit, at least one of the first and second transistors is turned off during the initial setting period, and the anode power line Since the current path to the data signal line is cut off, the voltage VN3 of the third internal node that is the gate electrode of the second transistor that is the driving transistor of the OLED is set to the voltage Vdd (first initial voltage) of the anode power supply line. Can be set to The voltage Vdd can be set in advance to a voltage (Vpdmax + Vth2) obtained by adding the threshold voltage Vth2 of the second transistor to the maximum value Vpdmax of the luminance voltage Vpd. Further, in the data writing period, the voltage VN1 of the first internal node that is the source electrode of the second transistor is set to the luminance voltage Vpd, and the voltage VN3 of the third internal node is set to the initial setting period. The voltage value can be changed to a writing voltage (Vpd + Vth2) obtained by adding the threshold voltage Vth2 of the second transistor to the luminance voltage Vpd. That is, the writing of the luminance voltage to the first internal node and the voltage between the gate electrode and the source electrode of the second transistor can be set to the threshold voltage Vth2. By the way, since the fourth internal node is set to the voltage Vss of the first power supply line or the voltage Vdd (second initial voltage) of the anode power supply line, the second initial voltage is applied to both ends of the capacitive element from the write voltage (Vpd + Vth2). The write difference voltage Vhld (= Vpd + Vth2−Vss or Vpd + Vth2−Vdd) obtained by subtracting the voltage (Vss or Vdd) is held. Since the second switch circuit is non-conductive throughout the initial setting period and the data writing period, the light emission current is prevented from flowing from the first internal node side to the OLED. However, when the voltage Vdd of the anode power supply line is supplied to the fourth internal node throughout the initial setting period and the data writing period, the fourth initial voltage is applied to the cathode electrode of the OLED and the light emission current flows to the OLED. Can be prevented.
更に、発光期間において、第１及び第２スイッチ回路が導通状態となり、アノード電源線から駆動トランジスタである第２トランジスタを介してＯＬＥＤに発光電流が流れる。発光電流が流れると、第２スイッチ回路を介して短絡した第１内部ノードと第４内部ノードの電圧が上昇するが、容量素子の両端に電圧Ｖｈｌｄが保持されているので、第４内部ノードの電圧上昇に追従して、第２トランジスタのゲート電圧（第３内部ノードの電圧）も上昇する。第２スイッチ回路に発光電流が流れて電圧降下が発生するが、当該電圧降下を十分に低電圧に抑えておけば、第２トランジスタのゲート電圧（第３内部ノードの電圧）と第２トランジスタのソース電極（第１内部ノード）との間の電圧差（ゲート・ソース間電圧）は、上記電圧Ｖｈｌｄと略等しい電圧に維持される。アノード電源線に印加する電圧Ｖｄｄを調整して、第２トランジスタを飽和領域で動作させると、第２トランジスタに流れる発光電流は、電圧（Ｖｈｌｄ−Ｖｔｈ２）の二乗、つまり、電圧（Ｖｐｄ−Ｖｓｓ）の二乗、または、電圧（Ｖｐｄ−Ｖｄｄ）の二乗に比例する電流となるため、第２トランジスタの閾値電圧のバラツキ、及び、ＯＬＥＤの電気的特性のバラツキによるアノード電極（第４内部ノード）の電圧変動の影響を受けずに、輝度電圧Ｖｐｄに応じて定まるため、ＯＬＥＤの発光輝度を、輝度電圧Ｖｐｄに応じて安定的に制御することができる。 Further, in the light emission period, the first and second switch circuits are turned on, and a light emission current flows from the anode power supply line to the OLED through the second transistor which is a drive transistor. When the light emission current flows, the voltages of the first internal node and the fourth internal node that are short-circuited via the second switch circuit rise. However, since the voltage Vhld is held at both ends of the capacitive element, Following the voltage increase, the gate voltage of the second transistor (the voltage at the third internal node) also increases. A light emission current flows through the second switch circuit and a voltage drop occurs. If the voltage drop is sufficiently suppressed, the gate voltage of the second transistor (the voltage of the third internal node) and the voltage of the second transistor are reduced. The voltage difference (gate-source voltage) between the source electrode (first internal node) is maintained at a voltage substantially equal to the voltage Vhld. When the voltage Vdd applied to the anode power supply line is adjusted and the second transistor is operated in the saturation region, the light emission current flowing through the second transistor is the square of the voltage (Vhld−Vth2), that is, the voltage (Vpd−Vss). The voltage of the anode electrode (fourth internal node) due to the variation of the threshold voltage of the second transistor and the variation of the electrical characteristics of the OLED is a current proportional to the square of the voltage or the square of the voltage (Vpd−Vdd). Since it is determined according to the luminance voltage Vpd without being affected by fluctuations, the emission luminance of the OLED can be stably controlled according to the luminance voltage Vpd.
本発明の表示装置（以下、単に表示装置と称す）と本発明の画素回路（以下、単に画素回路と称す）の各実施形態の回路構成及びその動作について、図面を参照して説明する。 A circuit configuration and an operation of each embodiment of a display device of the present invention (hereinafter simply referred to as a display device) and a pixel circuit of the present invention (hereinafter simply referred to as a pixel circuit) will be described with reference to the drawings.
［第１実施形態］
図１に、第１実施形態に係る表示装置１Ａの概略構成を示す。表示装置１Ａは、画素回路アレイ１０Ａ、表示制御回路１１、ソースドライバ１２、ゲートドライバ１３、及び、制御線ドライバ１４を備える。画素回路アレイ１０Ａは、アクティブマトリクス基板上に、画素回路２Ａを行方向及び列方向に夫々複数配置して構成される。尚、図１では、図面が煩雑になるのを避けるため、画素回路２Ａはブロック化して表示している。
[First Embodiment]
FIG. 1 shows a schematic configuration of a
図２に、第１実施形態に係る画素回路２Ａの等価回路図を示す。図２に示すように、画素回路２Ａは、有機ＥＬ素子（以下、「ＯＬＥＤ」と称す）３と、第１乃至第６トランジスタＴ１〜Ｔ６と、容量素子Ｃ１を備えて構成される。各画素回路２Ａを構成する上記の各素子は、同じアクティブマトリクス基板上に形成される。
FIG. 2 is an equivalent circuit diagram of the
第１トランジスタＴ１は、オン状態において、ソース線ＳＬから供給される輝度電圧Ｖｐｄを第１内部ノードＮ１に転送するトランジスタで、ドレイン電極がソース線ＳＬと、ソース電極が第１内部ノードＮ１と、ゲート電極がゲート線ＧＬと、夫々接続している。第２トランジスタＴ２は、ゲート電極とソース電極間の発光制御電圧Ｖｇｓ２に応じてＯＬＥＤ３に流れる発光電流を制御する駆動トランジスタで、ドレイン電極が第２内部ノードＮ２と、ソース電極が第１内部ノードＮ１と、ゲート電極が第３内部ノードＮ３と、夫々接続している。第３トランジスタ（第１スイッチ回路に相当）Ｔ３は、発光電流を供給するアノード電源線ＡＳＬと第２内部ノードＮ２間を短絡するスイッチ素子で、ドレイン電極がアノード電源線ＡＳＬと、ソース電極が第２内部ノードＮ２と、ゲート電極が第１制御線Ｃ１Ｌと、夫々接続している。第４トランジスタ（第２スイッチ回路に相当）Ｔ４は、第１内部ノードＮ１とＯＬＥＤ３のアノード電極と接続する第４内部ノードＮ４間を短絡するスイッチ素子で、ドレイン電極が第１内部ノードＮ１と、ソース電極が第４内部ノードＮ４と、ゲート電極が第２制御線Ｃ２Ｌと、夫々接続している。第５トランジスタ（第３スイッチ回路に相当）Ｔ５は、第２内部ノードＮ２と第３内部ノードＮ３間を短絡するスイッチ素子で、ドレイン電極が第２内部ノードＮ１と、ソース電極が第３内部ノードＮ３と、ゲート電極が第３制御線Ｃ３Ｌと、夫々接続している。第６トランジスタ（第４スイッチ回路に相当）Ｔ６は、第４内部ノードＮ４と第１電源線ＶＳＬ間を短絡するスイッチ素子で、ドレイン電極が第４内部ノードＮ４と、ソース電極が第１電源線ＶＳＬと、ゲート電極が第３制御線Ｃ３Ｌと、夫々接続している。容量素子Ｃ１は、第３内部ノードＮ３と第４内部ノードＮ４間に介装されている。ＯＬＥＤ３のカソード電極は、他の画素回路２Ａと共通に、カソード電源線ＣＳＬに接続し、所定の基準電圧ＶＥ０が印加される。
In the ON state, the first transistor T1 is a transistor that transfers the luminance voltage Vpd supplied from the source line SL to the first internal node N1, the drain electrode is the source line SL, the source electrode is the first internal node N1, The gate electrodes are connected to the gate lines GL, respectively. The second transistor T2 is a drive transistor that controls a light emission current flowing through the
以下の説明では、第１電源線ＶＳＬに印加される電圧Ｖｓｓ及びカソード電極に印加される基準電圧ＶＥ０が夫々接地電圧（０Ｖ）である場合を想定する。アノード電源線ＡＳＬに印加される電圧Ｖｄｄは、図示しない電源回路から供給される。 In the following description, it is assumed that the voltage Vss applied to the first power supply line VSL and the reference voltage VE0 applied to the cathode electrode are the ground voltage (0 V). The voltage Vdd applied to the anode power supply line ASL is supplied from a power supply circuit (not shown).
本実施形態では、第１乃至第６トランジスタＴ１〜Ｔ６は、何れも、アクティブマトリクス基板（ＴＦＴ基板）上に形成されるｎチャネル型の絶縁ゲート型薄膜トランジスタで、特に、ＩｎＧａＺｎＯ等の酸化物半導体の薄膜トランジスタで構成される。 In this embodiment, each of the first to sixth transistors T1 to T6 is an n-channel insulated gate thin film transistor formed on an active matrix substrate (TFT substrate), and in particular, an oxide semiconductor such as InGaZnO. It is composed of thin film transistors.
図３に、各画素回路２ＡのＯＬＥＤ３の概略の積層構造を模式的に示す。図３では、隣接する３つの画素回路２Ａに、３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、フルカラー表示する場合を例示している。各画素回路２ＡのＯＬＥＤ３は、アクティブマトリクス基板２０の上に、下から順に、反射金属層２１、ＩＴＯ（インジウムスズ酸化物）アノード電極層２２、有機ＥＬ材料層２３、半透明のカソード電極層２４の積層構造を有し、カソード電極層２４の上部にカラーフィルタ２５が配置されている。カソード電極層２４は、隣接する画素回路２間で相互に接続し、画素回路アレイ１０Ａ内で一体化している。カソード電極層２４には、カソード電源線ＣＳＬを介して画素回路アレイ１０Ａの外部から上記基準電圧ＶＥ０が供給される。
FIG. 3 schematically shows a schematic stacked structure of the
図３に示すように、３原色（Ｒ，Ｇ，Ｂ）の各色間で、ＩＴＯアノード電極層２２の膜厚が異なり、反射金属層２１の表面からカソード電極層２４の裏面までの光路長が各色の波長に応じて設定されている。各画素回路２の有機ＥＬ材料層２３で発光した光は、直接カソード電極層２４を通過する光と、反射金属層２１で反射した後にカソード電極層２４を通過する光が合成され、カラーフィルタ２５を通過して、図中の上方に向けて出射する。尚、反射金属層２１とＩＴＯアノード電極層２２がオーミック接続しており、図示していないが、反射金属層２１が、第４内部ノードＮ４と電気的に接続している。
As shown in FIG. 3, the film thickness of the ITO
図１に示すように、画素回路アレイ１０Ａには、列方向に延伸するｍ本のソース線ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、行方向に延伸するｎ本のゲート線ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）と、行方向に延伸するｎ本の第１制御線Ｃ１Ｌ（Ｃ１Ｌ１，Ｃ１Ｌ２，……，Ｃ１Ｌｎ）と、行方向に延伸するｎ本の第２制御線Ｃ２Ｌ（Ｃ２Ｌ１，Ｃ２Ｌ２，……，Ｃ２Ｌｎ）と、行方向に延伸するｎ本の第３制御線Ｃ３Ｌ（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）が夫々形成されている。そして、列方向に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、行方向に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所に、画素回路２Ａがマトリクス状に複数形成されている。尚、ｍ、ｎは夫々２以上の自然数である。尚、便宜的に、各ソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）を総称してソース線ＳＬと称し、各ゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）を総称してゲート線ＧＬと称し、各第１制御線（Ｃ１Ｌ１，Ｃ１Ｌ２，……，Ｃ１Ｌｎ）を総称して第１制御線Ｃ１Ｌと称し、各第２制御線（Ｃ２Ｌ１，Ｃ２Ｌ２，……，Ｃ２Ｌｎ）を総称して第２制御線Ｃ２Ｌと称し、各第３制御線（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）を総称して第３制御線Ｃ３Ｌと称す。
As shown in FIG. 1, the
表示制御回路１１は、各画素回路２Ａの容量素子Ｃ１の両端間に２階調以上の画素データに応じた書き込み差電圧Ｖｈｌｄを保持させ、ＯＬＥＤ３に画素データに応じた発光電流を流して発光させる書き込み発光動作を制御する回路である。書き込み発光動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイ１０Ａに表示させるための信号として、ソースドライバ１２に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１３と制御線ドライバ１４に与える走査側タイミング制御信号Ｇｔｃを、夫々生成する。尚、表示制御回路１１は、その一部または全部の回路が、ソースドライバ１２またはゲートドライバ１３内に形成されるのも好ましい。
The
本実施形態では、書き込み発光動作の動作期間は、初期設定期間Ｐ１とデータ書き込み期間Ｐ２と発光期間Ｐ３の３つの連続する期間で構成されている。 In the present embodiment, the operation period of the write light emission operation is composed of three consecutive periods of an initial setting period P1, a data write period P2, and a light emission period P3.
ソースドライバ１２は、表示制御回路１１からの制御により、各ソース線ＳＬに、所定のタイミング及び所定の電圧値のソース信号を印加する回路である。ソースドライバ１２は、データ書き込み期間Ｐ２には、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する各列の輝度電圧Ｖｐｄｉｊ（ｉ＝１〜ｎ，ｊ＝１〜ｍ）をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして生成し、対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。当該輝度電圧Ｖｐｄｉｊは、多階調のアナログ電圧（相互に離散した複数の電圧値）であり、その電圧範囲は、最小輝度電圧Ｖｐｄｍｉｎ以上最大輝度電圧Ｖｐｄｍａｘ以下である。ソースドライバ１２は、初期設定期間Ｐ１及びデータ書き込み期間Ｐ２における上述の動作を、夫々１水平期間（「１Ｈ期間」ともいう）毎に繰り返す。
The
尚、ソースドライバ１２は、後述する第２及び第３実施形態では、初期設定期間において、各ソース線ＳＬに、カウンタバイアス（第３初期電圧に相当）として、アノード電源線ＡＳＬに印加される電圧Ｖｄｄを印加する。
In the second and third embodiments to be described later, the
ゲートドライバ１３は、表示制御回路１１からの制御により、各ゲート線ＧＬに、所定のタイミング及び所定の電圧振幅のゲート信号を印加する回路である。ゲートドライバ１３は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２Ａに書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。尚、ゲートドライバ１３は、画素回路２Ａと同様に、アクティブマトリクス基板２０上に、形成されても構わない。第１実施形態では、ゲート線ＧＬの選択は、各水平期間のデータ書き込み期間Ｐ２に実行される。
The
制御線ドライバ１４は、表示制御回路１１からの制御により、走査側タイミング制御信号Ｇｔｃに基づき、ゲート信号の発生タイミングと同期して、第１制御信号ＣＳ１１，ＣＳ１２，……，ＣＳ１ｎを生成して、対応する第１制御線Ｃ１Ｌ１，Ｃ１Ｌ２，……，Ｃ１Ｌｎに夫々印加する第１制御線ドライバ１４ａと、第２制御信号ＣＳ２１，ＣＳ２２，……，ＣＳ２ｎを生成して、対応する第２制御線Ｃ２Ｌ１，Ｃ２Ｌ２，……，Ｃ２Ｌｎに夫々印加する第２制御線ドライバ１４ｂと、第３制御信号ＣＳ３１，ＣＳ３２，……，ＣＳ３ｎを生成して、対応する第３制御線Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎに夫々印加する第３制御線ドライバ１４ｃを備えて構成される。尚、制御線ドライバ１４は、画素回路２Ａと同様に、アクティブマトリクス基板２０上に、形成されても構わない。
The
尚、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。ソースドライバ１２が「データ信号線駆動回路」に、ゲートドライバ１３が「走査信号線駆動回路」に、第１制御線ドライバ１４ａが「第１制御線駆動回路」に、第２制御線ドライバ１４ｂが「第２制御線駆動回路」に、第３制御線ドライバ１４ｃが「第３制御線駆動回路」に、夫々対応する。
The source line SL corresponds to the “data signal line”, and the gate line GL corresponds to the “scanning signal line”. The
次に、画素回路２Ａに対する書き込み発光動作について説明する。図４に、初期設定期間Ｐ１とデータ書き込み期間Ｐ２と発光期間Ｐ３の各期間における、動作対象の１つの画素回路２Ａに接続するゲート線ＧＬ、第１制御線Ｃ１Ｌ、第２制御線Ｃ２Ｌ、第３制御線Ｃ３Ｌ、ソース線ＳＬ、第１内部ノードＮ１（第２トランジスタＴ２のソース電極）、第３内部ノードＮ３（第２トランジスタＴ２のゲート電極）、及び、第４内部ノードＮ４（ＯＬＥＤ３のアノード電極）の各電圧状態の遷移を模式的に示す。ｉ行目に配置された画素回路２Ａに対する初期設定期間Ｐ１とデータ書き込み期間Ｐ２における処理は、或る１フレーム期間のｉ番目の水平期間内に実行され、次の１フレーム期間のｉ番目の水平期間が開始するまで、当該ｉ行目に配置された画素回路２Ａの発光期間Ｐ３が継続する。
Next, the write light emission operation for the
以下の説明では、ゲート線ＧＬ及び第１乃至第３制御線Ｃ１Ｌ〜Ｃ３Ｌに印加される信号電圧は、高電圧レベルの選択電圧ＶＨがアノード電源線ＡＳＬに印加される電圧Ｖｄｄに各トランジスタＴ１〜Ｔ６の閾値電圧を加えた電圧（Ｖｄｄ＋Ｖｔｈ）より高電圧に、低電圧レベルの非選択電圧ＶＬが負電圧に、夫々設定されている場合を想定し、また、電圧Ｖｄｄは、最大輝度電圧Ｖｐｄｍａｘに第２トランジスタＴ２の閾値電圧Ｖｔｈ２を加えた電圧（Ｖｐｄｍａｘ＋Ｖｔｈ２）より高電圧に設定されている場合を想定する。 In the following description, the signal voltage applied to the gate line GL and the first to third control lines C1L to C3L is set such that the high voltage level selection voltage VH is applied to the voltage Vdd applied to the anode power supply line ASL. Assume that the non-selection voltage VL at the low voltage level is set to a negative voltage, higher than the voltage (Vdd + Vth) obtained by adding the threshold voltage of T6, and the voltage Vdd is set to the maximum luminance voltage Vpdmax. A case is assumed in which the voltage is set higher than the voltage (Vpdmax + Vth2) obtained by adding the threshold voltage Vth2 of the second transistor T2.
初期設定期間Ｐ１では、第１制御線Ｃ１Ｌと第３制御線Ｃ３Ｌに選択電圧ＶＨが印加され、第３、第５及び第６トランジスタＴ３，Ｔ５，Ｔ６がオン状態となり、ゲート線ＧＬと第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第１及び第４トランジスタＴ１，Ｔ４がオフ状態となる。また、第１トランジスタＴ１がオフ状態を維持できる限りにおいて、ソース線ＳＬには任意の電圧が印加可能である。この結果、第２及び第３内部ノードＮ２，Ｎ３は電圧Ｖｄｄ（第１初期電圧に相当）に、第１内部ノードＮ１は電圧Ｖｄｄから閾値電圧Ｖｔｈ２を差し引いた電圧（Ｖｄｄ−Ｖｔｈ２）まで夫々充電される。また、第４ノードＮ４（ＯＬＥＤ３のアノード電極）の電圧は接地電圧（０Ｖ、第２初期電圧に相当）となり、ＯＬＥＤ３は、アノード電極とカソード電極間の電圧が０Ｖと順バイアス状態とならず、発光が阻止される。そして、容量素子Ｃ１の両端間の電圧はＶｄｄとなる。第１内部ノードＮ１が電圧（Ｖｄｄ−Ｖｔｈ２）まで充電されると第２トランジスタＴ２は自動的にオフ状態となる。
In the initial setting period P1, the selection voltage VH is applied to the first control line C1L and the third control line C3L, the third, fifth and sixth transistors T3, T5, T6 are turned on, and the gate line GL and the second control line C3L are turned on. The non-selection voltage VL is applied to the control line C2L, and the first and fourth transistors T1 and T4 are turned off. In addition, any voltage can be applied to the source line SL as long as the first transistor T1 can be kept off. As a result, the second and third internal nodes N2 and N3 are charged to the voltage Vdd (corresponding to the first initial voltage), and the first internal node N1 is charged to the voltage Vdd minus the threshold voltage Vth2 (Vdd−Vth2). Is done. In addition, the voltage of the fourth node N4 (the anode electrode of the OLED 3) becomes the ground voltage (0V, corresponding to the second initial voltage), and the voltage between the anode electrode and the cathode electrode of the
データ書き込み期間Ｐ２では、ゲート線ＧＬと第３制御線Ｃ３Ｌに選択電圧ＶＨが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオン状態となり、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第３及び第４トランジスタＴ３，Ｔ４がオフ状態となる。また、ソース線ＳＬに輝度電圧Ｖｐｄが印加される。この結果、第１内部ノードＮ１の電圧が電圧（Ｖｄｄ−Ｖｔｈ２）から輝度電圧Ｖｐｄに低下し、第２トランジスタＴ２がオン状態となり、第２及び第３内部ノードＮ２，Ｎ３の電圧を電圧Ｖｄｄから輝度電圧Ｖｐｄに閾値電圧Ｖｔｈ２を加えた書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで引き下げる。そして、容量素子Ｃ１の両端間の電圧は書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）となる。本実施形態では、第１電源線ＶＳＬに印加される電圧Ｖｓｓとして接地電圧（０Ｖ）を想定しているので、書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）と書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）は同電圧となる。以下、Ｖｓｓの項を無視する。第３内部ノードＮ３の電圧が書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで、第１内部ノードＮ１の電圧が輝度電圧Ｖｐｄまで夫々低下すると第２トランジスタＴ２は自動的にオフ状態となる。ここで、データ書き込み期間Ｐ２において、ＯＬＥＤ３のアノード電極とカソード電極間の寄生容量Ｃｅｌの両端間の電圧は０Ｖに維持されているので、容量素子Ｃ１の両端間に上記書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２）を印加する動作に影響を与えることはない。
In the data write period P2, the selection voltage VH is applied to the gate line GL and the third control line C3L, the first, fifth and sixth transistors T1, T5, T6 are turned on, and the first control line C1L and the second control line C3L are turned on. The non-selection voltage VL is applied to the control line C2L, and the third and fourth transistors T3 and T4 are turned off. In addition, the luminance voltage Vpd is applied to the source line SL. As a result, the voltage of the first internal node N1 decreases from the voltage (Vdd−Vth2) to the luminance voltage Vpd, the second transistor T2 is turned on, and the voltages of the second and third internal nodes N2 and N3 are changed from the voltage Vdd. The voltage is reduced to the writing voltage (Vpd + Vth2) obtained by adding the threshold voltage Vth2 to the luminance voltage Vpd. Then, the voltage between both ends of the capacitive element C1 becomes a write difference voltage (Vpd + Vth2−Vss). In the present embodiment, since the ground voltage (0 V) is assumed as the voltage Vss applied to the first power supply line VSL, the write voltage (Vpd + Vth2) and the write differential voltage (Vpd + Vth2-Vss) are the same voltage. Hereinafter, the term of Vss is ignored. When the voltage at the third internal node N3 decreases to the write voltage (Vpd + Vth2) and the voltage at the first internal node N1 decreases to the luminance voltage Vpd, the second transistor T2 is automatically turned off. Here, in the data write period P2, the voltage across the parasitic capacitance Cel between the anode electrode and the cathode electrode of the
ここで、注目すべきは、初期設定期間Ｐ１において、第１及び第４トランジスタＴ１，Ｔ４が夫々オフ状態に維持されるため、アノード電源線ＡＳＬからソース線ＳＬに至る電流経路及びアノード電源線ＡＳＬからＯＬＥＤ３に至る電流経路が遮断されるため、第３内部ノードの電圧を確実に最大輝度電圧Ｖｐｄｍａｘに閾値電圧Ｖｔｈ２を加えた電圧以上に初期設定できる点である。これにより、データ書き込み期間Ｐ２において、輝度電圧Ｖｐｄが、最大輝度電圧Ｖｐｄｍａｘまたはその近傍値であっても、容量素子Ｃ１の両端間に上記書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２）を確実に印加することが可能となる。
Here, it should be noted that in the initial setting period P1, the first and fourth transistors T1 and T4 are maintained in the off state, and thus the current path from the anode power supply line ASL to the source line SL and the anode power supply line ASL. Since the current path from to
発光期間Ｐ３では、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに選択電圧ＶＨが印加され、第３及び第４トランジスタＴ３，Ｔ４がオン状態となり、ゲート線ＧＬと第３制御線Ｃ３Ｌに非選択電圧ＶＬが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオフ状態となる。また、第１トランジスタＴ１がオフ状態を維持できる限りにおいて、ソース線ＳＬには任意の電圧が印加可能である。この結果、アノード電源線ＡＳＬからＯＬＥＤ３に至る電流経路が形成され、第４内部ノードＮ４の電圧Ｖｓｓが接地電圧からＯＬＥＤ３の閾値電圧を超えて電圧ＶＰまで上昇し、ＯＬＥＤ３に発光電流が流れる。第４トランジスタＴ４がオン状態となり、第１内部ノードＮ１と第４内部ノードＮ４が短絡し、第４トランジスタＴ４のドレイン・ソース間の電圧降下Ｖｄｓ４を無視できる程度に小さく設定することで、第１内部ノードＮ１と第４内部ノードＮ４が略同電圧の電圧ＶＰとなる。そうすると、容量素子Ｃ１の両端間の書き込み差電圧は（Ｖｐｄ＋Ｖｔｈ２）を保持しているので、第３内部ノードＮ３の電圧は、電圧（Ｖｐｄ＋Ｖｔｈ２＋ＶＰ）まで上昇するが、第１内部ノードＮ１の電圧がＶＰであるので、第２トランジスタＴ２のゲート・ソース間の発光制御電圧Ｖｇｓ２は（Ｖｐｄ＋Ｖｔｈ２）となる。第２内部ノードＮ２の電圧（第２トランジスタのドレイン電圧）は、電圧Ｖｄｄから第３トランジスタＴ３に流れる発光電流による第３トランジスタＴ３のドレイン・ソース間の電圧降下Ｖｄｓ３を差し引いた電圧（Ｖｄｄ−Ｖｄｓ３）となるが、当該バイアス条件で、第２トランジスタが飽和領域で動作するように電圧Ｖｄｄ及び電圧降下Ｖｄｓ３が調整されている。従って、第２トランジスタＴ２のドレイン・ソース間に流れる発光電流は、{（Ｖｐｄ＋Ｖｔｈ２）−Ｖｔｈ２｝の二乗、つまり、Ｖｐｄ２に比例した電流値となる。つまり、ＯＬＥＤ３に流れる発光電流は、第２トランジスタＴ２の閾値電圧Ｖｔｈ２及びＯＬＥＤ３の電気的特性の影響を受ける第１内部ノードＮ１及び第４内部ノードＮ４の電圧の影響を受けることなく、データ書き込み期間Ｐ２に第１内部ノードＮ１に印加された輝度電圧Ｖｐｄのみに依存する電流値となる。以上の結果、ＯＬＥＤ３は、当該発光電流が流れることによって、輝度電圧Ｖｐｄに応じた輝度で発光する。
In the light emission period P3, the selection voltage VH is applied to the first control line C1L and the second control line C2L, the third and fourth transistors T3 and T4 are turned on, and the gate line GL and the third control line C3L are not selected. The voltage VL is applied, and the first, fifth, and sixth transistors T1, T5, and T6 are turned off. In addition, any voltage can be applied to the source line SL as long as the first transistor T1 can be kept off. As a result, a current path from the anode power supply line ASL to the
上述したように、或る１行の画素回路２Ａの発光期間Ｐ３に、他の行の画素回路２Ａの初期設定期間Ｐ１とデータ書き込み期間Ｐ２における処理が順次行われる。このため、或る１行の画素回路２Ａの初期設定期間Ｐ１とデータ書き込み期間Ｐ２における他の行の画素回路２Ａのゲート線ＧＬ及び第１乃至第３制御線Ｃ１Ｌ〜Ｃ３Ｌに印加される信号電圧は、上記発光期間Ｐ３における電圧印加条件と同じである。
As described above, the processing in the initial setting period P1 and the data writing period P2 of the
［第２実施形態］
図５に、第２実施形態に係る表示装置１Ｂの概略構成を示す。また、図６に、第２実施形態に係る画素回路２Ｂの等価回路図を示す。以下、表示装置１Ｂ及び画素回路２Ｂの回路構成及びその動作を説明する。尚、第１実施形態と共通する部分については重複する説明は省略する。
[Second Embodiment]
FIG. 5 shows a schematic configuration of a
表示装置１Ｂは、画素回路アレイ１０Ｂ、表示制御回路１１、ソースドライバ１２、ゲートドライバ１３、及び、制御線ドライバ１４を備える。画素回路アレイ１０Ｂは、アクティブマトリクス基板上に、画素回路２Ｂを行方向及び列方向に夫々複数配置して構成される。尚、図５では、図面が煩雑になるのを避けるため、画素回路２Ｂはブロック化して表示している。
The
図６に示すように、画素回路２Ｂは、第１実施形態の画素回路２Ａと同様に、有機ＥＬ素子（ＯＬＥＤ）３と、第１乃至第６トランジスタＴ１〜Ｔ６と、容量素子Ｃ１を備えて構成される。画素回路２Ｂの画素回路２Ａからの相違点は、第５トランジスタＴ５と第６トランジスタＴ６の各ゲート電極が第３制御線Ｃ３Ｌに代えてゲート線ＧＬに接続している点である。その他の回路構成は、画素回路２Ａと全く同じである。従って、第２実施形態では、画素回路アレイ１０Ｂには、行方向に延伸するｎ本の第３制御線Ｃ３Ｌ（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）が形成されていない。従って、制御線ドライバ１４は、第１制御線ドライバ１４ａと第２制御線ドライバ１４ｂだけで構成され、第３制御線ドライバ１４ｃを備えていない。上記以外は、第１実施形態と全く同じ回路構成である。
As shown in FIG. 6, the
次に、画素回路２Ｂに対する書き込み発光動作について説明する。図７に、初期設定期間Ｐ１とデータ書き込み期間Ｐ２と発光期間Ｐ３の各期間における、動作対象の１つの画素回路２Ｂに接続するゲート線ＧＬ、第１制御線Ｃ１Ｌ、第２制御線Ｃ２Ｌ、ソース線ＳＬ、第１内部ノードＮ１（第２トランジスタＴ２のソース電極）、第３内部ノードＮ３（第２トランジスタＴ２のゲート電極）、及び、第４内部ノードＮ４（ＯＬＥＤ３のアノード電極）の各電圧状態の遷移を模式的に示す。ｉ行目に配置された画素回路２Ｂに対する初期設定期間Ｐ１とデータ書き込み期間Ｐ２における処理は、或る１フレーム期間のｉ番目の水平期間内に実行され、次の１フレーム期間のｉ番目の水平期間が開始するまで、当該ｉ行目に配置された画素回路２Ｂの発光期間Ｐ３が継続する。
Next, the writing light emission operation for the
以下の説明では、ゲート線ＧＬ、第１及び第２制御線Ｃ１Ｌ，Ｃ２Ｌに夫々印加される選択電圧ＶＨと非選択電圧ＶＬは、第１実施形態と同じである。 In the following description, the selection voltage VH and the non-selection voltage VL applied to the gate line GL and the first and second control lines C1L and C2L are the same as in the first embodiment.
初期設定期間Ｐ１では、ゲート線ＧＬと第１制御線Ｃ１Ｌに選択電圧ＶＨが印加され、第１、第３、第５及び第６トランジスタＴ１，Ｔ３，Ｔ５，Ｔ６がオン状態となり、第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第４トランジスタＴ４がオフ状態となる。また、ソース線ＳＬに、カウンタバイアス（第３初期電圧に相当）として電圧Ｖｄｄが印加される。この結果、第２及び第３内部ノードＮ２，Ｎ３は電圧Ｖｄｄ（第１初期電圧に相当）に、第１内部ノードＮ１は電圧Ｖｄｄに、夫々充電される。また、第４ノードＮ４（ＯＬＥＤ３のアノード電極）の電圧は接地電圧（０Ｖ、第２初期電圧に相当）となり、ＯＬＥＤ３は、アノード電極とカソード電極間の電圧が０Ｖと順バイアス状態とならず、発光が阻止される。そして、容量素子Ｃ１の両端間の電圧はＶｄｄとなる。第１内部ノードＮ１のドレイン・ソース間電圧が閾値電圧Ｖｔｈ２より低電圧となるので、第２トランジスタＴ２はオフ状態となる。尚、ソース線ＳＬに印加する当該カウンタバイアスは、第２トランジスタＴ２がオフ状態を維持できる限りにおいて、電圧Ｖｄｄに限定されるものではなく、電圧Ｖｄｄから閾値電圧Ｖｔｈ２を差し引いた電圧（Ｖｄｄ−Ｖｔｈ２）以上であれば良い。
In the initial setting period P1, the selection voltage VH is applied to the gate line GL and the first control line C1L, and the first, third, fifth, and sixth transistors T1, T3, T5, T6 are turned on, and the second control The non-selection voltage VL is applied to the line C2L, and the fourth transistor T4 is turned off. Further, the voltage Vdd is applied as a counter bias (corresponding to the third initial voltage) to the source line SL. As a result, the second and third internal nodes N2 and N3 are charged to the voltage Vdd (corresponding to the first initial voltage), and the first internal node N1 is charged to the voltage Vdd. In addition, the voltage of the fourth node N4 (the anode electrode of the OLED 3) becomes the ground voltage (0V, corresponding to the second initial voltage), and the voltage between the anode electrode and the cathode electrode of the
データ書き込み期間Ｐ２では、ゲート線ＧＬに選択電圧ＶＨが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオン状態となり、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第３及び第４トランジスタＴ３，Ｔ４がオフ状態となる。また、ソース線ＳＬに輝度電圧Ｖｐｄが印加される。この結果、第１内部ノードＮ１の電圧が電圧Ｖｄｄから輝度電圧Ｖｐｄに低下し、第２トランジスタＴ２がオン状態となり、第２及び第３内部ノードＮ２，Ｎ３の電圧を電圧Ｖｄｄから輝度電圧Ｖｐｄに閾値電圧Ｖｔｈ２を加えた書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで引き下げる。そして、容量素子Ｃ１の両端間の電圧は書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）となる。第２実施形態でも、第１電源線ＶＳＬに印加される電圧Ｖｓｓとして接地電圧（０Ｖ）を想定しているので、書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）と書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）は同電圧となる。以下、Ｖｓｓの項を無視する。第３内部ノードＮ３の電圧が書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで、第１内部ノードＮ１の電圧が輝度電圧Ｖｐｄまで夫々低下すると第２トランジスタＴ２は自動的にオフ状態となる。ここで、データ書き込み期間Ｐ２において、ＯＬＥＤ３のアノード電極とカソード電極間の寄生容量Ｃｅｌの両端間の電圧は０Ｖに維持されているので、容量素子Ｃ１の両端間に上記電圧（Ｖｐｄ＋Ｖｔｈ２）を印加する動作に影響を与えることはない。
In the data write period P2, the selection voltage VH is applied to the gate line GL, the first, fifth, and sixth transistors T1, T5, T6 are turned on, and the first control line C1L and the second control line C2L are not selected. The voltage VL is applied, and the third and fourth transistors T3 and T4 are turned off. In addition, the luminance voltage Vpd is applied to the source line SL. As a result, the voltage of the first internal node N1 decreases from the voltage Vdd to the luminance voltage Vpd, the second transistor T2 is turned on, and the voltages of the second and third internal nodes N2 and N3 are changed from the voltage Vdd to the luminance voltage Vpd. The threshold voltage Vth2 is added to the write voltage (Vpd + Vth2). Then, the voltage between both ends of the capacitive element C1 becomes a write difference voltage (Vpd + Vth2−Vss). Also in the second embodiment, since the ground voltage (0 V) is assumed as the voltage Vss applied to the first power supply line VSL, the write voltage (Vpd + Vth2) and the write differential voltage (Vpd + Vth2-Vss) are the same voltage. Hereinafter, the term of Vss is ignored. When the voltage at the third internal node N3 decreases to the write voltage (Vpd + Vth2) and the voltage at the first internal node N1 decreases to the luminance voltage Vpd, the second transistor T2 is automatically turned off. Here, in the data writing period P2, the voltage across the parasitic capacitance Cel between the anode electrode and the cathode electrode of the
ここで、注目すべきは、初期設定期間Ｐ１において、第２及び第４トランジスタＴ１，Ｔ４が夫々オフ状態に維持されるため、アノード電源線ＡＳＬからソース線ＳＬに至る電流経路及びアノード電源線ＡＳＬからＯＬＥＤ３に至る電流経路が遮断されるため、第３内部ノードの電圧を確実に最大輝度電圧Ｖｐｄｍａｘに閾値電圧Ｖｔｈ２を加えた電圧以上に初期設定できる点である。これにより、データ書き込み期間Ｐ２において、輝度電圧Ｖｐｄが、最大輝度電圧Ｖｐｄｍａｘまたはその近傍値であっても、容量素子Ｃ１の両端間に上記書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２）を確実に印加することが可能となる。
Here, it should be noted that in the initial setting period P1, the second and fourth transistors T1 and T4 are maintained in the off state, and thus the current path from the anode power supply line ASL to the source line SL and the anode power supply line ASL. Since the current path from to
発光期間Ｐ３では、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに選択電圧ＶＨが印加され、第３及び第４トランジスタＴ３，Ｔ４がオン状態となり、ゲート線ＧＬに非選択電圧ＶＬが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオフ状態となる。また、第１トランジスタＴ１がオフ状態を維持できる限りにおいて、ソース線ＳＬには任意の電圧が印加可能である。この結果、アノード電源線ＡＳＬからＯＬＥＤ３に至る電流経路が形成され、第４内部ノードＮ４の電圧Ｖｓｓが接地電圧からＯＬＥＤ３の閾値電圧を超えて電圧ＶＰまで上昇し、ＯＬＥＤ３に発光電流が流れる。発光期間Ｐ３の状態は、第１実施形態と同じであるので、重複する説明は省略する。
In the light emission period P3, the selection voltage VH is applied to the first control line C1L and the second control line C2L, the third and fourth transistors T3 and T4 are turned on, and the non-selection voltage VL is applied to the gate line GL. The first, fifth and sixth transistors T1, T5, T6 are turned off. In addition, any voltage can be applied to the source line SL as long as the first transistor T1 can be kept off. As a result, a current path from the anode power supply line ASL to the
［第３実施形態］
図８に、第３実施形態に係る表示装置１Ｃの概略構成を示す。また、図９に、第３実施形態に係る画素回路２Ｃの等価回路図を示す。以下、表示装置１Ｃ及び画素回路２Ｃの回路構成及びその動作を説明する。尚、第１及び第２実施形態と共通する部分については重複する説明は省略する。
[Third Embodiment]
FIG. 8 shows a schematic configuration of a display device 1C according to the third embodiment. FIG. 9 shows an equivalent circuit diagram of a
表示装置１Ｃは、画素回路アレイ１０Ｃ、表示制御回路１１、ソースドライバ１２、ゲートドライバ１３、及び、制御線ドライバ１４を備える。画素回路アレイ１０Ｃは、アクティブマトリクス基板上に、画素回路２Ｃを行方向及び列方向に夫々複数配置して構成される。尚、図８では、図面が煩雑になるのを避けるため、画素回路２Ｃはブロック化して表示している。
The
図９に示すように、画素回路２Ｃは、第１実施形態の画素回路２Ａ及び第２実施形態の画素回路２Ｂと同様に、有機ＥＬ素子（ＯＬＥＤ）３と、第１乃至第６トランジスタＴ１〜Ｔ６と、容量素子Ｃ１を備えて構成される。画素回路２Ｃの画素回路２Ａからの相違点は、第５トランジスタＴ５と第６トランジスタＴ６の各ゲート電極が第３制御線Ｃ３Ｌに代えてゲート線ＧＬに接続している点（第１の相違点）、第６トランジスタＴ６のソース電極が第１電源線ＶＳＬに代えてアノード電源線ＡＳＬに接続している点（第２の相違点）、及び、ＯＬＥＤ３のカソード電極が、行毎に設けられた行方向に延伸するカソード電源線ＣＳＬ（ＣＳＬ１，ＣＳＬ２，……，ＣＳＬｎ）に接続し、初期設定期間Ｐ１及びデータ書き込み期間Ｐ２に所定の基準電圧ＶＥ０に代えてアノード電源線ＡＳＬに印加される電圧Ｖｄｄが印加される点（第３の相違点）である。その他の回路構成は、画素回路２Ａと全く同じである。また、画素回路２Ｃの画素回路２Ｂからの相違点は、上記第２及び第３の相違点である。
As shown in FIG. 9, the
従って、第３実施形態では、第２実施形態と同様に、画素回路アレイ１０Ｃには、行方向に延伸するｎ本の第３制御線Ｃ３Ｌ（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）が形成されていない。しかし、第１及び第２実施形態と異なり、画素回路アレイ１０Ｃには、行方向に延伸するｎ本のカソード電源線ＣＳＬ（ＣＳＬ１，ＣＳＬ２，……，ＣＳＬｎ）が形成されている。従って、制御線ドライバ１４は、第２実施形態と同様に、第１制御線ドライバ１４ａと第２制御線ドライバ１４ｂだけで構成され、第３制御線ドライバ１４ｃを備えていない。また、表示装置１Ｃは、表示制御回路１１から出力される走査側タイミング制御信号Ｇｔｃに基づき、各カソード電源線ＣＳＬに、電圧Ｖｄｄと基準電圧ＶＥ０を選択的に印加するカソード電源線ドライバ１５を別途備える。上記以外は、第１または第２実施形態と全く同じ回路構成である。
Therefore, in the third embodiment, similarly to the second embodiment, n third control lines C3L (C3L1, C3L2,..., C3Ln) extending in the row direction are formed in the
次に、画素回路２Ｃに対する書き込み発光動作について説明する。図１０に、初期設定期間Ｐ１とデータ書き込み期間Ｐ２と発光期間Ｐ３の各期間における、動作対象の１つの画素回路２Ｃに接続するゲート線ＧＬ、第１制御線Ｃ１Ｌ、第２制御線Ｃ２Ｌ、ソース線ＳＬ、カソード電源線ＣＳＬ、第１内部ノードＮ１（第２トランジスタＴ２のソース電極）、第３内部ノードＮ３（第２トランジスタＴ２のゲート電極）、及び、第４内部ノードＮ４（ＯＬＥＤ３のアノード電極）の各電圧状態の遷移を模式的に示す。ｉ行目に配置された画素回路２Ｃに対する初期設定期間Ｐ１とデータ書き込み期間Ｐ２における処理は、或る１フレーム期間のｉ番目の水平期間内に実行され、次の１フレーム期間のｉ番目の水平期間が開始するまで、当該ｉ行目に配置された画素回路２Ｃの発光期間Ｐ３が継続する。
Next, the write light emission operation for the
以下の説明では、ゲート線ＧＬ、第１及び第２制御線Ｃ１Ｌ，Ｃ２Ｌに夫々印加される選択電圧ＶＨと非選択電圧ＶＬは、第１及び第２実施形態と同じである。 In the following description, the selection voltage VH and the non-selection voltage VL applied to the gate line GL and the first and second control lines C1L and C2L are the same as those in the first and second embodiments.
初期設定期間Ｐ１では、ゲート線ＧＬと第１制御線Ｃ１Ｌに選択電圧ＶＨが印加され、第１、第３、第５及び第６トランジスタＴ１，Ｔ３，Ｔ５，Ｔ６がオン状態となり、第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第４トランジスタＴ４がオフ状態となる。また、ソース線ＳＬに、第１のカウンタバイアス（第３初期電圧に相当）として電圧Ｖｄｄが、カソード電源線ＣＳＬに、第２のカウンタバイアス（第４初期電圧に相当）として電圧Ｖｄｄが夫々印加される。この結果、第２及び第３内部ノードＮ２，Ｎ３は電圧Ｖｄｄに、第１内部ノードＮ１は電圧Ｖｄｄ（上記第１のカウンタバイアス）に、夫々充電される。また、第４ノードＮ４（ＯＬＥＤ３のアノード電極）の電圧は電圧Ｖｄｄとなる。そして、容量素子Ｃ１の両端間の電圧はＶｄｄとなる。第１内部ノードＮ１のドレイン・ソース間電圧が閾値電圧Ｖｔｈ２より低電圧となるので、第２トランジスタＴ２はオフ状態となる。更に、ＯＬＥＤ３のカソード電極にも電圧Ｖｄｄ（上記第２のカウンタバイアス）が、印加されるので、ＯＬＥＤ３は、アノード電極とカソード電極間の電圧が０Ｖと順バイアス状態とならず、発光が阻止される。尚、ソース線ＳＬに印加する当該第１のカウンタバイアスは、第２トランジスタＴ２がオフ状態を維持できる限りにおいて、電圧Ｖｄｄに限定されるものではなく、電圧Ｖｄｄから閾値電圧Ｖｔｈ２を差し引いた電圧（Ｖｄｄ−Ｖｔｈ２）以上であれば良い。
In the initial setting period P1, the selection voltage VH is applied to the gate line GL and the first control line C1L, and the first, third, fifth, and sixth transistors T1, T3, T5, T6 are turned on, and the second control The non-selection voltage VL is applied to the line C2L, and the fourth transistor T4 is turned off. Further, the voltage Vdd as the first counter bias (corresponding to the third initial voltage) is applied to the source line SL, and the voltage Vdd as the second counter bias (corresponding to the fourth initial voltage) is applied to the cathode power supply line CSL, respectively. Is done. As a result, the second and third internal nodes N2 and N3 are charged to the voltage Vdd, and the first internal node N1 is charged to the voltage Vdd (the first counter bias). The voltage of the fourth node N4 (the anode electrode of the OLED 3) is the voltage Vdd. The voltage across the capacitor C1 is Vdd. Since the drain-source voltage of the first internal node N1 is lower than the threshold voltage Vth2, the second transistor T2 is turned off. Furthermore, since the voltage Vdd (the second counter bias) is also applied to the cathode electrode of the
データ書き込み期間Ｐ２では、ゲート線ＧＬに選択電圧ＶＨが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオン状態となり、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに非選択電圧ＶＬが印加され、第３及び第４トランジスタＴ３，Ｔ４がオフ状態となる。また、ソース線ＳＬに輝度電圧Ｖｐｄが印加され、カソード電源線ＣＳＬに引き続き第２のカウンタバイアスとして電圧Ｖｄｄが印加される。この結果、第１内部ノードＮ１の電圧が電圧Ｖｄｄから輝度電圧Ｖｐｄに低下し、第２トランジスタＴ２がオン状態となり、第２及び第３内部ノードＮ２，Ｎ３の電圧を電圧Ｖｄｄから輝度電圧Ｖｐｄに閾値電圧Ｖｔｈ２を加えた書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで引き下げる。そして、容量素子Ｃ１の両端間の電圧は書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）となる。第２実施形態でも、第１電源線ＶＳＬに印加される電圧Ｖｓｓとして接地電圧（０Ｖ）を想定しているので、書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）と書き込み差電圧（Ｖｐｄ＋Ｖｔｈ２−Ｖｓｓ）は同電圧となる。以下、Ｖｓｓの項を無視する。第３内部ノードＮ３の電圧が書き込み電圧（Ｖｐｄ＋Ｖｔｈ２）まで、第１内部ノードＮ１の電圧が輝度電圧Ｖｐｄまで夫々低下すると第２トランジスタＴ２は自動的にオフ状態となる。ここで、データ書き込み期間Ｐ２において、ＯＬＥＤ３のアノード電極とカソード電極間の寄生容量Ｃｅｌの両端間の電圧は０Ｖに維持されているので、容量素子Ｃ１の両端間に上記電圧（Ｖｐｄ＋Ｖｔｈ２）を印加する動作に影響を与えることはない。また、ＯＬＥＤ３は、引き続きアノード電極とカソード電極間の電圧が０Ｖと順バイアス状態とならず、発光が阻止される。
In the data write period P2, the selection voltage VH is applied to the gate line GL, the first, fifth, and sixth transistors T1, T5, T6 are turned on, and the first control line C1L and the second control line C2L are not selected. The voltage VL is applied, and the third and fourth transistors T3 and T4 are turned off. Further, the luminance voltage Vpd is applied to the source line SL, and the voltage Vdd is applied to the cathode power supply line CSL as the second counter bias. As a result, the voltage of the first internal node N1 decreases from the voltage Vdd to the luminance voltage Vpd, the second transistor T2 is turned on, and the voltages of the second and third internal nodes N2 and N3 are changed from the voltage Vdd to the luminance voltage Vpd. The threshold voltage Vth2 is added to the write voltage (Vpd + Vth2). Then, the voltage between both ends of the capacitive element C1 becomes a write difference voltage (Vpd + Vth2−Vss). Also in the second embodiment, since the ground voltage (0 V) is assumed as the voltage Vss applied to the first power supply line VSL, the write voltage (Vpd + Vth2) and the write differential voltage (Vpd + Vth2-Vss) are the same voltage. Hereinafter, the term of Vss is ignored. When the voltage at the third internal node N3 decreases to the write voltage (Vpd + Vth2) and the voltage at the first internal node N1 decreases to the luminance voltage Vpd, the second transistor T2 is automatically turned off. Here, in the data writing period P2, the voltage across the parasitic capacitance Cel between the anode electrode and the cathode electrode of the
発光期間Ｐ３では、第１制御線Ｃ１Ｌと第２制御線Ｃ２Ｌに選択電圧ＶＨが印加され、第３及び第４トランジスタＴ３，Ｔ４がオン状態となり、ゲート線ＧＬに非選択電圧ＶＬが印加され、第１、第５及び第６トランジスタＴ１，Ｔ５，Ｔ６がオフ状態となる。また、第１トランジスタＴ１がオフ状態を維持できる限りにおいて、ソース線ＳＬには任意の電圧が印加可能である。カソード電源線ＣＳＬに基準電圧ＶＥ０（０Ｖ）が印加される。この結果、アノード電源線ＡＳＬからＯＬＥＤ３に至る電流経路が形成され、第４内部ノードＮ４の電圧が電圧Ｖｄｄから電圧ＶＰまで低下し、ＯＬＥＤ３に発光電流が流れる。発光期間Ｐ３の状態は、第１実施形態と同じであるので、重複する説明は省略する。
In the light emission period P3, the selection voltage VH is applied to the first control line C1L and the second control line C2L, the third and fourth transistors T3 and T4 are turned on, and the non-selection voltage VL is applied to the gate line GL. The first, fifth and sixth transistors T1, T5, T6 are turned off. In addition, any voltage can be applied to the source line SL as long as the first transistor T1 can be kept off. A reference voltage VE0 (0 V) is applied to the cathode power supply line CSL. As a result, a current path from the anode power supply line ASL to the
［第４実施形態］
上記第３実施形態では、画素回路２Ｃは、第１実施形態の画素回路２Ａとは、上述の第１乃至第３の相違点で相違し、第２実施形態の画素回路２Ｂとは、上述の第２乃至第３の相違点で相違している。そこで、画素回路２Ａ〜２Ｃの変形例（第４実施形態）として、図１１に示すように、第１実施形態の画素回路２Ａと、上述の第２乃至第３の相違点で相違している画素回路２Ｄも使用することができる。この場合、アクティブマトリクス基板上に、画素回路２Ｃを行方向及び列方向に夫々複数配置して構成される画素回路アレイ１０Ｄには、行毎に、行方向に延伸するｎ本の第３制御線Ｃ３Ｌ（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）と、行方向に延伸するｎ本のカソード電源線ＣＳＬ（ＣＳＬ１，ＣＳＬ２，……，ＣＳＬｎ）が、夫々形成されることになる。従って、第４実施形態では、画素回路アレイ１０Ｄを備える表示装置１Ｄは、図１２に示すように、制御線ドライバ１４内に第３制御線ドライバ１４ｃを備え、更に、カソード電源線ドライバ１５も備える構成となる。
[Fourth Embodiment]
In the third embodiment, the
ここで、画素回路２Ｄに対する書き込み発光動作は、カソード電源線ドライバ１５に対する電圧制御は、第３実施形態と同じとなり、カソード電源線ドライバ１５に対する電圧制御以外は、第１実施形態と同じであるので、重複する説明は割愛する。
Here, the write light emission operation for the
［別実施形態］
以下に、別実施形態につき説明する。
[Another embodiment]
Hereinafter, another embodiment will be described.
〈１〉 上記各実施形態における書き込み発光動作では、初期設定期間Ｐ１とデータ書き込み期間Ｐ２における処理は、或る１フレーム期間のｉ番目の水平期間内に実行され、次の１フレーム期間のｉ番目の水平期間が開始するまで、当該ｉ行目に配置された画素回路２Ａ〜２Ｃの発光期間Ｐ３が継続する場合について説明した。
<1> In the write light emitting operation in each of the above embodiments, the processing in the initial setting period P1 and the data write period P2 is executed in the i-th horizontal period of a certain one frame period, and the i-th in the next one-frame period. The case has been described where the light emission period P3 of the
上述の第１及び第４実施形態では、初期設定期間Ｐ１におけるソース線ＳＬの印加電圧は、第１トランジスタＴ１がオフ状態を維持できる限りにおいて、任意の電圧を取り得る。つまり、ソース線ＳＬに印加される輝度電圧Ｖｐｄの電圧範囲において、ゲート線ＧＬに印加される非選択電圧ＶＬを、第１トランジスタＴ１がオフ状態を維持できる電圧範囲内に設定することで、ｉ行目に配置された画素回路２Ａ，２Ｄの初期設定期間Ｐ１と（ｉ−１）行目に配置された画素回路２Ａ，２Ｄのデータ書き込み期間Ｐ２を、各期間の一部または全部を時間的に重複させて実行することが可能である。従って、（ｉ−１）行目に配置された画素回路２Ａ，２Ｄの初期設定期間Ｐ１の終了後に、（ｉ−１）行目に配置された画素回路２Ａ，２Ｄのデータ書き込み期間Ｐ２を開始するとともに、ｉ行目に配置された画素回路２Ａ，２Ｄの初期設定期間Ｐ１を開始するようにしても良い。尚、（ｉ−１）行目に配置された画素回路２Ａのデータ書き込み期間Ｐ２及びｉ行目に配置された画素回路２Ａの初期設定期間Ｐ１が夫々開始するのと同時またはその以前に、（ｉ−２）行目に配置された画素回路２Ａ，２Ｄの発光期間Ｐ３が開始する。
In the first and fourth embodiments described above, the voltage applied to the source line SL in the initial setting period P1 can be any voltage as long as the first transistor T1 can maintain the off state. In other words, in the voltage range of the luminance voltage Vpd applied to the source line SL, the non-selection voltage VL applied to the gate line GL is set within the voltage range in which the first transistor T1 can maintain the off state. The initial setting period P1 of the
尚、上記第２及び第３実施形態では、初期設定期間Ｐ１において、ソース線ＳＬにカウンタバイアスとして電圧Ｖｄｄを印加する必要から、ｉ行目に配置された画素回路２Ｂ，２Ｃの初期設定期間Ｐ１と（ｉ−１）行目に配置された画素回路２Ｂ，２Ｃのデータ書き込み期間Ｐ２を、各期間の一部または全部を時間的に重複させて実行することはできない。
In the second and third embodiments, since the voltage Vdd needs to be applied as the counter bias to the source line SL in the initial setting period P1, the initial setting period P1 of the
〈２〉 上記第１実施形態の画素回路２Ａでは、第５トランジスタＴ５と第６トランジスタＴ６の各ゲート電極が第３制御線Ｃ３Ｌに接続し、上記第２実施形態の画素回路２Ｂでは、第５トランジスタＴ５と第６トランジスタＴ６の各ゲート電極がゲート線ＧＬに接続していた。第２実施形態の画素回路２Ｂに対して、第５トランジスタＴ５と第６トランジスタＴ６の一方のゲートを第３制御線Ｃ３Ｌに接続し、他方のゲートをゲート線ＧＬに接続する構成も可能である。この場合の書き込み発光動作は、ゲート線ＧＬと第３制御線Ｃ３Ｌを全く同様に制御することで、第２実施形態と同様になる。また、第３実施形態の画素回路２Ｃに対して、第５トランジスタＴ５と第６トランジスタＴ６の一方のゲートを第３制御線Ｃ３Ｌに接続し、他方のゲートをゲート線ＧＬに接続する構成も可能である。この場合の書き込み発光動作は、ゲート線ＧＬと第３制御線Ｃ３Ｌを全く同様に制御することで、第３実施形態と同様になる。
<2> In the
〈３〉 上記各実施形態では、ゲート線ＧＬ及び第１乃至第３制御線Ｃ１Ｌ〜Ｃ３Ｌに印加される高電圧レベルの選択電圧ＶＨと、低電圧レベルの非選択電圧ＶＬは、夫々、各信号線間で同じ電圧値である場合を想定したが、選択電圧ＶＨと非選択電圧ＶＬを、夫々、信号線毎に個別に設定しても良い。一例として、第１実施形態の画素回路２Ａでは、初期設定期間Ｐ１において、ソース線ＳＬにカウンタバイアスとして電圧Ｖｄｄを印加する必要がないので、選択電圧ＶＨとして、必ずしも、電圧（Ｖｄｄ＋Ｖｔｈ）より高電圧に設定しなくても良い。
<3> In each of the embodiments described above, the high voltage level selection voltage VH and the low voltage level non-selection voltage VL applied to the gate line GL and the first to third control lines C1L to C3L are the respective signals. Although it is assumed that the voltage values are the same between the lines, the selection voltage VH and the non-selection voltage VL may be set individually for each signal line. As an example, in the
〈４〉 上記第１及び第４実施形態の画素回路２Ａ，２Ｄでは、初期設定期間Ｐ１において、第１トランジスタＴ１をオフ状態にするために、ゲート線ＧＬに非選択電圧ＶＬを印加したが、これに代えて、選択電圧ＶＨを印加して、同時にソース線ＳＬにカウンタバイアスとして、選択電圧ＶＨまたはその近傍の高電圧を印加して、第１トランジスタＴ１をオフ状態にしても良い。
<4> In the
更に、上記第２及び第３実施形態の画素回路２Ｂ，２Ｃでは、初期設定期間Ｐ１において、第１トランジスタＴ１をオン状態とした上で、ソース線ＳＬにカウンタバイアスとして電圧Ｖｄｄを印加して、第２トランジスタＴ２をオフ状態としたが、これに代えて、ソース線ＳＬにカウンタバイアスとして、選択電圧ＶＨまたはその近傍の高電圧を印加して、第１トランジスタＴ１をオフ状態にしても良い。
Further, in the
〈５〉 上記各実施形態では、画素回路２Ａ〜２Ｄを構成する６つの薄膜トランジスタＴ１〜Ｔ６は、何れもｎチャネル型の酸化物半導体薄膜トランジスタで形成される場合を想定し、特に、酸化物半導体として、ＩｎＧａＺｎＯを想定した。しかし、薄膜トランジスタＴ１，Ｔ３〜Ｔ６の導電型は必ずしもｎチャネル型に限定されるものではない。薄膜トランジスタＴ１，Ｔ３〜Ｔ６はｐチャネル型であっても良い。また、薄膜トランジスタＴ１〜Ｔ６は、必ずしも、酸化物半導体薄膜トランジスタで形成されなくても良い。
<5> In each of the embodiments described above, it is assumed that the six thin film transistors T1 to T6 constituting the
〈６〉 上記各実施形態では、画素回路２Ａ〜２Ｄ内に設ける発光素子として有機ＥＬ素子（ＯＬＥＤ）の使用を想定したが、当該発光素子としては、第２トランジスタＴ２によって当該発光素子のアノード電極からカソード電極に向けて流れる発光電流を制御することで発光輝度が制御される発光素子であれば、有機ＥＬ素子に限定されるものではない。また、当該発光素子が整流性を有していることは必要な条件とはならない。
<6> In each of the above embodiments, it is assumed that an organic EL element (OLED) is used as a light emitting element provided in the
１Ａ，１Ｂ，１Ｃ，１Ｄ： 表示装置
２Ａ，２Ｂ，２Ｃ，２Ｄ： 画素回路
３： 有機ＥＬ素子（発光素子）
１０Ａ、１０Ｂ，１０Ｃ，１０Ｄ： 画素回路アレイ
１１： 表示制御回路
１２： ソースドライバ
１３： ゲートドライバ
１４： 制御線ドライバ
１４ａ： 第１制御線ドライバ
１４ｂ： 第２制御線ドライバ
１４ｃ： 第３制御線ドライバ
１５： カソード電源線ドライバ
２０： アクティブマトリクス基板
２１： 反射金属層
２２： ＩＴＯアノード電極層
２３： 有機ＥＬ材料層
２４： カソード電極層
２５： カラーフィルタ
ＡＳＬ： アノード電源線
Ｃ１： 容量素子
Ｃ１Ｌ（Ｃ１Ｌ１，Ｃ１Ｌ２，……，Ｃ１Ｌｎ）： 第１制御線
Ｃ２Ｌ（Ｃ２Ｌ１，Ｃ２Ｌ２，……，Ｃ２Ｌｎ）： 第２制御線
Ｃ３Ｌ（Ｃ３Ｌ１，Ｃ３Ｌ２，……，Ｃ３Ｌｎ）： 第３制御線
Ｃｅｌ： 有機ＥＬ素子のアノード電極の寄生容量
ＣＳＬ（ＣＳＬ１，ＣＳＬ２，……，ＣＳＬｎ）： カソード電源線
Ｃｔ： タイミング信号
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｐ１： 初期設定期間
Ｐ２： データ書き込み期間
Ｐ３： 発光期間
Ｎ１： 第１内部ノード（第２トランジスタのソース電極）
Ｎ２： 第２内部ノード（第２トランジスタのドレイン電極）
Ｎ３： 第３内部ノード（第２トランジスタのゲート電極）
Ｎ４： 第４内部ノード（有機ＥＬ素子のアノード電極）
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１： 第１トランジスタ（転送トランジスタ）
Ｔ２： 第２トランジスタ（駆動トランジスタ）
Ｔ３： 第３トランジスタ（第１スイッチ回路）
Ｔ４： 第４トランジスタ（第２スイッチ回路）
Ｔ５： 第５トランジスタ（第３スイッチ回路）
Ｔ６： 第６トランジスタ（第４スイッチ回路）
ＶＥ０： 有機ＥＬ素子のカソード電極に印加される基準電圧
Ｖｄｄ： アノード電源線に印加される電圧
ＶＨ： 選択電圧
ＶＬ： 非選択電圧
ＶＰ： 発光期間中の第１及び第４内部ノードの電圧
ＶＳＬ： 第１電源線
Ｖｓｓ： 第１電源線に印加される電圧（接地電圧）
1A, 1B, 1C, 1D:
10A, 10B, 10C, 10D: Pixel circuit array 11: Display control circuit 12: Source driver 13: Gate driver 14:
N2: second internal node (drain electrode of the second transistor)
N3: Third internal node (gate electrode of the second transistor)
N4: Fourth internal node (anode electrode of organic EL element)
SL (SL1, SL2,..., SLm): source line Stc: data side timing control signal T1: first transistor (transfer transistor)
T2: Second transistor (drive transistor)
T3: Third transistor (first switch circuit)
T4: Fourth transistor (second switch circuit)
T5: Fifth transistor (third switch circuit)
T6: Sixth transistor (fourth switch circuit)
VE0: reference voltage applied to the cathode electrode of the organic EL element Vdd: voltage applied to the anode power supply line VH: selection voltage VL: non-selection voltage VP: voltage of the first and fourth internal nodes during the light emission period VSL: First power line Vss: Voltage applied to the first power line (ground voltage)
Claims (10)
前記第１トランジスタのドレイン電極がデータ信号線と、前記第１トランジスタのソース電極が第１内部ノードと、前記第１トランジスタのゲート電極が走査信号線と、夫々接続し、
前記第２トランジスタのドレイン電極が第２内部ノードと、前記第２トランジスタのソース電極が前記第１内部ノードと、前記第２トランジスタのゲート電極が第３内部ノードと、夫々接続し、
前記第１スイッチ回路の一端が前記発光電流を供給するアノード電源線と、前記第１スイッチ回路の他端が前記第２内部ノードと、前記第１スイッチ回路の一端と他端間の導通非導通を制御する制御端子が第１制御線と、夫々接続し、
前記第２スイッチ回路の一端が前記第１内部ノードと、前記第２スイッチ回路の他端が第４内部ノードと、前記第２スイッチ回路の一端と他端間の導通非導通を制御する制御端子が第２制御線と、夫々接続し、
前記第３スイッチ回路の一端が前記第２内部ノードと、前記第３スイッチ回路の他端が前記第３内部ノードと、前記第３スイッチ回路の一端と他端間の導通非導通を制御する制御端子が前記走査信号線または第３制御線と、夫々接続し、
前記第４スイッチ回路の一端が前記第４内部ノードと、前記第４スイッチ回路の他端が第１電源線または前記アノード電源線と、前記第４スイッチ回路の一端と他端間の導通非導通を制御する制御端子が前記走査信号線または前記第３制御線と、夫々接続し、
前記容量素子の一端が前記第３内部ノードと、前記容量素子の他端が前記第４内部ノードと、夫々接続し、
前記発光素子のアノード電極が、前記第４内部ノードと接続して、構成され、
前記容量素子に２階調以上の画素データに応じた電圧を保持させ、前記発光素子に前記画素データに応じた前記発光電流を流して発光させる書き込み発光動作の動作期間が、初期設定期間とデータ書き込み期間と発光期間の３つの連続する期間を順番に備え、
前記走査信号線、前記データ信号線、前記第１乃至第３制御線に印加する電圧を制御することにより、
前記初期設定期間に、前記第１及び第２トランジスタの少なくとも何れか一方及び前記第２スイッチ回路がオフ状態となり、前記第１、第３及び第４スイッチ回路がオン状態となり、
前記データ書き込み期間に、前記第１トランジスタと前記第３及び第４スイッチ回路がオン状態となり、前記第１及び第２スイッチ回路がオフ状態となり、前記データ信号線に前記画素データに対応した輝度電圧が印加され、
前記発光期間に、前記第１トランジスタと前記第３及び第４スイッチ回路がオフ状態となり、前記第１及び第２スイッチ回路がオン状態となることを特徴とする画素回路。 A light emitting element that emits light when a light emission current flows from the anode electrode to the cathode electrode, a first transistor of an insulated gate transistor, a second transistor of an n channel insulated gate transistor, a first, a second, a third transistor, A pixel circuit comprising a fourth switch circuit and a capacitive element,
The drain electrode of the first transistor is connected to the data signal line, the source electrode of the first transistor is connected to the first internal node, and the gate electrode of the first transistor is connected to the scanning signal line.
The drain electrode of the second transistor is connected to the second internal node, the source electrode of the second transistor is connected to the first internal node, and the gate electrode of the second transistor is connected to the third internal node;
One end of the first switch circuit is an anode power supply line for supplying the light emission current, the other end of the first switch circuit is the second internal node, and conduction / non-conduction between the one end and the other end of the first switch circuit. Control terminals connected to the first control line, respectively,
One end of the second switch circuit is the first internal node, the other end of the second switch circuit is the fourth internal node, and a control terminal for controlling conduction / non-conduction between the one end and the other end of the second switch circuit. Connected to the second control line,
One end of the third switch circuit is the second internal node, the other end of the third switch circuit is the third internal node, and control for controlling conduction / non-conduction between the one end and the other end of the third switch circuit is performed. Terminals are connected to the scanning signal line or the third control line, respectively.
One end of the fourth switch circuit is connected to the fourth internal node, the other end of the fourth switch circuit is connected to the first power supply line or the anode power supply line, and conduction between the one end and the other end of the fourth switch circuit is not conducted. Control terminals for controlling the scanning signal line or the third control line, respectively,
One end of the capacitive element is connected to the third internal node, and the other end of the capacitive element is connected to the fourth internal node.
An anode electrode of the light emitting element is configured to be connected to the fourth internal node;
An operation period of a writing light emitting operation in which the capacitor element holds a voltage corresponding to pixel data of two or more gradations and causes the light emitting element to emit light by flowing the light emission current corresponding to the pixel data is an initial setting period and data Three consecutive periods, a writing period and a light emitting period, are provided in order,
By controlling the voltage applied to the scanning signal line, the data signal line, and the first to third control lines,
During the initial setting period, at least one of the first and second transistors and the second switch circuit are turned off, and the first, third, and fourth switch circuits are turned on,
During the data writing period, the first transistor and the third and fourth switch circuits are turned on, the first and second switch circuits are turned off, and a luminance voltage corresponding to the pixel data is applied to the data signal line. Is applied,
In the light emission period, the first transistor and the third and fourth switch circuits are turned off, and the first and second switch circuits are turned on.
前記データ書き込み期間に、前記第１内部ノードの電圧が前記輝度電圧となり、前記第３内部ノードの電圧が前記第１初期電圧から前記輝度電圧に前記第２トランジスタの閾値電圧を加えた書き込み電圧に遷移し、前記容量素子の両端に前記書き込み電圧から前記第２初期電圧を差し引いた書き込み差電圧が保持され、
前記発光期間に、前記第２トランジスタに前記書き込み差電圧に応じた前記発光電流が流れることを特徴とする請求項１に記載の画素回路。 During the initial setting period, the voltage of the third internal node becomes a predetermined first initial voltage equal to or higher than a voltage obtained by adding the threshold voltage of the second transistor to the maximum value of the luminance voltage, and the voltage of the fourth internal node is A predetermined second initial voltage,
During the data write period, the voltage of the first internal node becomes the luminance voltage, and the voltage of the third internal node is changed from the first initial voltage to the write voltage obtained by adding the threshold voltage of the second transistor to the luminance voltage. Transition, the write differential voltage obtained by subtracting the second initial voltage from the write voltage is held at both ends of the capacitive element,
2. The pixel circuit according to claim 1, wherein the light emission current corresponding to the writing differential voltage flows through the second transistor during the light emission period.
前記初期設定期間に、前記走査信号線に印加される電圧によって前記第１トランジスタがオフ状態となり、前記第３制御線に印加される電圧によって前記第３及び第４スイッチ回路がオン状態となることを特徴とする請求項１または２に記載の画素回路。 In the case of a circuit configuration in which the control terminals of the third and fourth switch circuits are respectively connected to the third control line,
During the initial setting period, the first transistor is turned off by the voltage applied to the scanning signal line, and the third and fourth switch circuits are turned on by the voltage applied to the third control line. The pixel circuit according to claim 1, wherein:
前記初期設定期間に、前記走査信号線に印加される電圧によって前記第１トランジスタと前記第３及び第４スイッチ回路がオン状態となることを特徴とする請求項３に記載の画素回路。 In the case of a circuit configuration in which the control terminals of the third and fourth switch circuits are respectively connected to the scanning signal lines,
4. The pixel circuit according to claim 3, wherein the first transistor and the third and fourth switch circuits are turned on by a voltage applied to the scanning signal line during the initial setting period.
前記初期設定期間に、前記走査信号線に印加される電圧によって前記第３及び第４スイッチ回路の何れか一方と前記第１トランジスタがオン状態となり、前記第３制御線に印加される電圧によって前記第３及び第４スイッチ回路の何れか他方がオン状態となることを特徴とする請求項３に記載の画素回路。 In the case of a circuit configuration in which one of the control terminals of the third and fourth switch circuits is connected to the scanning signal line, and the other control terminal is connected to the third control line,
During the initial setting period, one of the third and fourth switch circuits and the first transistor are turned on by a voltage applied to the scanning signal line, and the voltage applied to the third control line 4. The pixel circuit according to claim 3, wherein one of the third and fourth switch circuits is turned on.
前記初期設定期間と前記データ書き込み期間に、前記発光素子のカソード電極に第４初期電圧が印加され、前記発光素子が順バイアス状態とならないことを特徴とする請求項１〜６の何れか１項に記載の画素回路。 In the case of a circuit configuration in which the other end of the fourth switch circuit is connected to the anode power line,
7. The device according to claim 1, wherein a fourth initial voltage is applied to a cathode electrode of the light emitting element during the initial setting period and the data writing period, and the light emitting element is not in a forward bias state. The pixel circuit according to 1.
前記画素回路が、前記第３制御線を備えず、前記第３及び第４スイッチ回路の制御端子が前記走査信号線と夫々接続する回路構成の場合、
前記駆動回路部が、少なくとも、
前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記走査信号線を各別に駆動する走査信号線駆動回路と、
前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第１制御線を各別に駆動する第１制御線駆動回路と、
前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第２制御線を各別に駆動する第２制御線駆動回路と、
前記画素回路アレイの列毎に設けられた列方向に延伸する複数の前記データ信号線を各別に駆動するデータ信号線駆動回路と、を備えて構成され、
前記画素回路が、前記第３制御線を備え、前記第３及び第４スイッチ回路の制御端子が前記第３制御線と夫々接続する回路構成の場合、
前記駆動回路部が、更に、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記第３制御線を各別に駆動する第３制御線駆動回路を備えることを特徴とする表示装置。 A display device comprising: a pixel circuit array in which a plurality of pixel circuits according to any one of claims 1 to 8 are arranged in a row direction and a column direction; and a drive circuit unit that drives the pixel circuit array. There,
When the pixel circuit does not include the third control line and the control terminals of the third and fourth switch circuits are connected to the scanning signal line, respectively,
The drive circuit unit is at least
A scanning signal line driving circuit for driving each of the plurality of scanning signal lines extending in the row direction provided for each row of the pixel circuit array;
A first control line driving circuit for driving each of the plurality of first control lines extending in the row direction provided for each row of the pixel circuit array;
A second control line driving circuit for driving each of the plurality of second control lines extending in the row direction provided for each row of the pixel circuit array;
A data signal line drive circuit configured to drive each of the plurality of data signal lines extending in the column direction provided for each column of the pixel circuit array, and
In the case where the pixel circuit includes the third control line, and the control terminals of the third and fourth switch circuits are connected to the third control line, respectively,
The display further comprising: a third control line driving circuit that drives each of the plurality of third control lines extending in the row direction provided for each row of the pixel circuit array. apparatus.
前記画素回路アレイ内の同一行の前記画素回路の前記カソード電極が行方向に延伸する共通のカソード電源線に接続し、
前記駆動回路部が、更に、前記画素回路アレイの行毎に設けられた行方向に延伸する複数の前記カソード電源線を各別に駆動するカソード電源線駆動回路を備えることを特徴とする請求項９に記載の表示装置。 When the pixel circuit has a circuit configuration in which the other end of the fourth switch circuit is connected to the anode power supply line,
The cathode electrodes of the pixel circuits in the same row in the pixel circuit array are connected to a common cathode power supply line extending in the row direction;
The drive circuit unit further includes a cathode power supply line drive circuit that drives each of the plurality of cathode power supply lines extending in a row direction provided for each row of the pixel circuit array. The display device described in 1.
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