JP2018019333A

JP2018019333A - 半導体スイッチング回路

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Publication number: JP2018019333A
Application number: JP2016150002A
Authority: JP
Inventors: 拓巳道田; Takumi Michida; 正喜友名; Tadashi Kiyuna
Original assignee: Hitachi Information and Telecommunication Engineering Ltd
Current assignee: Hitachi Information and Telecommunication Engineering Ltd
Priority date: 2016-07-29
Filing date: 2016-07-29
Publication date: 2018-02-01

Abstract

【課題】消費電力を低減することができる半導体スイッチング回路を提供する。【解決手段】この半導体スイッチング回路は、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する双方向スイッチ回路と、第１、第２および第３のＣＭＯＳインバータを有するＣＭＯＳラッチ回路並びに前記ＣＭＯＳラッチ回路と第１の電源端子との間に接続される第３のＰＭＯＳトランジスタおよび第４のＰＭＯＳトランジスタを有し前記双方向スイッチ回路を制御するオンオフ制御回路と、前記ＣＭＯＳラッチ回路の前記第１、第２および第３のＣＭＯＳインバータのそれぞれの両電源端子間に接続される電源回路とを備える。【選択図】図１

Description

本発明は、半導体集積可能な中高耐圧半導体スイッチング回路に係り、特に消費電力低減を可能とする半導体スイッチング回路に関するものである。

従来、高電圧の信号を伝送するために適用される高耐圧半導体スイッチング回路として、２つのＭＯＳトランジスタで構成される双方向スイッチと、フローティング電圧制御回路で構成される高耐圧スイッチング回路が知られている。この種のスイッチング回路では、例えば、医療用超音波診断装置の高機能化、特に多チャネル化による消費電力低減や高速なスイッチングの実現が継続的に推進されている。例えば、特許文献１には、図８に示すようなスイッチング回路が記載されている。この回路は、ソース共有に接続された２つのＮＭＯＳトランジスタＤＭ１、ＤＭ２からなる双方向スイッチ回路、共有ソースと双方向スイッチ回路のゲート信号に接続された２つのＮＭＯＳトランジスタＭＬ１、ＭＬ２とキャパシターＣ１、Ｃ２および、ツェナーダイオードＤＺ１、ＤＺ２からなるラッチ回路、ラッチ回路に接続された電流源Ｇｏｎ、ＧｏｆｆとスイッチＳＷ１、ＳＷ２とインバータＩＮＶからなるオンオフ制御より構成される。

双方向スイッチのオン制御は、入力信号ＯＮによりスイッチＳＷ２をオン状態、ＳＷ１をオフ状態とし、ＮＭＯＳトランジスタＭＬ１のゲートをハイレベルとし、ノードＧＬ２をローレベルとし、ＮＭＯＳトランジスタＭＬ２をオフ状態とし、双方向スイッチのゲート電位ＧＧ−ＳＳをハイレベルとする。逆にオフ制御は、入力信号ＯＮによりスイッチＳＷ２をオフ状態、ＳＷ１をオン状態とし、ＮＭＯＳトランジスタＭＬ２のゲートをハイレベルとし、ノードＧＬ１をローレベルとし、ＮＭＯＳトランジスタＭＬ１をオフ状態とし、双方向スイッチのゲート電位ＧＧ−ＳＳをローレベルとする。この時、高速にラッチ回路を反転し高速にオフするためにＮＭＯＳトランジスタＭＬ１、ＭＬ２の駆動電流およびキャパシターＣ１、Ｃ２の充放電電流に対して電流源Ｇｏｎ、Ｇｏｆｆは十分に大きな電流を流す必要がある。そのため、電流増加による消費電力の増大となる。対策として、電流源Ｇｏｎ、Ｇｏｆｆの電流をスイッチング時のみ一時的に増大する手法が提案されている。

この回路では、入力信号によってノードＳＳおよびノードＧＧの電位の変動が起こり、ノードＧＧ、ＧＬ２とスイッチＳＷ１、ＳＷ２やその他ノードとの寄生容量により、双方向スイッチのゲート電位ＧＧ−ＳＳが変動することでＮＭＯＳトランジスタＤＭ１、ＤＭ２のオン抵抗が変動し信号ひずみが発生する。これを防ぐためにキャパシターＣ１、Ｃ２を大きくするが、回路サイズが増大し多チャネル化への障害となる。

また、特許文献１には、図９に示すようなスイッチング回路も記載されている。この回路は、共有ソースに接続されたＮＭＯＳトランジスタＤＭ１、ＤＭ２からなる双方向スイッチ、共有ソースに接続されたダイオードＤ１、Ｄ２とツェナーダイオードＤＺ、キャパシターＣからなるフローティング電源回路、共有ゲートを制御するＲＳフリップフロップと、抵抗Ｒｓ、Ｒｒからなるラッチ回路、電流源Ｇｏｎ、ＧｏｆｆとスイッチＳＷ１、ＳＷ２とインバータＩＮＶからなるオンオフ制御回路より構成される。

ここで、オン制御は、入力信号ＯＮによりＳＷ２をオン状態、ＳＷ１をオフ状態とし、ラッチ回路をハイレベル出力させ、共有ゲート電圧ＧＧ−ＳＳをハイレベルとし、双方向スイッチをオン状態とする。この時、Ｇｏｎからの余剰電流はフローティング電源のＸｃに流れ込み、ラッチ回路の電源とする。オフ制御は、入力信号ＯＮによりＳＷ２をオフ状態とし、ラッチ回路出力をローレベルとして、双方向スイッチをオフ状態とする。この時、Ｇｏｆｆからの余剰電流はフローティング電源のＸｃに流れ、ラッチ回路の電源とする。この回路は図８の回路に比べ、オンオフ時の電流が低減されるが、図から明らかなように電流源ＧｏｎまたはＧｏｆｆから電流が流れ込むため、電力を消費する。

米国特許第７，５２１，９８４号

したがって本発明の目的は上記問題点を解決し、消費電力を低減することができる半導体スイッチング回路を提供することにある。

本発明は、上記目的を達成するため、以下に記載のような半導体スイッチング回路を提供する。
（１）第１の入出力端子がドレイン端子に接続される第１のＮＭＯＳトランジスタと、第２の入出力端子がドレイン端子に接続される第２のＮＭＯＳトランジスタとを有し、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第１のＮＭＯＳトランジスタのゲート端子と前記第２のＮＭＯＳトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
第１、第２および第３のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続され、前記第２のＣＭＯＳインバータの出力が前記第１および第３のＣＭＯＳインバータの入力に接続され、前記第３のＣＭＯＳインバータの出力が前記双方向スイッチ回路の前記共有ゲート端子に接続されるＣＭＯＳラッチ回路と、ソース端子に第１の電源端子が接続され、ドレイン端子に前記第１のＣＭＯＳ回路の出力が接続され、ゲート端子に第１の制御信号が接続される第３のＰＭＯＳトランジスタと、ソース端子に前記第１の電源端子が接続され、ドレイン端子に前記第２のＣＭＯＳインバータの出力が接続され、ゲート端子に第２の制御信号が接続される第４のＰＭＯＳトランジスタとを有するオンオフ制御回路と、
前記ＣＭＯＳラッチ回路の前記第１、第２および第３のＣＭＯＳインバータのそれぞれの両電源端子間に接続される電源回路と、
を備える半導体スイッチング回路。
（２）上記（１）に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、前記第１のツェナーダイオードのカソードと前記第１の電源端子との間に接続される定電流源とを備える半導体スイッチング回路。
（３）上記（２）に記載の半導体スイッチング回路において、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードを備える半導体スイッチング回路。
（４）上記（２）または（３）に記載の半導体スイッチング回路において、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。
（５）上記（１）に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードと、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。

本発明によれば、消費電力を低減することができる半導体スイッチング回路を得ることができる。本発明におけるＣＭＯＳラッチ回路はラッチであるため、オンオフ制御スイッチの電流が無い場合には状態を保持し、ＣＭＯＳ回路であるため保持時の消費電力はゼロである。ラッチ回路のインバータを構成するＮＭＯＳを小さくすれば、印加電流の低減ができる。オンオフ制御をおこなわない場合は電流を流す必要は無く、また以上の動作はオンオフ制御スイッチの電流を短時間のパルス出力とすることができる。このため、ＣＭＯＳラッチ回路用の電源回路は容量を小さくでき、消費電力を低減することができる。さらに、本発明におけるラッチ回路はＣＭＯＳインバータで構成されるものであり、従来回路のようにオンオフ制御のノードに大きな容量が無く、スイッチング回路のオンオフ制御の状態遷移を高速にできるため、スイッチング動作の高速化を実現することができる。

本発明に係る半導体スイッチング回路の実施例１を示す図である。ＣＭＯＳインバータの構成例を示す図である。ＣＭＯＳラッチ回路の別の構成例を示す図である。本発明に係る半導体スイッチング回路の使用例について説明する図である。本発明に係る半導体スイッチング回路の実施例２を示す図である。本発明に係る半導体スイッチング回路の実施例３を示す図である。本発明に係る半導体スイッチング回路の実施例４を示す図である。従来の高耐圧スイッチング回路の一例を示す図である。従来の高耐圧スイッチング回路の別の例を示す図である。

以下に、本発明を実施するための形態を実施例として、図面に基づいて詳細に説明する。実施例の各ブロックを構成する回路素子は公知の低耐圧、中高耐圧のＭＯＳトランジスタ、ＣＭＯＳ回路、抵抗、キャパシター、ダイオード、電流源等であり、集積回路技術により単結晶シリコンのような半導体基板上に形成される。

図１は、本発明に係る半導体スイッチング回路の実施例１を示す図である。図１に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２とを備える。
双方向スイッチ回路２０は、２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２を備える。図示のように、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の各ソース端子とゲート端子は共有ソース端子ＨＳと共有ゲート端子ＨＧに接続され、ＭＮ１のドレイン端子は入出力端子ＩＮに接続され、またＭＮ２のドレイン端子は入出力端子ＯＵＴに接続される。双方向スイッチ回路２０の入出力端子ＩＮとＯＵＴは可換である。

オンオフ制御回路２１は、ＣＭＯＳラッチ回路３１、オン制御スイッチＭＰ３およびオフ制御スイッチＭＰ４を備え、ＣＭＯＳラッチ回路３１の出力で、双方向スイッチ回路２０の共有ゲート端子ＨＧを制御する。ＣＭＯＳラッチ回路３１は、第１のＣＭＯＳインバータＩＮＶ１、第２のＣＭＯＳインバータＩＮＶ２および第３のＣＭＯＳインバータＩＮＶ３を有し（以下、「ＣＭＯＳインバータ」を単に「インバータ」ともいう）、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２の出力と入力は相互に接続され、第２のインバータＩＮＶ２の出力は第３のインバータＩＮＶ３の入力に接続され、第３のインバータＩＮＶ３の出力により共有ゲートを駆動する。基準電位ＨＶＤＤとフローティング電源ＦＶＤＤ、ＦＶＳＳの電位は乖離しているためオンオフ制御スイッチＭＰ３、ＭＰ４は電流源として構成する。

図２は、ＣＭＯＳラッチ回路を構成するＣＭＯＳインバータの構成例を示す図である。ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ３は、図２に示すように、それぞれＰＭＯＳトランジスタＰとＮＭＯＳトランジスタＮとを備え、両者の共有ゲートを入力ノードとし、共有ソースを出力ノードとする。図１に戻って、ＣＭＯＳラッチ回路の動作の一例を以下説明する。ＣＭＯＳラッチ回路３１の初期状態をオフ状態とすると、オン制御スイッチＭＰ３の電流によりインバータＩＮＶ１のローレベルを反転しインバータＩＮＶ２の入力をハイレベルに引き上げて出力をローレベルとし、インバータＩＮＶ３の出力をハイレベルにすることで双方向スイッチ回路２０の共有ゲート端子ＨＧの電位をハイレベルにし、双方向スイッチ回路２０をオン状態とする。逆にオフ制御スイッチＭＰ４の電流により、インバータＩＮＶ２のローレベルを反転させ、インバータＩＮＶ１の入力をハイレベルに引き上げて出力をローレベルとし、インバータＩＮＶ２の出力をハイレベル、インバータＩＮＶ３の出力をローレベルとすることで、双方向スイッチ回路２０の共有ゲート端子ＨＧの電位をローレベルにし、双方向スイッチ回路２０をオフ状態とする。このようにＣＭＯＳラッチ回路３１はラッチであるため、オンオフ制御スイッチＭＰ３、ＭＰ４の電流が無い場合には状態を保持し、ＣＭＯＳ回路であるため保持時の消費電力はゼロである。

オン制御スイッチＭＰ３およびオフ制御スイッチＭＰ４の電流はＣＭＯＳラッチ回路３１の反転だけ行えば良く、インバータＩＮＶ１およびＩＮＶ２を構成するＮＭＯＳを小さくすれば、印加電流の低減を行える。オンオフ制御をおこなわない場合は電流を流す必要は無く、また以上の動作はオンオフ制御スイッチＭＰ３、ＭＰ４の電流を短時間のパルス出力とすることができるため、消費電力を低減することができる。

本発明によれば、従来回路のようにオンオフ制御のノードに大きな容量が無いため、オンオフ制御の状態遷移を高速化できる。

図３は、ＣＭＯＳラッチ回路の別の構成例を示す図である。このＣＭＯＳラッチ回路３２は、ＰＭＯＳトランジスタＰ１とＮＭＯトランジスタＮ１とを備えるインバータＩＮＶ１およびＰＭＯＳトランジスタＰ２とＮＭＯトランジスタＮ２とを備えるインバータＩＮＶ２の各インバータの出力ノードとＮＭＯＳトランジスタＮ１、Ｎ２との間にそれぞれＰＭＯＳトランジスタＰ３、Ｐ４を接続する。ＰＭＯＳトランジスタＰ３、Ｐ４は飽和領域で動作するため、ＯＮ端子から電流を入力すると、当ノードは容易にＮＭＯＳトランジスタＮ２のスレッショルドを超え、オン状態となる。この時点でＰＭＯＳトランジスタＰ４は非飽和状態であり、ＰＭＯＳトランジスタＰ２より多くの電流を流すことができ、より少ない電流でラッチの状態を反転することができる。

以上に示すようにＣＭＯＳラッチ回路の構成は様々であり、ここに記載した回路形式に限定するものではない。

図１に戻って説明すると、フローティング電源回路２２は、基準電源ＨＶＤＤに接続された定電流源Ｉ１と、フローティング電源ＦＶＤＤと、共有ソース端子ＨＳに接続されたツェナーダイオードＺＤ１と、キャパシターＣ１０とを備え、ツェナーダイオードＺＤ１によりＦＶＤＤとＨＳ間に所定の電源電圧を生成し、キャパシターＣ１０により安定化される。

図４は、本発明に係る半導体スイッチング回路の使用例について説明する図である。ここでは、上述した双方向スイッチ回路２０を例えば超音波診断装置の送波パルススイッチに適用し、入力にパルス発生回路、出力にピエゾ素子のような負荷を接続した場合の動作について説明する。一つのパルス発生回路に対して、ピエゾ素子を複数個接続する形態である。

図４において、双方向スイッチ回路２０をオンさせ、入出力端子ＩＮから送波パルスを入力し、入出力端子ＯＵＴへ通過させる場合、共有ソース端子ＨＳの電位およびノードＦＶＳＳ電位は入力信号と同電位となる。電源ノードＦＶＤＤはツェナーダイオードＺＤ１およびキャパシターＣ１０で保持され、一定の電圧をＣＭＯＳラッチ回路およびＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに印加する。電流源Ｉ１からの電流は、双方向スイッチ回路２０、ＣＭＯＳラッチ回路３１およびフローティング電源回路２２のリークによる電位低下を補うだけで良いため、典型的には０．１〜数μＡであり送波パルスへの影響は極小である。

双方向スイッチ回路２０をオフさせ入出力端子ＩＮに印加される送波パルスと、入出力端子ＯＵＴを分離する場合、共有ゲート端子ＨＧと共有ソース端子ＨＳを同電位とするように、ＣＭＯＳラッチ回路３１がローレベルを出力する。送波パルスの電圧が下がると、ＮＭＯＳトランジスタＭＮ１の寄生ダイオードにより共有ソースのレベルが送波パルスの電圧に従い低下するが、ＮＭＯＳトランジスタＭＮ２はオフ状態であるため入出力端子ＯＵＴに信号は通過せず、このＭＮ２に接続されたＮＭＯＳトランジスタＭＮＦで電位が固定される。送波パルスの電圧が上がると、ＮＭＯＳトランジスタＭＮ１はオフ状態であるため、信号は通過しないが、ドレインとソース、ゲート間の寄生容量により共有ソースのレベルが上昇する。ただし、ＮＭＯＳトランジスタＭＮ２の寄生ダイオードとＮＭＯＳトランジスタＭＮＦで電位が固定される。

図５は、本発明に係る半導体スイッチング回路の実施例２を示す図である。図５に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３とを備える。

本実施例は、図１で示した半導体スイッチング回路に充電回路２３を付加したものである。この充電回路２３は、オン制御信号からフローティング電源回路２２へ充電を行うダイオードＤ１０を備える。ダイオードＤ１０は、図示のように、オン制御スイッチＭＰ３とフローティング電源ＦＶＤＤとの間に接続される。

本実施例では、双方向スイッチ回路２０のオン制御の時にＮＭＯＳトランジスタＭＮ１、ＭＮ２の共有ゲート端子ＨＧを充電することによって低下した電源電圧ＦＶＤＤ−ＦＶＳＳの定常電圧に至る時間を短縮するものである。固定のフローティング電源用の電流源Ｉ１は数μＡ以下の小さな電流であるため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電位を高速に立ち上げようとすると電流量が不足する。キャパシターＣ１０を大きくしても、ＦＶＤＤの低下は起こり、定常電圧になるまでの時間が増加するため、ダイオードＤ１０をＰＭＯＳトランジスタＭＰ３のドレインとＦＶＤＤ間に接続することで、トランジスタＭＮ１、ＭＮ２のゲート容量ＨＧｓ充電の電荷を補充するものである。

本実施例におけるダイオードＤ１０と同様の働きを、インバータＩＮＶ１、ＩＮＶ２のＰＭＯＳトランジスタに寄生するボディーダイオードがする。本実施例は、図１、図３に示すＣＭＯＳラッチ回路を構成要素とすることを含む。

図６は、本発明に係る半導体スイッチング回路の実施例３を示す図である。図６に示すように、この半導体スイッチング回路は、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３、２４とを備える。なお、充電回路２３、２４については、充電回路２３を省き、充電回路２４のみとすることもできる。

ここで充電回路２４は、ＦＶＤＤとＦＶＳＳ間に直列接続されたダイオードＤ２０、Ｄ３０と、ダイオードＤ２０のアノードとダイオードＤ３０のカソードの接続点とグラウンド間に接続された寄生容量で構成されるキャパシターＣ２０とを有する。

本実施例では、双方向スイッチ回路のオンオフ状態にかかわらず、共有ソース端子ＨＳが変動する場合にダイオードＤ２０、Ｄ３０およびキャパシターＣ２０からなる半波整流回路で、フローティング電源ＦＶＤＤに充電を行う。充電のための電荷は、信号入力ＩＮの信号を使いＦＶＳＳを経由してダイオードＤ３０を通してキャパシターＣ２０を充電し、ダイオードＤ２０を介してＦＶＤＤに注入する。この充電回路により、ラッチ回路などのリーク電流などによるＦＶＤＤ−ＦＶＳＳ間電位の低下を補うことができる。

図７は、本発明に係る半導体スイッチング回路の実施例４を示す図である。図７に示すように、この半導体スイッチング回路は、図６の実施例３と比べると、双方向スイッチ回路２０とオンオフ制御回路２１とフローティング電源回路２２と充電回路２３、２４とを備える点では同じであるが、双方向スイッチ回路２０においてフローティング電源ＦＶＤＤが基準電源ＨＶＤＤおよび定電流源Ｉ１に接続されない点で異なる。

すなわち、この実施例４は、上述の実施例３の構成から、固定の充電用電流源Ｉ１を削除した構成である。

この実施例４は、フローティング電源ＦＶＤＤと基準電位ＨＶＤＤ間に接続された電流源Ｉ１を不要とする。

ＣＭＯＳラッチ回路３１の初期状態は不定であるため、オン制御スイッチＭＰ３によりフローティング電源ＦＶＤＤを充電することが好ましい。ＣＭＯＳラッチ回路３１を用いて低消費電力化しているため、本実施例ではダイオードＤ１０並びにダイオードＤ２０、Ｄ３０およびキャパシターＣ２０により、フローティング電源ＦＶＤＤの充電を行うことができるため電流源Ｉ１を不要とすることができる。

２０…双方向スイッチ回路
２１…オンオフ制御回路
２２…フローティング電源回路
２３、２４…充電回路
３１、３２…ＣＭＯＳラッチ回路
ＭＮ１〜ＭＮ２…ＮＭＯＳトランジスタ
ＭＰ３〜ＭＰ４…ＰＭＯＳトランジスタ
ＺＤ１…ツェナーダイオード
Ｄ１０〜Ｄ３０…ダイオード
Ｃ１０〜Ｃ２０…キャパシター
ＨＶＤＤ…基準高圧電源
ＩＮ…入力端子
ＯＵＴ…出力端子
ＳＷ１〜ＳＷ２…スイッチ制御端子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３…ＣＭＯＳインバータ
Ｉ１…定電流源

Claims

第１の入出力端子がドレイン端子に接続される第１のＮＭＯＳトランジスタと、第２の入出力端子がドレイン端子に接続される第２のＮＭＯＳトランジスタとを有し、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第１のＮＭＯＳトランジスタのゲート端子と前記第２のＮＭＯＳトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
第１、第２および第３のＣＭＯＳインバータを有し、前記第１のＣＭＯＳインバータの出力が前記第２のＣＭＯＳインバータの入力に接続され、前記第２のＣＭＯＳインバータの出力が前記第１および第３のＣＭＯＳインバータの入力に接続され、前記第３のＣＭＯＳインバータの出力が前記双方向スイッチ回路の前記共有ゲート端子に接続されるＣＭＯＳラッチ回路と、ソース端子に第１の電源端子が接続され、ドレイン端子に前記第１のＣＭＯＳ回路の出力が接続され、ゲート端子に第１の制御信号が接続される第３のＰＭＯＳトランジスタと、ソース端子に前記第１の電源端子が接続され、ドレイン端子に前記第２のＣＭＯＳインバータの出力が接続され、ゲート端子に第２の制御信号が接続される第４のＰＭＯＳトランジスタとを有するオンオフ制御回路と、
前記ＣＭＯＳラッチ回路の前記第１、第２および第３のＣＭＯＳインバータのそれぞれの両電源端子間に接続される電源回路と、
を備える半導体スイッチング回路。
請求項１に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、前記第１のツェナーダイオードのカソードと前記第１の電源端子との間に接続される定電流源とを備える半導体スイッチング回路。
請求項２に記載の半導体スイッチング回路において、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードを備える半導体スイッチング回路。
請求項２または３に記載の半導体スイッチング回路において、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。
請求項１に記載の半導体スイッチング回路において、前記電源回路は、アノードに前記双方向スイッチ回路の前記共有ソース端子および前記第１、第２および第３のＣＭＯＳインバータの一方の電源端子が接続され、カソードに前記第１、第２および第３のＣＭＯＳインバータの他方の電源端子が接続される第１のツェナーダイオードと、前記第１のツェナーダイオードのアノードとカソード間に接続される第１のキャパシターと、アノードに前記第３のＰＭＯＳトランジスタのドレイン端子が接続され、カソードに前記第１のツェナーダイオードのカソードが接続される第１のダイオードと、カソードに前記第１のツェナーダイオードのカソードが接続される第２のダイオードと、アノードに前記共有ソース端子が接続される第３のダイオードと、前記第３のダイオードのカソードと前記第２のダイオードのアノードの接続点とグランドとの間に接続される第２のキャパシターとを備える半導体スイッチング回路。