JP2018006459A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 235
- 239000002184 metal Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 38
- 238000010586 diagram Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 26
- 230000007704 transition Effects 0.000 description 15
- 238000001514 detection method Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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Abstract
【課題】所望の値の基板バイアス電圧を効率的に生成する。【解決手段】半導体装置1において、基板電圧発生回路30は、クロック信号SUBCLKを分周または逓倍する分周逓倍回路32P,32Nと、分周または逓倍されたクロック信号PUMPCLKP,PUMPCLKNに従って動作することによって、基板バイアス電圧VSUBP,VSUBNを生成するチャージポンプ回路33P,33Nとを備える。分周・逓倍回路32P,32Nの分周・逓倍率は、処理回路11からの指令によって変更可能である。【選択図】図1
Description
この開示は、半導体装置に関し、たとえば、SOTBを利用したMISFETに好適に用いられるものである。
SOTB(Silicon ON Thin Buried oxide)とは、10nm程度の比較的薄い埋め込み酸化膜(BOX:Buried Oxide)によって絶縁層が形成されたSOI(Silicon ON Insulator)基板構造である。SOTBを利用したMISFET(Metal Insulator Semiconductor Field Effect Transistor)では、BOX層上に形成されたチャネル層の膜厚を薄くすることによって短チャネル効果を抑制することができる。また、BOX層下の基板の不純物濃度を調整することによって閾値電圧を制御できる。このため、チャネル層の不純物を低濃度化することによって閾値電圧のばらつきを抑制することができる(SOTB上のMISFETについて、たとえば、特開2013−118317号公報(特許文献1)を参照)。
さらに、SOTBを利用したMISFETでは、薄いBOX層を利用して基板からの電圧印加によって個々のトランジスタの閾値電圧を調整することができる。この場合、薄いBOX層が設けられていることによって、ソースまたはドレインとバルク基板との間の接合リーク電流はほとんど問題にならないという利点がある。
SOTBを用いたものではないが、特開2014−116014号公報(特許文献2)は、MOS(Metal Oxide Semiconductor)トランジスタのリーク電流を制御するために半導体装置の内部温度に応じて基板バイアス電圧を調整する技術を開示する。
具体的にこの文献の半導体装置において、基板電圧を生成する適応型基板バイアス発生器は、ルックアップテーブルと電圧発生器とを含む(図6を参照)。ルックアップテーブルは、温度検出器から出力された温度コードに対応する電圧コードを出力する。電圧発生器は、ルックアップテーブルから提供された電圧コードに対応する基板バイアス電圧を生成する。たとえば、電圧発生器は、電圧コードによって制御される電圧分配器(Voltage Divider)から構成される。
特許文献2は、適応型基板バイアス発生器の他の実装例として関数発生器を例示しているが(図7を参照)、具体的な回路構成は明らかにされていない。
基板バイアス制御においては、所望の値の基板バイアス電圧を効率的に生成する必要がある。この点に関して、上記の特許文献2では、具体的にどのような方法でバイアス電圧を生成するかがほとんど開示されていない。電圧分配器(Voltage Divider)による構成例が唯一の例として示されているが、電圧分配器は電圧損失が大きいだけでなく、電圧分配を行うためのもととなる高電圧を半導体装置に供給する必要があり、必要な電源端子数が増加してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置において、基板電圧発生回路は、クロック信号を分周または逓倍する分周・逓倍回路と、分周または逓倍されたクロック信号に従って動作することによって、基板バイアス電圧を生成するチャージポンプ回路とを備える。分周・逓倍回路の分周・逓倍率は、処理回路からの指令によって変更可能である。
上記の実施形態によれば、所望の値の基板バイアス電圧を効率的に生成することができる。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
<用語の説明>
まず、この明細書で使用する用語のうち、特に注意すべきものについて説明する。
まず、この明細書で使用する用語のうち、特に注意すべきものについて説明する。
(1) MOSトランジスタの閾値電圧:MOSトランジスタの閾値電圧は、MOSトランジスタが導通し始めるときのゲート・ソース間電圧(ゲート電極の電位Vgとソース電極の電位Vsとの電位差(Vg−Vs))の絶対値として定義される。したがって、この明細書では、NMOS(Negative-channel MOS)トランジスタおよびPMOS(Positive-channel MOS)トランジスタのいずれの場合も閾値電圧は正の値となる。
(2) 逆方向基板電圧:逆方向基板電圧は、基板とソース電極との間の電圧として定義される。ただし、閾値電圧が増加するときの逆方向基板電圧の符号を正とする。したがって、NMOSトランジスタの場合には、基板電位Vsubがソース電位Vsよりも低いとき(Vsub<Vs)、基板バイアス効果(body effect)によって閾値電圧が増加するので、逆方向基板電圧はVs−Vsubによって定義される。PMOSトランジスタの場合には、基板電位Vsubがソース電位Vsよりも高いとき(Vsub>Vs)、基板バイアス効果によって閾値電圧が増加するので、逆方向基板電圧はVsub−Vsによって定義される。逆方向基板電圧が0のとき、通常の場合、NMOSトランジスタの基板電圧は接地電圧VSSに等しくなり、PMOSトランジスタの基板電圧は電源電圧VDDに等しくなる。
(3) 分周・逓倍率:分周・逓倍率xの分周・逓倍回路は、入力クロック信号の周波数をx倍した信号を出力する。m分周回路の場合、分周・逓倍率xは1/mに等しくなる。n逓倍回路の場合、分周・逓倍率xはnに等しくなる。
(4) CPU(Central Processing Unit)のスタンバイ動作モード:通常動作時よりも低消費電力となるようなCPUの動作モードをスタンバイ動作モードと称する。この明細書でのスタンバイ動作モードには、CPU(Central Processing Unit)に供給するクロックの周波数を低周波数に変更する場合と、CPUへのクロックの供給を停止する場合とがある。いずれの場合も、CPUへの電源供給は遮断されていない。
<第1の実施形態>
[半導体装置の構成]
図1は、第1の実施形態による半導体装置の構成を示すブロック図である。図1では、電源電圧VDDの供給線、基板バイアス電圧VSUBP,VSUBNの供給線、ならびに、クロック信号(メインクロック信号MAINCLK、サブクロック信号SUBCLK)の供給線が実線で示されている。制御信号CNTL1,CNTL2,CNTL3,CNTL4の供給線が破線で示されている。他のブロック図においても、制御信号線は破線で示されている。
[半導体装置の構成]
図1は、第1の実施形態による半導体装置の構成を示すブロック図である。図1では、電源電圧VDDの供給線、基板バイアス電圧VSUBP,VSUBNの供給線、ならびに、クロック信号(メインクロック信号MAINCLK、サブクロック信号SUBCLK)の供給線が実線で示されている。制御信号CNTL1,CNTL2,CNTL3,CNTL4の供給線が破線で示されている。他のブロック図においても、制御信号線は破線で示されている。
図1を参照して、半導体装置1は、電源ノード20と、接地ノード21と、メインクロックノード22と、サブクロックノード23と、マイクロコンピュータ10と、基板電圧発生回路30と、スイッチ24とを備える。これらの各要素は、共通の半導体基板上(不図示)に形成される。
電源ノード20には電源電圧VDDが与えられ、接地ノード21には接地電圧VSSが与えられる。電源電圧VDDは、半導体装置1の外部から供給されるようにしてもよいし、半導体装置1の内部の電源回路で生成するようにしてもよい。
メインクロックノード22には、メインクロック信号MAINCLKが供給され、サブクロックノード23には、サブクロック信号SUBCLKが供給される。メインクロック信号MAINCLKおよびサブクロック信号SUBCLKは、半導体装置1の外部から与えられるようにしてもよいし、半導体装置1の外部に接続された水晶発振器を利用して、半導体装置1の内部のクロック回路で生成するようにしてもよい。あるいは、半導体装置1の内部のオンチップオシレータで生成するようにしてもよい。
サブクロック信号SUBCLKの周波数は、メインクロック信号MAINCLKの周波数よりも低い。たとえば、メインクロック信号MAINCLKは通常動作時に使用され、サブクロック信号SUBCLKは低消費電力モード時に使用される。さらに、この実施形態の半導体装置1では、サブクロック信号SUBCLKを分周または逓倍した信号が基板電圧発生回路30のチャージポンプ回路に供給される。
マイクロコンピュータ10は、CPU(Central Processing Unit)11、RAM(Random Access Memory)12、ROM(Read Only Memory)13、およびその他の図示しない周辺回路を含む。ROM13は、CPU11を動作させるためのプログラムを格納する。RAM12およびROM13は、CPU11の主記憶として用いられる。CPU11は、ROM13に格納されたプログラムに従って動作し、種々の演算処理を行うとともに、スイッチ24および基板電圧発生回路30の動作を制御する。
マイクロコンピュータ10は、より一般的な半導体集積回路の一例として示されている。半導体集積回路10は、ASIC(Application Specific Integrated Circuit)またはFPGA(Field-Programmable Gate Array)などによって構成してもよい。半導体集積回路は、CPU11に対応する処理回路を含み(CPU11は処理回路の一例である)、処理回路はスイッチ24および基板電圧発生回路30を制御するための制御信号CNTL1,CNTL2,CNTL3,CNTL4を出力する。
スイッチ24は、CPU11から与えられた制御信号CNTL1に従って、メインクロック信号MAINCLKおよびサブクロック信号SUBCLKのうちいずれか一方をCPU11に供給する切り替えスイッチである。
基板電圧発生回路30は、CPU11からの制御信号CNTL2,CNTL3,CNTL4に従って、マイクロコンピュータ10(本実施形態の場合、特にCPU11)に供給する基板バイアス電圧VSUBP,VSUBNを生成する。基板バイアス電圧には、PMOSFET用の基板バイアス電圧VSUBPと、NMOSFET用の基板バイアス電圧VSUBNとがある。
具体的に、基板電圧発生回路30は、PMOSFET用の基板バイアス電圧VSUBPを生成するための構成として、スイッチ31Pと、分周・逓倍回路32Pと、チャージポンプ回路33Pと、スイッチ34Pとを備える。さらに基板電圧発生回路30は、NMOSFET用の基板バイアス電圧VSUBNを生成するための構成としてスイッチ31Nと、分周・逓倍回路32Nと、チャージポンプ回路33Nと、スイッチ34Nとを備える。
スイッチ31P,31Nは、CPU11から与えられた制御信号CNTL3に従って動作するオン/オフスイッチである。具体的に、スイッチ31Pは、制御信号CNTL3が活性状態のときには、サブクロック信号SUBCLK信号を分周・逓倍回路32Pに供給し、制御信号CNTL3が非活性状態のときには、サブクロック信号SUBCLK信号を遮断して分周・逓倍回路32Pに供給しない。同様に、スイッチ31Nは、制御信号CNTL3が活性状態のときには、サブクロック信号SUBCLK信号を分周・逓倍回路32Nに供給し、制御信号CNTL3が非活性状態のときには、サブクロック信号SUBCLK信号を遮断して分周・逓倍回路32Nに供給しない。
分周・逓倍回路32Pは、スイッチ31Pを介して受信したサブクロック信号SUBCLK信号の周波数を分周または逓倍することによって、チャージポンプ回路33Pの駆動用のクロック信号PUMPCLKPを生成する。分周・逓倍回路32Pの分周・逓倍率は、制御信号CNTL2によって制御される。同様に、分周・逓倍回路32Nはスイッチ31Nを介して受信したサブクロック信号SUBCLK信号の周波数を分周または逓倍することによって、チャージポンプ回路33Nの駆動用のクロック信号PUMPCLKNを生成する。分周・逓倍回路32Nの分周・逓倍率は、制御信号CNTL4によって制御される。
チャージポンプ回路33Pは、電源電圧VDDを正方向に昇圧することによって、PMOSFET用の基板バイアス電圧VSUBPを生成する。したがって、生成された基板バイアス電圧VSUBPは電源電圧VDDよりも高電圧である。チャージポンプ回路33Nは、接地電圧VSSを負方向に昇圧することによって(ここで、昇圧とは電圧の絶対値が増大するという意味である)、PMOSFET用の基板バイアス電圧VSUBPを生成する。したがって、生成された基板バイアス電圧VSUBNは接地電圧VSSよりも低電圧である。すなわち、接地電圧VSSを0Vとしたとき、基板バイアス電圧VSUBNは負電圧である。
スイッチ34P,34Nは、制御信号CNTL3に従って動作するオン/オフスイッチである。スイッチ34Pは、制御信号CNTL3の活性状態のときはオフ状態となり、制御信号CNTL3が非活性状態のときはオン状態となってPMOSFET用の基板バイアス電圧VSUBPを電源電圧VDDに固定する。スイッチ34Nは、制御信号CNTL3の活性状態のときはオフ状態となり、制御信号CNTL3が非活性状態のときはオン状態となってNMOSFET用の基板バイアス電圧VSUBNを接地電圧VSSに固定する。
したがって、基板電圧発生回路30は、制御信号CNTL3が活性状態のとき、チャージポンプ回路33P,33Nが動作することによって生成された昇圧電圧を基板バイアス電圧VSUBP,VSUBNとして出力する動作状態となり、制御信号CNTL3が非活性状態のとき、チャージポンプ回路33P,33Nが動作しない非動作状態となる。
[基板電圧発生回路の詳細な構成]
図2は、図1の基板電圧発生回路のより詳細な構成を示すブロック図である。図2には、図1の分周・逓倍回路32P,32Nのより詳細な構成が示されている。図2のうち図1と同一または対応する部分には同一の参照符号を付して説明を繰り返さない。
図2は、図1の基板電圧発生回路のより詳細な構成を示すブロック図である。図2には、図1の分周・逓倍回路32P,32Nのより詳細な構成が示されている。図2のうち図1と同一または対応する部分には同一の参照符号を付して説明を繰り返さない。
図2を参照して、分周・逓倍回路32Pは、スイッチ回路40Pと、分周回路41Pと、逓倍回路42Pと、マルチプレクサ43P(MUX)とを備える。以下に説明するように動作電流の低減のために、分周回路41Pと逓倍回路42Pは選択的に動作させる。具体的に、サブクロック信号SUBCLKよりも低周波数のチャージポンプ用クロック信号PUMPCLKPを生成する場合には、分周回路41Pのみを動作させ、逓倍回路42Pの動作を停止させる。逆に、サブクロック信号SUBCLKよりも高周波数のチャージポンプ用クロック信号PUMPCLKPを生成する場合には、逓倍回路42Pのみを動作させ、分周回路41Pの動作を停止させる。以下、各構成要素の動作について説明する。
スイッチ回路40Pは、制御信号CNTL2が分周回路41Pの動作開始と分周率とを表している場合には、分周回路41Pに対して、動作開始指令と分周率との情報を含む制御信号CNTL5を供給するとともに、スイッチ31Pを介して受信したサブクロック信号を供給する。この場合、スイッチ回路40Pは、逓倍回路42Pに対して、動作停止指令を含む制御信号CNTL5を送り、サブクロック信号SUBCLKを供給しない。これにより、分周回路41Pは動作を開始し、逓倍回路42Pは動作を停止する。
スイッチ回路40Pは、制御信号CNTL2が逓倍回路42Pの動作開始と逓倍率とを表している場合には、逓倍回路42Pに対して、動作開始指令と逓倍率との情報を含む制御信号CNTL5を供給するとともに、スイッチ31Pを介して受信したサブクロック信号を供給する。この場合、スイッチ回路40Pは、分周回路41Pに対して、動作停止指令を含む制御信号CNTL5を送り、サブクロック信号SUBCLKを供給しない。これにより、逓倍回路42Pは動作を開始し、分周回路41Pは動作を停止する。
マルチプレクサ43Pは、制御信号CNTL2に従って、分周回路41Pが動作中の場合は、分周回路41Pから出力された分周後のサブクロック信号SUBCLKをチャージポンプ回路用のクロック信号PUMPCLKPとして出力する。マルチプレクサ43Pは、制御信号CNTL2に従って、逓倍回路42Pが動作中の場合は、逓倍回路42Pから出力された逓倍後のサブクロック信号SUBCLKをチャージポンプ回路用のクロック信号PUMPCLKPとして出力する。
同様に、分周・逓倍回路32Nは、スイッチ回路40Nと、分周回路41Nと、逓倍回路42Nと、マルチプレクサ43N(MUX)とを備える。これらの回路の動作は、上記のPMOSFEET用の分周・逓倍回路32Pの動作と同様である。具体的には、スイッチ回路40P、分周回路41P、逓倍回路42P、マルチプレクサ43P、チャージポンプ用クロック信号PUMPCLKP、および、制御信号CNTL2,CNTL5を、スイッチ回路40N、分周回路41N、逓倍回路42N、マルチプレクサ43N、チャージポンプ用クロック信号PUMPCLKN、および制御信号CNTL4,CNTL6にそれぞれ置き換えればよい。したがって、詳しい説明を繰り返さない。
[分周回路の構成例]
図3は、図2の分周回路の構成例を示す回路図である。図2の分周回路41P,41Nは、たとえば、図3に示す共通の構成の分周回路41によって実現される。図3の分周回路41は、カウンタ回路を利用したものである。ただし、本実施形態で利用可能な分周回路41は、図3の構成に限定されるものでない。
図3は、図2の分周回路の構成例を示す回路図である。図2の分周回路41P,41Nは、たとえば、図3に示す共通の構成の分周回路41によって実現される。図3の分周回路41は、カウンタ回路を利用したものである。ただし、本実施形態で利用可能な分周回路41は、図3の構成に限定されるものでない。
図3を参照して、分周回路41は、多段に直列接続された複数のD−フリップフロップ50_0,50_1,50_2(総称する場合、D−フリップフロップ50と記載する)と、マルチプレクサ51(MUX)とを備える。図3では、簡単のためにD−フリップフロップ50が3段直列に接続された例を示しているが、実際にはより多段のD−フリップフロップが接続されている。
各段のD−フリップフロップ50において、反転出力信号/Qは入力信号Dとして入力される。各段のD−フリップフロップ50_i(i=0,1,2,…)の非反転出力信号Qは、次段のD−フリップフロップ50_i+1にクロック信号CLKとして入力され、さらに、各段の出力信号Xiとしてマルチプレクサ51に入力される。マルチプレクサ51は、制御信号CNTL5/CNTL6に従って、出力信号X0,X1,…のうちいずれか1つの信号をクロック信号CLKOUT1として出力する。
上記の構成によれば、第i段目(i=0,1,2,…)のD−フリップフロップ50_iの出力信号Xiの周波数は、サブクロック信号SUBCLKの周波数の2のi乗分の1になる。したがって、マルチプレクサ51によって、D−フリップフロップ50_iの出力信号Xiを選択することによって、出力するクロック信号CLKOUT1の周波数を変更することができる。
[逓倍回路の構成例]
図4は、図2の逓倍回路の構成例を示す回路図である。図2の逓倍回路42P,42Nは、たとえば、図4に示す共通の構成の逓倍回路42によって実現される。図4の逓倍回路42は、PLL(Phase Lock Loop)回路を利用したものである。ただし、本実施形態で利用可能な逓倍回路42は、図4の構成に限定されるものでない。
図4は、図2の逓倍回路の構成例を示す回路図である。図2の逓倍回路42P,42Nは、たとえば、図4に示す共通の構成の逓倍回路42によって実現される。図4の逓倍回路42は、PLL(Phase Lock Loop)回路を利用したものである。ただし、本実施形態で利用可能な逓倍回路42は、図4の構成に限定されるものでない。
図4を参照して、逓倍回路42は、位相比較器55(PC:Phase Comparator)と、ループフィルタ56(LPF:Loop Filter)と、電圧制御発振器57(VCO:Voltage Controlled Oscillator)と、分周回路58とを備える。
位相比較器55は、サブクロック信号SUBCLK(入力信号)と分周回路58の出力信号(フィードバック信号)との位相差を検出する。ループフィルタ56は、位相比較器55の出力信号を平滑化するローパスフィルタである。電圧制御発振器57は、ループフィルタ56からの入力電圧に応じた周波数のクロック信号CLKOUT2を生成する。生成されたクロック信号CLKOUT2は、逓倍回路42の出力信号としてチャージポンプ回路33に出力されるとともに、分周回路58に入力される。分周回路58は、入力されたクロック信号CLKOUT2をm分周した信号(クロック信号CLKOUT2の周波数の1/mの周波数を有する信号)を、フィードバック信号として位相比較器55に出力する。分周回路58として、たとえば、図3で説明した分周回路の構成を利用することができる。
上記の構成によれば、逓倍回路42から出力されるクロック信号CLKOUT2の周波数は、逓倍回路42に入力されるサブクロック信号SUBCLKの周波数のm倍になる。
[チャージポンプ回路の構成例]
図5は、図2のPMOS基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。図5のチャージポンプ回路33Pは、Dickson型のチャージポンプと呼ばれるものである。ただし、本実施形態で利用可能なチャージポンプ回路33Pは、図5の構成に限定されるものでない。
図5は、図2のPMOS基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。図5のチャージポンプ回路33Pは、Dickson型のチャージポンプと呼ばれるものである。ただし、本実施形態で利用可能なチャージポンプ回路33Pは、図5の構成に限定されるものでない。
図5を参照して、チャージポンプ回路33Pは、入力ノード60と、信号ノード61と、出力ノード62と、複数のコンデンサC1〜C5と、複数のダイオードD1〜D5と、インバータINV1とを含む。ダイオードに代えてダイオード接続されたトランジスタを用いることもできる。
図5では、簡単のために5個のダイオードD1〜D5が接続された例を示しているが、実際には必要な昇圧電圧の大きさに応じてより多数のダイオードが直列に接続されている。ダイオードの数に応じてコンデンサの数も増加する。
まず、チャージポンプ回路33Pの構成を説明する。入力ノード60には電源電圧VDDが入力される。信号ノード61にはクロック信号PUMPCLKPが入力される。ダイオードD1〜D5は、入力ノード60と出力ノード62との間に順方向に(すなわち、入力ノード60がアノード側、出力ノード62がカソード側となるように)直列に接続される。コンデンサC1〜C5はダイオードD1〜D5にそれぞれ対応し、各コンデンサの一端は対応するダイオードのカソードに接続される。最後段のコンデンサC5を除いて、奇数番目のコンデンサC1,C3の他端はインバータINV1を介して信号ノード61と接続され、偶数番目のコンデンサC2,C4の他端は信号ノード61と直接接続される。最後段のコンデンサC5の他端は接地ノード(接地電圧VSS)に接続される。
次に、図5のチャージポンプ回路33Pの動作について説明する。クロック信号PUMPCLKPがハイレベル(Hレベル)のとき、奇数番目のダイオードD1,D3,D5がオン状態となり、偶数番目のダイオードD2,D4がオフ状態となる。これによって、コンデンサC1には入力ノード60から正電荷が与えられ、コンデンサC2の正電荷はコンデンサC3に転送され、コンデンサC4の正電荷はコンデンサC5に転送される。一方、クロック信号PUMPCLKPがローレベル(Lレベル)のとき、偶数番目のダイオードD2,D4がオン状態となり、奇数番目のダイオードD1,D3,D5がオフ状態となる。これによって、コンデンサC1の正電荷はコンデンサC2転送され、コンデンサC3の正電荷はコンデンサC4に転送される。以上により、クロック信号PUMPCLKPに応答してコンデンサC1〜C5の正電荷が順次転送される。この結果、後段にいく程コンデンサの充電電圧が高められ、結果として、電源電圧VDDと同じ極性である正の昇圧電圧VOUTPがコンデンサC5に充電される。
上記の動作から明らかなように、接続されたコンデンサの数が増えるほど、最終的に到達可能な正の昇圧電圧は大きくなる(より高電圧まで到達する)。また、クロック信号PUMPCLKPの周波数が高くなるほど、正電荷が速やかに転送されためにコンデンサおよびダイオードからリークする電流の割合が減るので、最終的に到達する正の昇圧電圧は大きくなる。
図6は、図2のNMOS基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。
図6のチャージポンプ回路33Nは、ダイオードD1〜D5の極性が逆である点(すなわち、入力ノード60がカソード側、出力ノード62がアノード側)、ならびに入力ノード60に電源電圧VDDに代えて接地電圧VSSが入力される点で図5のチャージポンプと異なる。図6のその他の構成は図5の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。以下、図6のチャージポンプ回路33Nの動作について説明する。
クロック信号PUMPCLKNがHレベルのとき、奇数番目のダイオードD1,D3,D5がオフ状態となり、偶数番目のダイオードD2,D4がオン状態となる。これによって、コンデンサC2の正電荷はコンデンサC1に転送され、コンデンサC4の正電荷はコンデンサC3に転送される。一方、クロック信号PUMPCLKNがLレベルのとき、偶数番目のダイオードD2,D4がオフ状態となり、奇数番目のダイオードD1,D3,D5がオン状態となる。これによって、コンデンサC1の正電荷は入力ノード60に引き抜かれ、コンデンサC3の正電荷はコンデンサC2に転送され、コンデンサC5の正電荷はコンデンサC4に転送される。以上により、クロック信号PUMPCLKNに応答してコンデンサC1〜C5の電荷が順次転送される。この結果、後段にいく程コンデンサの充電電圧が低くなり、結果として、電源電圧VDDと逆極性である負の昇圧電圧VOUTNがコンデンサC5に充電される。
上記の動作から明らかなように、接続されたコンデンサの数が増えるほど、最終的に到達可能な負の昇圧電圧は大きくなる(より低電圧まで到達する)。また、クロック信号PUMPCLKNの周波数が高くなるほど、電荷が速やかに転送されためにコンデンサおよびダイオードからリークする電流の割合が減るので、最終的に到達する負の昇圧電圧は大きくなる。
[基板電圧発生回路の動作について]
図7は、分周・逓倍率とチャージポンプ回路によって発生する基板電圧との関係を示す図である。図7の横軸は分周・逓倍回路32の分周・逓倍率を表し、図7の縦軸は、チャージポンプ回路の発生電圧を絶対値で示している。なお、分周・逓倍回路32P,32Nによってチャージポンプ回路33P,33Nのクロック信号PUMPCLKP,PUMPCLKNが生成されるので、分周・逓倍率は、クロック信号PUMPCLKP,PUMPCLKNの周波数に比例する。
図7は、分周・逓倍率とチャージポンプ回路によって発生する基板電圧との関係を示す図である。図7の横軸は分周・逓倍回路32の分周・逓倍率を表し、図7の縦軸は、チャージポンプ回路の発生電圧を絶対値で示している。なお、分周・逓倍回路32P,32Nによってチャージポンプ回路33P,33Nのクロック信号PUMPCLKP,PUMPCLKNが生成されるので、分周・逓倍率は、クロック信号PUMPCLKP,PUMPCLKNの周波数に比例する。
チャージポンプ回路33P,33Nの発生電圧VOUTP,VOUTNは、チャージポンプ回路33P,33Nの各コンデンサに供給する電荷の量と、その電荷が接地ノードへリークする量とのつりあいによって決まる。そのため分周・逓倍率を上げることによって、チャージポンプ回路33P,33Nに入力されるクロック信号PUMPCLKP,PUMPCLKNの周波数を上昇させて、チャージポンプ回路33P,33Nの各コンデンサへ供給する単位時間当たりの電荷量を増やすことができ、この結果、発生する基板バイアス電圧の絶対値を増加させることができる。ただし、分周・逓倍率が増加するほど、発生電圧VOUTP,VOUTNの絶対値の上昇率は飽和傾向にある。
実際の回路動作では、分周・逓倍率とチャージポンプ回路33P,33Nの発生電圧VOUTP,VOUTNとの関係を予め測定して、テーブル形式でROM13に格納しておくか、実験式のパラメータをROM13に格納しておく。そして、CPU11は、所望の基板電圧に対応する分周・逓倍率を、テーブルを参照することによって決定するか、または実験式に従って決定し、決定した分周・逓倍率を制御信号CNTL2,CNTL4として分周・逓倍回路32P,32Nにそれぞれ出力する。
[SOTB上に形成されたMOSFETの構成]
以下、本実施形態の基板バイアス制御に適したトランジスタの構成であるSOTB上のMOSFET(MOSトランジスタとも称する)について説明する。以下の説明において、ゲート絶縁膜は酸化シリコンに限らず他の材料も利用することができる。他の材料のゲート絶縁膜を用いる場合には、MOSFETに代えてMISFETと称する。
以下、本実施形態の基板バイアス制御に適したトランジスタの構成であるSOTB上のMOSFET(MOSトランジスタとも称する)について説明する。以下の説明において、ゲート絶縁膜は酸化シリコンに限らず他の材料も利用することができる。他の材料のゲート絶縁膜を用いる場合には、MOSFETに代えてMISFETと称する。
図8は、SOTB上に形成されたMOSトランジスタの構成を概略的に示す断面図である。図8では、SOI基板上に形成された、PMOSFET(70P)およびNMOSFET(70N)の断面構成の一例が示されている。
SOI基板86は、P型シリコン基板(P−SUB)83の主面上に形成されたBOX層80P,80Nと、BOX層80P,80N上に積層された単結晶シリコン層であるSOI層とを含む。SOI層を利用してチャネル領域79P,79Nおよび不純物領域76P,77P,76N,77Nが形成される。また、P型シリコン基板83の主面側の領域には、素子分離のために深いN型ウェル(Deep-N-Well)82が形成され、深いN型ウェル82の上部にN型ウェル(N-Well)81PおよびP型ウェル(P-well)81Nが形成される。
PMOSFET(70P)は、BOX層80P上に形成されたチャネル領域79Pと、BOX層80P上でチャネル領域を挟んで形成された不純物領域76P,77P(ドレイン領域76Pおよびソース領域77P)と、チャネル領域79Pの表面上にゲート絶縁膜78Pを介在して形成されたゲート層75Pとを含む。ゲート層75Pは、たとえば、ドープされた多結晶シリコンによって形成される。ゲート層75Pの側壁を被覆するように絶縁膜であるサイドウォール85Pが形成される。不純物領域76P,77Pおよびゲート層75Pの表面上には金属電極71P,72P,73P(ドレイン電極71P、ソース電極72P、ゲート電極73P)がそれぞれ形成される。
同様に、NMOSFET(70N)は、BOX層80N上に形成されたチャネル領域79Nと、BOX層80N上でチャネル領域を挟んで形成された不純物領域76N,77N(ソース領域76Nおよびドレイン領域77N)と、チャネル領域79Nの表面上にゲート絶縁膜78Nを介在して形成されたゲート層75Nとを含む。ゲート層75Nは、たとえば、ドープされた多結晶シリコンによって形成される。ゲート層75Nの側壁を被覆するように絶縁膜であるサイドウォール85Nが形成される。不純物領域76N,77Nおよびゲート層75Nの表面上には金属電極71N,72N,73N(ソース電極71N、ドレイン電極72N、ゲート電極73N)がそれぞれ形成される。
N型ウェル81Pの表面上には、PMOSFET(70P)にBOX層80Pを介して基板バイアス電圧を印加するための基板電極74Pが設けられる。同様に、P型ウェル81Nの表面上には、NMOSFET(70N)にBOX層80Nを介して基板バイアス電圧を印加するための基板電極74Nが設けられる。
SOI基板には、さらに、上記の基板電極74P,74N、PMOSFET(70P)、およびNMOSFET(70N)を電気的に分離するためにSTI(Shallow Trench Isolation)84が形成されている。
図8の素子構造は公知の方法を用いて製造することができる(たとえば、特開2013−118317号公報(特許文献1)を参照)。以下、素子製造方法について簡単に説明する。
(1) まず、SOI基板にSTI84を形成する。STI84は、たとえば、フォトレジストをマスクにしてエッチングによってトレンチを形成し、形成したトレンチに酸化シリコンなどの絶縁膜を埋め込むことによって形成される。
(2) 次に、イオン注入によって、深いN型ウェル82、N型ウェル81P、およびP型ウェル81Nを形成する。
(3) 次に、基板電極74P,74Nを形成する部分のSOI層およびBOX層80P,80Nを除去する。
(4) 次に、PMOSFET(70P)およびNMOSFET(70N)を形成する。具体的には、以下の手順による。
(4.1) まず、たとえば熱酸化によってゲート絶縁膜78P,78NをSOI層の表面全面に形成する。そして、ゲート絶縁膜78P,78Nの表面全面にゲート層75P,75Nを形成する。
(4.2) 次に、フォトリソグラフィとエッチングの手法によって、ゲート絶縁膜78P,78Nおよびゲート層75P,75Nを所望の形状に加工する。
(4.3) 次に、酸化シリコンなどの絶縁膜を全面に堆積させた後、異方性エッチングを施すことによって、ゲート層75P,75Nの側壁にサイドウォール85P,85Nを形成する。
(4.4) 次に、単結晶シリコンをSOI層が露出した部分に選択エピタキシャル成長させることによって、ソース領域77P,76Nおよびドレイン領域76P,77Nを形成する。形成されたPMOSFET(70P)用のソース領域77Pおよびドレイン領域76PにP型不純物を注入し、NMOSFET(70N)用のソース領域76Nおよびドレイン領域77NにN型不純物を注入する。
(5) 次に、金属電極71P〜74P,71N〜74Nを形成することによって、図8の素子構造が完成する。なお、金属電極71P〜74P,71N〜74Nの形成する前に、金属電極が形成される半導体層の表面に金属シリサイド層を予め形成してもよい。
[効果]
以上のとおり、第1の実施形態の半導体装置によれば、チャージポンプ回路に供給するクロック信号の周波数を分周・逓倍回路によって変更することによって、所望の基板バイアス電圧を生成することができる。この方法による基板バイアス電圧の生成は、電圧分配器(Voltage Divider)を用いた特開2014−116014号公報(特許文献1)の方法に比べてロスが少なく効率的に基板バイアス電圧を生成することができる。
以上のとおり、第1の実施形態の半導体装置によれば、チャージポンプ回路に供給するクロック信号の周波数を分周・逓倍回路によって変更することによって、所望の基板バイアス電圧を生成することができる。この方法による基板バイアス電圧の生成は、電圧分配器(Voltage Divider)を用いた特開2014−116014号公報(特許文献1)の方法に比べてロスが少なく効率的に基板バイアス電圧を生成することができる。
また、上記した基板バイアス制御は、SOTB基板を用いたMOSFETに対して好適に用いることができる。この場合、薄いBOX層が設けられていることによって、ソースまたはドレインとバルク基板との間の接合リーク電流はほとんど問題にならないという利点がある。
<第2の実施形態>
[半導体装置の構成]
図9は、第2の実施形態による半導体装置の構成を示すブロック図である。第2の実施形態による半導体装置2は、半導体基板上に設けられた温度センサ14をさらに備える点で第1の実施形態の半導体装置1と異なる。温度センサ14は、CPU11が設けられた領域の基板温度を検出するために、この領域内またはこの領域に近接して設けられるのが好ましい。温度センサ14は特に限定されないが、たとえば、サーミスタによって構成することができるし、PN接合の温度依存性を利用することもできる。
[半導体装置の構成]
図9は、第2の実施形態による半導体装置の構成を示すブロック図である。第2の実施形態による半導体装置2は、半導体基板上に設けられた温度センサ14をさらに備える点で第1の実施形態の半導体装置1と異なる。温度センサ14は、CPU11が設けられた領域の基板温度を検出するために、この領域内またはこの領域に近接して設けられるのが好ましい。温度センサ14は特に限定されないが、たとえば、サーミスタによって構成することができるし、PN接合の温度依存性を利用することもできる。
CPU11は、プログラムに従って動作することにより、温度センサ14の検出値に基づいて最適な基板バイアス電圧となるように分周・逓倍率を変化させる。具体的な、基板バイアス制御の方法について、図10〜図12を参照して後述する。
図9のその他の点は図1などで説明した第1の実施形態の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
[スタンバイ電流の低減について]
基板バイアス電圧を調整することによって、CPUがスタンバイ動作モードのときの消費電流(スタンバイ電流)を低減することができる。この理由は、基板バイアス電圧を調整することによって閾値電圧を増加させ、これによってチャネルリーク電流(オフステート・リーク電流またはサブスレッショルド・リーク電流とも称する)を減少させることができるからである。スタンバイ動作モードでは、温度センサ14によって検出される基板温度に応じて基板バイアス電圧をさらに調整するのが好ましい。以下、図10および図11を参照して具体的に説明する。
基板バイアス電圧を調整することによって、CPUがスタンバイ動作モードのときの消費電流(スタンバイ電流)を低減することができる。この理由は、基板バイアス電圧を調整することによって閾値電圧を増加させ、これによってチャネルリーク電流(オフステート・リーク電流またはサブスレッショルド・リーク電流とも称する)を減少させることができるからである。スタンバイ動作モードでは、温度センサ14によって検出される基板温度に応じて基板バイアス電圧をさらに調整するのが好ましい。以下、図10および図11を参照して具体的に説明する。
図10は、PMOSトランジスタのソース・ゲート間電圧とソース・ドレイン間電流との関係を示す図である。図10を参照して、ソース・ゲート間電圧は、ソース電位からゲート電位を減じた値である。ソース・ドレイン間電流は、ソース電極からドレイン電極の方向に流れる電流を表す。実線の曲線は、逆方向基板電圧がV1(正の値)のときのPMOSトランジスタのソース・ドレイン間電流とソース・ゲート間電圧の大きさとの関係を示す。破線の曲線は、逆方向基板電圧がV2(V1より大きい)のときのPMOSトランジスタのソース・ドレイン間電流とソース・ゲート間電圧の大きさとの関係を示す。
図10に示すように、PMOSトランジスタの場合には、逆方向基板電圧をV1からV2に増加させると(基板バイアス電圧はソース電圧よりもさらに大きくなる)、閾値電圧が増加するので、ソース・ゲート間電圧が0Vのときのソース・ドレイン間電流(チャネルリーク電流)はI1からI2に減少する。
NMOSトランジスタの場合にも基板バイアス制御によって同様の効果を得ることができる。具体的には、逆方向基板電圧をV1からV2に増加させると(基板バイアス電圧はソース電圧よりもさらに小さくなる)、ゲート・ソース間電圧が0Vのときのドレイン・ソース間電流(チャネルリーク電流)をI1からI2に減少させることができる。
このように、MOSトランジスタの基板バイアス電圧を制御することによってチャネルリーク電流を減少させることができ、その結果、CPUのスタンバイ電流を減少させることができる。
図11は、逆方向基板電圧とCPUスタンバイ電流との関係を示す図である。図11では、基板温度が室温に等しい場合における逆方向基板電圧とCPUスタンバイ電流との関係を実線で示し、基板温度が室温より高温の場合の関係を破線で示している。
基板温度が室温の場合、逆方向基板電圧が0Vのままで(通常動作時と同じ)、スタンバイ動作モード(クロック供給の停止)に移行すると、CPUにはスタンバイ電流I10が流れる。このとき、逆方向基板電圧V1を与えることによって、スタンバイ電流をI10からI11まで低減させることができる。
次に、基板電圧が室温よりも高温になると、逆方向基板電圧V1を印加したとしてもスタンバイ電流はI11にはならず、それよりも大きな値であるI12に増加する。そこで、CPU11は、プログラムに従って、温度センサ14の検出値に応じて分周・逓倍回路32P,32Nに与える分周・逓倍率の指令値を増加することによって、基板電圧発生回路30から供給される逆方向基板電圧をV2まで増加させる。この結果、スタンバイ電流を室温時と同じV11まで減少させることができる。
このように、温度センサ14での検出値に応じて分周・逓倍率を調整することによって逆方向基板電圧が変更され、この結果、スタンバイ電流の温度依存性を低減させることができる。
[アクティブ動作モードとスタンバイ動作モードとの間の移行手順]
図12は、第2の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。以下の説明において、CPUが通常動作状態の場合の動作モードをアクティブ動作モードと称する。
図12は、第2の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。以下の説明において、CPUが通常動作状態の場合の動作モードをアクティブ動作モードと称する。
図9および図12を参照して、CPU11は、ROM13に格納されているプログラムに従って動作することによって、アクティブ動作モード(通常動作時)からスタンバイ動作モード(低消費電力動作時)への切り替え、およびその逆方向への切り替えを行う。以下、動作モードの切り替え手順を具体的に説明する。
プログラム開始時は、CPU11は、制御信号CNTL1によってスイッチ24を制御することによって高速のメインクロック信号MAINCLKの供給を受ける。このとき、CPU11は、高速のメインクロック信号MAINCLKに従ってアクティブ動作モードのプログラムを実行している(ステップS100)。
その後、CPU11は、プログラムに従ってスタンバイ動作モード移行命令の実行を開始する(ステップS105)。まず、CPU11は、温度センサ14によって、基板温度を検出する(ステップS110)。
次に、CPU11は、検出された基板温度に対応したサブクロック信号SUBCLKの分周・逓倍率を決定する(ステップS115)。CPU11は、制御信号CNTL2,CNTL4によって分周・逓倍回路32P,32Nの分周・逓倍率を、基板温度に応じて決定した値に設定する。
ここで、基板温度が高くなるほど分周・逓倍率はより大きな値に設定される。これによって、チャージポンプ回路33P,33N用のクロック信号PUMPCLKP,PUMPCLKNの周波数がより高くなるため、チャージポンプ回路33P,33Nによって生成される基板バイアス電圧の絶対値が増大する(逆方向基板電圧がより大きくなる)。この結果、基板温度上昇に伴うMOSトランジスタのチャネルリーク電流の増大(さらに、CPUのスタンバイ電流の増大)を抑制することができる。
次に、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってメインクロック信号MAINCLKに代えてサブクロック信号SUBCLKの供給を受けるようにする(ステップS120)。さらに、CPU11は、制御信号CNTL3を活性化することによって、基板電圧発生回路30の動作を開始する(ステップS125)。これによって、アクティブ動作モードからスタンバイ動作モードへの移行が完了する。その後、CPU11は、低速のサブクロック信号SUBCLKに従ってスタンバイ動作モードのプログラムを実行する(ステップS150)。
CPU11は、スタンバイ動作モードのプログラムを実行中に(ステップS150)、プログラムに従ってアクティブ動作モードへの移行命令の実行を開始したとする(ステップS155)。
まず、CPU11は、制御信号CNTL3を非活性化することによって、基板電圧発生回路30の動作を停止する(ステップS160)。この場合、スイッチ34Pが切り替わることによって、PMOS用の基板バイアス電圧VSUBPとして電源電圧VDDが与えられる。スイッチ34Nが切り替わることによって、NMOS用の基板バイアス電圧VSUBNとして接地電圧VSSが与えられる。
次に、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってサブクロック信号SUBCLKに代えてメインクロック信号MAINCLKの供給を受けるようにする(ステップS165)。その後、CPU11は、高速のメインクロック信号MAINCLKに従ってアクティブ動作モードのプログラムを実行する(ステップS100)。
[効果]
以上のとおり、第2の実施形態の半導体装置2によれば、温度センサ14の検出値に応じて分周・逓倍回路32P,32Nの分周・逓倍率を調整することによって、チャージポンプ回路33P,33Nに供給されるクロック信号PUMPCLKP,PUMPCLKNの周波数を基板温度に応じて調整することができる。これにより、基板電圧発生回路30によって生成される基板バイアス電圧VSUBP,VSUBNが基板温度に応じて調整されるので、個々のトランジスタのチャネルリーク電流(さらには、CPUのスタンバイ電流)を基板温度によらずに同程度に抑制することができる。
以上のとおり、第2の実施形態の半導体装置2によれば、温度センサ14の検出値に応じて分周・逓倍回路32P,32Nの分周・逓倍率を調整することによって、チャージポンプ回路33P,33Nに供給されるクロック信号PUMPCLKP,PUMPCLKNの周波数を基板温度に応じて調整することができる。これにより、基板電圧発生回路30によって生成される基板バイアス電圧VSUBP,VSUBNが基板温度に応じて調整されるので、個々のトランジスタのチャネルリーク電流(さらには、CPUのスタンバイ電流)を基板温度によらずに同程度に抑制することができる。
<第3の実施形態>
第3の実施形態の半導体装置では、基板電圧発生回路30の起動時の分周・逓倍率を一時的に高く設定することによって、基板電圧発生回路30の立ち上がり時間を短縮するものである。
第3の実施形態の半導体装置では、基板電圧発生回路30の起動時の分周・逓倍率を一時的に高く設定することによって、基板電圧発生回路30の立ち上がり時間を短縮するものである。
ここで、第3の実施形態の半導体装置の構成は、図9で説明した第2の実施形態のものと同じであるので説明を繰り返さない。
[アクティブ動作モードとスタンバイ動作モードとの間の移行手順]
図13は、第3の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
図13は、第3の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
図9および図13を参照して、プログラム開始時は、CPU11は、制御信号CNTL1によってスイッチ24を制御することによって高速のメインクロック信号MAINCLKの供給を受ける。このとき、CPU11は、高速のメインクロック信号MAINCLKに従ってアクティブ動作モードのプログラムを実行している(ステップS200)。
その後、CPU11は、プログラムに従ってスタンバイ動作モード移行命令の実行を開始する(ステップS205)。まず、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってメインクロック信号MAINCLKに代えてサブクロック信号SUBCLKの供給を受ける(ステップS210)。
次に、CPU11は、制御信号CNTL2,CNTL4によって、分周・逓倍回路32P,32Nの分周・逓倍率を基板電圧発生回路30の定常動作時よりも高い値に設定する(ステップS215)。第2の実施形態のように温度センサ14に検出値に基づいて分周・逓倍率を設定する場合には、CPU11は、温度センサ14の検出値に対応した値よりも高い値に分周・逓倍率を設定する。
次に、CPU11は、制御信号CNTL3を活性化することによって、基板電圧発生回路30の動作を開始する(ステップS220)。
その後、所定の待ち時間をおいて(ステップS225)(すなわち、基板電圧発生回路30から出力される基板バイアス電圧VSUBP,VSUBNが安定化してから)、CPU11は、分周・逓倍率を基板電圧発生回路30の定常動作時の値に戻す(ステップS230)。第2の実施形態のように温度センサ14に検出値に基づいて分周・逓倍率を設定する場合には、CPU11は、温度センサ14の検出値に対応した値に分周・逓倍率を戻す。これによって、アクティブ動作モードからスタンバイ動作モードへの移行が完了する。その後、CPU11は、低速のサブクロック信号SUBCLKに従ってスタンバイ動作モードのプログラムを実行する(ステップS250)。
スタンバイ動作モードからアクティブ動作モードへの移行手順は、図12で説明した手順と同じであるので、以下簡単に説明する。
CPU11は、プログラムに従ってアクティブ動作モードへの移行命令の実行を開始すると(ステップS255)、まず、制御信号CNTL3を非活性化することによって、基板電圧発生回路30の動作を停止する(ステップS260)。次に、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってサブクロック信号SUBCLKに代えてメインクロック信号MAINCLKの供給を受けるようにする(ステップS265)。その後、CPU11は、高速のメインクロック信号MAINCLKに従ってアクティブ動作モードのプログラムを実行する(ステップS200)。
[効果]
以下、上記のように基板電圧発生回路30の動作開始時に一時的に分周・逓倍率を増加させる効果について、比較例と対比しながら説明する。
以下、上記のように基板電圧発生回路30の動作開始時に一時的に分周・逓倍率を増加させる効果について、比較例と対比しながら説明する。
図14は、基板電圧発生回路の分周・逓倍率を一定とした場合において、発生基板電圧および消費電流の変化を示す図である。
図9と図14とを参照して、時刻t2において、CPU11は、制御信号CNTL2,CNTL4によって分周・逓倍回路32P,32Nの分周・逓倍率をM2に設定するとともに、制御信号CNTL3を活性化することによって基板電圧発生回路30の動作を開始(ON)する。基板電圧発生回路30が発生する基板バイアス電圧VSUBP,VSUBNの大きさは、徐々に増加し、時刻t4においてほぼ一定値に飽和する。
チャージポンプ回路33P,33N用のクロック信号PUMPCLKP,PUMPCLKNの周波数は、分周・逓倍率に依存し、基板電圧発生回路30の消費電流は、クロック信号PUMPCLKP,PUMPCLKNの周波数に依存する。したがって、分周・逓倍率を一定値M2にすると、基板電圧発生回路30の消費電流は一定の値I22になる。
図15は、基板電圧発生回路の動作開始時に一時的に分周・逓倍率を増加させた場合において、発生基板電圧および消費電流の変化を示す図である。図15では、図14の場合の基板電圧発生回路30の消費電流の値I22と分周・逓倍率の値M2とを比較のために示している。
図9と図15とを参照して、時刻t1において、CPU11は、制御信号CNTL2,CNTL4によって、分周・逓倍回路32P,32Nの分周・逓倍率をM3に設定する。この分周・逓倍率の値M3は、図14の場合の分周・逓倍率の値M2よりも大きい。
時刻t2に、CPU11は、制御信号CNTL3を活性化することによって、基板電圧発生回路30の動作を開始(ON)する。基板電圧発生回路30によって発生する基板バイアス電圧VSUBP,VSUBNの大きさは、図14の場合に比べて急峻に増加し、時刻t3(時刻t4よりも早い)の付近でほぼ一定値に飽和する。このように、基板電圧発生回路30の起動時の分周・逓倍率を大きくすることによって、発生する基板バイアス電圧VSUBP,VSUBNが一定値に飽和するまでの時間を短くすることができる。
時刻t3において、制御信号CNTL2,CNTL4によって、分周・逓倍回路32P,32Nの分周・逓倍率の設定値をM3からM1に変更する。この分周・逓倍率の値M1は、図14の場合の分周・逓倍率の値M2よりも小さい。既に、発生した基板バイアス電圧VSUBP,VSUBNは一定値に飽和しているので、所望の基板バイアス電圧が維持できる範囲内で分周・逓倍率をできるだけ低く設定することができる。
このように、第3の実施形態の半導体装置によれば、基板電圧発生回路30の起動時の分周・逓倍率を一時的に大きくすることによって、基板電圧発生回路30の立ち上がり時間を短縮することができるとともに、その後の基板電圧発生回路30の消費電流を低減することができる。
<第4の実施形態>
[半導体装置の構成]
図16は、第4の実施形態による半導体装置の構成を示すブロック図である。図16の半導体装置3は、メインクロック信号MAINCLKの周波数を逓倍するための逓倍回路25をさらに備える点で、図9の半導体装置2と異なる。逓倍回路25によって周波数逓倍されたメインクロック信号MAINCLKは、スイッチ24を介してCPU11およびマイクロコンピュータ10の周辺回路に供給される。
[半導体装置の構成]
図16は、第4の実施形態による半導体装置の構成を示すブロック図である。図16の半導体装置3は、メインクロック信号MAINCLKの周波数を逓倍するための逓倍回路25をさらに備える点で、図9の半導体装置2と異なる。逓倍回路25によって周波数逓倍されたメインクロック信号MAINCLKは、スイッチ24を介してCPU11およびマイクロコンピュータ10の周辺回路に供給される。
逓倍回路25の構成は、たとえば、図4で例示したものを用いることができる。逓倍回路25の動作は、CPU11から出力された制御信号CNTL7によって制御される。この制御信号CNTL7によって、逓倍回路25の逓倍率の設定値が変更され、さらに、逓倍回路25の動作の開始および停止が制御される。
図16のその他の点は図9の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
[高速動作モード、低速動作モード、およびスタンバイ動作モード間の移行手順]
図17は、第4の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
図17は、第4の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
第4の実施形態の半導体装置の場合には、CPU11は、高速動作モード、低速動作モード、およびスタンバイ動作モードを有する。CPU11は、ROM13に格納されているプログラムに従って動作することによって、これらの動作モード間の切り替えを行う。以下、動作モードの切り替え手順を具体的に説明する。
図16および図17を参照して、最初に、CPU11は、ROM13に格納されたプログラムに従って、高速動作モードで動作しているとする(ステップS300)。高速動作モードでは、CPU11は、制御信号CNTL7によって逓倍回路25の逓倍率を比較的高い値に設定する。CPU11は、制御信号CNTL1によってスイッチ24を制御することによって、この比較的高い逓倍率で逓倍されたメインクロック信号MAINCLKの供給を受ける。さらに、CPU11は、制御信号CNTL3を非活性状態にする。これにより、基板電圧発生回路30の動作は停止されている。
その後、CPU11は、プログラムに従って低速動作モード移行命令の実行を開始する(ステップS305)。まず、CPU11は、制御信号CNTL7によって逓倍回路25の逓倍率を低速動作モード用のより低い値に変更する(ステップS310)。
次に、CPU11は、制御信号CNTL2,CNTL4によって、基板電圧発生回路30の分周・逓倍回路32P,32Nの分周・逓倍率を低速動作モード用の値に設定する(ステップS315)。この分周・逓倍率の値は、温度センサ14の検出値に基づいて調整するようにしてもよい。
次に、CPU11は、制御信号CNTL3を活性状態に切り替えることによって、基板電圧発生回路30の動作を開始する(ステップS320)。これによって、高速動作モードから低速動作モードへの移行が完了する。
低速動作モードでは、CPU11は、比較的低い逓倍率で逓倍されたメインクロック信号MAINCLKに従って動作する(ステップS350)。基板電圧発生回路30は、低速動作モード用に設定された分周・逓倍率に対応した基板バイアス電圧VSUBP,VSUBNを生成して、CPU11に供給する。低速動作モードでの逆方向基板電圧は、スタンバイ動作モードの場合よりも低い値である。
次に、低速動作モードから、より動作周波数の低いスタンバイ動作モードへの移行手順について説明する。CPU11は、プログラムに従ってスタンバイ動作モードへの移行命令の実行を開始すると(ステップS405)、まず、基板電圧発生回路30で用いられる分周・逓倍率をスタンバイ動作モード用の値に変更する(ステップS410)。スタンバイ動作モード用の分周・逓倍率は、低速動作モード用の分周・逓倍率よりも大きい。また、この分周・逓倍率の値は、温度センサ14の検出値に基づいて調整するようにしてもよい。
次に、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってメインクロック信号MAINCLKに代えてサブクロック信号SUBCLKの供給を受けるようにする(ステップS415)。すなわち、CPU11の動作クロックは、メインクロック信号MAINCLKからサブクロック信号SUBCLKに切り替えられる。
さらに、CPU11は、制御信号CNTL7によって逓倍回路25の動作を停止する(ステップS420)。これによって、低速動作モードからスタンバイ動作モードへの移行が完了する。その後、CPU11は、低速のサブクロック信号SUBCLKに従ってスタンバイ動作モードのプログラムを実行する(ステップS450)。
次に、スタンバイ動作モードから低速動作モードへの移行手順について説明する。CPU11は、プログラムに従って低速動作モードへの移行命令の実行を開始すると(ステップS455)、まず、基板電圧発生回路30で用いられる分周・逓倍率を低速動作モード用の値に変更する(ステップS460)。この分周・逓倍率の値は、温度センサ14の検出値に基づいて調整するようにしてもよい。
次に、CPU11は、制御信号CNTL7によって逓倍回路25の動作を開始する(ステップS465)。逓倍回路25の逓倍率は、低速動作モード用の値に設定される。
次にCPU11は、CPU11は、制御信号CNTL1によってスイッチ24を切り替えることによってサブクロック信号SUBCLKに代えてメインクロック信号MAINCLKの供給を受けるようにする(ステップS470)。これによって、スタンバイ動作モードから低速動作モードへの移行が完了する。その後、CPU11は、逓倍回路25によって比較的低い逓倍率で逓倍されたメインクロック信号MAINCLKに従って、低速動作モードのプログラムを実行する(ステップS350)。
次に、低速動作モードから高速動作モードへの移行手順について説明する。CPU11は、プログラムに従って高速動作モードへの移行命令の実行を開始すると(ステップS355)、まず、制御信号CNTL3を非活性状態に切り替えることによって、基板電圧発生回路30の動作を停止する(ステップS360)。これによって、CPU11を構成するPMOSトランジスタの基板領域には電源電圧VDDが印加され、NMOSトランジスタの基板領域には接地電圧VSSが印加される。
次に、CPU11は、制御信号CNTL7によって逓倍回路25の逓倍率を高速動作モード用のより高い値に変更する(ステップS365)。これによって、低速動作モードから高速動作モードへの移行が完了する。その後、CPU11は、逓倍回路25によって比較的高い逓倍率で逓倍されたメインクロック信号MAINCLKに従って、高速動作モードのプログラムを実行する(ステップS300)。
[効果]
以下、上記のように高速動作モードと低速動作モードとで基板バイアス電圧VSUBP,VSUBNを異ならせた理由について説明する。
以下、上記のように高速動作モードと低速動作モードとで基板バイアス電圧VSUBP,VSUBNを異ならせた理由について説明する。
図18は、逆方向基板電圧とチャネルリーク電流との関係を示す図である。図18を参照して、逆方向基板電圧を増加させた場合(すなわち、PMOSトランジスタの場合にはより高い正の基板バイアス電圧VSUBPを与え、NMOSトランジスタの場合にはより低い負の基板バイアス電圧VSUBNを与えた場合)、トランジスタの閾値電圧は増加する。この結果、オフ状態のトランジスタのチャネルリーク電流(オフステート・リーク電流またはサブスレッショルド・リーク電流とも称する)は減少する。
具体的に図18の例では、逆方向基板電圧が0[V]のとき(通常、PMOSトランジスタの基板バイアス電圧は電源電圧VDDに等しくなり、NMOSトランジスタの基板バイアス電圧は接地電圧VSSに等しくなる)、チャネルリーク電流はI0である。これに対し、逆方向基板電圧をV1に増加させると、チャネルリーク電流はI0からI1に減少する。
図19は、逆方向基板電圧と最大動作周波数との関係を示す図である。図19を参照して、逆方向基板電圧を上げてトランジスタの閾値電圧を増加させると、MOSトランジスタのオン電流が減少する。このため、MOSトランジスタの最大動作周波数は減少する。具体的に図19の例では、逆方向基板電圧が0[V]のときMOSトランジスタの最大動作周波数はF0であったのに対し、逆方向基板電圧がV1まで増加すると、最大動作周波数はF0からF1に減少する。
図20は、CPU動作周波数と1クロックごとのCPU動作電流との関係を示す図である。
図20を参照して、CPUの1クロックごとの動作電流は、オンからオフまたはオフからオンに駆動されたMOSトランジスタの負荷容量に対する充放電電流と、オフ状態のMOSトランジスタのチャネルリーク電流の総和で表される。負荷容量の充放電電流成分は、図20において一点鎖線で示されるようにCPUの動作周波数に比例する。一方、チャネルリーク電流成分については、動作周波数が大きくなるにつれて、充放電電流成分の割合が増加するので、チャネルリーク電流の影響は小さくなる。逆に、動作周波数が小さくなるにつれて、チャネルリーク電流の影響は増大する。この結果、1クロック毎のCPU動作電流は、図20に示すように下に凸の曲線になる(逆方向基板電圧が0Vの場合を実線で表し、逆方向基板電圧がV1(>0)の場合を破線で表す)。チャネルリーク電流成分は、図20の下に凸の曲線(実線、破線)と充放電電流成分(一点鎖線)との差分になる。図18で説明したように、逆方向基板電圧を0[V]からV1まで増加させるとチャネルリーク電流成分が減少するので、1クロック毎のCPU動作電流は減少する。
図17で説明した高速動作モードの場合、逆方向基板電圧は0[V]である。図19に示したように、この場合の最大動作周波数はF0であるので、CPUを最大動作周波数F0で動作させたとすると、1クロック毎のCPU動作電流は図20に示すようにIa0になる。
一方、図17で説明した低速動作モードの場合は、高速動作モードの場合に比べて低周波数でCPUを動作させる。このときのCPUの動作周波数をF1とし(動作周波数F1は、制御信号CNTL7によって変更可能である)、逆方向基板電圧は0[V]のまま変化させなかったとすると、図20に示すように1クロック毎のCPU動作電流はIa1になる。ここで、CPUの最大動作周波数がF1となるように、逆方向基板電圧をV1に変更すると、1クロック毎のCPU動作電流はIa2まで減少する。この理由は、図18で説明したように、逆方向基板電圧を増加することによって、チャネルリーク電流が減少するからである。
以上のように、CPUの動作周波数を低下させた場合には、それに応じて逆方向基板電圧を増加させる(すなわち、分周・逓倍率を増加させる)ことによって、CPUの動作電流を低減することができる。
<第5の実施形態>
SRAM(Static RAM)の動作マージンを最適化するために、基板温度に応じて基板バイアス電圧を印加した例について説明する。
SRAM(Static RAM)の動作マージンを最適化するために、基板温度に応じて基板バイアス電圧を印加した例について説明する。
[半導体装置の構成]
図21は、第5の実施形態による半導体装置の構成を示すブロック図である。図21の半導体装置4は、マイクロコンピュータ10に内蔵されたSRAM15をさらに備える点で図9の半導体装置2と異なる。さらに、図21の半導体装置4は、基板電圧発生回路から出力された基板バイアス電圧VSUBP,VSUBNがCPU11に代えてSRAM15に供給される点で図9の半導体装置2と異なる。図21のその他の点は図9の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図21は、第5の実施形態による半導体装置の構成を示すブロック図である。図21の半導体装置4は、マイクロコンピュータ10に内蔵されたSRAM15をさらに備える点で図9の半導体装置2と異なる。さらに、図21の半導体装置4は、基板電圧発生回路から出力された基板バイアス電圧VSUBP,VSUBNがCPU11に代えてSRAM15に供給される点で図9の半導体装置2と異なる。図21のその他の点は図9の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
なお、図9、図12、および図13等で説明したCPUの基板バイアス制御と組み合わせることができる。この場合、半導体装置には、SRAM用の基板電圧発生回路とは別にCPU用の基板電圧発生回路が設けられる。
[SRAMの動作マージンの調整法]
図22は、SRAMのPMOSおよびNMOSトランジスタの閾値電圧と、スタティックノイズマージン限界および書き込みマージン限界との関係を示す図である。図22では、縦軸にSRAMを構成するPMOSトランジスタの閾値電圧を示し、横軸にSRAMを構成するNMOSトランジスタの閾値電圧を示す。
図22は、SRAMのPMOSおよびNMOSトランジスタの閾値電圧と、スタティックノイズマージン限界および書き込みマージン限界との関係を示す図である。図22では、縦軸にSRAMを構成するPMOSトランジスタの閾値電圧を示し、横軸にSRAMを構成するNMOSトランジスタの閾値電圧を示す。
SRAMはNMOSトランジスタの閾値電圧の絶対値が低く、PMOSトランジスタの閾値電圧が高くなりすぎるとスタティックノイズマージン(SNM:Static Noise Margin)が低下し動作できなくなる。すなわち、図22のSNM限界の左側の領域に入るとSRAMは動作できない。また、NMOSトランジスタの閾値電圧が高く、PMOSトランジスタの閾値電圧が低くなりすぎると書き込み(Write)マージンが低下し動作できなくなる。すなわち、図22のWriteマージン限界の右側でSRAMは動作できない。したがって、SRAMを構成するMOSトランジスタの閾値電圧は、図22のSNM限界とWriteマージン限界の間でなければならない。
SRAMを構成するMOSトランジスタの閾値電圧の値(SNM限界およびWriteマージン限界との関係)は、トランジスタの特性ばらつき及び動作電圧条件によって変動する。たとえば、図22のように常温においては閾値電圧がP1にあり、SRAMは動作していたとする。低温で閾値電圧が上昇してP2に変化した場合には、SRAMは動作しなくなってしまう。このような状況を避けるため、温度センサによる温度の検出結果に応じてSRAMのNMOSトランジスタおよびPMOSトランジスタに供給する基板バイアス電圧の値を調整する。図22の例では、基板バイアス電圧VSUBPを増加させることによってPMOSトランジスタの閾値電圧を上げ、基板バイアス電圧VSUBNを増加(絶対値を減少)させることによってNMOSトランジスタの閾値電圧を下げる。この結果、閾値電圧をSRAM動作範囲であるP3にすることができる。
このように、本実施形態によれば、SRAMの基板電圧を調整することによって、SRAMの動作マージンの温度依存性を低減させることができる。
<変形例>
上記の第1〜第5の実施形態は任意に組み合わせることができる。全ての実施形態を組わせることによって、スタンバイリーク電流の温度依存性の低減、基板電圧発生回路の立ち上がり時間の短縮、基板電圧発生回路の消費電流の低減、CPUの動作周波数に応じた動作電流の最適化、SRAMの動作マージンの温度依存性の低減という効果を全て同時に実現することができる。
上記の第1〜第5の実施形態は任意に組み合わせることができる。全ての実施形態を組わせることによって、スタンバイリーク電流の温度依存性の低減、基板電圧発生回路の立ち上がり時間の短縮、基板電圧発生回路の消費電流の低減、CPUの動作周波数に応じた動作電流の最適化、SRAMの動作マージンの温度依存性の低減という効果を全て同時に実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1,2,3,4 半導体装置、10 マイクロコンピュータ(半導体集積回路)、11 CPU(処理回路)、12 RAM、13 ROM、14 温度センサ、15 SRAM、20 電源ノード、21 接地ノード、22 メインクロックノード、23 サブクロックノード、25 逓倍回路、30 基板電圧発生回路、32N,32P 分周・逓倍回路、33N,33P チャージポンプ回路、CNTL1〜CNTL7 制御信号、MAINCLK メインクロック信号、PUMPCLKP,PUMPCLKN チャージポンプ用クロック信号、SUBCLK サブクロック信号、VDD 電源電圧、VOUTN,VOUTP 昇圧電圧、VSS 接地電圧、VSUBN,VSUBP 基板バイアス電圧。
Claims (14)
- 処理回路を含む半導体集積回路と、
前記半導体集積回路を構成する少なくとも一部のトランジスタに供給する基板バイアス電圧を生成する基板電圧発生回路とを備え、
前記基板電圧発生回路は、
前記処理回路によって指示された分周・逓倍率で第1のクロック信号を分周または逓倍した信号を出力する分周・逓倍回路と、
前記分周・逓倍回路によって分周または逓倍された前記第1のクロック信号に従って動作するチャージポンプ回路とを含み、
前記チャージポンプ回路から出力された昇圧電圧は、前記基板バイアス電圧として前記半導体集積回路に供給される、半導体装置。 - 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
前記処理回路は、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項1に記載の半導体装置。 - 前記処理回路は、前記温度センサの検出温度が高いほど、前記分周・逓倍率を大きくする、請求項2に記載の半導体装置。
- 前記基板電圧発生回路は、前記処理回路からの指令に従って、前記チャージポンプ回路を動作させる動作状態と、前記チャージポンプ回路を動作させない非動作状態とのいずれかに切り替え可能であり、
前記基板バイアス電圧は、前記処理回路を構成する少なくとも一部のトランジスタに供給され、
前記処理回路は、第2のクロック信号に従って動作する第1の動作モードと、前記第2のクロック信号より低周波数の第3のクロック信号に従って動作する第2の動作モードとを有し、
前記処理回路は、前記第1の動作モードにおいて、前記基板電圧発生回路を前記非動作状態にし、前記第2の動作モードにおいて、前記基板電圧発生回路を前記動作状態にする、請求項1に記載の半導体装置。 - 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
前記処理回路は、前記第2の動作モードにおいて、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項4に記載の半導体装置。 - 前記処理回路は、前記基板電圧発生回路を前記非動作状態から前記動作状態に切り替えるとき、前記分周・逓倍率を所定値よりも一時的に高くし、その後前記所定値に戻す、請求項4に記載の半導体装置。
- 前記処理回路は、第4のクロック信号に従って動作する第3の動作モードをさらに有し、前記第4のクロック信号は、前記第2のクロック信号よりも低周波数であり、前記第3のクロック信号よりも高周波数であり、
前記処理回路は、前記第3の動作モードにおいて、前記基板電圧発生回路を前記動作状態にし、前記第3の動作モードにおける分周・逓倍率を前記第2の動作モードにおける分周・逓倍率よりも低くする、請求項4に記載の半導体装置。 - 前記処理回路は、前記第4のクロック信号の周波数を変更可能であり、
前記処理回路は、前記第3の動作モードにおける分周・逓倍率を、前記第4のクロック信号の周波数に基づいて設定する、請求項7に記載の半導体装置。 - 前記処理回路は、前記第4のクロック信号の周波数が低くなるほど、前記第3の動作モードにおける分周・逓倍率を高い値に設定する、請求項8に記載の半導体装置。
- 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
前記処理回路は、前記第3の動作モードにおいて、前記温度センサの検出温度に基づいて前記分周・逓倍率を調整する、請求項7に記載の半導体装置。 - 前記半導体集積回路は、SRAM(Static Random Access Memory)をさらに含み、
前記基板バイアス電圧は、前記SRAMを構成する各トランジスタに供給され、
前記半導体装置は、前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
前記処理回路は、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項1に記載の半導体装置。 - 前記処理回路は、前記SRAMを構成する各トランジスタの閾値電圧の値が所定の領域内となるように、前記分周・逓倍率を調整する、請求項11に記載の半導体装置。
- 各前記トランジスタは、SOTB(Silicon ON Thin Buried oxide)上に形成されたMISFET(Metal Insulator Semiconductor Field Effect Transistor)である、請求項1に記載の半導体装置。
- 処理回路を含む半導体集積回路と、
前記半導体集積回路を構成する少なくとも一部のPMOS(Positive-channel Metal Oxide Semiconductor)トランジスタに供給する第1の基板バイアス電圧を生成する第1の基板電圧発生回路と、
前記半導体集積回路を構成する少なくとも一部のNMOS(Negative-channel Metal Oxide Semiconductor)トランジスタに供給する第2の基板バイアス電圧を生成する第2の基板電圧発生回路とを備え、
前記第1の基板電圧発生回路は、
前記処理回路によって指示された第1の分周・逓倍率で第1のクロック信号を分周または逓倍した信号を出力する第1の分周・逓倍回路と、
前記第1の分周・逓倍回路によって分周または逓倍された前記第1のクロック信号に従って動作する第1のチャージポンプ回路とを含み、
前記第2の基板電圧発生回路は、
前記処理回路によって指示された第2の分周・逓倍率で前記第1のクロック信号を分周または逓倍した信号を出力する第2の分周・逓倍回路と、
前記第2の分周・逓倍回路によって分周または逓倍された前記第1のクロック信号に従って動作する第2のチャージポンプ回路とを含み、
前記第1のチャージポンプ回路から出力された昇圧電圧は、前記第1の基板バイアス電圧として前記半導体集積回路に供給され、
前記第2のチャージポンプ回路から出力された昇圧電圧は、前記第2の基板バイアス電圧として前記半導体集積回路に供給される、半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016128856A JP2018006459A (ja) | 2016-06-29 | 2016-06-29 | 半導体装置 |
US15/632,309 US20180005685A1 (en) | 2016-06-29 | 2017-06-24 | Semiconductor device comprising charge pump circuit for generating substrate bias voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016128856A JP2018006459A (ja) | 2016-06-29 | 2016-06-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018006459A true JP2018006459A (ja) | 2018-01-11 |
Family
ID=60807804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016128856A Pending JP2018006459A (ja) | 2016-06-29 | 2016-06-29 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20180005685A1 (ja) |
JP (1) | JP2018006459A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020161535A (ja) * | 2019-03-25 | 2020-10-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2022209436A1 (ja) * | 2021-03-31 | 2022-10-06 | 古野電気株式会社 | 電子回路デバイス、電子回路デバイスの温度測定方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6889441B2 (ja) * | 2017-03-10 | 2021-06-18 | 三菱重工業株式会社 | 半導体装置 |
JP6864568B2 (ja) * | 2017-06-27 | 2021-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20200381995A1 (en) * | 2019-05-27 | 2020-12-03 | Nanya Technology Corporation | Voltage supply device and operation method thereof |
CN114690823B (zh) * | 2020-12-25 | 2024-06-18 | 圣邦微电子(北京)股份有限公司 | 电源监控芯片的输出级电路 |
-
2016
- 2016-06-29 JP JP2016128856A patent/JP2018006459A/ja active Pending
-
2017
- 2017-06-24 US US15/632,309 patent/US20180005685A1/en not_active Abandoned
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2020161535A (ja) * | 2019-03-25 | 2020-10-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7232093B2 (ja) | 2019-03-25 | 2023-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2022209436A1 (ja) * | 2021-03-31 | 2022-10-06 | 古野電気株式会社 | 電子回路デバイス、電子回路デバイスの温度測定方法 |
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Publication number | Publication date |
---|---|
US20180005685A1 (en) | 2018-01-04 |
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