JP2017535812A - 低温ポリシリコン半導体薄膜トランジスタに基づくｇｏａ回路 - Google Patents

低温ポリシリコン半導体薄膜トランジスタに基づくｇｏａ回路 Download PDF

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Abstract

【課題】 低温ポリシリコン半導体薄膜トランジスタ自体の特性のＧＯＡ駆動回路への影響を解決するものであって、特に漏電問題のもたらすＧＯＡ回路の機能性の不良を改善し、プルダウンホールディング回路部分がオフ状態時に、第２ノードの電位が比較的高い電位にならないという問題を解決する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路を提供する。【解決手段】 カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部分と、プルアップ部分と、第１プルダウン部分と、プルダウンホールディング回路部分とを含み、該プルダウンホールディング回路部分は高低電位逆算設計を採用し、順に低くなる第１直流定電圧低電位、第２直流定電圧低電位、第３直流定電圧低電位と、直流定電圧高電位とを設置する。【選択図】 図１

Description

この発明は、表示技術に関し、特に低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路に関する
ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅ Ｏｎ Ａｒｒａｙ）は、薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）液晶ディスプレーのアレイ（Ａｒｒａｙ）製造工程を利用してゲート電極ドライバーを薄膜トランジスタのアレイ基板上に作成し、プログレッシブスキャンを達成する技術である。
ＧＯＡ回路は、主にプルアップ回路(Ｐｕｌｌ−ｕｐ ｐａｒｔ)と、プルアップコントロール回路（Ｐｕｌｌ−ｕｐ ｃｏｎｔｒｏｌ ｐａｒｔ)と、トランスファー回路（Ｔｒａｎｓｆｅｒ Ｐａｒｔ）と、プルダウン回路（Ｐｕｌｌ−ｄｏｗｎ ｐａｒｔ）と、プルダウンホールディング回路（Ｐｕｌｌ−ｄｏｗｎ Ｈｏｌｄｉｎｇ ｐａｒｔ）と、及び電位を上げるためのブースト回路（Ｂｏｏｓｔ ｐａｒｔ）とによって構成される。
プルアップ部分は、主に入力したクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力して液晶表示装置の駆動信号とする。プルアップコントロール部分は、プルアップ部分の開放を制御する。一般には前１段のＧＯＡ回路から伝送される信号の作用によるものである。プルダウン部分は走査信号を出力した後、走査信号（即ち、薄膜トランジスタのゲート電極の電位）をプルダウンして低電位にする。プルダウンホールディング回路部分は、走査信号とプルアップ部分の信号をオフ状態（即ち、設定した負電位）に保持する。ブースト部分はプルアップ部分に対して第二次ブーストを行い、プルアップ部分の正常な出力を確保する。
低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ-ｓｉｌｉｃｏｎ、ＬＴＰＳ）半導体薄膜トランジスタの発展にともない、ＬＴＰＳ-ＴＦＴ液晶表示装置もますます注目を浴びるようになってきた。ＬＴＰＳ-ＴＦＴＲ液晶表示装置は高い解像度を具え、反応速度が速く、高輝度、高開口率を有するなどの長所を具える。低温ポリシリコンはアモルファスシリコン（ａ-Ｓｉ）に比して比較的配列に順序がある。温ポリシリコン半導体自身は極めて高い電子移動度を有し、アモルファスシリコン半導体に比して１００倍以上になる。よって、ＧＯＡ技術に採用することで、ゲート電極ドライバーを薄膜トランジスタアレイ基板に形成する上で、システム整合の目標を達成することができ、スペースの節約、ドライバーＩＣのコスト節減を得ることができる。然しながら、従来の技術の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路に対する開発は比較的少なく、特に低温ポリシリコン半導体薄膜トランジスタ自体がもたらす多くの問題については、これらを克服する必要がある。例えば、従来のアモルファス半導体薄膜トランジスタは電気学的特性から言えば閾電圧が一般に０Ｖより大きく、しかも閾値領域の電圧は電流の振幅に相対して比較的大きくなる。但し、低温ポリシリコン半導体薄膜トランジスタの閾値電圧値は比較的低い（一般には約０Ｖ前後）。しかも閾値領域の振幅は比較的小さく、ＧＯＡ回路がオフ状態にある場合、多くの素子の操作と閾電圧とが接近し、甚だしくは閾電圧より高くなる。係る状況は回路のＴＦＴの漏電と作動電流のドリフトを招き、ＬＴＰＳ ＧＯＡ回路の設計の難度を高くすることになり、アモルファスシリコン半導体に適用される多くのスキャンドライバーを低温シリコン半導体のスキャンドライバー回路に軽々しく応用することができなくなる。一部の機能性の問題が存在し、係る状況下ではＬＴＰＳ ＧＯＡが直接作動できなくなる。よって回路の設計には低温ポリシリコン半導体薄膜トランジスタ自体の特性がＧＯＡ回路に対する影響を考慮しなければならない。
この発明は、低温ポリシリコン半導体薄膜トランジスタ自体の特性のＧＯＡ駆動回路への影響を解決するものであって、特に漏電問題のもたらすＧＯＡ回路の機能性の不良を改善し、目下のポリシリコン半導体薄膜トランジスタにおけるプルダウンホールディング回路部分がオフ状態時に、第２ノードの電位が比較的高い電位にならないという問題を解決する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路を提供することを課題とする。
上述する課題を解決するために、この発明の提供する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部分と、プルアップ部分と、第１プルダウン部分と、プルダウンホールディング回路部分と、トランファー部分とを含む。
該プルアップ制御部分は該第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続するソース電極と、第１ノードに電気的に接続するドレイン電極とを含む第１トランジスタを具える。
該プルアップ部分は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極とを含む第２トランジスタを具える。
該プルダウンホールディング回路部分は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位とに電気的に接続する。
該プルダウンホールディング回路部分は高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタとを含む。
該第３トランジスタはゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続する。
該第４トランジスタはゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続する。
該第５トランジスタは、ゲート電極が第１ノードに電気的に接続しソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続する。
該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が、第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのソース電極に電気的に接続する。
該第８トランジスタは、ゲート電極が該第１ノードに電気的に接続し、ソース電極が該第６トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続する。
該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第６トランジスタのドレイン電極に電気的に接続する。
該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続する。
該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続する。
該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタとが順方向に高電位を提供して該第１２トランジスタの制御と該第１３トランジスタの開放に用いられ、該第８トランジスタが作動時間内の負電位の逆方向ブーストラップを構成し、作動時間において第２ノードに対してさらに低い電位を提供するために用いられ、直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させる。
該第１プルダウン部分は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部分は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンする。
該第１プルダウン部分は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極とを含む第１４トランジスタを具える。
該第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位である。
該プルダウンホールディング回路部分がさらに第９トランジスタと第１１トランジスタとを含み、該第９トランジスタはゲート電極が第１ノードに電気的に接続し、ソース電極が第１０トランジスタのゲート電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、該第１１トランジスタはゲート電極とソース電極とが直流定電圧高電位に電気的に接続し、ドレイン電極が第１０トランジスタのゲート電極に電気的に接続し、かつ第１０トランジスタと第２ノードとが切断され開いている。
該第４トランジスタと第６トランジスタと第８トランジスタとは直列する。
該ＧＯＡユニットがさらにブースト部分を含み、該ブースト部分が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いられる。
該ブースト部分が、一端が該第１ノードに電気的に接続し、他端が出該力端に電気的気に接続する第１コンデンサを含む。
該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタが第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンする。
該第１ノードの出力する信号の波形が、該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比の変化に基づいて変化する。
該第１ノードの出力する信号の波形が凸字形状を呈する。
該ＧＯＡユニットの第１段の接続関係において、該第１トランジスタのゲート電極とソース電極とが、いずれも回路の起動信号端に電気的に接続する。
該ＧＯＡ回路は出力端の出力する信号を採用して前の段と次の段に伝送する信号とする。
この発明の提供する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路はプルダウンホールディング回路部分に高低電位逆算設計を採用し、かつ順に低くなる第１、第２、第３直流定電圧低電位、及び直流定電圧高電位を設けることによって、低温ポリシリコン半導体薄膜トランジスタ自身の特性のＧＯＡ駆動回路に対する影響、特に漏電問題のもたらすＧＯＡ機能不良を解決し、同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部分が非作動時において第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードと出力端の低電位を効率よく維持する。
この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第１の実施の形態の回路図である。 この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路第１の実施の形態の第１段の接続関係を示した回路図である。 この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第２の実施の形態の回路図である。 この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第１種の波形の設置とキーポイントノードの出力波形図である。 この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第２種の波形の設置とキーポイントノードの出力波形図である。
この発明で採用する技術方式とその効果をさらに一歩進んで説明するために、優先的な実施例を挙げ図面を参照にして以下に詳述する。
図１、２に、この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の回路図を開示する。図１に開示する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部分１００と、プルアップ部分２００と、第１プルダウン部分４００と、プルダウンホールディング回路部分５００と、さらにブースト部分３００を含む。
プルアップ制御部分１００は第１トランジスタＴ１を含み、第１トランジスタＴ１はゲート電極とソース電極とのいずれもが第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続するドレイン電極とを含む。
プルアップ部分２００は第２トランジスタＴ２を含み、第２トランジスタＴ２は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第１クロック駆動信号ＣＫＮに電気的に接続し、ドレイン電極が、出力端Ｇ（Ｎ）に電気的に接続する。
ブースト部分３００は、一端が第１ノードＱ（Ｎ）に電気的に接続し、他端が出力端Ｇ（Ｎ）に電気的に接続する第１コンデンサＣｂを含む。
プルダウンホールディング回路部分５００は、第１ノードＱ（Ｎ）と、出力端Ｇ（Ｎ）と、直流定電圧高電位Ｈと、第１、第２、第３直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とに電気的に接続する。具体的に述べると、プルダウンホールディング回路部分５００は、ゲート電極とソース電極とのいずれもが直流定電圧高電位Ｈに電気的に接続し、ドレイン電極が第５トランジスタＴ５のソース電極に電気的に接続する第３トランジスタＴ３と、第３トランジスタＴ３のドレイン電極に電気的に接続するゲート電極と、直流定電圧高電位Ｈに電気的に接続するソース電極と、第２ノードＰ（Ｎ）に電気的に接続するドレイン電極とを含む第４トランジスタＴ４と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第３トランジスタＴ３のドレイン電極に電気的に接続するソース電極と、第１直流定電圧低電位ＶＳＳ１に電気的に接続するドレイン電極とを含む第５トランジスタＴ５と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第２ノードＰ（Ｎ）に電気的に接続するソース電極と、第８トランジスタＴ８のソース電極に電気的に接続するドレイン電極とを含む第６トランジスタＴ６と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第６トランジスタＴ６のドレイン電極に電気的に接続するソース電極と、第３直流定電圧低電位ＶＳＳ３に電気的に接続する第８トランジスタＴ８と、第２ノードＱ（Ｎ）に電気的に接続するゲート電極と、直流定電圧高電位Ｈに電気的に接続するソース電極と、第６トランジスタＴ６のドレイン電極に電気的に接続するドレイン電極と、を含む第１０トランジスタＴ１０と、第２ノードＰ（Ｎ）に電気的に接続するゲート電極と、第１ノードＱ（Ｎ）に電気的に接続するソース電極と、第２直流定電圧低電位ＶＳＳ２に電気的に接続するドレイン電極とを含む第１２トランジスタＴ１２と、第２ノードＰ（Ｎ）に電気的に接続するゲート電極と、出力端Ｇ（Ｎ）に電気的に接続するソース電極と、第１直流定電圧低電位ＶＳＳ１に電気的に接続するドレイン電極とを含む第１３トランジスタＴ１３と、を含む。
第１プルダウン部分４００は、第２クロック駆動信号ＸＣＫＮに電気的に接続するゲート電極と、第１ノードＱ（Ｎ）に電気的に接続するソース電極と、第２直流定電圧低電位ＶＳＳ２に電気的に接続するドレイン電極とを含む第１４トランジスタＴ１４を具える。
図２に開示するように、ＧＯＡ回路の第１段の接続関係において、第１トランジスタＴ１のゲート電極とソース電極とは、いずれも回路の起動信号端ＳＴＶに電気的に接続する。
ここで特筆すべきは、この発明の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、直流定電圧高電位Ｈと、及び３つの直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とを設け、かつ３つの該直流定電圧低電位は順に低くなる点である。即ち、第３直流定電圧低電位ＶＳＳ３＜第２直流定電圧低電位ＶＳＳ２＜第１直流定電圧低電位ＶＳＳ１となり、この３つの直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３は、異なる電位の調整の便宜を図るために、一般には分けて独立して制御する。
プルダウンホールディング回路部分５００は、高低電位逆算設計を採用する。第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６は順方向高電位を提供し、第１２トランジスタＴ１２の制御と第１３トランジスタＴ１３の開放に用いる。第８トランジスタＴ８は作動時間内の負電位の逆方向ブーストラップを構成し、作動時間において第２ノードＰ（Ｎ）を第３直流電圧低電位ＶＳＳ３に至るまでプルダウンするために用いる。非作動時間においては直流定電圧高電位Ｈを利用して第２ノードＰ（Ｎ）に適宜な高電位を提供して第１ノードＱ（Ｎ）と出力端Ｇ（Ｎ）とに低電位を維持させることで両者のリップル（Ｒｉｐｐｌｅ）電圧を消去する。第４トランジスタＴ４、第６トランジスタＴ６、第８トランジスタＴ８は直列することで漏電を防ぐことができる。上述する方式で設置したプルダウンホールディング回路５００はＴＦＴの数を減少し、レイアウト（ｌａｙｏｕｔ）のスペースを節減することができる。第１０トランジスタＴ１０のゲート電極は第２ノードＰ（Ｎ）に電気的に接続し、電位が高すぎて第１０トランジスタＴ１０に対する危害を防ぐことができる。
具体的に述べると、プルダウンホールディング回路部分５００の第３トランジスタＴ３、第４トランジスタＴ４は直流定電圧高電位Ｈによる制御を受けてオン状態になり、非作動時において、第５トランジスタＴ５、第６トランジスタＴ６に至るまで、第４トランジスタＴ４が第２ノードＰ（Ｎ）に直流定電圧高電位Ｈを提供して第２ノードＰ（Ｎ）が高電位になった場合、第１２トランジスタＴ１２、第１３トランジスタＴ１３は、いずれもオンとなり、第１２トランジスタを介して第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンし、第１３トランジスタＴ１３を介して出力端Ｇ（Ｎ）の電位を第１直流定電圧低電位ＶＳＳ１に至るまでプルダウンする。作動時において、第５トランジスタＴ５、第６トランジスタＴ６、第８トランジスタＴ８のゲート電極は第１ノードＱ（Ｎ）から伝送される高電位であって、第５トランジスタＴ５、第６トランジスタＴ６、第８トランジスタＴ８はいずれもオンとなり、第５トランジスタＴ５を介して第４トランジスタＴ４のゲート電極の電位を第１直流定電圧低電位ＶＳＳ１に至るまでプルダウンし、第４トランジスタＴ４までとし、第２ノードＰ（Ｎ）直流低電圧高電位Ｈをさらに提供することはなく、かつ第６トランジスタＴ６と第８トランジスタＴ８とがオンとなり、第６トランジスタＴ６を介して第２ノードＰ（Ｎ）の電位をさらに低い第３直流定電圧低電位ＶＳＳ３に至るまでプルダウンする。
プルダウンホールディング回路部分５００は、直流低電圧高電位Ｈと、３つの直流低電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とをマッチさせることで、低温ポリシリコン半導体薄膜トランジスタ自身の閾値が低く、閾値領域の振幅が比較的小さいなどの特性がＧＯＡ駆動回路に影響を与えるという問題、特に漏電問題がもたらすＧＯＡ回路の機能不良を解決することができる。同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部分の非作動時に第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードＱ（Ｎ）と出力端Ｇ（Ｎ）の低電位を効率よく維持することができる。
ブースト部分３００は、作動時において第１ノードＱ（Ｎ）の電位をブーストするために用いる。
第１プルダウン部分４００は、非作動時において第２クロック駆動信号ＸＣＫＮに基づいて第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンするために用いる。
ＧＯＡ回路は出力端Ｇ（Ｎ）の出力する信号を採用して前の段と次の段に伝送する信号とし、第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）と第Ｎ段ＧＯＡユニットの出力端Ｇ（Ｎ）とを以て前の段と次の段への伝送を実行することで、ＴＦＴの数を減少させ、レイアウトのスペースと電力の消耗を節減するという目的を達成する。
図３は、この発明による低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路の第２の実施の形態の回路図である。図３に開示するように、第２の実施の形態は、プルダウンホールディング回路部分５００が第９トランジスタＴ９と第１１トランジスタＴ１１とをさらに含む点において異なる。第９トランジスタＴ９は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第１０トランジスタＴ１０のゲート電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位ＶＳＳ３に電気的に接続する。第１１トランジスタＴ１１は、ゲート電極とソース電極がいずれも直流定電圧高電位Ｈに電気的に接続し、ドレイン電極が第１０トランジスタＴ１０のゲート電極に電気的に接続する。第１０トランジスタＴ１０のゲート電極と第２ノードＰ（Ｎ）とは切断され開いている。これら以外のその他の部分は第１の実施の形態と同様であるので、説明しない。
図４、図５は、この発明による低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路の波形設置とキーポイントノードの出力波形図である。第１ノードＱ（Ｎ）の信号出力波形は、第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比の変化によって変化する。図４に開示する第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比は、図５に開示する第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比と異なる。図４、図５におけるＣＫ１Ｎ、ＣＫ２Ｎは、それぞれ第１本目、第２本目の第１クロック駆動信号ＣＫＮとして表示し、ＸＣＫ１Ｎ、ＸＣＫ２Ｎは、それぞれ第１本目、第２本目の第２クロック駆動信号ＸＣＫＮとして表示する。第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比は、いずれも５０／５０より小さい。図１を合わせ参照すると、第２クロック駆動信号ＸＣＫＮの高電位時において第１４トランジスタＴ１４は第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンする。第１ノードＱ（Ｎ）の信号出力波形は凸字形状を呈し、出力端Ｇ（Ｎ）は正常に出力する。
以上をまとめると、この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、プルダウンホールディング回路部分に高低電位逆算設計を採用し、かつ順に低くなる第１、第２、第３直流定電圧低電位、及び直流定電圧高電位を設けることによって、低温ポリシリコン半導体薄膜トランジスタ自身の特性のＧＯＡ駆動回路に対する影響、特に漏電問題のもたらすＧＯＡ機能不良を解決し、同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部分が非作動時において第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードと出力端の低電位を効率よく維持する。
以上述べたことについて、当業者の技術者がこの発明の技術プランと技術思想に基づいて各種の修正、変更を加えることは可能である。但し、これら修正、変更はいずれもこの発明の特許請求の範囲に含まれるものとする。
１００ プルアップ制御部分
２００ プルアップ部分
３００ ブースト部分
４００ 第１プルダウン部分
５００ プルダウンホールディング回路部分
Ｃｂ 第１コンデンサ
ＣＫＮ 第１クロック駆動信号
Ｇ（Ｎ） 出力端
Ｈ 直流定電圧高電位
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｔ４ 第４トランジスタ
Ｔ５ 第５トランジスタ
Ｔ６ 第６トランジスタ
Ｔ８ 第８トランジスタ
Ｔ９ 第９トランジスタ
Ｔ１０ 第１０トランジスタ
Ｔ１１ 第１１トランジスタ
Ｔ１２ 第１２トランジスタ
Ｔ１３ 第１３トランジスタ
Ｔ１４ 第１４トランジスタ
Ｐ（Ｎ） 第２ノード
Ｑ（Ｎ） 第１ノード
ＶＳＳ１ 第１直流定電圧低電位
ＶＳＳ２ 第２直流定電圧低電位
ＶＳＳ３ 第３直流定電圧低電位
ＸＣＫＮ 第２クロック駆動信号

Claims (11)

  1. カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部分と、プルアップ部分と、第１プルダウン部分と、プルダウンホールディング回路部分と、トランファー部分とを含み、
    該プルアップ制御部分は、ゲート電極とソース電極とのいずれもが該第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続する第１トランジスタを具え、
    該プルアップ部分は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極とを含む第２トランジスタを具え、
    該プルダウンホールディング回路部分は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位とに電気的に接続し、
    該プルダウンホールディング回路部分は高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタとを含み、
    該第３トランジスタはゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続し、
    該第４トランジスタはゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、
    該第５トランジスタは、ゲート電極が第１ノードに電気的に接続しソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
    該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのソース電極に電気的に接続し、
    該第８トランジスタは、ゲート電極が該第１ノードに電気的に接続し、ソース電極が該第６トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、
    該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第６トランジスタのドレイン電極に電気的に接続し、
    該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続し、
    該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
    該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタとが順方向に高電位を提供して該第１２トランジスタの制御と該第１３トランジスタの開放に用いられ、かつ該第８トランジスタが作動時間内の負電位の逆方向ブーストラップを構成し、作動時間において第２ノードに対してさらに低い電位を提供するために用いられ、直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させ、
    該第１プルダウン部分は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部分は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧停電に至るまでプルダウンし、
    該第１プルダウン部分は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極とを含む第１４トランジスタを具え、
    該第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位であることを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  2. 前記プルダウンホールディング回路部分がさらに第９トランジスタと第１１トランジスタとを含み、該第９トランジスタはゲート電極が第１ノードに電気的に接続し、ソース電極が第１０トランジスタのゲート電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、該第１１トランジスタはゲート電極とソース電極とが直流低電圧高電位に電気的に接続し、ドレイン電極が第１０トランジスタのゲート電極に電気的に接続し、かつ第１０トランジスタと第２ノードとが切断され開いていることを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  3. 前記第４トランジスタと第６トランジスタと第８トランジスタとが直列することを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  4. 前記ＧＯＡユニットがさらにブースト部分を含み、該ブースト部分が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いられることを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  5. 前記ブースト部分が、一端が該第１ノードに電気的に接続し、他端が出力端に電気的に接続する第１コンデンサを含むことを特徴とする請求項４に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  6. 前記第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタ該が第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンすることを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  7. 前記第１ノードの出力する信号の波形が、該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比の変化に基づいて変化することを特徴とする請求項４に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  8. 前記第１ノードの出力する信号の波形が凸字形状を呈することを特徴とする請求項７に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  9. 前記ＧＯＡユニットの第１段の接続関係において、該第１トランジスタのゲート電極とソース電極とが、いずれも回路の起動信号端に電気的に接続することを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  10. 前記ＧＯＡ回路は出力端の出力する信号を採用して前の段と次の段に伝送する信号とすることを特徴とする請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
  11. カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部分と、プルアップ部分と、第１プルダウン部分と、プルダウンホールディング回路部分と、トランファー部分とを含み、
    該プルアップ制御部分は該第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前１段第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続するソース電極と、第１ノードに電気的に接続するドレイン電極とを含む第１トランジスタを具え、
    該プルアップ部分は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極とを含む第２トランジスタを具え、
    該プルダウンホールディング回路部分は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位とに電気的に接続し、
    該プルダウンホールディング回路部分は高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタとを含み、
    該第３トランジスタはゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続し、
    該第４トランジスタはゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、
    該第５トランジスタは、ゲート電極が第１ノードに電気的に接続しソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
    該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が、第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのゲート電極に電気的に接続し、
    該第８トランジスタは、ゲート電極が該第１ノードに電気的に接続し、ソース電極が該第６トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、
    該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第６トランジスタのドレイン電極に電気的に接続し、
    該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続し、
    該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
    該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタとが順方向に高電位を提供して該第１２トランジスタの制御と該第１３トランジスタの開放に用いられ、
    該第８トランジスタが作動時間内の負電位の逆方向ブーストラップを構成し、作動時間において第２ノードに対してさらに低い電位を提供するために用いられ、
    直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させ、
    該第１プルダウン部分は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部分は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧停電に至るまでプルダウンし、
    該第１プルダウン部分は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極とを含む第１４トランジスタを具え、
    該第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位であり、
    該ＧＯＡユニットがさらにブースト部分を含み、該ブースト部分が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いられ、
    該ブースト部分が、一端が該第１ノードに電気的に接続し、他端が出該力端に電気的気に接続する第１コンデンサを含み、
    該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタが第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンし、
    該第１ノードの出力する信号の波形が凸字形状を呈することを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
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CN104464657B (zh) * 2014-11-03 2017-01-18 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
US9407260B2 (en) * 2014-11-03 2016-08-02 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit based on LTPS semiconductor TFT
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409056B (zh) * 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104575420B (zh) * 2014-12-19 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104795034B (zh) * 2015-04-17 2018-01-30 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN105139822B (zh) * 2015-09-30 2017-11-10 上海中航光电子有限公司 移位寄存器及其驱动方法，栅极驱动电路
CN105185347B (zh) * 2015-10-29 2018-01-26 武汉华星光电技术有限公司 一种基于ltps的goa电路及显示面板
CN105702194B (zh) * 2016-04-26 2019-05-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及其驱动方法
CN106251816B (zh) 2016-08-31 2018-10-12 深圳市华星光电技术有限公司 一种栅极驱动电路及液晶显示装置
CN106448590B (zh) * 2016-10-11 2019-03-22 深圳市华星光电技术有限公司 一种液晶显示面板的goa电路及显示装置
CN107039016B (zh) * 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107146589A (zh) * 2017-07-04 2017-09-08 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN110634433B (zh) 2018-06-01 2024-07-09 三星电子株式会社 显示面板
US20200035179A1 (en) * 2018-07-26 2020-01-30 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal panel including goa circuit and driving method thereof
CN110827780B (zh) * 2019-11-25 2021-01-26 成都中电熊猫显示科技有限公司 栅极驱动单元、栅极扫描驱动电路和液晶显示装置
CN111326096A (zh) * 2020-04-07 2020-06-23 武汉华星光电技术有限公司 Goa电路及显示面板
CN112382249B (zh) * 2020-11-13 2022-04-26 昆山龙腾光电股份有限公司 栅极驱动单元、栅极驱动电路及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207411A (ja) * 2006-01-05 2007-08-16 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
CN103400601A (zh) * 2013-05-28 2013-11-20 友达光电股份有限公司 移位寄存器电路
CN103680386A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
US20140103983A1 (en) * 2012-10-11 2014-04-17 Au Optronics Corp. Gate driving circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003240026A1 (en) * 2002-06-15 2003-12-31 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
JP4809030B2 (ja) * 2005-09-28 2011-11-02 株式会社リコー 駆動回路及びその駆動回路を用いた電子機器
US7310402B2 (en) * 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
KR101579082B1 (ko) * 2008-12-23 2015-12-22 삼성디스플레이 주식회사 게이트 구동회로 및 이의 구동 방법
TWI384756B (zh) * 2009-12-22 2013-02-01 Au Optronics Corp 移位暫存器
US8957882B2 (en) * 2010-12-02 2015-02-17 Samsung Display Co., Ltd. Gate drive circuit and display apparatus having the same
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
KR102005938B1 (ko) * 2012-06-19 2019-10-02 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102084716B1 (ko) 2013-03-13 2020-03-05 삼성디스플레이 주식회사 표시 패널
CN103426414B (zh) * 2013-07-16 2015-12-09 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US9437324B2 (en) * 2013-08-09 2016-09-06 Boe Technology Group Co., Ltd. Shift register unit, driving method thereof, shift register and display device
CN103956146B (zh) * 2014-04-17 2017-04-12 深圳市华星光电技术有限公司 一种液晶面板驱动电路、液晶显示装置及一种驱动方法
CN104050941B (zh) * 2014-05-27 2016-03-30 深圳市华星光电技术有限公司 一种栅极驱动电路
US9390674B2 (en) * 2014-11-03 2016-07-12 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit based on LTPS semiconductor TFT

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207411A (ja) * 2006-01-05 2007-08-16 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US20140103983A1 (en) * 2012-10-11 2014-04-17 Au Optronics Corp. Gate driving circuit
CN103400601A (zh) * 2013-05-28 2013-11-20 友达光电股份有限公司 移位寄存器电路
CN103680386A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置

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