JP2017532671A - マルチプロセッサシステムにおけるメモリの管理 - Google Patents
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Abstract
Description
Claims (14)
- 各々が制御回路に連結された第1のマイクロプロセッサと第2のマイクロプロセッサとの間でメモリを管理する回路であって、
第1のメモリ回路及び第2のメモリ回路、並びに
前記第1のメモリ回路、前記第2のメモリ回路、並びに前記第1及び第2のマイクロプロセッサのメモリインタフェースに連結され、モード信号を入力として有するスイッチ回路を含み、
前記スイッチ回路は、前記モード信号に基づいて第1のモード又は第2のモードのいずれかで選択的に動作するように構成され、前記第1のモードで、前記スイッチ回路は、前記第1のメモリ回路を前記第1のマイクロプロセッサのメモリインタフェースに連結し、且つ前記第2のメモリ回路を前記第2のマイクロプロセッサのメモリインタフェースに連結し、前記第2のモードで、前記スイッチ回路は、前記第1又は第2のメモリ回路を前記第1又は第2のいずれかのマイクロプロセッサのメモリインタフェースに選択的に連結する、回路。 - 前記制御回路が、ロックステップで前記第1のマイクロプロセッサを前記第2のマイクロプロセッサと同期させるときに、前記スイッチ回路が、前記第2のモードで動作する、請求項1に記載の回路。
- 前記スイッチ回路が、前記制御回路と前記第1及び第2のメモリ回路との間に連結されたマルチプレクシング/デマルチプレクシング回路を含む、請求項1又は2に記載の回路。
- 前記マルチプレクシング/デマルチプレクシング回路が、前記第1又は第2のいずれかのマイクロプロセッサのメモリバスから得られる信号に連結された制御入力を含み、前記第2のモードで、前記スイッチ回路は、前記制御入力に基づいて前記第1又は第2のメモリ回路を前記第1又は第2のいずれかのマイクロプロセッサのメモリインタフェースに選択的に連結する、請求項3に記載の回路。
- 前記第1及び第2のメモリ回路の各々が、少なくとも1つのランダムアクセスメモリ(RAM)回路を含む、請求項1から4のいずれか一項に記載の回路。
- 各RAM回路が、前記第1と第2のマイクロプロセッサのうちの1つによる使用中に常に有効であるメモリの連続領域を形成する、請求項5に記載の回路。
- 前記第1及び第2のメモリ回路の各々が、誤り訂正符号(ECC)メモリ回路を含む、請求項1から6のいずれか一項に記載の回路。
- 各々が制御回路に連結された第1のマイクロプロセッサと第2のマイクロプロセッサとの間でメモリを管理する方法であって、
前記第1及び第2のマイクロプロセッサの各々が独立して動作しない第1のモードになるように、前記第1のマイクロプロセッサ及び前記第2のマイクロプロセッサを構成することと、
前記第1のマイクロプロセッサに関連付けられた第1のメモリ、並びに前記第2のマイクロプロセッサに関連付けられた第2のメモリを、結合されたアドレス空間を有する結合メモリになるように構成することと、
前記第1又は第2のメモリを前記第1又は第2のいずれかのマイクロプロセッサに、前記第1又は第2のマイクロプロセッサが前記結合メモリにアクセスしているときに、選択的に連結することと、を含む方法。 - 前記第2のマイクロプロセッサが、前記第1のモードで前記第1のマイクロプロセッサとロックステップで動作する、請求項8に記載の方法。
- 選択的に連結するステップが、前記第1又は第2のマイクロプロセッサによる前記結合メモリへの各アクセスのためのアドレスの一部に基づいて、前記第1のメモリ又は前記第2のメモリのいずれかを選択することを含む、請求項8又は9に記載の方法。
- 前記第1及び第2のメモリの各々が、少なくとも1つのランダムアクセスメモリ(RAM)回路を含む、請求項8から10のいずれか一項に記載の方法。
- 各RAM回路が、前記第1と第2のマイクロプロセッサのうちの1つによる使用中に常に有効であるメモリの連続領域を形成する、請求項11に記載の方法。
- 前記第1及び第2のメモリの各々が、誤り訂正符号(ECC)メモリ回路を含む、請求項8から12のいずれか一項に記載の方法。
- 前記第1及び第2のマイクロプロセッサの各々が独立して動作する第2のモードになるように、前記第1のマイクロプロセッサ及び前記第2のマイクロプロセッサを構成することと、
前記第1のマイクロプロセッサと共に使用するために前記第1のメモリを構成し、前記第2のマイクロプロセッサと共に使用するために前記第2のメモリを構成することと、
前記第1のメモリを前記第1のマイクロプロセッサに連結し、前記第2のメモリを前記第2のマイクロプロセッサに連結することと
を更に含む、請求項8から13のいずれか一項に記載の方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
JPS6320652A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | プロセツサ同期方式 |
JPH03142534A (ja) * | 1989-10-28 | 1991-06-18 | Nec Corp | メモリ二重書き方式 |
JPH07311751A (ja) * | 1993-01-25 | 1995-11-28 | Bull Hn Inf Syst It Spa | 共用メモリを有するマルチプロセッサ・システム |
JP2001344222A (ja) * | 2000-05-31 | 2001-12-14 | Oki Electric Ind Co Ltd | コンピュータ・システム |
US20060059315A1 (en) * | 2004-09-15 | 2006-03-16 | Broadcom Corporation | Nonuniform chip multiprocessor |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US6516387B1 (en) * | 2001-07-30 | 2003-02-04 | Lsi Logic Corporation | Set-associative cache having a configurable split and unified mode |
US6950910B2 (en) * | 2001-11-08 | 2005-09-27 | Freescale Semiconductor, Inc. | Mobile wireless communication device architectures and methods therefor |
US7380085B2 (en) * | 2001-11-14 | 2008-05-27 | Intel Corporation | Memory adapted to provide dedicated and or shared memory to multiple processors and method therefor |
US20070260841A1 (en) * | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
US7769942B2 (en) * | 2006-07-27 | 2010-08-03 | Rambus, Inc. | Cross-threaded memory system |
JP5449686B2 (ja) | 2008-03-21 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | マルチポートメモリ及びそのマルチポートメモリを用いたシステム |
DE102008040794A1 (de) | 2008-07-28 | 2010-02-04 | Robert Bosch Gmbh | Speicheranordnung und Speicherarchitektur |
US20120317356A1 (en) * | 2011-06-09 | 2012-12-13 | Advanced Micro Devices, Inc. | Systems and methods for sharing memory between a plurality of processors |
WO2013141921A1 (en) | 2012-03-19 | 2013-09-26 | Rambus Inc. | High capacity memory systems |
US9472248B2 (en) * | 2014-03-28 | 2016-10-18 | Intel Corporation | Method and apparatus for implementing a heterogeneous memory subsystem |
-
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-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
JPS6320652A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | プロセツサ同期方式 |
US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
JPH03142534A (ja) * | 1989-10-28 | 1991-06-18 | Nec Corp | メモリ二重書き方式 |
JPH07311751A (ja) * | 1993-01-25 | 1995-11-28 | Bull Hn Inf Syst It Spa | 共用メモリを有するマルチプロセッサ・システム |
JP2001344222A (ja) * | 2000-05-31 | 2001-12-14 | Oki Electric Ind Co Ltd | コンピュータ・システム |
US20060059315A1 (en) * | 2004-09-15 | 2006-03-16 | Broadcom Corporation | Nonuniform chip multiprocessor |
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