JP2017531963A - ポップ音雑音を最小限にし、または排除するための調節可能なランプアップ／ダウン利得を伴う増幅器 - Google Patents

Abstract

オーディオ増幅器の前置電力段ブロック内の可変ランプアップ／ダウン利得が、オーディオ増幅器によって出力される可聴ポップ音およびクリック音を低減させるために使用され得る。コントローラが、オーディオ増幅器の動作の間の可変ランプアップ／ダウン利得を調節してもよい。可変ランプアップ／ダウン利得は、コントローラの制御下でランプアップおよびランプダウン利得を用いる、パルス幅変調（ＰＷＭ）変調器／発生器として実装されてもよい。可変ランプアップ／ダウン利得は、前置電力段ブロックとフィードバックループとの間のオフセットの遷移を平滑にし、したがって、オーディオ増幅器の電力段ブロック内で増幅されるオフセットを低減させることによって、可聴ポップ音およびクリック音を低減させることができる。

Description

本出願は、２０１４年１０月２４日に出願された、Ｌｉｎｇｌｉ Ｚｈａｎｇらによる「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓｅｓ ｆｏｒ Ｍｉｎｉｍｉｚｉｎｇ ｏｒ Ｅｌｉｍｉｎａｔｉｎｇ Ｐｏｐ Ｎｏｉｓｅ ｆｏｒ ａｎ Ａｍｐｌｉｆｉｅｒ」という題名の米国仮特許出願第６２／０６８，２４５号の優先権の利益を主張する。上記文献は、参照することによって本明細書において援用される。

（開示の分野）
本開示は、電力増幅器に関する。より具体的には、本開示の一部は、限定ではないが、開ループ増幅器および閉ループ増幅器を含む、増幅器に対するポップ音雑音を最小限にする、または排除することに関わる、もしくはそれに関連する、方法、装置、および／または実装に関する。

（背景）
増幅器は、信号の振幅を増加させること等によって信号を増幅させる、または信号の他の処理を行うために使用され得る、電子デバイスである。２つの例示的増幅器として、開ループ増幅器および閉ループ増幅器が挙げられる。閉ループ増幅器の具体的実施例の１つは、Ｄ級増幅器である。図１は、先行技術によるそのような例示的閉ループＤ級増幅器アーキテクチャを示す。閉ループＤ級増幅器１００は、入力利得ブロック１２２と、加算器１０２と、ループフィルタ１０４と、パルス幅変調器（ＰＷＭ）変調器１０６と、電力段ブロック１０８とを含む、フィードフォワード経路を含む。増幅器１００はまた、電力段ブロック１０８の出力から開始し、加算器１０２に戻るように結合される、フィードバック経路１１０を含む。電力段ブロック１０８の出力は、スピーカ１１２または他の変換器を駆動させることができる。ループフィルタ１０４は、いくつかの積分器を含んでもよく、ＰＷＭ発生器１０６は、ＰＷＭ信号へのループフィルタ１０４出力を変調させる。

増幅器の別の実施例は、図１の増幅器１００に類似し得るが、フィードバック経路１１０を有しておらず、ループフィルタ１０４が、代わりに、アナログフィルタと置換されるであろう、開ループ増幅器である。閉ループ増幅器は、閉ループ増幅器が、概して、より優れた全高調波歪（ＴＨＤ）性能を提供し、より優れた電源電圧変動除去比（ＰＳＲＲ）を有し得るため、開ループ増幅器より好ましくあり得る。

図１に示されるような閉ループ増幅器または開ループ増幅器（図示せず）のいずれにおいても、ループフィルタ１０４またはアナログフィルタ（図示せず）は、ループフィルタ１０４の入力またはアナログフィルタの入力における第１の積分器からの直流（ＤＣ）オフセットＶ_ＯＳ１と、フィルタ出力において反射された他の下流積分器からの直流（ＤＣ）オフセットＶ_ＯＳ２とを有する。ＤＣオフセットは、次いで、閉ループ増幅器が閉ループ拡大状態から閉ループ定常状態に遷移するときのスピーカ電源投入および／または切断の間、ＰＷＭ変調器／発生器１０６によって拡大され、次いで、ＰＷＭ変調器／発生器１０６の固定利得とともに、スピーカ１１２に直接印加され得る。「閉ループ拡大状態」は、任意のループフィルタ減衰を伴わずに、ＤＣオフセットが増幅器出力において拡大される状態を指す。「閉ループ定常状態」は、ループフィルタがオフセットＶ_ＯＳ２をほぼゼロまで減衰させ、増幅器出力がＤＣオフセットＶ_ＯＳ１のみに対応する、状態を指す。ループフィルタ１０４の単位利得帯域幅に応じて、拡大ＤＣオフセットが抑制される前に、多くのサイクルを受け得る。遅延サイクルの間、拡大ＤＣオフセットは、完全に抑制されず、増幅器の出力は、アーチファクトを呈し得る。増幅器が、オーディオ増幅器内等のスピーカを駆動させるために使用されるとき、スピーカは、可聴ポップ音および／またはクリック音雑音を生成し得る。したがって、ＤＣオフセットＶ_ＯＳ１およびＶ_ＯＳ２をさらに低減または排除する必要がある。

従来のループフィルタ１０４、すなわち、アナログフィルタでは、ＤＣオフセットＶ_ＯＳ１は、典型的には、ポップ音雑音を低減させるために、はるかに低いレベルで設計されるが、ＤＣオフセットＶ_ＯＳ２は、閉ループ定常状態動作では、ＤＣオフセットＶ_ＯＳ２からの寄与が第１の積分器によって減衰され、ほぼゼロであるため、対処されない。

ＤＣオフセットならびに増幅器出力における可聴ポップ音およびクリック音を取り扱う方法の１つは、二重ループ増幅器アーキテクチャを使用することである。一実施例は、米国特許第８，６８６，７８９号（参照することによって本明細書に組み込まれる）に提供されている。図２は、先行技術による二重ループ増幅器を図示する、ブロック図である。二重ループ増幅器２００は、一次ループ２０４と、二次ループ２０６とを含む。二重ループ増幅器２００は、入力レジスタＲ_ＩＮを通してアナログ入力２５０を受信し、出力信号２５２を提供し、スピーカ２０２を駆動させる。一次ループ２０４は、ループフィルタ２０８と、パルス幅変調（ＰＷＭ）変調器／発生器２１０と、基準発生器２１２と、電力ドライバ２１４とを含む。

基準発生器２１２は、基準信号２５６を提供し、ＰＷＭ変調器／発生器２１０は、対応する変調信号２５８を提供する。一次ループ２０４はさらに、電力ドライバ２１４の出力およびループフィルタ２０８の入力に結合される、フィードバックレジスタＲ_ＦＤＢＫを有する。フィードバックレジスタＲ_ＦＤＢＫは、入力レジスタＲ_ＩＮおよび／またはプログラム可能利得と併せて、一次ループ２０４の利得を判定する。二次ループ２０６は、ループフィルタ２０８と、ＰＷＭ変調器／発生器２１０と、基準発生器２１２と、補助ドライバ２１６とを含む。二次ループ２０６はまた、補助レジスタＲ_ＡＵＸを含む。補助レジスタＲ_ＡＵＸは、補助ドライバ２１６の出力とループフィルタ２０８の入力との間に結合される。補助レジスタＲ_ＡＵＸは、入力レジスタＲ_ＩＮおよびプログラム可能利得と併せて、二次ループ２０６の利得を判定する。

図３は、例えば、図１のＰＷＭ変調器／発生器１０６として使用され得る、先行技術による例示的固定利得ＰＷＭ変調器／発生器３００を示す。ＰＷＭ変調器／発生器３００は、固定電流源３０２および３０４と、コンデンサＣと、増幅器３０６と、コンパレータ３０８および３１０とを含む。電流源３０２および３０４からの電流信号は、増幅器３０６の反転入力においてＰＷＭ変調器／発生器３００への入力の１つを提供し、非反転入力は、接地に結合されることができる。増幅器３０６の出力は、三角またはランプ基準信号Ｖ_ｒａｍｐであり、電圧信号Ｖ_ｒａｍｐは、コンパレータ３０８および３１０のための個別の反転入力のそれぞれにフィードされる。ループフィルタ出力Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭもまた、対応するコンパレータ３０８および３１０にフィードされる。コンパレータ３０８および３１０は、ループフィルタ出力Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭと基準電圧Ｖ_ｒａｍｐを比較し、デジタルＰＷＭ信号ＰＷＭ＿ＭおよびＰＷＭ＿Ｐをもたらす。

図４は、先行技術による図３におけるＰＷＭ変調器／発生器３００のためのコンパレータ３０８および３１０の電圧入力Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭならびに出力ＰＷＭ＿ＰおよびＰＷＭ＿Ｍに関する例示的信号タイミング図および例示的関係を示す。図４の略図に関して、ＰＷＭ変調器／発生器３００は、図１に示される閉ループアーキテクチャ内で構成されると仮定される。線４０２に示される変調器出力ＰＷＭ＿Ｄｉｆｆの平均電圧は、以下の方程式に従って判定される。
式中、Ｔは、ランプ周期または三角周期の半分であり、Ｖ_ＤＤは、変調器供給電圧である。ＰＷＭ変調器／発生器利得が、次いで、以下の方程式によって定義される。

線４０４として示されるランプ基準信号Ｖ_ｒａｍｐの傾きは、ＰＷＭ発生器３００の利得が固定され、変動しないため、固定される。Ｖ_ｒａｍｐの傾きは、固定され、図１の増幅器１００のループは、限定された帯域幅を有するため、ループ電源投入または切断の間、ループフィルタ１０４の出力における任意のオフセット電圧または信号は、ループフィルタ１０４が閉ループ拡大状態から閉ループ定常状態に遷移するとき、フィードフォワード経路を通して増幅され、電力段ブロック１０８から出力されるであろう。本増幅されたオフセットは、可聴ポップ音またはクリック音の形態等において、スピーカ１１２を通して聞こえ得る。

図４に戻って参照すると、閉ループ増幅器は、時間４１２として示される時間ｔ_１において電源がオンされる。電源がオンされる前、ループフィルタ差動出力は、ゼロであり、ＰＷＭ＿Ｄｉｆｆも、ゼロである。時間ｔ_１とｔ_２（時間４１４として示される）との間において、増幅器が閉ループ拡大状態にあるとき、直流（ＤＣ）オフセットが、ループフィルタ出力Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭにおいて現れ、ＰＷＭ発生器によって増幅され、非ゼロＰＷＭ＿Ｄｉｆｆを発生させる。時間ｔ_２後、ループフィルタは、オフセットの減衰を開始する。時間４１６における時間ｔ_３後、ループフィルタは、オフセットＶ_ＯＳ２が低レベルまで減衰され、わずかな残留オフセットＶ_ＯＳ１のみがＰＷＭ＿Ｄｉｆｆ信号内に残ると、閉ループ定常状態で起動する。

ここに記載された欠点は、代表にすぎず、単に、改良された電気構成要素、特に、携帯電話およびメディアプレーヤ等の消費者レベルデバイス内で採用される増幅器の必要性があることを強調するために含まれている。本明細書に説明される実施形態は、ある欠点に対処するが、必ずしも、ありとあらゆるものが、ここに説明される、または当技術分野において公知であるわけではない。

米国特許第８，６８６，７８９号明細書

（要約）
本開示の実施形態は、オーディオ増幅器の前置電力段ブロック内の可変ランプアップ／ダウン利得と、オーディオ増幅器の動作の間、可変ランプアップ／ダウン利得を調節する、コントローラとを提供することによって、オーディオ増幅器に関連する可聴ポップ音およびクリック音の問題を排除または有意に低減させる、すなわち、解消する。一実施形態では、可変ランプアップ／ダウン利得は、コントローラの制御下でランプアップおよびランプダウン利得を用いる、パルス幅変調（ＰＷＭ）発生器として実装されてもよい。可変ランプアップ／ダウン利得は、オフセットＶ_ＯＳ１およびＶ_ＯＳ２の遷移を平滑にし、したがって、オーディオ増幅器の電力段ブロック内で増幅されるオフセットＶ_ＯＳ１およびＶ_ＯＳ２を低減させることによって、可聴ポップ音およびクリック音を低減させることができる。

一実施形態によると、装置は、変換器による再現のために入力アナログ信号を受信するように構成される、入力ノード、入力ノードに結合され、入力アナログ信号を処理するように構成される、前置電力段ブロックであって、構成可能ランプアップ／ダウン利得を伴う構成要素を備える、前置電力段ブロック、前置電力段ブロックに結合され、処理入力アナログ信号を増幅させるように構成される、電力段ブロック、および／または電力段の出力と前置電力段ブロックの入力との間に結合される、フィードバックループ、および／または前置電力段ブロックに結合され、フィードバックループの遷移の間、前置電力段ブロックの構成可能利得を変動させるように構成される、コントローラを含んでもよい。

ある実施形態では、前置電力段ブロックのパルス幅変調（ＰＷＭ）変調器／発生器は、構成可能利得を有してもよい、構成可能利得は、前置電力段ブロックのループフィルタの複数のループフィルタ積分器の外側にあってもよい、コントローラが、前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させ、前置電力段ブロックに起因する電圧オフセットを低減させるように構成されてもよい、コントローラは、閉ループ拡大状態から閉ループ定常状態へのフィードバックループの遷移の間、前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させるように構成されてもよい、および／またはコントローラは、構成可能ランプアップ／ダウン利得を変動させ、電力段の出力におけるポップ音／クリック音レベルを減衰させるように構成されてもよい。

別の実施形態によると、方法は、増幅のための入力アナログ信号を受信すること、入力アナログ信号を前置電力段ブロック内で処理することであって、処理するステップは、前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させることを含む、こと、処理された信号を電力段ブロック内で増幅させること、および／またはフィードバックループを通して、増幅された信号を前置電力段ブロックにフィードバックすることであって、前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させるステップは、フィードバックループの遷移の間に生じる、ことを含んでもよい。

ある実施形態では、構成可能ランプアップ／ダウン利得を変動させるステップは、前置電力段ブロックのパルス幅変調（ＰＷＭ）変調器／発生器の構成可能ランプアップ／ダウン利得を変動させることを含んでもよい、構成可能ランプアップ／ダウン利得を変動させるステップは、前置電力段ブロックのループフィルタの複数のループフィルタ積分器の外側の構成可能ランプアップ／ダウン利得を変動させることを含んでもよい、構成可能ランプアップ／ダウン利得を変動させるステップは、フィードバックが、前置電力段ブロックおよび電力段ブロックの周囲のループを事実上閉鎖する、または閉ループ拡大状態から閉ループ定常状態に遷移した時点で、コントローラが始動することによって行われてもよい、構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、構成可能ランプアップ／ダウン利得を変動させ、前置電力段ブロック内の処理に起因する電圧オフセットを低減させることを含んでもよい、構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、閉ループ拡大状態から閉ループ定常状態へのフィードバックループの遷移の間、構成可能ランプアップ／ダウン利得を変動させることを含んでもよい、および／または構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、構成可能ランプアップ／ダウン利得を変動させ、電力段の出力におけるポップ音／クリック音レベルを減衰させることを含んでもよい。

別の実施形態によると、装置は、増幅器回路に結合するように構成されるコントローラを含んでもよい。コントローラは、増幅器回路の前置電力段ブロックおよび電力段ブロックの周囲のフィードバックループが閉ループ拡大状態から閉ループ定常状態に遷移する、開始時間を判定するステップ、フィードバックループ遷移の開始時間を判定後、増幅器回路の前置電力段ブロックの構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定するステップ、および／または判定されるランプアップ／ダウン利得に対して、フィードバックループが第１のステータスから第２のステータスに遷移する間、前置電力段ブロックの構成可能ランプアップ／ダウン利得を調節するステップを含む、ステップを行うように構成されてもよい。

ある実施形態では、コントローラは、構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定し、前置電力段ブロックに起因する電圧オフセットを低減させるように構成されてもよい、コントローラは、閉ループ拡大状態から閉ループ定常状態へのフィードバックループの遷移の間、構成可能ランプアップ／ダウン利得要素の利得を判定するように構成されてもよい、コントローラは、増幅器回路のパルス幅変調（ＰＷＭ）発生器のランプアップ／ダウン利得を判定するように構成されてもよい、および／またはコントローラは、増幅器回路のループフィルタの複数のループフィルタ積分器の外側の構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定するように構成されてもよい。

いくつかの実施形態では、本装置はまた、増幅器回路による増幅のために入力アナログ信号を受信するように構成される、入力ノードであって、増幅器回路に結合される、入力ノードと、増幅器回路の出力に結合される変換器であって、前置電力段ブロックによって処理され、電力段ブロックによって増幅された入力アナログ信号の表現を再現するように構成される、変換器とを含んでもよい、および／または増幅器回路は、入力ノードに結合される前置電力段ブロック、および／または前置電力段ブロックに結合される電力段ブロックであって、フィードバックループは、電力段ブロックの出力を前置電力段ブロックの入力に結合する、電力段ブロックを含んでもよい。

前述は、続く発明を実施するための形態がより深く理解され得るために、本発明の実施形態のある特徴および技術的利点をかなり広範に概略している。本発明の請求項の主題を形成する、付加的特徴および利点は、本明細書に後述されるであろう。開示される概念および具体的実施形態は、同一または類似目的を実施するために修正もしくは他の構造を設計するための基礎として容易に利用され得ることが、当業者によって理解されるはずである。また、そのような均等物構造は、添付の請求項に記載の本発明の精神および範囲から逸脱しないことが、当業者によって認識されるはずである。付加的特徴は、付随の図と併せて検討されることによって、以下の説明からより深く理解されるであろう。しかしながら、図はそれぞれ、例証および説明の目的のためだけに提供されており、本発明を限定することを意図するものではないことが、明示的に理解されるはずである。

開示されるシステムおよび方法のより完全な理解のために、ここで、付随の図面と関連して検討される以下の説明を参照する。

図１は、先行技術による、例示的閉ループＤ級増幅器アーキテクチャを図示する、ブロック図である。 図２は、先行技術による、二重ループ増幅器を図示する、ブロック図である。 図３は、先行技術による、例示的固定利得ＰＷＭ変調器／発生器を図示する、回路図である。 図４は、先行技術による、Ｄ級増幅器内の信号に関する例示的信号タイミング図および例示的関係を図示する、グラフである。 図５は、本開示の一実施形態による、可変ランプアップ／ダウン利得を伴う例示的閉ループＤ級増幅器アーキテクチャを図示する、ブロック図である。 図６は、本開示の一実施形態による、Ｄ級増幅器の例示的出力波形を図示する、グラフである。 図７は、本開示の一実施形態による、例示的可変またはランプ利得パルス幅変調（ＰＷＭ）変調器を図示する、回路図である。 図８は、本開示の一実施形態による、Ｄ級増幅器内の信号に関する例示的信号タイミング図および例示的関係を図示する、グラフである。 図９は、本開示の一実施形態による、例示的可変電流源を図示する、回路図である。

（詳細な説明）
増幅器内の構成要素間の電圧オフセットは、可変ランプアップ／ダウン利得ＰＷＭ変調器／発生器等の可変ランプアップ／ダウン利得を伴う構成要素の使用を通して低減され得る。本電圧オフセットは、増幅器によって拡大されると、オーディオ増幅器内でクリック音およびポップ音として聞こえ得る、非意図的アーチファクトを出力信号内に生じさせ得る。したがって、オーディオ増幅器内で使用される本開示の実施形態は、例えば、ランプアップおよびランプダウン利得を伴うＰＷＭ変調器／発生器を提供することによって、可聴ポップ音およびクリック音の問題を排除または低減させ得る。

可変利得アップ／ダウンＰＷＭ発生器を伴う閉ループＤ級増幅器の例示的実施形態が、図５に示される。閉ループＤ級増幅器５００は、図１の閉ループＤ級増幅器１００に類似するが、固定利得ＰＷＭ発生器１０６は、可変ランプアップ利得および／またはランプダウン利得を伴うＰＷＭ変調器／発生器５０６と置換される。閉ループＤ級増幅器５００は、加算器１０２を含む、フィードフォワード経路と、ループフィルタ１０４および可変利得を伴うパルス幅変調（ＰＷＭ）変調器／発生器５０６を含む、前置電力段ブロック５０４と、電力段ブロック１０８とを含む。増幅器５００はまた、電力段ブロック１０８の出力から開始し、加算器１０２に戻るように結合される、フィードバック経路１１０を含む。電力段ブロック１０８の出力は、スピーカ１１２または他の変換器もしくは他の負荷を駆動させてもよい。ループフィルタ１０４は、積分器を含んでもよく、ランプアップ利得および／またはランプダウン利得を伴うＰＷＭ変調器／発生器５０６は、ＰＷＭ波に、入力ノード５２２で受信され、入力利得ブロック５０２内で増幅されたアナログ入力信号を変調させ得る。

ＰＷＭ変調器／発生器５０６は、可変ランプアップ／ランプダウン利得を単一ループ増幅器システム内で提供してもよい。可変ランプアップ／ランプダウン利得は、スピーカ出力におけるポップ音／クリック音レベルを減衰させるために、閉ループ拡大状態等の第１のステータスから閉ループ定常状態等の第２のステータスへの平滑遷移を提供することに役立つ。ある実施形態では、可変またはランプ利得ＰＷＭ変調器／発生器５０６は、単純可変利得段の一部であってもよい。Ｄ級増幅器５００のループフィルタ１０４は、積分器に近似する、理想的低域通過フィルタであり得る。

ＰＷＭ変調器／発生器５０６の可変ランプアップ／ダウン利得等の前置電力段ブロック５０４の可変利得は、コントローラ５３２によって変動されてもよい。コントローラ５３２は、閉ループが閉ループ拡大状態から閉ループ定常状態に遷移する等、ループがある状態から別の状態への遷移を開始するように制御されると、利得のランプアップ／ダウンを開始してもよい。利得のランプアップ／ダウンは、線形ランプ、５−ステップランプ、１０−ステップランプ、または任意の他のランプ構成を含んでもよい。ランプ時間は、例えば、２００マイクロ秒、４００マイクロ秒、６００マイクロ秒、８００マイクロ秒、および１ミリ秒から選択されてもよい。

図６は、固定利得ＰＷＭ変調器／発生器１０６を実装する、Ｄ級増幅器１００の出力電圧（例えば、図１の電力段ブロック１０８の出力）と、可変利得ＰＷＭ変調器／発生器５０６を実装する、Ｄ級増幅器５００の出力電圧を比較する、例示的波形を示す。波形６０２は、固定利得ＰＷＭ変調器／発生器１０６を伴うＤ級増幅器１００の例示的出力電圧を示す。波形６０４は、ランプアップ利得および／またはランプダウン利得を伴うＰＷＭ変調器／発生器５０６を用いるＤ級増幅器５００の例示的出力電圧を示す。波形６０２は、利得がＰＷＭ発生器１０６に対して固定されると、１０ｍＶに等しいまたは約１０ｍＶである、オフセット電圧６０３が、増幅器１００の出力において明らかになることを示す。出力電圧は、閉ループ拡大状態の間、約２５マイクロ秒間、オフセット電圧６０３によって影響される。２００マイクロ秒時またはその辺りにおいて、ＰＷＭ発生器１０６の出力電圧は、閉ループ定常状態条件の間、２１１マイクロ秒時またはその辺りにおいて、ゼロに向かって低下し始め、そこに落ち着く。

Ｄ級増幅器５００への類似入力は、増幅器に最終的に到達するオフセットを低減させる改良された能力を示す。波形６０４は、利得が可変またはランプ（ランプアップまたはランプダウン等）するとき、そのようなオフセット電圧６０３が、Ｄ級増幅器５００の出力電圧に存在しない、または事実上明らかではないことを示す。そのようなオフセット電圧は、出力に存在しない場合、公称値である、または波形６０２のオフセット電圧６０３と比較して非常にわずかである。波形６０４は、例示的可変またはランプＰＷＭ発生器５０６が２００マイクロ秒以内にゼロ（０）利得から４（４）の利得にランプアップするときの挙動を示す。可変またはランプ利得のため、波形６０４は、Ｄ級増幅器５００の出力電圧が比較的に平坦であることを示す。公称またはわずかなオフセット電圧（例えば、概して、波形６０４内に認められ得ない）が存在し得るが、波形６０２内のオフセット電圧６０３と比較して明らかではない。波形６０６は、波形６０４の一部の分解図を示し、増幅器５００が閉ループ拡大状態にある間、約２００マイクロ秒で生じる、Ｄ級増幅器５００の出力内のわずかな増加およびランプアップを示す。２０３マイクロ秒時またはその辺りにおいて、増幅器５００の出力電圧は、低下し、出力電圧は、次いで、２１４マイクロ秒時またはその辺りにおいて、横ばいになり、約０ボルトに落ち着く。約２０３〜２１４マイクロ秒周期の間に生じる低下は、概して、増幅器５００のループが閉ループ拡大状態から閉ループ定常状態に遷移することと、閉ループが、増幅器５００の出力電圧の提供を引き継ぎ始めることとに起因する。波形６０６に示される電圧ランプアップおよびランプダウンの量は、３０マイクロボルトに近く、これは、波形６０２の１０ｍＶオフセット電圧６０３と比較して、５０ｄＢ低い。

前述され、図５の増幅器５００に示される、可変ランプアップ／ダウン利得は、ＰＷＭ変調器／発生器５０６によって提供されてもよい。他の実施形態では、可変ランプアップ／ダウン利得は、前置電力段ブロックのループフィルタの複数のループフィルタ積分器の外側にある構成要素等、増幅器５００の他の構成要素内で提供されてもよい。可変ランプアップ／ダウン利得を伴うＰＷＭ変調器／発生器５０６の実施形態は、図７に示される。図７は、本開示の一実施形態による例示的可変またはランプ利得パルス幅変調（ＰＷＭ）変調器を図示する、回路図である。ＰＷＭ変調器／発生器５０６は、図３のものに類似するが、電流源３０２および３０４を含む代わりに、ＰＷＭ変調器／発生器５０６は、代わりに、可変またはランプ（ランプアップおよび／またはランプダウン）電流源７０２および７０４を含む。ＰＷＭ変調器／発生器５０６はまた、コンデンサＣと、増幅器３０６と、コンパレータ３０８および３１０とを含む。

電流源７０２および７０４からの電流信号は、増幅器３０６の反転入力におけるＰＷＭ変調器／発生器５０６への１つの入力を提供し、非反転入力は、接地に結合されてもよい。増幅器３０６の出力は、三角またはランプ基準信号Ｖ_ｒａｍｐであってもよく、電圧信号Ｖ_ｒａｍｐは、対応するコンパレータ３０８および３１０のための個別の負の入力のそれぞれにフィードされる。ループフィルタ出力信号Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭは、対応するコンパレータ３０８および３１０に提供される。コンパレータ３０８および３１０は、ループフィルタ出力および三角またはランプ基準電圧Ｖ_ｒａｍｐを比較し、デジタルＰＷＭ信号ＰＷＭ＿ＭおよびＰＷＭ＿Ｐをもたらす。

増幅器５００の例示的動作は、図８の波形を通して示される。図８は、ＰＷＭ変調器／発生器５０６のためのコンパレータ３０８および３１０の電圧入力Ｖ_ｓｉｇＰおよびＶ_ｓｉｇＭならびに出力ＰＷＭ＿ＰおよびＰＷＭ＿Ｍに関する例示的信号タイミング図および例示的関係を図示する、グラフである。波形８０２として示される変調器出力ＰＷＭ＿Ｄｉｆｆの平均電圧は、以下の方程式に従って判定されてもよい。

ＰＷＭ発生器利得が、次いで、以下の方程式に従って算出されてもよい。

波形８０４として示されるＶ_ｒａｍｐ信号の傾きは、ＰＷＭ変調器／発生器５０６の利得が変動またはランプアップ／ランプダウンするため、変動するように示される。いくつかの実施形態では、Ｖ_ｒａｍｐ信号の傾きは、８Ｉ_０／Ｃから４Ｉ_０／Ｃから２Ｉ_０／ＣからＩ_０／Ｃと経時的に変動する。図５のコントローラ５３２は、増幅器５００が閉ループ拡大状態から閉ループ定常状態に遷移する時間後に開始して、８Ｉ_０／ＣからＩ_０／ＣへとＶ_ｒａｍｐ信号ランプ率を制御してもよい。

閉ループ増幅器は、時間８１２における時間ｔ_ｌで電源がオンにされる。電源がオンにされた後、ループフィルタ差動出力は、ゼロとなり得、したがって、ＰＷＭ＿Ｄｉｆｆは、ゼロである。時間ｔ_１とｔ_２（時間８１４）との間において、増幅器が閉ループ拡大状態にあるとき、ＰＷＭ変調器／発生器５０６の利得は、著しいオフセットまたは電圧ジャンプが回避もしくは最小限にされるような様式で変動またはランプされてもよい。時間ｔ_２後、ループフィルタは、オフセットを減衰させ始める。時間ｔ_３（時間８１６）後、ループフィルタは、オフセットＶ_ＯＳ２が低減されたレベルに減衰されると、閉ループ定常状態で起動する。さらに、非常にわずかな残留オフセットＶ_ＯＳ１のみ、ＰＷＭ＿Ｄｉｆｆに関して存在する。著しいオフセットまたは電圧ジャンプを回避もしくは最小限にすることによって、増幅器５００のスピーカ１１２における出力は、減衰されるピークを有し得る。

可変電流源７０２および７０４は、いくつかの実施形態では、図９に図示される回路によって実装されてもよい。図９は、本開示の一実施形態による例示的可変電流源を図示する、回路図である。可変電流源９００は、演算増幅器（ｏｐ ａｍｐ）９０２と、個別の電流信号Ｉ_０、Ｉ_０、２Ｉ_０、４Ｉ_０、８Ｉ_０、．．．、２^ＮＩ_０を提供する、複数の電界トランジスタ９０４、９０６、９０８、９１２、．．．、９１４とを含んでもよい。ｏｐ−ａｍｐ９０２の入力における基準電圧Ｖ_ｒｅｆおよびレジスタＲは、可変電流源９００から電流レベルを判定し得る。一実施形態では、図５のコントローラ５３２は、制御信号を通して基準電圧Ｖ_ｒｅｆを制御することによって、ランプアップ／ダウン利得を変動させてもよい。

ファームウェアおよび／またはソフトウェア内に実装される場合、前述の機能は、コンピュータ可読媒体上の１つ以上の命令もしくはコードとして記憶され得る。実施例として、データ構造でエンコードされた非一過性コンピュータ可読媒体およびコンピュータプログラムでエンコードされたコンピュータ可読媒体が挙げられる。コンピュータ可読媒体は、物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る、任意の利用可能な媒体であってもよい。一例として、限定ではないが、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気消去可能プログラム可能読取専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク読取専用メモリ（ＣＤ−ＲＯＭ）、または他の光ディスク記憶、磁気ディスク記憶もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で所望のプログラムコードを記憶するために使用され得、かつコンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。ディスク（Ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含む。概して、ディスク（ｄｉｓｋ）は、データを磁気的に再現し、ディスク（ｄｉｓｃ）は、データを光学的に再現する。前述の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

コンピュータ可読媒体上の記憶に加え、命令および／またはデータは、通信装置内に含まれる伝送媒体上の信号として提供されてもよい。例えば、通信装置は、命令およびデータを示す信号を有する、送受信機を含んでもよい。命令およびデータは、１つ以上のプロセッサに、請求項に概略される機能を実装させるように構成される。

本開示およびある代表的利点が、詳細に説明されたが、種々の変更、代用、ならびに改変が、添付の請求項によって定義される本開示の精神および範囲から逸脱することなく、本明細書に成され得ることを理解されたい。さらに、本願の範囲は、明細書に説明されるプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されることを意図するものではない。例えば、オーディオ増幅器は、発明を実施するための形態全体を通して説明されたが、本発明の側面は、無線電気通信回路のための増幅器および／または小信号を感知するための増幅器等の他の増幅器の設計に適用されてもよい。当業者が本開示から容易に理解するであろうように、本明細書に説明される対応する実施形態と実質的に同一機能を果たす、または実質的に同一結果を達成する、現在既存のもしくは後に開発されたプロセス、機械、製造、組成物、手段、方法、またはステップが、利用されてもよい。故に、添付の請求項は、その範囲内に、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むことが意図される。

Claims (19)

1. 装置であって、
   変換器による再現のために入力アナログ信号を受信するように構成された入力ノードと、
   前記入力ノードに結合され、前記入力アナログ信号を処理するように構成されている、前置電力段ブロックであって、前記前置電力段ブロックは、構成可能ランプアップ／ダウン利得を伴う構成要素を備える、前置電力段ブロックと、
   前記前置電力段ブロックに結合され、前記入力アナログ信号を処理することを増幅させるように構成されている、電力段ブロックと、
   前記電力段の出力と前記前置電力段ブロックの入力との間に結合されたフィードバックループと、
   前記前置電力段ブロックに結合され、前記フィードバックループの遷移の間、前記前置電力段ブロックの構成可能利得を変動させるように構成されている、コントローラと
   を備える、装置。
2. 前記前置電力段ブロックのパルス幅変調（ＰＷＭ）発生器は、前記構成可能利得を有する、請求項１に記載の装置。
3. 前記構成可能利得は、前記前置電力段ブロックのループフィルタの複数のループフィルタ積分器の外側にある、請求項１に記載の装置。
4. 前記コントローラは、前記前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させ、前記前置電力段ブロックに起因する電圧オフセットを低減させるように構成されている、請求項１に記載の装置。
5. 前記コントローラは、閉ループ拡大状態から閉ループ定常状態への前記フィードバックループの遷移の間、前記前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させるように構成されている、請求項１に記載の装置。
6. 前記コントローラは、前記構成可能ランプアップ／ダウン利得を変動させ、前記電力段の出力におけるポップ音またはクリック音レベルを減衰させるように構成されている、請求項１に記載の装置。
7. 方法であって、
   増幅器によって、増幅のための入力アナログ信号を受信することと、
   前記入力アナログ信号を前置電力段ブロック内で処理することであって、前記処理するステップは、前記前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させることを含む、ことと、
   前記処理された信号を電力段ブロック内で増幅させることと、
   フィードバックループを通して、前記増幅された信号を前記前置電力段ブロックにフィードバックすることであって、前記前置電力段ブロックの構成可能ランプアップ／ダウン利得を変動させるステップは、前記フィードバックループの遷移の間に生じる、ことと
   を含む、方法。
8. 前記構成可能ランプアップ／ダウン利得を変動させるステップは、前記前置電力段ブロックのパルス幅変調（ＰＷＭ）発生器の構成可能ランプアップ／ダウン利得を変動させることを含む、請求項７に記載の方法。
9. 前記構成可能ランプアップ／ダウン利得を変動させるステップは、前記前置電力段ブロックのループフィルタの複数のループフィルタ積分器の外側の構成可能ランプアップ／ダウン利得を変動させることを含む、請求項７に記載の方法。
10. 前記構成可能ランプアップ／ダウン利得を変動させるステップは、前記フィードバックが閉ループ拡大状態から閉ループ定常状態に遷移する時間の間、コントローラが前記ランプアップ／ダウン利得を変動させることによって行われる、請求項７に記載の方法。
11. 前記構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、前記構成可能ランプアップ／ダウン利得を変動させ、前記前置電力段ブロック内で処理することに起因する電圧オフセットを低減させることを含む、請求項１０に記載の方法。
12. 前記構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、閉ループ拡大状態から閉ループ定常状態への前記フィードバックループの遷移の間、前記構成可能ランプアップ／ダウン利得を変動させることを含む、請求項１０に記載の方法。
13. 前記構成可能ランプアップ／ダウン利得を変動させることを判定するステップは、前記構成可能ランプアップ／ダウン利得を変動させ、前記電力段の出力におけるポップ音／クリック音レベルを減衰させることを含む、請求項１０に記載の方法。
14. 装置であって、
    増幅器回路に結合するように構成されたコントローラを備え、前記コントローラは、
    前記増幅器回路遷移の前置電力段ブロックおよび電力段ブロックの周囲のフィードバックループが事実上閉鎖したことを判定するステップと、
    前記フィードバックループが事実上閉鎖したことを判定した後、前記増幅器回路の前置電力段ブロックの構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定するステップと、
    前記判定されたランプアップ／ダウン利得に対して、前記フィードバックループが第１のステータスから第２のステータスに遷移している間、前記前置電力段ブロックの構成可能ランプアップ／ダウン利得を調節するステップと
    を含むステップを行うように構成されている、装置。
15. 前記コントローラは、前記構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定し、前記前置電力段ブロックに起因する電圧オフセットを低減させるように構成されている、請求項１４に記載の装置。
16. 前記コントローラは、閉ループ拡大状態の第１のステータスから閉ループ定常状態の第２のステータスへの前記フィードバックループの遷移の間、前記構成可能ランプアップ／ダウン利得要素の利得を判定するように構成されている、請求項１４に記載の装置。
17. 前記コントローラは、前記増幅器回路のパルス幅変調（ＰＷＭ）発生器のランプアップ／ダウン利得を判定するように構成されている、請求項１４に記載の装置。
18. 前記コントローラは、前記増幅器回路のループフィルタの複数のループフィルタ積分器の外側の構成可能ランプアップ／ダウン利得要素のランプアップ／ダウン利得を判定するように構成されている、請求項１４に記載の装置。
19. 前記増幅器回路による増幅のための入力アナログ信号を受信するように構成された入力ノードであって、前記入力ノードは、前記増幅器回路に結合され、
    前記増幅器回路は、
    前記入力ノードに結合された前置電力段ブロックと、
    前記前置電力段ブロックに結合された電力段ブロックであって、前記フィードバックループは、前記電力段ブロックの出力を前記前置電力段ブロックの入力に結合する、電力段ブロックと
    を備える、入力ノードと、
    前記増幅器回路の出力に結合された変換器であって、前記変換器は、前記前置電力段ブロックによって処理され、かつ前記電力段ブロックによって増幅された前記入力アナログ信号の表現を再現するように構成されている、変換器と
    をさらに備える、請求項１４に記載の装置。