JP2017525164A - システム・イン・パッケージ(sip)デバイス用の改良された基板 - Google Patents
システム・イン・パッケージ(sip)デバイス用の改良された基板 Download PDFInfo
- Publication number
- JP2017525164A JP2017525164A JP2017528755A JP2017528755A JP2017525164A JP 2017525164 A JP2017525164 A JP 2017525164A JP 2017528755 A JP2017528755 A JP 2017528755A JP 2017528755 A JP2017528755 A JP 2017528755A JP 2017525164 A JP2017525164 A JP 2017525164A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- pads
- circuits
- package
- configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/1003—Non-printed inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10287—Metal wires as connectors or conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10522—Adjacent components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
同様のシステムSIPアセンブリのための特殊な、一般的な、または標準の基板の使用を可能にするための方法、システム、およびデバイスが開示される。システムの相互接続スキームによって定義される、必要とされるカスタム化は、カスタム化という目的のために基板上に配置され、故意に開いたままにされたパッド上で、ワイヤボンドを使用して適切な接続を作成することにより、パッケージ組立て中に行なわれる。ワイヤボンドリンクは、所与のシステム設計にとって必要とされるように変更され得る。
Description
この開示は、単一のパッケージにおける、1つまたは2つ以上の半導体回路および他のデバイスのためのパッケージングに関する。
背景
システム・イン・パッケージ(System In Package:SIP)は、半導体産業において、複数の集積回路、他のデバイスおよび受動部品を1つのパッケージに組立てるために使用することができる。SIPは、マイクロ電子システムの小型化を可能にするため、魅力的である。たとえば、サイズが数十平方センチメートルであるプリント回路基板(printed circuit board:PCB)を、およそ5平方センチメートル以下の単一のパッケージに小型化することができる。SIPは、デジタル、アナログ、メモリおよび他のデバイスといった多様なデバイス作製技術を用いたデバイスを、特定用途向け集積回路(Application-specific Integrated Circuit:ASIC)またはシステム・オン・チップ(System-on-a-Chip:SoC)のような単一のシリコン回路に集積することがともすれば不可能または非実用的である、ディスクリート回路、デバイス、センサ、電力管理および他のSIPといったコンポーネントと集積することを可能にする。SoCとは、シリコンの単一のモノリシックブロック上に異なる機能回路ブロックを組込んで1つのシステム回路を形成する、半導体産業において使用されるデバイスを指す。SIPで使用されるディスクリート回路は、非シリコンベースの回路を含んでいてもよい。
システム・イン・パッケージ(System In Package:SIP)は、半導体産業において、複数の集積回路、他のデバイスおよび受動部品を1つのパッケージに組立てるために使用することができる。SIPは、マイクロ電子システムの小型化を可能にするため、魅力的である。たとえば、サイズが数十平方センチメートルであるプリント回路基板(printed circuit board:PCB)を、およそ5平方センチメートル以下の単一のパッケージに小型化することができる。SIPは、デジタル、アナログ、メモリおよび他のデバイスといった多様なデバイス作製技術を用いたデバイスを、特定用途向け集積回路(Application-specific Integrated Circuit:ASIC)またはシステム・オン・チップ(System-on-a-Chip:SoC)のような単一のシリコン回路に集積することがともすれば不可能または非実用的である、ディスクリート回路、デバイス、センサ、電力管理および他のSIPといったコンポーネントと集積することを可能にする。SoCとは、シリコンの単一のモノリシックブロック上に異なる機能回路ブロックを組込んで1つのシステム回路を形成する、半導体産業において使用されるデバイスを指す。SIPで使用されるディスクリート回路は、非シリコンベースの回路を含んでいてもよい。
SIPの別の利点は、それが、SoCを生成するためにコンポーネントのいくつかまたはすべてを単一のモノリシックシリコン回路にさらに集積する前に、システムを検査するために試作品を構築することを可能にする、ということである。
マルチチップモジュール(Multi-Chip Module:MCM)としても公知である、従来のSIPについては、新しい従来のSIPシステムは各々、独特のカスタム基板を必要とする。そのようなカスタム基板は、独特の設計、広範なエンジニアリング、および広範な製造設置コストを伴うことが多く、このため、高コストおよびより長いサイクル時間を招く。これらは、低コストおよび迅速な試作が重要である場合、かなりの障壁である。これらの追加のコストおよびより長いサイクル時間はまた、複数のチップをシステムに集積するためにSIPを使用する追加の利点を利用するための少量システムの開発を妨げる。したがって、SIPのためのこれらの重要な機能すべてを依然として行なうことができる修正可能な基板およびPCBに対する、満たされていない要求が存在する。
概要
いくつかの実施形態によれば、SIPで使用される層の数を減少させることによってシステム設計および基板(PCB)設計の単純化が達成され、ワイヤボンドアレイを採用することによってシステムのファミリーのための単一基板の再使用を可能にする。ワイヤボンドアレイは、ファミリーの各システムによって必要とされるワイヤボンド接続に依存してワイヤボンド接続の変更を可能にし、修正可能な基板およびPCBを提供する。
いくつかの実施形態によれば、SIPで使用される層の数を減少させることによってシステム設計および基板(PCB)設計の単純化が達成され、ワイヤボンドアレイを採用することによってシステムのファミリーのための単一基板の再使用を可能にする。ワイヤボンドアレイは、ファミリーの各システムによって必要とされるワイヤボンド接続に依存してワイヤボンド接続の変更を可能にし、修正可能な基板およびPCBを提供する。
いくつかの実施形態では、SIPデバイス用の改良された基板が提供される。
いくつかの実施形態によれば、予め選択されたシステムのための単一のパッケージにおいて複数の回路を選択的に相互接続するためのシステムが提供される。このシステムは、予め選択された数のデバイスパッドをその表面上に含む基板を使用し、各デバイスパッドは、予め選択された数のデバイスワイヤボンドパッドを有する。基板はまた、予め選択された導電層を基板内に含んでいてもよく、各導電層はエッチング部分を含む。基板の表面はまた、アレイ状に配置され、前記導電層の予め選択されたエッチング部分に複数のビアを使用して接続された、予め選択された数の構成パッドを含む。別々に組立てるための外部コネクタを各々有する複数の回路が、基板上のデバイスパッド上に配置され、ダイパッドに関連付けられたデバイスワイヤボンドパッドに接続され得る。また、これらの回路は次に、デバイスワイヤボンドパッドおよび構成パッドを使用して相互接続されてもよい。回路を相互接続して統合システムを形成するために、予め選択された数のボンドワイヤを使用して、基板の表面上の構成パッドを相互接続することができる。回路、基板、およびワイヤボンドは、パッケージ内に含まれてもよい。
いくつかの実施形態によれば、予め選択されたシステムのための単一のパッケージにおいて複数の回路を選択的に相互接続するためのシステムが提供される。このシステムは、予め選択された数のデバイスパッドをその表面上に含む基板を使用し、各デバイスパッドは、予め選択された数のデバイスワイヤボンドパッドを有する。基板はまた、予め選択された導電層を基板内に含んでいてもよく、各導電層はエッチング部分を含む。基板の表面はまた、アレイ状に配置され、前記導電層の予め選択されたエッチング部分に複数のビアを使用して接続された、予め選択された数の構成パッドを含む。別々に組立てるための外部コネクタを各々有する複数の回路が、基板上のデバイスパッド上に配置され、ダイパッドに関連付けられたデバイスワイヤボンドパッドに接続され得る。また、これらの回路は次に、デバイスワイヤボンドパッドおよび構成パッドを使用して相互接続されてもよい。回路を相互接続して統合システムを形成するために、予め選択された数のボンドワイヤを使用して、基板の表面上の構成パッドを相互接続することができる。回路、基板、およびワイヤボンドは、パッケージ内に含まれてもよい。
いくつかの実施形態によれば、パッケージと、基板上に実装された複数の回路とを有する、改良された統合システムが提供され、前記さまざまな回路間の基板配線の一部は、前記基板における配線によって作られ、前記さまざまな回路間の追加の予め選択された配線は、組立てプロセス中にワイヤボンディング手法を使用して予め定められる。
ある局面では、実施形態は、SIPアセンブリを使用する同様のシステムのファミリーのための共通または標準基板の使用を可能にする。システムの予め選択された独特の相互接続スキームによって定義され得る、必要とされるシステムカスタム化は、システムで使用されるシステムコンポーネントおよびそのシステムのアプリケーションに依存して、複数の異なる独特のカスタム化されたワイヤボンドリンクパターンを作成できるという目的のために、基板の表面上に戦略的に配置され、故意に開いたままにされ、または接続されない構成パッド間に、ワイヤボンドを用いて予め選択された適切なリンクを作成することにより、組立て中に行なわれる。これらのワイヤボンドリンクは、たとえば最終パッケージングの直前に、システムの設計によって必要とされるように変更され得る。場合によっては、コンポーネント、用途、動作特性、および/または複雑性の点で著しく異なるシステムのために、共通または標準基板が使用されてもよい。
いくつかの実施形態によれば、基板は、たとえば電力レールおよび他の共通配線を扱うために、表面上のボンドワイヤに加えて、回路の異なる部分の相互接続のための複数の導電層も有することができ、そのため、変更可能な配線が表面上にあってもよく、固定配線が基板に埋め込まれていてもよい。いくつかの実現化例については、ワイヤボンドリンクは基板の追加層として作用してもよく、このため、基板内の導電層の数を減少させる。ワイヤボンドリンクは、基板および関連付けられたコンポーネントを新しいシステム実現のために再構成または再プログラミングするための柔軟性を提供する。
いくつかの実施形態によれば、回路実装構造が提供される。この構造は、回路およびデバイス用の実装パッドのためのリードフレームと、回路との相互接続のためのリードフィンガーと、フレームに取付けられ得る相互接続レールとを含んでいてもよい。
別の実施形態によれば、基板上で回路を相互接続するための方法が提供される。この方法では、構成パッドのアレイを含む基板上に、複数の回路が配置される。回路は、少なくとも1つの構成パッドと電気的に接続される。次に、導電層を使用して、配線が回路の一部同士の間に作られる。1つ以上の構成パッドを接続するために、回路間の配線はまた、ボンドワイヤを使用して作られる。
いくつかの実施形態では、リードフレームが提供される。リードフレームは、外部サポートフレーミングと、フレーミングに取外し可能に取付けられ得る複数のリードフィンガーと、リードフィンガーを使用してフレーミングに取外し可能に取付けられた複数のダイパッドと、フレーミングに取外し可能に取付けられた複数の内部相互接続レールとを含んでいてもよい。
別の実施形態によれば、基板上で回路を相互接続するための方法が提供される。この方法では、基板上に複数の回路が配置される。基板の表面上には、構成パッドがアレイ状に配置される。複数の回路は、少なくとも2つの構成パッドと接続される。次に、少なくとも2つの回路を相互接続するために、2つの構成パッド間の接続が、ワイヤボンドを使用して行なわれる。
別の実施形態によれば、統合システムを組立てるための方法が提供される。この方法では、第1の複数の回路が、第1の構成で、第1の基板上に配置される。基板の表面上には、複数のダイパッドおよび複数のワイヤボンドパッドがある。ある局面では、複数の回路の各々は、複数のワイヤボンドパッドのうちの少なくとも1つと電気的に接続される。基板の表面上には、アレイ状に配置された複数の構成パッドもある。次に、第1の複数の回路を相互接続して第1の統合システムを形成するために、複数の構成パッドのうちの2つ以上が、ボンドワイヤを使用して接続されてもよい。第2の組の回路も、第2の構成で、第2の基板上に配置され、第2の基板は第1の基板と同じレイアウトおよび構造を有する。場合によっては、第1および第2の基板は同一であってもよい。次に、第2の複数の回路を相互接続して第2の統合システムを形成するために、第2の基板の複数の構成パッドのうちの2つ以上が、ボンドワイヤを使用して接続され、第2の統合システムは第1の統合システムとは異なる。場合によっては、第1および第2のシステムは、コンポーネント、用途、動作特性、および/または複雑性の点で著しく異なっていてもよい。
この発明のこれらおよび他の特徴は、添付図面を用いてともに解釈される以下の詳細な開示から、当業者には明らかとなるであろう。
図面の簡単な説明
ここに援用され、明細書の一部を形成する添付図面は、この開示のさまざまな実施形態を示しており、この開示の原理を説明するために、および、当業者がここに開示された実施形態を作成して使用することを可能にするために、記載とともにさらに機能する。これらの図面では、同様の参照番号は、同一であるかまたは機能的に同様の要素を示す。
ここに援用され、明細書の一部を形成する添付図面は、この開示のさまざまな実施形態を示しており、この開示の原理を説明するために、および、当業者がここに開示された実施形態を作成して使用することを可能にするために、記載とともにさらに機能する。これらの図面では、同様の参照番号は、同一であるかまたは機能的に同様の要素を示す。
詳細な説明
ここで図1Aを参照すると、この図は、個々のパッケージ化コンポーネント102、104、106、108、110が組立てられた先行技術のシステムプリント回路基板(PCB)100の概要を示す。コンポーネント102、104、106、108、および110間の線120、122、124、および126は、PCB100内の同じまたは異なる導電層における、もしくはPCB100の表面上の、相互接続する金属導電トレースを示す。例示を容易にするために、結線120、122、124、および126は単一の線として示されているが、各々は、コンポーネント102、104、106、108、110間の複数の異なる配線であってもよい。
ここで図1Aを参照すると、この図は、個々のパッケージ化コンポーネント102、104、106、108、110が組立てられた先行技術のシステムプリント回路基板(PCB)100の概要を示す。コンポーネント102、104、106、108、および110間の線120、122、124、および126は、PCB100内の同じまたは異なる導電層における、もしくはPCB100の表面上の、相互接続する金属導電トレースを示す。例示を容易にするために、結線120、122、124、および126は単一の線として示されているが、各々は、コンポーネント102、104、106、108、110間の複数の異なる配線であってもよい。
ここで図1Bを参照すると、この図は、同様の一組のデバイス102、104、106、108、および110のためのものであるものの、パッケージ化されていないデバイスが表わされた、先行技術のSIP構成130を示す。図1Bでは、シリコンダイ140、142、144、146、および148が、図1Aからのデバイス102、104、106、108、110を表わしてそれらに取って代わり、SIP基板130上へと組立てられて基板にワイヤボンディングされている。SIP基板は、各ダイ用のダイ接着パッドと、ワイヤボンドパッドとを有し、ワイヤボンドパッドは、例示を容易にするために、ダイ140用の156a、156b、156c、156d、同様に残りのダイ142用(ワイヤボンドパッド154)、144用(ワイヤボンドパッド152)、146用(ワイヤボンドパッド150)、148用(ワイヤボンドパッド158)のように集合的に描かれる。対応する配線はSIP基板内にあり、代表的な配線160、162、164、および166によって示される。各配線は、例示を容易にするために単一の線として示されているが、複数のそのような配線を各々表わしていてもよい。ダイサイズが典型的には、図1AのPCB100上に実装された個々のパッケージ化コンポーネント102、104、106、108、および110よりもはるかに小さいため、結果として生じるSIPサイズは、はるかにより小さい。にもかかわらず、図1BのSIP用の基板130は、所望のシステムのために必要とされる代表的なダイ140、142、144、146、および148間の独特の配線のため、任意の所与のシステム設計のためにカスタム作製されなければならない。SIPの利点は、スペースの節約、電力の減少、性能の向上、および、異なる技術で作られたデバイスを使用する能力を含む。欠点は、各システムがそれ自体の独特のネットリストを有するため、各SIP基板130は独特のルーティング線160、162、164、および166を用いてカスタム製作され、パターン化される、ということである。これは、サンプルを作製するためのより高い設計、製作および認定コスト、ならびにより長いリードタイムをもたらす。
図1Cを参照すると、この図は、ダイパッド172、174、176、178、および180と、ダイ172用のワイヤボンドパッド188a、b、c、d、同様に残りのダイ174、176、178、および180用のワイヤボンドパッドとを示す、先行技術SIPを示す。この例では、基板は、たとえば、さまざまな線190、192、194、196で示すような必要な配線のために、PCB170で金属トレース190、192、194、および196をエッチングすることによって、有線接続されている。たとえば、配線190は、1つのダイ172の1つのボンドパッド188cを、異なるダイ180のボンドパッド186cに接続する。各配線190、192、194、196は、例示のために単一の配線として示されているが、あるダイの複数のパッド間の複数のそのような配線を各々表わしていてもよい。これらの配線は、半導体技術において周知であるように、PCBを作る際に別々にエッチングされ、他の金属層から適切に絶縁されるものの、いわゆるビアを介してダイのワイヤボンドパッドに接続された1つ以上の金属レベルとして、PCB170の表面上にあってもよく、または基板に埋め込まれていてもよい。
図2を参照すると、この図は、ダイパッド252、254、256、258、および260を含む構成可能SIP基板250を含むパッケージ240の一実施形態を示す。この図は、ダイパッド252用のワイヤボンドパッド290(a〜d)も示す。ダイパッド254、256、258、および260も同様に、ワイヤボンドパッドに関連付けられてもよい。基板250は、構成パッドのアレイ270をさらに含む。ダイパッド252はダイを実装するために使用されてもよく、一方、ワイヤボンドパッド290(a〜d)は、基板とダイとの間、または基板と回路との間に局所的接続を作るために使用されてもよい。アレイ270に見られる構成パッドは、次に個々のダイまたは回路を相互接続する際に使用するために、ワイヤボンドパッドに電気的に結合される。
いくつかの実施形態によれば、ボンドワイヤ(ワイヤボンドとも呼ばれる)は、アレイ270の選択された構成パッド間に接続を形成して、選択された回路を相互接続するために使用されてもよい。ある局面によれば、構成パッドアレイ270は、基板250の中央に位置する。いくつかの実施形態では、基板250は、固定接続または有線接続のためにエッチングされた導電層およびビアを使用したPCBである。いくつかの点で、基板250は部分的にしか完成されておらず、図1Cに示す配線190、192、194、および196といった、必要とされるシステム結線をすべて有するとは限らない。追加の接続は、選択された構成パッド間のワイヤボンド接続によって提供されてもよい。
図2に示す実施形態を引き続き参照すると、構成パッドのアレイ270は、SIP基板(またはPCB)250の表面上の中央の位置で作製されるように示されているが、他のあらゆる所望の位置に配置されてもよい。アレイ270における各構成パッドは、SIP基板(またはPCB)250上の、ダイ252用の1つ以上の独特の個々のワイヤボンドパッド290(a〜d)、同様に他の各ダイ254、256、258、および260用のワイヤボンドパッドに、別々に相互接続されてもよい。加えて、アレイ270には、ジャンパーパッドと呼ばれる、ワイヤボンドパッドに直接接続されない構成パッドが含まれていてもよく、それらは、パッド間により長い距離の結線を作るためのジャンパーコネクタとして機能できる。ある局面では、回路(たとえば1〜5)間の任意の所望のまたは予め選択された配線が、アレイのパッド上の任意の選択可能なワイヤボンドパターン(たとえば272、274、276、278、および280)を使用して、ワイヤボンディングによって完成されてもよい。これは、たとえば、1つ以上のジャンパーパッドの使用を含んでいてもよい。
ある局面では、構成パッドアレイ270は、予め選択され、かつ変更可能であるワイヤボンド接続を容易に行なうために、回路/ダイ位置から中央位置または他の便利な位置にパッドを入れ替える。このワイヤボンドパターン272、274、276、278、および280は、所望のシステムアプリケーションの機能としての異なるシステムダイと所望のシステムのために使用されるダイまたはコンポーネントとの間に必要とされる配線を達成するために、組立て中に変更されてもよい。いくつかのコンポーネントは電気的に同じであってもよいが、異なる製造業者によって作られていてもよく、異なるピン配列を有していてもよい。アレイ270に示されるような構成パッドの使用は、同じ同等のコンポーネントの代わりに異なるベンダーコンポーネントを用いることを容易に可能にする。同様に、ここに示す実施形態は、複数のシステムのパッケージングが、共通または標準基板を使用して、コンポーネント、用途、および/または複雑性の点で著しく異なっていてもよい、ということを可能にする。
いくつかの実施形態に従ったSIPは、デジタル、アナログ、メモリおよび他のデバイスといった多様なデバイス作製技術を用いたデバイスと、ASICまたはSoCのような単一のシリコン回路に集積することがともすれば不可能または非実用的である、デバイス、センサ、電力管理、さらには他のSIPを含むディスクリート回路といったコンポーネントとを集積することを可能にする。SIPで使用されるこれらの他のディスクリート回路は、非シリコンベースの回路を含んでいてもよい。
図3Aを参照すると、いくつかの実施形態に従った2チップSIP基板300が示されている。図3Aでは、回路302および304は外部パッドを有する。たとえば、回路302は合計24個の外部パッドを有し、回路304は16個の外部パッドを有する。いくつかの実施形態では、回路302および304は個々のデバイスであってもよい。
回路302および304はまた、パッケージ化された回路用の関連付けられたリードフィンガー、またはパッケージ化されていないダイ用のボンドワイヤといった、ワイヤボンドパッド310および312への電気的接続のためのコンポーネントをそれぞれ含む。それらのコンポーネントは、基板の表面上でリードフィンガー(またはボンドワイヤ)を介して回路302または回路304をワイヤボンドパッドに電気的に接続するために使用されてもよい。図3Aに示すように、リードフィンガー330は回路302をワイヤボンドパッド310に接続し、リードフィンガー332は回路304をワイヤボンドパッド312に接続する。例示を容易にするために、回路302、304間の、および他の外部パッドとの他の配線が存在していてもよいが、個々には標示されない。構成パッドのアレイ306も示され、図2の構成パッド270のアレイと同様である。アレイ306に見られる構成パッドは、電気的結線340および342を使用してワイヤボンドパッド310および312に電気的に結合され、構成パッドが次に個々の回路302、304を相互接続する際に使用されることを可能にする。例示を容易にするために、回路302、304、ならびに追加のワイヤボンドパッドおよび構成パッド間の他の配線が存在していてもよいが、個々には標示されない。
図3Bを参照すると、図3Aからのアレイ306の拡大図が提供される。この例では、図3Aの回路302用のリードフィンガー(またはボンドワイヤ)330は、構成パッドアレイ306における少なくとも1つの関連付けられた構成パッド360を有する。ワイヤボンドパッド310は、リードフィンガー330を介して回路302に接続され得るが、電気的結線340を使用して構成パッド360にも接続され得る。同様に、回路304用のリードフィンガー(またはボンドワイヤ)332のために、対応するパッド362がある。ワイヤボンドパッド312は、リードフィンガー332を介して回路304に接続され得るが、電気的結線342を使用して構成パッド362にも接続され得る。回路302、304と構成パッドアレイ306との他の接続が存在していてもよいが、例示を容易にするために標示されない。構成パッドアレイ306は、基板300の中央にあるとして示されているものの、基板300上のさまざまな位置における複数のアレイであってもよい。アレイ306における任意の構成パッドと回路に関連付けられた外部パッドとの間の配線は、基板のさまざまな層において導電性エッチングを使用して作られる。アレイにおけるどの構成パッドも、アレイにおける他のパッド、または基板上の他の素子への複数の配線を有していてもよい。例示的な基板については、PCB300のための始点は、固定接続または有線接続のためにエッチングされた導電層およびビアを使用してもよく、これまで図1Cに示されたものの図3Bには示されていない配線190、192、194、および196といったすべてのシステム結線について部分的にしか完成されておらず、または、入力、出力および電力のためのオフ基板結線を含むすべての必要とされる配線についてアレイ306のみに依存する。
引き続き図3Bを参照すると、構成パッド361は、複数の構成パッドが単一のワイヤボンドパッドおよび回路302に接続され得ることを実証する。この接続は内部で起こってもよい。この接続はまた、冗長性を提供し、回路302および/または回路304のためのワイヤボンディングを容易にすることを助けてもよい。図3Bは、回路302に電気的に接続された構成パッドを「空白の」矩形として示し、回路304に電気的に接続された構成パッドを「斜行平行模様の」矩形として示す。アレイ306はまた、基板内のどの層にも接続されない追加のジャンパーパッド364を有していてもよい。図3Bは、ジャンパーパッド364を「塗りつぶされた」矩形として示す。これらのジャンパーパッド364は基板の表面上に載っていてもよく、たとえば、互いに離れた構成パッド360および362を接続するために使用されてもよい。ジャンパーパッド364はまた、高周波信号を含むワイヤ間のクロストークを回避するためといった、ワイヤボンドルートを移動させる他の理由がある場合に、使用されてもよい。配線はまた、ボンドワイヤ368で形成された結線からわかるように、ジャンパーパッド364を使用せずに作られてもよい。そのような相互接続する複数のボンドワイヤが、基板上に位置するダイ間に適切な配線を作るために採用されてもよい。したがって、基板上のシステムの機能性は、基板上の回路を表わすアレイにおける構成パッド間の異なる一組のボンドワイヤを用いて、予め選択された異なる一組の配線を単に使用するだけで、組立て中に容易にプログラミングされ、必要に応じて変更されてもよい。
図4を参照すると、基板400が示されている。いくつかの実施形態によれば、電力リング420および接地リング422といった追加の電力および接地結線が、ダイパッド402の周りに設けられる。これらのリング420、422は、チップまたはダイ上の任意の周辺位置からの電力および接地のためのワイヤボンディングにおける柔軟性を可能にする。追加の回路またはダイ404、406、408、および410が各々、それらの関連付けられたダイパッドとともに示されている。構成パッドのアレイ480も示されている。また、インダクタ450および減結合キャパシタパッド432、434がダイ402、404について示されているが、他の受動回路素子(抵抗器など)がそのように配置され利用されてもよい。同様のキャパシタパッドが、ダイ408、410用のダイワイヤボンドパッドの近くに示されている。インダクタ450は、ボンドワイヤ490を介してダイパッド406用のワイヤボンドパッドに相互接続されるように示されている。図示されていないものの、ボンドワイヤ490はまた、ダイパッド406用のワイヤボンドパッドではなく、アレイ480における任意のパッドと相互接続してもよい。同様の態様で、ボンドワイヤ482、484は、組立て中、ダイパッド位置402、404、406、408、および410に位置する基板400上のコンポーネント(能動素子および/または受動素子であり得る)のために、アレイにおいて配線を作る。PCB400は、固定接続または有線接続のためにエッチングされた導電層およびビアを使用してもよく、または、アレイ480を使用してすべての配線を作ることに依存してもよい。
図5を参照すると、ある実施形態に従った2チップリードフレームパッケージ500が示されている。パッケージ500は、2つのダイパッド502、504を含む。ボンドワイヤ520、522、524、および526は、パッケージ500用のダイとリード510、512、514、および516との間の配線を示す。金属レール550が、リードフレーム支持構造に相互接続されたパッケージの中央に設けられる。この金属レール550は、チップ504の向こう側のパッドに接続するためのジャンパーレールとして使用されてもよく、もしくは、それは電力または接地レールとして使用されてもよい。図5には、そのようなレール550、552が2つだけ示されている。ボンドワイヤ530、532は、組立て中に作られた、ダイと金属レール550との間の配線を示す。リードフレームパッケージは、そのようなレールを複数含んでいてもよい。これらのレールはリードフレーム作製中にリードフレーム支持構造の残りに接続されるが、レールからリードフレーム構造まで延在する支持区分は、リードフレーム支持構造の残りが除去されるパッケージ単体化動作中、切り取られて分離される。図5では、図3Bのアレイ306は、選択可能な配線を作るためにパッドのアレイと同じ役割を果たす金属レールまたはフィンガー550、552によって取って代わられている。リードフレームパッケージの場合、関連付けられたリードフィンガーは、分離されたリードフレームパッドにワイヤボンディングされてもよく、分離されたリードフレームパッドは、リードフレームパッケージ内に含まれた2つ以上の異なるチップを接続するための、または、同じチップの2つ以上の部分を接続するための接合部として使用されてもよい。
ここで図6を参照すると、基板上で回路を相互接続するための方法を示すフローチャート600が示されている。方法600の第1のステップ601で、基板、たとえば基板250上に複数の回路が配置される。回路は、電力管理、他のSIP、基板、通信または非シリコンベースの回路といった、センサ、メモリ、デジタル、アナログまたは他のディスクリートデバイスおよびコンポーネントのうちの1つ以上であってもよい。例示的な一実施形態では、基板は、アレイ270状に配置された構成パッドを基板表面上に含み、複数の回路は、少なくとも2つの構成パッドに電気的に接続される。ステップ602で、少なくとも2つの回路を相互接続するために、2つ以上の構成パッドが、ワイヤボンドを使用して接続される。
ここで図7を参照すると、システム統合のための方法を示すフローチャート700が示されている。方法700の第1のステップ701で、基板250などの第1の基板のダイパッド上に、第1の複数の回路が第1の構成で配置される。例示的な一実施形態では、第1の基板上の回路は、基板への電気的接続のためのワイヤボンドパッドと関連付けられる。また、ワイヤボンドパッドは、構成パッドに電気的に接続される。構成パッドは、構成パッドのアレイ270などのアレイ形状で配置されてもよい。いくつかの実施形態では、複数の回路は、基板への電気的接続のための少なくとも1つの外部コネクタを、ワイヤボンドパッドで含む。また、回路は、電力管理、他のSIP、基板、通信または非シリコンベースの回路といった、センサ、メモリ、デジタル、アナログまたは他のディスクリートデバイスおよびコンポーネントのうちの1つ以上であってもよい。
ステップ702で、第1の複数の回路を相互接続して第1の統合システムを形成するために、2つ以上の構成パッドが、たとえばボンドワイヤを使用して接続される。例示的な一実施形態では、アレイの少なくとも1つの構成パッドは、ワイヤボンドパッドに直接接続されないジャンパーパッドである。いくつかの実施形態では、ジャンパーパッドは、構成パッドを接続するために使用されてもよい。構成パッドは、ワイヤ長を最小限にする態様で接続されてもよい。
ステップ703で、第2の基板のダイパッド上に、第2の一組の回路が第2の構成で配置される。例示的な一実施形態では、第2の構成は第1の構成とは異なる。しかしながら、第2の基板は、第1の基板と同じレイアウトおよび構造を有する。ある局面では、第1および第2の基板は同一であってもよい。第2の基板上の回路は、第2の基板への電気的接続のためのワイヤボンドパッドと関連付けられる。また、ワイヤボンドパッドは、構成パッドに電気的に接続される。構成パッドは、アレイ形状で配置されてもよい。また、第2の一組の回路は、電力管理、他のSIP、基板、通信または非シリコンベースの回路といった、センサ、メモリ、デジタル、アナログまたは他のディスクリートデバイスおよびコンポーネントのうちの1つ以上であってもよい。
ステップ704で、第2の複数の回路を相互接続して第2の統合システムを形成するために、第2の基板上の2つ以上の構成パッドが、ボンドワイヤを使用して接続される。例示的な一実施形態では、アレイの少なくとも1つの構成パッドは、ダイパッドに直接接続されないジャンパーパッドである。いくつかの実施形態では、ジャンパーパッドは、構成パッドを接続するために使用されてもよい。構成パッドは、ワイヤ長を最小限にする態様で接続されてもよい。ある局面によれば、第2の統合システムは、第1の統合システムとは異なる。いくつかの実施形態では、第1および第2のシステムは、共通または標準基板を使用して、コンポーネント、用途、および/または複雑性の点で著しく異なっていてもよい。
この開示はある例示的な実施形態を説明してきたが、この発明は必ずしもこれらの実施形態に限定されない。したがって、ここに説明されていない他の実施形態、変形、および改良は、この発明の範囲から除外されない。そのような変形は、基板に取付けられ得る、新しい基板材料、説明されなかったものの半導体技術において周知である異なる種類のデバイス、または、採用され得る新しいパッケージング概念を含むものの、それらに限定されない。添付された請求項によって定義されるようなこの発明の精神および範囲から逸脱することなく、さまざまな変更、置換および修正をここに行なうことができる。
Claims (23)
- 単一のパッケージにおける複数の回路のためのパッケージ(240)であって、
予め選択された数の導電層を含む基板(250)を含み、各層は、前記基板の表面上のダイパッド(252)用の1つ以上のデバイスワイヤボンドパッド(290a、290b、290c、290d)に少なくとも1つのビアを使用して接続されたエッチング部分を含み、前記基板は、少なくとも1つのアレイ(306)状に配置され、前記導電層の予め選択された部分にビアを用いて接続された、予め選択された数の構成パッド(360、362)を、前記基板の前記表面上に含み、前記パッケージはさらに、
前記デバイスワイヤボンドパッドを使用して前記基板の前記表面上に組立てるための、外部コネクタ(330、332)を有する複数の回路(302、304)を含み、少なくとも1つのデバイスワイヤボンドパッドが少なくとも1つの構成パッドに電気的に接続され、前記パッケージはさらに、
前記予め選択された数の構成パッドを使用して前記複数の回路の一部同士を相互接続する、第1の予め選択された数のボンドワイヤ(368)を含み、前記複数の回路、前記基板、および前記ボンドワイヤは、パッケージ内に含まれる、パッケージ。 - 前記導電層の前記エッチング部分を使用した、前記回路間の第2の予め選択された数の配線をさらに含む、請求項1に記載のパッケージ。
- 予め定められたシステム統合のためのパッケージ(240)であって、
予め選択された数のダイパッド(252、254、256、258、260)をその表面上に含む基板(250)を含み、各ダイパッドは、予め選択された数のデバイスワイヤボンドパッド(290a、290b、290c、290d)を有し、前記基板は、前記基板表面上の予め選択された数の構成パッド(360、362)に少なくとも1つのビアを使用して接続するエッチング部分を有する1つ以上の導電層を含み、前記構成パッドは、少なくとも1つのアレイ(270)状に配置され、前記パッケージはさらに、
前記デバイスワイヤボンドパッドのうちの1つ以上と別々に接続するための外部コネクタを有する、前記基板の前記表面上の前記ダイパッドのうちの1つの上に組立てるための複数の回路(302、304)と、
前記基板の前記表面上の前記予め選択された数の構成パッドを使用して前記回路の一部同士を相互接続する、予め選択された数のボンドワイヤ(368)とを含む、パッケージ。 - 前記基板は、前記パッケージの外側の外部コネクタと相互接続される、予め選択された入力および出力をさらに含む、請求項1〜3のいずれかに記載のパッケージ。
- 前記回路は、電力管理、他のSIP、基板、通信または非シリコンベースの回路といった、センサ、メモリ、デジタル、アナログおよび他のディスクリートデバイスおよびコンポーネントのうちの1つ以上を含む、請求項1〜4のいずれかに記載のパッケージ。
- 前記基板導電層は、シリコン、セラミック、FR4、プラスチック、金属、非金属のうちの1つ以上を含む、請求項1〜5のいずれかに記載のパッケージ。
- 前記構成パッドのうちの少なくとも1つはジャンパーパッドである、請求項1〜6のいずれかに記載のパッケージ。
- 前記基板は、異なるコンポーネントまたは動作特性を有するシステムに当てはまるように構成された共通基板である、請求項1〜7のいずれかに記載のパッケージ。
- 基板(250)であって、
予め定められたエッチング部分を含む、前記基板内の予め選択された数の導電層と、
前記エッチング部分と相互接続された、少なくとも1つのアレイ(306)状に配置された前記基板の表面上の複数の構成パッド(360、362)と、
前記基板の前記表面上に配置された複数のダイパッドとを含み、
各ダイパッドは1つ以上の関連付けられたデバイスワイヤボンドパッドを有し、前記デバイスワイヤボンドパッドは、前記デバイスワイヤボンドパッドを前記構成パッドと相互接続するために前記エッチング部分と相互接続される、基板。 - 前記基板導電層は、シリコン、セラミック、FR4、プラスチック、金属、非金属のうちの1つ以上を含む、請求項9に記載の基板。
- 前記基板は、少なくとも1つのインダクタ(450)をさらに含み、前記インダクタは、前記インダクタと関連付けられたボンドパッドを有する、請求項9または10に記載の基板。
- 前記基板は、1つ以上のキャパシタ(432、434)用の1つ以上のアタッチメントをさらに含む、請求項9〜11のいずれかに記載の基板。
- デバイス用の実装パッドを有するリードフレーム(500)と、
前記デバイスとの相互接続のためのリードフィンガー(520、522、524、526)と、
前記フレームに着脱自在に取付けられた相互接続レール(550、552)とを含む、回路実装構造。 - 外部サポートフレーミングと、
前記フレーミングに取外し可能に取付けられた複数のリードフィンガー(520、522、524、526)と、
前記リードフィンガーによって前記フレーミングに取外し可能に取付けられた複数のダイパッド(502、504)と、
前記フレーミングに取外し可能に取付けられた複数の内部相互接続レールとを含む、リードフレーム。 - 前記複数の内部相互接続レールの一部は、前記リードフィンガーの一部に取付けられている、請求項14に記載のリードフレーム。
- 基板(250)上で回路(302、304)を相互接続するための方法(600)であって、
アレイ(306)状に配置された複数の構成パッド(360、362)をその表面上に含む基板上に、複数の回路を配置するステップ(601)を含み、前記複数の回路は、前記複数の構成パッドのうちの少なくとも2つのパッドと電気的に接続され、前記方法はさらに、
2つ以上の構成パッドを接続するために、ワイヤボンド(368)を使用して、前記回路のうちの少なくとも2つの間に予め選択された配線を作るステップ(602)を含む、方法。 - 前記基板における導電層を使用して、前記回路の一部同士の間に予め選択された固定配線を作るステップをさらに含む、請求項16に記載の方法。
- 前記構成パッドのうちの少なくとも1つはジャンパーパッドであり、ワイヤボンドを使用した前記回路のうちの少なくとも2つの間の前記予め選択された配線は、前記ジャンパーパッドへの結線を含む、請求項16または17に記載の方法。
- 統合システムを組立てる方法(700)であって、
複数のダイパッド(252、254、256、258、260)、複数のワイヤボンドパッド(290a、290b、290c、290d)、およびアレイ(306)状に配置された複数の構成パッド(360、362)をその表面上に有する第1の基板(250)上に、第1の複数の回路(302、304)を第1の構成で配置するステップ(701)を含み、前記複数の回路の各々は、前記複数のワイヤボンドパッドのうちの少なくとも1つと電気的に接続され(330、332)、前記複数のワイヤボンドパッドの各々は、前記複数の構成パッドのうちの少なくとも1つと電気的に接続され(340、342)、前記方法はさらに、
前記第1の複数の回路を相互接続して第1の統合システムを形成するために、ボンドワイヤ(368)を使用して前記複数の構成パッドのうちの2つ以上を接続するステップ(702)と、
第2の基板上に、第2の複数の回路を第2の構成で配置するステップ(703)とを含み、前記第2の基板は、前記第1の基板と同じレイアウトおよび構造を有し、前記方法はさらに、
前記第2の複数の回路を相互接続して第2の統合システムを形成するために、ボンドワイヤを使用して前記第2の基板の前記複数の構成パッドのうちの2つ以上を接続するステップ(704)を含み、前記第1の統合システムは前記第2の統合システムとは異なる、方法。 - 前記回路のうちの少なくとも1つは、電力管理、他のSIP、基板、通信または非シリコンベースの回路といった、センサ、メモリ、デジタル、アナログおよび他のディスクリートデバイスおよびコンポーネントのうちの1つ以上を含む、請求項16〜19のいずれかに記載の方法。
- 少なくとも1つの基板は、前記基板内に少なくとも1つの金属層を有する、請求項16〜20のいずれかに記載の方法。
- 前記複数の回路の各々は少なくとも1つの外部コネクタを含み、前記方法は、前記外部コネクタをワイヤボンドパッドに電気的に接続するステップをさらに含む、請求項16〜21のいずれかに記載の方法。
- 前記構成パッドのうちの少なくとも1つはジャンパーパッドである、請求項19〜22のいずれかに記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462070027P | 2014-08-14 | 2014-08-14 | |
US62/070,027 | 2014-08-14 | ||
PCT/US2015/045022 WO2016025693A1 (en) | 2014-08-14 | 2015-08-13 | Improved substrate for system in package (sip) devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017525164A true JP2017525164A (ja) | 2017-08-31 |
Family
ID=55304620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017528755A Pending JP2017525164A (ja) | 2014-08-14 | 2015-08-13 | システム・イン・パッケージ(sip)デバイス用の改良された基板 |
Country Status (5)
Country | Link |
---|---|
US (2) | US10204890B2 (ja) |
JP (1) | JP2017525164A (ja) |
CN (1) | CN106575652B (ja) |
DE (1) | DE112015003753T5 (ja) |
WO (1) | WO2016025693A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10204890B2 (en) | 2014-08-14 | 2019-02-12 | Octavo Systems Llc | Substrate for system in package (SIP) devices |
EP3345213A4 (en) * | 2015-09-04 | 2019-04-24 | Octavo Systems LLC | IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS |
US11502030B2 (en) | 2016-09-02 | 2022-11-15 | Octavo Systems Llc | System and method of assembling a system |
US10470294B2 (en) | 2017-05-01 | 2019-11-05 | Octavo Systems Llc | Reduction of passive components in system-in-package devices |
US11032910B2 (en) | 2017-05-01 | 2021-06-08 | Octavo Systems Llc | System-in-Package device ball map and layout optimization |
US11416050B2 (en) | 2017-05-08 | 2022-08-16 | Octavo Systems Llc | Component communications in system-in-package systems |
US10714430B2 (en) | 2017-07-21 | 2020-07-14 | Octavo Systems Llc | EMI shield for molded packages |
CN110323214A (zh) * | 2019-07-10 | 2019-10-11 | 深圳摩特智能控制有限公司 | 光电传感器控制***及其封装方法 |
US11521904B2 (en) * | 2020-03-11 | 2022-12-06 | Texas Instruments Incorporated | Wire bond damage detector including a detection bond pad over a first and a second connected structures |
US11444012B2 (en) * | 2020-03-26 | 2022-09-13 | Texas Instruments Incorporated | Packaged electronic device with split die pad in robust package substrate |
US11205611B1 (en) * | 2020-06-15 | 2021-12-21 | Texas Instruments Incorporated | Leadframe capacitors |
US11687472B2 (en) * | 2020-08-20 | 2023-06-27 | Global Unichip Corporation | Interface for semiconductor device and interfacing method thereof |
US20240006369A1 (en) * | 2022-06-29 | 2024-01-04 | Qualcomm Incorporated | Integrated circuit (ic) packages employing wire bond channel over package substrate, and related fabrication methods |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4667403A (en) | 1984-05-16 | 1987-05-26 | Siemens Aktiengesellschaft | Method for manufacturing electronic card modules |
US5495397A (en) | 1993-04-27 | 1996-02-27 | International Business Machines Corporation | Three dimensional package and architecture for high performance computer |
US5396403A (en) | 1993-07-06 | 1995-03-07 | Hewlett-Packard Company | Heat sink assembly with thermally-conductive plate for a plurality of integrated circuits on a substrate |
JPH07176677A (ja) * | 1993-08-31 | 1995-07-14 | Texas Instr Inc <Ti> | 低コストリードフレームの設計及び製造方法 |
US5683788A (en) | 1996-01-29 | 1997-11-04 | Dell Usa, L.P. | Apparatus for multi-component PCB mounting |
WO2000057458A1 (en) | 1999-03-24 | 2000-09-28 | Fujitsu Limited | Method of manufacturing semiconductor device and semiconductor device manufactured by it |
US5807762A (en) | 1996-03-12 | 1998-09-15 | Micron Technology, Inc. | Multi-chip module system and method of fabrication |
US5984190A (en) | 1997-05-15 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for identifying integrated circuits |
CA2218307C (en) | 1997-10-10 | 2006-01-03 | Gennum Corporation | Three dimensional packaging configuration for multi-chip module assembly |
US20030110427A1 (en) | 2000-04-12 | 2003-06-12 | Advantest Corporation | Semiconductor test system storing pin calibration data in non-volatile memory |
US7139947B2 (en) | 2000-12-22 | 2006-11-21 | Intel Corporation | Test access port |
US6492620B1 (en) | 2001-05-18 | 2002-12-10 | Trw Inc. | Equipotential fault tolerant integrated circuit heater |
US6964881B2 (en) | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
US7060535B1 (en) * | 2003-10-29 | 2006-06-13 | Ns Electronics Bangkok (1993) Ltd. | Flat no-lead semiconductor die package including stud terminals |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
CN101238566B (zh) | 2005-08-18 | 2012-05-09 | 爱德万测试株式会社 | 器件识别方法、器件制造方法以及电子器件 |
US8432026B2 (en) | 2006-08-04 | 2013-04-30 | Stats Chippac Ltd. | Stackable multi-chip package system |
US7834435B2 (en) * | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
US20080288908A1 (en) | 2007-05-15 | 2008-11-20 | Mirror Semiconductor, Inc. | Simultaneous design of integrated circuit and printed circuit board |
US20090170241A1 (en) * | 2007-12-26 | 2009-07-02 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier |
US8154134B2 (en) | 2008-05-12 | 2012-04-10 | Texas Instruments Incorporated | Packaged electronic devices with face-up die having TSV connection to leads and die pad |
IT1392071B1 (it) | 2008-11-27 | 2012-02-09 | St Microelectronics Srl | Metodo per eseguire un testing elettrico di dispositivi elettronici |
US8203201B2 (en) * | 2010-03-26 | 2012-06-19 | Stats Chippac Ltd. | Integrated circuit packaging system with leads and method of manufacture thereof |
CN102074559B (zh) | 2010-11-26 | 2012-11-21 | 天水华天科技股份有限公司 | SiP***集成级IC芯片封装件及其制作方法 |
EP2695188A4 (en) | 2011-04-01 | 2014-10-15 | Services Petroliers Schlumberger | PACKAGING HIGH DENSITY MICROELECTRONIC EQUIPMENT |
US10204890B2 (en) | 2014-08-14 | 2019-02-12 | Octavo Systems Llc | Substrate for system in package (SIP) devices |
US9490188B2 (en) | 2014-09-12 | 2016-11-08 | International Business Machines Corporation | Compute intensive module packaging |
-
2015
- 2015-08-13 US US15/503,932 patent/US10204890B2/en active Active
- 2015-08-13 DE DE112015003753.5T patent/DE112015003753T5/de not_active Withdrawn
- 2015-08-13 WO PCT/US2015/045022 patent/WO2016025693A1/en active Application Filing
- 2015-08-13 CN CN201580043480.2A patent/CN106575652B/zh active Active
- 2015-08-13 JP JP2017528755A patent/JP2017525164A/ja active Pending
-
2018
- 2018-12-12 US US16/218,215 patent/US10867979B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10867979B2 (en) | 2020-12-15 |
US20170287885A1 (en) | 2017-10-05 |
US20190115331A1 (en) | 2019-04-18 |
CN106575652A (zh) | 2017-04-19 |
WO2016025693A1 (en) | 2016-02-18 |
CN106575652B (zh) | 2019-11-05 |
DE112015003753T5 (de) | 2017-06-29 |
US10204890B2 (en) | 2019-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10867979B2 (en) | Circuit mounting structure and lead frame for system in package (SIP) devices | |
US10068879B2 (en) | Three-dimensional stacked integrated circuit devices and methods of assembling the same | |
KR100821374B1 (ko) | 반도체 패키지 | |
US6902951B2 (en) | Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device | |
CN103930988B (zh) | 低cte***体 | |
JP2018530923A (ja) | インターポーザなし積層ダイ相互接続 | |
US11502030B2 (en) | System and method of assembling a system | |
EP1280203A2 (en) | 3D-Semiconductor Package | |
JP2005526376A (ja) | ダイ積層の方法と装置 | |
JP2002190568A (ja) | 半導体チップ,半導体チップ群及びマルチチップモジュール | |
US11171126B2 (en) | Configurable substrate and systems | |
KR101341619B1 (ko) | 반도체 패키지 및 그의 제조 방법 | |
JP2005136360A (ja) | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 | |
US7279783B1 (en) | Partitioned integrated circuit package with central clock driver | |
US7141453B2 (en) | Method of mounting wafer on printed wiring substrate | |
JP2004247637A (ja) | 電子部品の三次元実装構造および方法 | |
US11257803B2 (en) | System in a package connectors | |
JP5218087B2 (ja) | 半導体装置 | |
JPS617657A (ja) | マルチチツプパツケ−ジ | |
KR20140086417A (ko) | 반도체 패키지 및 그 제조방법 | |
TWI847897B (zh) | 開窗型球柵陣列封裝及其製備方法 | |
JP2009105096A (ja) | 基板および電子部品を備える装置 | |
JP3692353B2 (ja) | 半導体装置のアッセンブリ方法 | |
TW201709470A (zh) | 在積體電路封裝中之背側堆疊晶粒 | |
JP2005285295A (ja) | 半導体装置 |