JP2017519456A - ドライバ回路 - Google Patents

Abstract

回路は、第１および第２の入力ノード、第１および第２の出力ノード、第１および第２の中間ノード、第１および第２の抵抗、第１の入力ノードと第１の抵抗と第１の中間ノードとに結合された第１の増幅トランジスタ、第２の入力ノードと第２の抵抗と第２の中間ノードとに結合された第２の増幅トランジスタとを含み得る。また、回路は、第１の出力ノードと第１の中間ノードとに結合された第１の能動素子と、第２の出力ノードと第２の中間ノードとに結合された第２の能動素子と、第２の出力ノードに結合され第２の中間ノード上の第２の中間信号に基づいて導通するように構成された第１の出力トランジスタと、第２の出力ノードに結合され第１の中間ノード上の第１の中間信号に基づいて導通するように構成された第２の出力トランジスタとを含み得る。

Description

本明細書に開示される実施形態は、ドライバ回路に関する。

ドライバ回路は、プリント回路基板（ＰＣＢ）トレース上に、電気コネクタを通じて、または他の種類の伝送ラインを介して、ある回路によって生成された電気信号を別の回路に駆動するように実装され得る。例えば、ドライバ回路は、クロックデータリカバリ回路によって生成された電気信号をクロックデータ処理装置に駆動することができる。

いくつかの状況において、ドライバ回路は、電気信号がドライバ回路で駆動される前に電気信号を増幅するプリドライバを有し得る。また、いくつかの状況において、ドライバ回路は、駆動された電気信号とともにプレタップおよび／またはポストタップ電気信号を出力ノード上に送信する追加の回路を出力ノードに含み得る。プレタップおよび／またはポストタップ電気信号は、駆動される電気信号が他の回路に駆動されるときに、その駆動される電気信号の信号損失を補償し得る。

集積回路または特定の装置内のドライバ回路は、その集積回路または特定の装置の電力のかなりの量を消費し得る。特にプレタップおよび／またはポストタップ電気信号を送信するためのプリドライバおよび／または追加の回路を備えるドライバ回路は、集積回路または特定の装置のかなりの電力を消費し得る。

いくつかの例示的な実施形態は、概してドライバ回路に関する。
特許請求の範囲に記載された主題は、あらゆる欠点を解決する実施形態、または上記のような環境においてのみ動作する実施形態に限定されない。上記背景技術は、本明細書に記載されるいくつかの実施形態が実施され得る一つの例示的な技術領域を示すためにのみ提供される。

例示的な実施形態では、回路は、第１の電圧振幅を有する差動入力信号を受信するように構成された第１および第２の入力ノードを含み得る。また、回路は、第１および第２の出力ノードと、第１および第２の入力ノードに結合された増幅回路とを含み得る。増幅回路は、差動入力信号を受信して、その差動入力信号に基づいて第１および第２の中間信号を生成するように構成され得る。第１および第２の中間信号の双方は、第１の電圧振幅よりも大きな電圧振幅を有し得る。また、回路は、第１の出力ノードおよび増幅回路に結合された第１の能動素子を含み得る。第１の能動素子は、第１の中間信号に基づいて導通するように構成され得る。また、回路は、第２の出力ノードおよび増幅回路に結合された第２の能動素子を含み得る。第２の能動素子は、第２の中間信号に基づいて導通するように構成され得る。また、回路は、増幅回路および第１および第２の出力ノードに結合された出力回路を含み得る。出力回路は、第１および第２の中間信号にそれぞれ基づいて第１および第２の出力ノード上に第１および第２の出力信号を出力するように構成され得る。

別の例示的な実施形態では、回路は、第１および第２の入力ノード、第１および第２の出力ノード、第１および第２の中間ノード、ならびに第１および第２の抵抗を含み得る。また、回路は、第１の入力ノード、第１の抵抗、および第１の中間ノードに結合された第１の増幅トランジスタと、第２の入力ノード、第２の抵抗、および第２の中間ノードに結合された第２の増幅トランジスタとを含み得る。また、回路は、第１の出力ノードおよび第１の中間ノードに結合された第１の能動素子と、第２の出力ノードおよび第２の中間ノードに結合された第２の能動素子と、第１の出力ノードに結合された第１の出力トランジスタと、を含み得る。第１の出力トランジスタは、第２の中間ノード上の第２の中間信号に基づいて導通するように構成され得る。また、回路は、第２の出力ノードに結合された第２の出力トランジスタを含み得る。第２の出力トランジスタは、第１の中間ノード上の第１の中間信号に基づいて導通するように構成され得る。

本概要は、以下の詳細な説明でさらに説明する概念の選択を簡略化した形で紹介するために提供される。本概要は、特許請求の範囲に記載された主題の重要な特徴または本質的な特徴を特定することを意図したものではなく、特許請求の範囲に記載された主題の範囲を決定する助けとして使用されることを意図したものでもない。

本発明のさらなる特徴および利点は、以下の説明に記載されるまたは本発明の実施によって習得され得る。本発明の特徴および利点は、添付の特許請求の範囲で特定的に指定された機器および組合せによって実現および取得され得る。本発明のこれらの特徴および他の特徴は、以下の説明および添付の特許請求の範囲からより完全に明らかになるか、または以下に示す本発明の実施によって習得され得る。

本発明のより詳細な説明は、添付の図面に示されたその実施形態を参照して行う。これらの図面は、本発明のいくつかの実施形態のみを示しており、その範囲を限定するものではない。本発明のさらなる特徴および詳細は、添付の図面を使用して説明される。

例示的なドライバ回路を含む回路を示す図。 別の例示的な駆動回路を含む別の回路を示す図。 別の例示的な駆動回路を示す図。 ドライバ回路を含む光電子モジュールの一例の斜視図。

本明細書において説明されるいくつかの実施形態は駆動回路を含み得る。駆動回路は、増幅回路および出力回路を含み得る。増幅回路は、より小さな電圧振幅信号を増幅回路と出力回路との間の中間ノードにおいてより大きな電圧振幅信号に変換するように構成され得る。出力回路は、その中間ノード上のより大きな電圧振幅を使用して出力信号を生成し得る。いくつかの実施形態では、より大きな電圧振幅は、出力回路内の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を導通させるのに十分な振幅であればよい。いくつかの実施形態では、出力回路は、出力回路に結合された信号伝送ラインの入力インピーダンスにほぼ整合する出力インピーダンスを供給する能動素子をさらに含み得る。ドライバ回路の電力消費を低減するため、能動素子は、ＭＯＳＦＥＴトランジスタが導通するときには導通しなくてもよい。

図１は、本明細書に記載の少なくともいくつかの実施形態に従って構成された例示的なドライバ回路１０２を含む回路１００を示す。ドライバ回路１０２は、この構成に限定されないが、第１および第２の入力ノード１０４，１０５と、第１および第２の出力ノード１０８，１０９と、増幅回路１１０と、出力回路１３０と、第１および第２の能動素子１５０，１５２とを含み得る。図１に示されるように、第１および第２の出力ノード１０８，１０９は、第１および第２の信号伝送ライン１８０，１８２によって負荷１９０に結合されるように構成され得る。

第１および第２の信号伝送ライン１８０，１８２は、第１および第２の出力ノード１０８，１０９と負荷１９０とを結合するためのＰＣＢトレースまたは他のタイプの電気リード、および／または電気コネクタ、および／またはそれらの組み合わせとすることができる。いくつかの実施形態において、第１および第２の信号伝送ライン１８０，１８２はそれぞれ入力インピーダンスを有し得る。いくつかの実施形態では、入力インピーダンスは同じであってもよいし異なっていてもよい。いくつかの実施形態では、第１および第２の信号伝送ライン１８０，１８２の入力インピーダンスは、２５Ω、５０Ω、７５Ω、１００Ω、または他のインピーダンス値とすることができる。

第１および第２の入力ノード１０４，１０５は、増幅回路１１０に結合され得る。増幅回路１１０は、第１および第２の中間ノード１６０，１６２において、出力回路１３０と第１および第２の能動素子１５０，１５２とに結合され得る。具体的に、第１の能動素子１５０は第１の中間ノード１６０に結合され得る。第２の能動素子１５２は第２の中間ノード１６２に結合され得る。出力回路１３０と第１および第２の能動素子１５０，１５２は、第１および第２の出力ノード１０８，１０９に結合され得る。具体的に、第１の能動素子１５０は第１の出力ノード１０８に結合され得る。第２の能動素子１５２は第２の出力ノード１０９に結合され得る。

ドライバ回路１０２の第１および第２の入力ノード１０４，１０５は、差動入力信号を受信するように構成され得る。差動入力信号は、高速または低速の信号であってもよい。例えば、いくつかの実施形態では、差動入力信号は、２００メガビット／秒（Ｍｂ／ｓ）の信号、５００Ｍｂ／ｓの信号、１ギガビット／秒（Ｇｂ／ｓ）の信号、１０Ｇｂ／ｓの信号、２０Ｇｂ／ｓの信号、または４０Ｇｂ／ｓの信号などとすることができる。

差動入力信号は、第１の入力信号と第２の入力信号とを含み得る。例えば、第１の入力信号は、差動入力信号の正の信号とすることができ、第２の入力信号は、差動入力信号の負の信号とすることができる。第１の入力ノード１０４は、第１の入力信号を受信するように構成され得る。第２の入力ノード１０５は、第２の入力信号を受信するように構成され得る。

差動入力信号は、ある電圧振幅を有し得る。これらおよび他の実施形態では、差動入力信号の電圧振幅は、差動入力信号からデータを復調することが可能な、その差動入力信号の第１信号と第２信号との最小電圧差とすることができる。いくつかの実施形態では、第１の電圧振幅は、バイポーラ接合トランジスタ（ＢＪＴ）を導通させるまたは導通させないようにするために十分な振幅であればよい。例えば、差動入力信号の電圧振幅は１００ｍＶ〜４００ｍＶとすることができる。また、代替的または追加的に、差動入力信号の電圧振幅は１５０ｍＶ〜２５０ｍＶであってもよい。いくつかの実施形態では、差動入力信号の電圧振幅は約２００ｍＶであってもよい。これらのおよび他の実施形態では、差動入力信号の電圧振幅が約２００ｍＶであることは、差動入力信号の電圧振幅が２００ｍＶの±１０パーセントであることを示し得る。

本明細書において使用される用語について、トランジスタに関する「導通」という用語は、トランジスタが線形または飽和動作領域などの非カットオフ動作領域にあり、ソースとドレインの間に電流が流れることを示す。したがって、トランジスタが導通していると記載されている場合やトランジスタが導通すると記載されている場合には、トランジスタは非カットオフ動作領域にある。一方、トランジスタが導通していないと記載されている場合やトランジスタが導通しないと記載されている場合には、トランジスタはそのドレインとソースに高インピーダンスが与えられるカットオフ動作領域にある。

第１および第２の出力ノード１０８，１０９は、出力回路１３０から第１および第２の出力信号を受信して、第１および第２の出力信号を負荷１９０に送信するように構成され得る。負荷１９０は、抵抗型の負荷を含み得る。例えば、いくつかの実施形態では、負荷１９０は、５０Ωの抵抗器で実施される電流モード論理終端を含み得る。

増幅回路１１０は、第１および第２の入力ノード１０４，１０５から差動入力信号を受信するように構成され得る。増幅回路１１０は、差動入力信号に基づいて第１および第２の中間信号を生成することができる。増幅回路１１０は、第１の中間信号を第１の中間ノード１６０に出力し、第２の中間信号を第２の中間ノード１６２に出力し得る。

第１および第２の中間信号はそれぞれ、差動入力信号の電圧振幅よりも大きな電圧振幅を有し得る。いくつかの実施形態では、第１および第２の中間信号の電圧振幅は、少なくとも４５０ｍＶとすることができる。いくつかの実施形態では、第１および第２の中間信号の電圧振幅は、ＭＯＳＦＥＴトランジスタを導通させるのに十分な振幅であればよい。

増幅回路１１０は、増幅回路１１０に含まれた抵抗を用いて第１および第２の中間信号を生成するように構成され得る。この抵抗は、第１および第２信号伝送ライン１８０，１８２の入力インピーダンスよりも大きな抵抗値を有し得る。いくつかの実施形態では、この抵抗値は、第１および第２の信号伝送ライン１８０，１８２の入力インピーダンスの２倍、３倍、４倍、５倍、または他の有理数倍とすることができる。第１および第２の信号伝送ライン１８０，１８２の入力インピーダンスよりも大きな抵抗値を用いることによって、駆動回路１０２の消費電力を低減することができる。

第１および第２の能動素子１５０，１５２は、ＭＯＳＦＥＴトランジスタを含み得る。第１および第２の能動素子１５０，１５２の各々は、ゲート端子、ソース端子、およびドレイン端子を含む。図１に示されるように、ソース端子は矢印付きの端子であり、ゲート端子は横に延びる線に平行な端子であり、ドレイン端子は残りの端子である。第１および第２の能動素子１５０，１５２のゲートは、第１および第２の中間ノード１６０，１６２にそれぞれ結合され得る。第１および第２の能動素子１５０，１５２のドレインは電圧源（ＶＣＣ）に結合され得る。第１および第２の能動素子１５０，１５２のソースは、出力回路１３０に結合されるとともに第１および第２の出力ノード１０８，１０９にそれぞれ結合され得る。

第１および第２の能動素子１５０，１５２の各々は、第１および第２信号伝送ライン１８０，１８２の入力インピーダンスにほぼ等しい出力抵抗を含み得る。具体的に、第１の能動素子１５０の出力抵抗は、第１の信号伝送ライン１８０の入力インピーダンスにほぼ等しく、第２の能動素子１５２の出力抵抗は、第２の信号伝送ライン１８２の入力インピーダンスにほぼ等しい。第１および第２の能動素子１５０，１５２の出力抵抗が第１および第２の信号伝送ライン１８０，１８２の入力インピーダンスとほぼ等しいことは、第１および第２の能動素子１５０，１５２の出力抵抗が第１および第２の信号伝送ライン１８０，１８２の入力インピーダンスの±１０％であることを示し得る。

出力回路１３０は、第１および第２の中間ノードに基づいて、第１および第２の出力ノード１０８，１０９上に出力信号を駆動するように構成され得る。例えば、出力回路１３０は、第２の中間ノード１６２が論理ハイの電圧レベルにあり、第１の中間ノード１６０が論理ローのレベルにあるときには、第１の出力ノード１０８上の第１の出力信号を論理ハイに駆動し得る。第１の中間ノード１６０が論理ローのレベルにあるとき、第１の能動素子１５０は導通しない。その結果、出力回路１３０によって第１の出力ノード１０８に供給された電流の大部分または全てが、第１の信号伝送ライン１８０に供給され得る。

別の例として、出力回路１３０は、第１の中間ノード１６０が論理ハイの電圧レベルにあり、第２の中間ノード１６２が論理ローのレベルにあるときには、第２の出力ノード１０９上の第２の出力信号を論理ハイに駆動し得る。第２の中間ノード１６２が論理ローのレベルにあるとき、第２の能動素子１５２は導通しない。その結果、出力回路１３０によって第２の出力ノード１０９に供給された電流の大部分または全てが、第２の信号伝送ライン１８２に供給され得る。

出力回路１３０により供給される電流の大部分または全てを第１および第２の信号伝送ライン１８０，１８２に供給することにより、ドライバ回路により供給される電流を負荷とそのドライバ回路内の他の回路素子との間で分割するドライバ回路と比べて、ドライバ回路１０２の電力消費を低減することができる。

例えば、既知のドライバ回路は、増幅回路１１０やドライバ回路１０２の第１および第２の能動素子１５０，１５２に相当する回路要素を含まない。代わりに、これらの既知のドライバ回路は、負荷に結合された出力ノードと電圧源との間に結合された抵抗器または他の受動回路要素と、その出力ノードに結合された駆動回路とを含み得る。負荷に対して信号を駆動するときにその駆動回路によって供給される電流は、抵抗器および／または他の受動回路素子と負荷との間で分割され得る。その結果、駆動回路は、負荷が必要な電流を受け取ることができるように、その負荷によって使用される電流の２倍を供給するように構成され得る。ドライバ回路に２倍の電流を供給すると、これらのドライバ回路の消費電力が増加する。これに対し、ドライバ回路１０２は、出力回路１３０によって出力される電流の大部分またはほぼ全てが第１および第２の信号伝送ライン１８０，１８２に供給されるように構成されているため、上述した既知のドライバ回路と比べてドライバ回路１０２の消費電力が低減される。いくつかの実施形態では、同様の電源電圧を用いた上述した既知のドライバ回路と比較して、ドライバ回路１０２の電力消費を１／２程度低減することができる。

さらに、いくつかの実施形態では、増幅回路１１０および出力回路１３０は、２Ｖ未満の電圧源（ＶＣＣ）とグランドとの間に結合され得る。ＶＣＣの電圧が低減されることにより、ドライバ回路１０２の電力消費をさらに低減することができる。

本開示の範囲から逸脱することなく、回路１００に対する変更、追加、または省略を行うことができる。例えば、ドライバ回路１０２は、１つまたは複数の追加の能動素子または受動素子を含み得る。また、代替的または追加的に、増幅回路１１０および出力回路１３０は、種々の回路要素を含み得る。例えば、出力回路１３０は、第１および第２の出力ノード１０８，１０９上の信号を駆動するために、種々のタイプのうちの任意の１つまたは複数のトランジスタを含み得る。

図２は、本明細書に記載された少なくともいくつかの実施形態に従って構成された別の例示的な駆動回路２０２を含む別の回路２００を示す。ドライバ回路２０２は、この構成に限定されないが、第１および第２の入力ノード２０４，２０５と、第１および第２の出力ノード２０８，２０９と、増幅回路２１０と、出力回路２３０と、第１および第２の能動素子２５０，２５２とを含み得る。図２に示されるように、第１および第２の出力ノード２０８，２０９は、第１および第２の信号伝送ライン２８０，２８２によって負荷２９０に結合されるように構成され得る。

第１および第２の入力ノード２０４，２０５、第１および第２の出力ノード２０８，２０９、出力回路２３０、ならびに第１および第２の能動素子２５０，２５２は、図１における第１および第２の入力ノード１０４，１０５、第１および第２の出力ノード１０８，１０９、出力回路１３０、ならびに第１および第２の能動素子１５０，１５２に類似したものとすることができる。したがって、図２に関して、第１および第２の入力ノード２０４，２０５、第１および第２の出力ノード２０８，２０９、出力回路２３０、ならびに第１および第２の能動素子２５０，２５２についての更なる詳細は省略する。

増幅回路２１０は、ドライバ部２１２と負荷部２１４を含み得る。ドライバ部２１２は、第１および第２の入力ノード２０４，２０５と負荷部２１４に結合され得る。負荷部２１４は、第１および第２の中間ノード２６０，２６２に結合され得る。

ドライバ部２１２は、差動入力信号を受信するように構成され得る。ドライバ部２１２は、差動入力信号に基づいて第１および第２の電流を負荷部２１４に供給するように構成され得る。ドライバ部２１２は、差動入力信号の第１の電圧振幅に基づいて第１および第２の電流を供給するように動作し得る。いくつかの実施形態では、第１の電圧振幅は、バイポーラ接合トランジスタ（ＢＪＴ）を導通させるまたは導通させないようにするために十分な振幅であればよい。例えば、差動入力信号の電圧振幅は、１００ｍＶ〜４００ｍＶとすることができる。これらおよび他の実施形態では、ドライバ部２１２は、負荷部２１４に電流を供給するために差動入力信号に基づいて導通するＢＪＴトランジスタを含み得る。

負荷部２１４は、ドライバ部２１２によって供給される電流に基づいて第１および第２の中間電圧信号を生成するように構成され得る。第１および第２の中間電圧信号は、第１および第２の中間ノード２６０，２６２にそれぞれ供給され得る。第１および第２の中間電圧信号は、差動入力信号の第１の電圧振幅よりも大きな電圧振幅を有し得る。いくつかの実施形態では、この電圧振幅は４００ｍＶ〜６００ｍＶとすることができる。

負荷部２１４は、第１および第２のインピーダンスを有し得る。いくつかの実施形態では、第１および第２のインピーダンスは、抵抗器などの抵抗であってもよい。第１および第２のインピーダンスの値は、第１および第２信号伝送ライン２８０，２８２の入力インピーダンスよりも大きな値を有し得る。いくつかの実施形態では、第１および第２のインピーダンスは、第１および第２の信号伝送ライン２８０，２８２の入力インピーダンスの２倍、３倍、４倍、５倍、または他の有理数倍とすることができる。

第１および第２の中間電圧信号は、第１および第２の中間ノード２６０，２６２にそれぞれ供給される。出力回路２３０は、第１および第２の中間電圧信号に基づいて第１および第２の出力信号を生成し得る。

ドライバ回路２０２は、ポストタップ回路２２０およびプレタップ回路２２２をさらに含み得る。ポストタップ回路２２０およびプレタップ回路２２２の各々は、第１および第２の中間ノード２６０，２６２に結合され得る。

ポストタップ回路２２０は、第１および第２の中間ノード２６０，２６２に供給されるポストカーソル差動信号を生成するように構成され得る。ポストカーソル差動信号は、差動入力信号の修正信号とすることができる。具体的に、ポストカーソル差動信号は、差動入力信号の遅れ信号とすることができる。ポストカーソル差動信号は、差動入力信号の立ち上がり／立ち下がりエッジの強調をさらに含み得る。この強調により、出力信号が第１および第２の信号伝送ライン２８０，２８２に沿って伝送されるときに、それら出力信号の信号損失を補償することができる。

プレタップ回路２２２は、第１および第２の中間ノード２６０，２６２に供給されるプレカーソル差動信号を生成するように構成され得る。プレカーソル差動信号は、差動入力信号の修正信号とすることができる。具体的に、プレカーソル差動信号は、差動入力信号の進み信号とすることができる。プレカーソル差動信号は、差動入力信号の立ち上がり／立ち下がりエッジの強調をさらに含み得る。この強調により、出力信号が第１および第２の信号伝送ライン２８０，２８２に沿って伝送されるときに、それら出力信号の信号損失を補償することができる。

ポストタップ回路２２０およびプレタップ回路２２２を第１および第２の中間ノード２６０，２６２に結合することにより、ポストタップ回路２２０およびプレタップ回路２２２によって消費される電力を、上述した既知の他のドライバ回路に比べて低減することができる。特に、プレカーソル差動信号およびポストカーソル差動信号に基づいて出力回路２３０によって出力される電流の大部分または全てが第１および第２の信号伝送ライン２８０，２８２に供給されるので消費電力を低減することができる。

本開示の範囲から逸脱することなく、回路２００に対する変更、追加、または省略を行うことができる。例えば、ドライバ回路２０２は、１つまたは複数の追加の能動素子または受動素子を含み得る。また、代替的または追加的に、増幅回路２１０および出力回路２３０は、種々の回路要素を含み得る。例えば、出力回路２３０は、第１および第２の出力ノード２０８，２０９上の信号を駆動するために、種々のタイプのうちの任意の１つまたは複数のトランジスタを含み得る。

図３は、本明細書に記載された少なくともいくつかの実施形態に従って構成された別の例示的な駆動回路３００を示す。ドライバ回路３００は、第１および第２の入力ノード３０２，３０４と、第１および第２の出力ノード３０８，３０９と、増幅回路３１０と、出力回路３３０と、第１および第２の能動素子３５０，３５２と、プレタップ回路３２０と、ポストタップ回路３２２とを含む。

増幅回路３１０は、第１および第２のトランジスタ３１２，３１４と、第１および第２の抵抗３１３，３１５と、第１の電流源３１６とを含み得る。出力回路３３０は、第３および第４のトランジスタ３３１，３３２と、第３および第４の抵抗３３４，３３６と、第２〜第４の電流源３３３，３３５，３３７と、第１および第２の容量３３８，３３９とを含み得る。駆動回路３００は、第１〜第４のインダクタ３１８，３１９，３５４，３５６をさらに含み得る。

第１および第２の能動素子３５０，３５２および第１〜第４のトランジスタ３１２，３１４，３３１，３３２の各々は、ゲート端子、ソース端子、およびドレイン端子を含む。図３に示されるように、ソース端子は矢印付きの端子であり、ゲート端子は横に延びる線に平行な端子であり、ドレイン端子は残りの端子である。

第１の入力ノード３０２は、第１のトランジスタ３１２のゲートに結合され得る。第１のトランジスタ３１２のドレインは、第１の中間ノード３６０に結合され得る。第１のトランジスタ３１２のソースは、第１の電流源３１６に結合され得る。また、第１の電流源３１６はグランドに結合され得る。

第２の入力ノード３０４は、第２のトランジスタ３１４のゲートに結合され得る。第２のトランジスタ３１４のドレインは、第２の中間ノード３６２に結合され得る。第２のトランジスタ３１４のソースは、第１の電流源３１６に結合され得る。

第１の抵抗３１３は、第１の中間ノード３６０とＶＣＣとの間に結合され得る。第１のインダクタ３１８は、ＶＣＣと第１の抵抗３１３との間に結合され得る。第２の抵抗３１５は、第２の中間ノード３６２とＶＣＣとの間に結合され得る。第２のインダクタ３１９は、ＶＣＣと第２の抵抗３１５との間に結合され得る。

プレタップ回路３２０は、第１および第２の中間ノード３６０，３６２の双方に結合され得る。ポストタップ回路３２２は、第１および第２の中間ノード３６０，３６２の双方に結合され得る。

第１の能動素子３５０のゲートは第１の中間ノード３６０に結合され得る。第１の能動素子３５０のドレインはＶＣＣに結合され得る。第１の能動素子３５０のソースは第３のインダクタ３５４に結合され得る。第２の能動素子３５２のゲートは第２の中間ノード３６２に結合され得る。第２の能動素子３５２のドレインはＶＣＣに結合され得る。第２の能動素子３５２のソースは、第４のインダクタ３５６に結合され得る。第３および第４のインダクタ３５４，３５６は、第１および第２の出力ノード３０８，３０９に結合され得る。

第３の抵抗３３４は、第１の中間ノード３６０、第３の電流源３３５、および第４のトランジスタ３３２のゲートに結合され得る。第１の容量３３８は、第１の中間ノード３６０、第３の電流源３３５、および第４のトランジスタ３３２のゲートに結合され得る。したがって、第１の容量３３８は、第３の抵抗３３４と並列に結合され得る。第１の容量３３８は、出力回路３３０の帯域幅を増加させることができる。具体的に、第１の容量３３８は、第３の抵抗３３４によって形成されるドライバ回路３００の伝達関数の極（pole）を相殺するかまたは部分的に相殺することができる伝達関数の零点（zero）を生成し得る。

第４の抵抗３３６は、第２の中間ノード３６２、第４の電流源３３７、および第３のトランジスタ３３１のゲートに結合され得る。第２の容量３３９は、第２の中間ノード３６２、第４の電流源３３７、および第３のトランジスタ３３１のゲートに結合され得る。したがって、第２の容量３３８は、第４の抵抗３３６と並列に結合され得る。第２の容量３３９は、出力回路３３０の帯域幅を増加させることができる。具体的に、第２の容量３３９は、第４の抵抗３３６によって形成されるドライバ回路３００の伝達関数の極を相殺するかまたは部分的に相殺することができる伝達関数の零点を生成し得る。

第３のトランジスタ３３１のドレインは第１の出力ノード３０８に結合され得る。第３のトランジスタ３３１のソースは第２の電流源３３３に結合され得る。第４のトランジスタ３３２のドレインは第２の出力ノード３０９に結合され得る。第４のトランジスタ３３２のソースは第２の電流源３３３に結合され得る。

次に、ドライバ回路３００の例示的な動作を説明する。差動入力信号が第１および第２の入力ノード３０２，３０４に供給されると仮定する。第１の入力ノード３０２は、論理ハイである差動入力信号の第１の信号を受け取り、第２の入力ノード３０４は、論理ローである差動入力信号の第２の信号を受け取る。差動入力信号は、２５０ｍＶの電圧振幅を有し得る。

第１の信号は、第１のトランジスタ３１２のゲートによって受信され得る。第１のトランジスタ３１２は、ＢＪＴトランジスタとすることができる。第１の信号の電圧は、第１のトランジスタ３１２を導通させるのに十分である。第１のトランジスタ３１２が導通すると、第１のトランジスタ３１２および第１の抵抗３１３に電流が流れる。第１の抵抗３１３の両端間の電圧降下により第１の中間ノード３６０に第１の電圧が発生する。第１の中間ノード３６０における第１の電圧は、第１の能動素子３５０が導通しないようなレベルとすることができる。したがって、第１の能動素子３５０での電圧降下はなく、第１の出力ノード３０８の電圧はＶＣＣに向かって上昇する。

さらに、第３の電流源３３５によって、第３の抵抗３３４に電流が流れる。上記第１の電圧よりも低い第２の電圧が、第４のトランジスタ３３２が導通しないようなレベルで第４のトランジスタ３３２のゲートに発生する。したがって、第２の電流源３３３は、第２の出力ノード３０９に電流を供給せず流さない。

第２の信号は、第２のトランジスタ３１４のゲートによって受信され得る。第２のトランジスタ３１４は、ＢＪＴトランジスタとすることができる。第２の信号の電圧は、第２のトランジスタ３１４を導通させるには十分でない。したがって、第２の抵抗３１５には電流が流れず、ＶＣＣに等しいかまたはそれにほぼ等しい第３の電圧が第２の中間ノード３６２に生じる。第２の中間ノード３６２における第３の電圧は、第２の能動素子３５２を導通させるのに十分である。したがって、第２の出力ノード３０９の電圧がグランドに向かって低下するように第２の能動素子３５２での電圧降下が生じる。

さらに、第４の電流源３３７によって、第４の抵抗３３６に電流が流れる。上記第３の電圧よりも低い第４の電圧が、第３のトランジスタ３３１が導通するようなレベルで第３のトランジスタ３３１のゲートに発生する。したがって、第２の電流源３３３は、第１の出力ノード３０８に電流をもたらす、すなわち、電流を供給して流す。

第１の能動素子３５０が導通していないため、第２の電流源３３３により第３のトランジスタ３３１を介して供給される電流は、第１の出力ノード３０８に全てまたはほぼ全て供給され得る。他の既知の回路では、第１の能動素子３５０の代わりに抵抗を使用することができる。その結果、第２の電流源３３３によって供給される電流の半分が抵抗によって使用され、残りの半分が第１の出力ノード３０８に供給されることとなる。図３に示されるように、第３のトランジスタ３３１が導通するときに第１の能動素子３５０が導通しないため、第２の電流源３３３によって供給される電流の全てまたはほぼ全てを、第１の出力ノード３０８に供給することができる。

第１の信号が論理ローに変化し、第２の信号が論理ハイに変化すると、ドライバ回路３００は、第１の能動素子３５０が導通し第３のトランジスタ３３１が導通しないことで第１の出力ノード３０８がグランドに低下するように、上記に類似した方法で順応する。さらには、第２の電流源３３３により供給される電流が第２の出力ノード３０９に全てまたはほぼ全て供給されて、第２の出力ノード３０９がＶＣＣに上昇するように、第２の能動素子３５２が導通せず第４のトランジスタ３３２が導通する。

さらに、いくつかの実施形態では、第１および第２の能動素子３５０，３５２ならびに第３および第４のトランジスタ３３１，３３２は、スイッチとして動作するために少なくとも５００ｍＶの電圧振幅をそれらのゲートに必要とするＭＯＳＦＥＴトランジスタとすることができる。第１および第２の中間ノードで生成される電圧振幅は、第１および第２の能動素子３５０，３５２ならびに第３および第４のトランジスタ３３１，３３２を、本明細書で説明するスイッチとして動作させるのに十分な振幅であればよい。例えば、第１の電圧と第３の電圧との電圧差や第２の電圧と第４の電圧との電圧差は５００ｍＶよりも大きいものとすればよい。

第３および第４のインダクタ３５４，３５６は、第１および第２の出力ノード３０８，３０９における容量を低減するために含まれ得る。第１および第２の出力ノード３０８，３０９における容量を低減することにより、ドライバ回路３００によって駆動される差動入力信号の速度を上昇させることができる。いくつかの実施形態では、第３および第４のインダクタ３５４，３５６は、ドライバ回路３００に含まれていなくてもよい。

第１および第２のインダクタ３１８，３１９は、ドライバ回路３００によって駆動される差動入力信号の速度を上昇させるべくインダクティブピーキングのために含まれ得る。いくつかの実施形態では、第１および第２のインダクタ３１８，３１９は、ドライバ回路３００に含まれていなくてもよい。

第３および第４の抵抗３３４，３３６ならびに第３および第４の電流源３３５，３３７は、第３および第４のトランジスタ３３１，３３２が飽和領域で動作するように、第３および第４のトランジスタ３３１，３３２のドレイン電圧に対して第３および第４のトランジスタ３３１，３３２のゲート電圧を低減するために設けられ得る。飽和領域では、第３および第４のトランジスタ３３１，３３２は、第２の電流源３３３からの電流を通過させる導通状態から、第２の電流源３３３からの電流を通過させない非導通状態に容易に変化し得る。いくつかの実施形態では、第３および第４の抵抗３３４，３３６や第３および第４の電流源３３５，３３７は、駆動回路３００に含まれていなくてもよい。

このように、ドライバ回路３００は、第１の電圧振幅を有する差動入力信号を、その第１の電圧振幅よりも大きくＭＯＳＦＥＴトランジスタを動作させるのに十分な第２の電圧振幅を有する第１および第２の中間電圧に変換するように動作することができる。第１および第２の中間電圧は、第３および第４のトランジスタ３３１，３３２を導通状態または非導通状態にして第１および第２の出力ノード３０８，３０９上に第１および第２の出力信号を駆動するために使用することができる。

さらに、駆動回路３００で使用されるＶＣＣは、低電圧とすることができる。例えば、ＶＣＣは、１．４Ｖ、１．６Ｖ、１．８Ｖなどの２Ｖ未満とすることができる。ドライバ回路３００におけるＶＣＣを低電圧とすることで、ＢＪＴトランジスタが第３および第４のトランジスタ３３１，３３２として使用された場合に、ＢＪＴトランジスタが順方向にバイアスされなくなり得る。しかしながら、ＭＯＳＦＥＴトランジスタを第３および第４のトランジスタとして低電圧のＶＣＣとともに用いることができる。ＭＯＳＦＥＴトランジスタは、より高い電圧を使用して導通状態と非導通状態を切り替える。ドライバ回路３００は、ＭＯＳＦＥＴトランジスタのスイッチングに十分でない電圧振幅を有する差動入力信号を受け取りつつも、ＭＯＳＦＥＴトランジスタが第１および第２の出力信号を駆動することを可能にする。ドライバ回路３００は、受動抵抗素子の代わりに第１および第２の能動素子３５０，３５２を第１および第２の出力ノード３０８，３０９に結合することによって電力消費をさらに低減する。

本開示の範囲から逸脱することなく、ドライバ回路３００に対する変更、追加、または省略を行うことができる。例えば、駆動回路３００は、１つまたは複数の受動または能動回路素子を含み得る。代替的または追加的に、ドライバ回路３００は、Ｆ_Ｔダブラ回路を含み得る。代替的または追加的に、ドライバ回路３００は、第１および第２の容量３３８，３３９を含まなくてもよい。

図１〜図３において、トランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびＢＪＴトランジスタとして示されている。上記の説明では、トランジスタの異なる端子を表すためにゲート、ソース、ドレインという用語を使用している。ゲート、ソース、ドレインという名称の使用は、ＭＯＳＦＥＴトランジスタ、ＢＪＴトランジスタ、または接合ゲート電界効果トランジスタ（ＪＦＥＴ）や絶縁ゲートバイポーラトランジスタなどの他のタイプのトランジスタの端子を総称して記述するために使用することができる。さらには、図１〜図３に示されているトランジスタの代わりに、ｐチャネルトランジスタまたはｎチャネルトランジスタとｐチャネルトランジスタとのいくつかの組み合わせを使用することもできる。

図４は、本明細書に記載の少なくともいくつかの実施形態に従って構成されたドライバ回路４２２を含む光電子モジュール４００（以下、「モジュール４００」）の斜視図である。モジュール４００は、ホスト装置（図示略）に接続して光信号を送受信する際に使用するべく構成され得る。

図示されるように、モジュール４００は、この構成に限定されないが、底部ハウジング４０２と、受信ポート４０４と、送信ポート４０６とを含み得る。受信ポート４０４および送信ポート４０６はともに底部ハウジング４０２に画定されている。また、モジュール４００は、底部ハウジング４０２内に配置されたＰＣＢ４０８を含み得る。ＰＣＢ４０８は、ドライバ回路４２２とその上に配置された第１の回路４２０とを含む。また、モジュール４００は、底部ハウジング４０２内に配置された受信機光学サブアセンブリ（ＲＯＳＡ）４１０と送信機光学サブアセンブリ（ＴＯＳＡ）４１２とを含み得る。エッジコネクタ４１４がＰＣＢ４０８の端部に配置され得ることで、モジュール４００はホスト装置と電気的にインターフェース可能となる。このようにして、ＰＣＢ４０８は、ホスト装置とＲＯＳＡ４１０およびＴＯＳＡ４１２との間の電気通信を容易にする。

モジュール４００は、これに限定されないが、１Ｇｂ／ｓ、１０Ｇｂ／ｓ、２０Ｇｂ／ｓ、４０Ｇｂ／ｓ、１００Ｇｂ／ｓ、またはそれ以上などの種々のデータレートで光信号を送受信するように構成され得る。さらに、モジュール４００は、疎ＷＤＭ（ＣＷＤＭ）、密ＷＤＭ（ＤＷＤＭ）、軽ＷＤＭ（ＬＷＤＭ）などの種々の波長分割多重方式（ＷＤＭ）のうちの１つを使用して、種々の異なる波長で光信号を送受信するように構成され得る。

さらに、モジュール４００は、この構成に限定されないが、ファイバチャネルや高速イーサネット（登録商標）を含む種々の通信プロトコルをサポートするように構成され得る。また、図４の特定のフォームファクタで示されているが、一般的には、モジュール４００は、小型フォームファクタプラグ（ＳＦＰ（Small Form-factor Pluggable））、エンハンスド小型フォームファクタプラグ（ＳＦＰ＋）、１０ギガビット小型フォームファクタプラグ（ＸＦＰ）、Ｃフォームファクタプラグ（ＣＦＰ）、クワッド小型フォームファクタプラグ（ＱＳＦＰ）マルチソースアグリーメント（ＭＳＡ）を含む、種々の異なるフォームファクタのうちのいずれかで構成され得る。

ＲＯＳＡ４１０は、電気インターフェース４１６に電気的に結合されたフォトダイオードなどの１つまたは複数の光受信器を収容し得る。１つまたは複数の光受信器は、受信ポート４０４を介して受信された光信号を、電気インターフェース４１６およびＰＣＢ４０８を介してホスト装置に伝達される対応する電気信号に変換するように構成され得る。いくつかの実施形態では、ＲＯＳＡ４１０は、ＲＯＳＡ４１０からの信号をＰＣＢ４０８に駆動するために、図１〜図３のドライバ回路１０２，２０２，３００のうちの１つなどのドライバ回路を含み得る。例えば、このドライバ回路は、ＲＯＳＡ４１０内部のトランスインピーダンス増幅器からの信号を駆動するために使用され得る。代替的にまたは追加的に、ドライバ回路は、ＰＣＢ４０８の一部であってもよく、そのＰＣＢ４０８からの信号をホスト装置に駆動するために使用され得る。

ＴＯＳＡ４１２は、他方の電気インターフェース４１８に電気的に結合されたレーザーなどの１つまたは複数の光送信機を収容し得る。１つまたは複数の光送信機は、ＰＣＢ４０８および電気インターフェース４１８を介してホスト装置から受信した電気信号を、送信ポート４０６を介して送信される対応する光信号に変換するように構成され得る。

図４に示されたモジュール４００は、本開示の実施形態を採用することができる１つのアーキテクチャである。この特定のアーキテクチャは、実施形態を採用することができる数多くのアーキテクチャのうちの１つに過ぎない。本開示の範囲は、特定のアーキテクチャまたは環境に限定されない。

本明細書に列挙されたすべての例示および条件付き言語は、本発明者によってもたらされた本発明とその概念を理解する上で読書を助け、技術を促進するための教示目的を意図したものであり、本発明はこれらの具体的に列挙された例示および条件に限定されない。本発明の実施形態を詳細に説明したが、本発明の思想および範囲から逸脱することなく、種々の変形、置換、変更を行うことができる。

Claims (20)

1. 回路であって、
   第１の電圧振幅を有する差動入力信号を受信するように構成された第１および第２の入力ノードと、
   第１および第２の出力ノードと、
   前記第１および第２の入力ノードに結合され、前記差動入力信号を受信し、前記差動入力信号に基づいて前記第１の電圧振幅よりも大きな電圧振幅をそれぞれ有する第１および第２の中間信号を生成するように構成された増幅回路と、
   前記第１の出力ノードおよび前記増幅回路に結合され、前記第１の中間信号に基づいて導通するように構成された第１の能動素子と、
   前記第２の出力ノードおよび前記増幅回路に結合され、前記第２の中間信号に基づいて導通するように構成された第２の能動素子と、
   前記増幅回路と前記第１および第２の出力ノードとに結合され、前記第１および第２の中間信号にそれぞれ基づいて前記第１および第２の出力ノード上に第１および第２の出力信号を出力する出力回路と
   を備える回路。
2. 前記第１および第２の出力ノードが第１および第２の信号伝送ラインにそれぞれ結合されるように構成され、前記第１および第２の信号伝送ラインの各々は第１の入力インピーダンスを有し、前記第１および第２の能動素子の双方の出力抵抗は前記第１の入力インピーダンスに略等しい、請求項１に記載の回路。
3. 前記増幅回路は、前記第１の入力インピーダンスの少なくとも２倍の抵抗値を有する抵抗を含む、請求項２に記載の回路。
4. 前記増幅回路および前記出力回路は電圧源とグランドとの間に結合され、前記電圧源は２Ｖ未満の電圧を供給する、請求項１に記載の回路。
5. 前記第１の電圧振幅は約２００ｍＶであり、前記第１および第２の中間信号の電圧振幅は少なくとも４５０ｍＶである、請求項１に記載の回路。
6. 前記出力回路は、前記第１の能動素子が導通しない場合に前記第１の出力ノード上に前記第１の出力信号を駆動するとともに、前記第２の能動素子が導通しない場合に前記第２の出力ノード上に前記第２の出力信号を駆動するものであり、前記第１および第２の出力信号が差動出力信号を形成する、請求項１に記載の回路。
7. 前記出力回路は、第１および第２の出力トランジスタを含み、前記第１の出力トランジスタは、前記第１の出力ノードに結合され前記第２の中間信号に基づいて導通するように構成されており、前記第２の出力トランジスタは、前記第２の出力ノードに結合され前記第１の中間信号に基づいて導通するように構成されている、請求項１に記載の回路。
8. 前記出力回路は、前記第１および第２の出力トランジスタが飽和領域で動作するように前記第１および第２の中間信号を調整する調整回路をさらに含む、請求項７に記載の回路。
9. 前記増幅回路はドライバ部および負荷部を含み、前記ドライバ部は、前記差動入力信号に基づいて第１および第２の電流を生成し、前記第１および第２の中間信号が、前記第１および第２の電流を用いて前記負荷部により生成された電圧信号である、請求項１に記載の回路。
10. 前記差動入力信号は第１の信号および第２の信号を含み、前記第１の信号は前記第１の入力ノードで受信され、前記第１の中間信号は前記第１の信号に基づいて生成され、前記第２の信号は前記第２の入力ノードで受信され、前記第２の中間信号は前記第２の信号に基づいて生成される、請求項１に記載の回路。
11. 前記第１の信号の修正信号を前記第１の中間信号に対して選択的に適用するとともに、前記第２の信号の修正信号を前記第２の中間信号に対して選択的に適用するように構成されたタップ回路をさらに備える請求項１０に記載の回路。
12. 前記第１の信号の修正信号は、前記第１の信号の進み信号または前記第１の信号の遅れ信号である、請求項１１に記載の回路。
13. 回路であって、
    第１および第２の入力ノードと、
    第１および第２の出力ノードと、
    第１および第２の中間ノードと、
    第１および第２の抵抗と、
    前記第１の入力ノードと前記第１の抵抗と前記第１の中間ノードとに結合された第１の増幅トランジスタと、
    前記第２の入力ノードと前記第２の抵抗と前記第２の中間ノードとに結合された第２の増幅トランジスタと、
    前記第１の出力ノードと前記第１の中間ノードとに結合された第１の能動素子と、
    前記第２の出力ノードと前記第２の中間ノードとに結合された第２の能動素子と、
    前記第１の出力ノードに結合され、前記第２の中間ノード上の第２の中間信号に基づいて導通するように構成された第１の出力トランジスタと、
    前記第２の出力ノードに結合され、前記第１の中間ノード上の第１の中間信号に基づいて導通するように構成された第２の出力トランジスタと
    を備える回路。
14. 前記第１の増幅トランジスタおよび前記第１の抵抗は、前記第１の入力ノード上で受信された差動入力信号に基づいて前記第１の中間ノード上に前記第１の中間信号を生成するように構成されており、前記差動入力信号は第１の電圧振幅を有し、前記第１の電圧振幅は前記第１の中間信号の第２の電圧振幅よりも小さい、請求項１３に記載の回路。
15. 前記第１の能動素子のゲートは前記第１の中間ノードに結合されており、前記第１の能動素子のソースは前記第１の出力ノードに結合されており、前記第２の能動素子のゲートは前記第２の中間ノードに結合されており、前記第２の能動素子のソースは前記第２の出力ノードに結合されている、請求項１３に記載の回路。
16. 前記第１の能動素子が導通しない場合に前記第１の出力トランジスタが導通し、前記第２の能動素子が導通しない場合に前記第２の出力トランジスタが導通する、請求項１３に記載の回路。
17. 前記第１および第２の出力ノードは第１および第２の伝送ラインにそれぞれ結合されるように構成されており、前記第１および第２の伝送ラインの各々は第１の入力インピーダンスを有し、前記第１および第２の能動素子の双方の出力抵抗は前記第１の入力インピーダンスに略等しい、請求項１３に記載の回路。
18. 前記第１および第２の抵抗の各々は、前記第１の入力インピーダンスの少なくとも２倍の抵抗値を有する、請求項１７に記載の回路。
19. 前記第１の中間ノードと前記第２の出力トランジスタのゲートとの間に結合された第３の抵抗と、前記第２の中間ノードと前記第１の出力トランジスタのゲートとの間に結合された第４の抵抗とをさらに備える請求項１３に記載の回路。
20. 前記第１の出力トランジスタのドレインは前記第１の出力ノードに結合されており、前記第２の出力トランジスタのドレインは前記第２の出力ノードに結合されている、請求項１９に記載の回路。