JP2017503218A - ゲート駆動回路、表示装置及び駆動方法 - Google Patents

Abstract

本発明はゲート駆動回路、表示装置及び駆動方法を開示した。前記ゲート駆動回路は、カスケードされた複数のシフトレジスタユニットと制御ユニットとを含み、２つの隣合うシフトレジスタユニットは、１つのシフトレジスタ群とされると共に、前記制御ユニットを介して２本のゲート線に接続され、前記制御ユニットは、それぞれ前記２本のゲート線に駆動信号を提供するように、前記シフトレジスタ群におけるシフトレジスタユニットを制御する。本発明は従来のシフトレジスタに基づいて回路構造を改善し、異なるフレーム間の充電率補償を実現し、従来製品のＶ−ｌｉｎｅ等の明らかな明／暗線現象を効果的に改善した。【選択図】図２

Description

本発明は、表示技術の分野であり、特に、ゲート駆動回路、表示装置及び駆動方法に関する。

従来、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は既にディスプレイの主流になっている。アレイ基板上ゲート駆動技術（Ｇａｔｅ−ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ，ＧＯＡ）の液晶ディスプレイへの応用により、液晶ディスプレイの実質的な飛躍を実現させた。外付けチップからなる駆動チップの代わりに、ＧＯＡ技術では、ゲート駆動回路（Ｇａｔｅ ｄｒｉｖｅｒ ＩＣｓ）を液晶表示パネルにおけるアレイ基板（Ａｒｒａｙ）上に直接作製するため、作製工程を減少してコストを低減することができる。しかしながら、従来のＧＯＡ技術を用いた液晶表示パネルのデュアルゲート（ｄｕａｌ ｇａｔｅ）設計では、ゲート駆動は正「Ｚ」型の走査しかを実現できない。これは、液晶表示パネルにおける某１列の画素セルの充電が充分であり、他方の１列の画素セルの充電が不充分であることを招来し、縦線（Ｖ−ｌｉｎｅ）等の不良現象が発生し易い。ここでは、図１を参照しながら、デュアルゲート構造の液晶表示パネルが１+２ドット画素極性反転方式を用いたことを例として説明する。

図１は、従来技術における液晶表示パネルアレイ基板の回路図である。図１に示すように、アレイ基板は複数本のデータ線１、複数本のゲート線２、Ｇａｔｅ１〜Ｇａｔｅ８、及び複数本のデータ線と複数本のゲート線とで限定された複数の画素セルを含み、前記複数の画素セルは画素セルアレイを形成し、それぞれの画素セルは１つの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を介して１本のゲート線及び１本のデータ線に接続され、ゲート線は薄膜トランジスタのゲート電極に接続され、データ線は薄膜トランジスタのソース電極に接続され、そのうち、各行の画素セルは、奇数列が同じ１本のゲート線に接続され、偶数列が別の１本のゲート線に接続されるが、隣合う２列の画素セルは同じ１本のデータ線に接続される。複数本のデータ線１はデータ駆動回路によって駆動され、データ駆動回路が出力したデータ信号を受信する。複数本のゲート線２はゲート駆動回路に接続され、ゲート駆動回路は複数のシフトレジスタユニットＳＲ１〜ＳＲ８を含み、前記シフトレジスタユニットは１フレーム走査期間において順にオン・オフされ、オンになって発生したパルス信号はそれぞれ前記複数本のゲート線２に出力される。フレーム走査が開始した後、第１の走査期間において、第１のシフトレジスタユニットＳＲ１はオンになってパルス信号を第１のゲート線Ｇａｔｅ １に出力し、第１行の奇数列画素セルの薄膜トランジスタをオンにし、対応のデータ線はデータ信号を受けて第１行の奇数列画素セルに充電し、かつ相応のデータを記憶する。第２の走査期間において、第１のシフトレジスタユニットＳＲ１はオフになり、第２のシフトレジスタユニットＳＲ２はオンになってパルス信号を第２のゲート線Ｇａｔｅ ２に出力し、このとき、第１行の偶数列画素セルの薄膜トランジスタをオンにし、対応のデータ線は第１行の偶数列画素セルに充電する。その後、第３のシフトレジスタユニット、第４のシフトレジスタユニット等は、順にオンになってパルス信号を出力し、対応のデータ線と携動して対応の画素セルに充電する。それぞれの走査期間においてデータ線上に出力されたデータの極性は逆であり、且つそれぞれの走査期間において隣合う２本のデータ線上に出力されたデータの極性も逆である。したがって、第１の走査期間において、第１行の奇数列画素セルが受けたデータ信号の極性が正であると、第２の走査期間において第１行の偶数列画素セルが受けるデータ信号は正性から負性に変わる。データ線の負荷を考えると、第１行の偶数列画素セルの充電時間及び充電率は影響される。第１行の奇数列画素セルに比べて、第１行の偶数列画素セルの充電は不足となる。第３の走査期間において、第３のシフトレジスタＳＲ３はパルス信号を第３のゲート線Ｇａｔｅ ３に出力し、第２行の奇数列画素セルは充電を開始し、このとき、データ線上のデータ信号は常に負極性であるため、第２行の奇数列画素セルの充電時間及び充電率は充分となる。しかしながら、第２行の偶数列画素セルには、充電不足のこともある。上述の通り、１+２ドット反転のとき、上記構造及び反転方式による液晶表示パネルには、奇数列画素セルの充電が常に偶数列画素セルの充電より充分である状況が出現する。両者の充電率の差異が大きい場合、表示効果に影響を与え、即ち縦線（Ｖ−ｌｉｎｅ）不良現象が起こる。

このため、製品を設計するとき、アレイ基板の構造及び駆動方式を変更することにより、奇数列画素セルと偶数列画素セルとの充電率の差異を避け、Ｖ−ｌｉｎｅの不良現象を改善する必要がある。

上記従来技術における１つ又は複数の問題を解決するために、本発明は、従来のシフトレジスタに基づいてゲート駆動回路構造を改善し、異なるフレーム間の充電率補償を実現し、従来製品の縦線（Ｖ−ｌｉｎｅ）等の不良現象を改善した。

本発明の１形態によるゲート駆動回路は、カスケードされた複数のシフトレジスタユニットと制御ユニットとを含み、２つの隣合うシフトレジスタユニットは１つのシフトレジスタ群とされると共に、前記制御ユニットを介して２本のゲート線に接続され、前記制御ユニットは、それぞれ前記２本のゲート線に駆動信号を提供するように、前記シフトレジスタ群におけるシフトレジスタユニットを制御する。

選択的には、前記制御ユニットは、第１の制御線と、第２の制御線と、前記シフトレジスタユニットに繋がる薄膜トランジスタとを含む。

選択的には、前記シフトレジスタ群におけるそれぞれのシフトレジスタユニットは、２つの薄膜トランジスタを介してそれぞれ前記第１の制御線及び第２の制御線に接続され、前記２つの薄膜トランジスタは、ゲート電極がそれぞれ前記第１の制御線及び第２の制御線に接続され、ドレイン電極がそれぞれ前記２本のゲート線に接続され、ソース電極がそれぞれ前記シフトレジスタユニットの出力端に接続される。

選択的には、制御ユニットは、前記２本のゲート線における異なるゲート線に駆動信号を提供するように、シフトレジスタ群におけるシフトレジスタユニットを制御する。

選択的には、前記第１の制御線及び第２の制御線は交互に高電位駆動信号を出力する。
選択的には、前記２本のゲート線は、それぞれ、画素セルアレイにおける奇数列及び偶数列の画素セルに繋がる。

選択的には、前記ゲート線と画素セルとは、画素セル薄膜トランジスタを介して繋がり、前記画素セル薄膜トランジスタは、ゲート電極が前記ゲート線に接続され、ドレイン電極が画素セルの画素電極に接続され、ソース電極がデータ線に接続される。

本発明のほかの１形態による表示装置は、上記ゲート駆動回路を含む。

選択的には、前記表示装置は、Ｎ行×Ｍ列画素セル、２Ｎ本のゲート線及びＭ／２本のデータ線を含み、前記２Ｎ本のゲート線と前記Ｍ／２本のデータ線とは交差して前記画素セルを限定し、奇数ゲート線は奇数列画素セルに接続され、偶数ゲート線は偶数列画素セルに接続され、隣合う奇数画素セルと偶数画素セルは同じ１本のデータ線に接続され、前記２本のゲート線は隣合う奇数ゲート線と偶数ゲート線である。

本発明のほかの１形態による上記表示装置の駆動方法は、
カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットによりオンとされたシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線又は偶数ゲート線に駆動信号を提供する現在フレーム走査と、
カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットにより前記オンとされたシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線又は奇数ゲート線に駆動信号を提供する次フレーム走査と、を含む。

選択的には、前記現在フレーム走査は、
第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電することと、
第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電ことと、を含み、
前記次フレーム走査は、
第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電することと、
第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電ことと、を含み、
そのうち、隣合う２行の画素セルの充電極性は逆であり、同じ１本のデータ線に接続される隣合う２列の画素セルの充電極性は逆であり、異なるデータ線に接続される隣合う２列の画素セルの充電極性は同じであり、ｎはＮ以下の自然数である。

本発明では、ゲート駆動回路に制御ユニットを設けることにより、ゲート駆動回路の構造を改善し、制御ユニットは、それぞれ隣合う２本のゲート線に駆動信号を提供するように、隣合う２つのシフトレジスタユニットを制御し、隣合う２つのフレーム走査において、前記２つのシフトレジスタユニットが駆動信号を提供するゲート線は異なる。本発明による上記案は、表示装置においてドット反転駆動方式を採用するとき、隣合う２つのフレーム走査における奇偶数列の画素セルの充電順序を異ならせ、奇数列又は偶数列の画素セルの、現在フレームにおける充電が充分であり、次フレームにおける充電が不充分であるようにすることにより、縦線不良（Ｖ−ｌｉｎｅ）等の現象を改善した。

図１は従来技術における液晶表示パネルアレイ基板の回路図である。 図２は本発明の選択的な実施例におけるゲート駆動回路の部分構造模式図である。 図３は本発明の選択的な実施例におけるゲート駆動回路と画素セルアレイとの接続模式図である。

本発明の目的、技術案及びメリットをより明白にするために、以下、具体的な実施例に基づき、図面を参照しながら本発明をより詳しく説明する。

本発明によるゲート駆動回路は、カスケードされた複数のシフトレジスタユニットと制御ユニットとを含み、２つの隣合うシフトレジスタユニットは１つのシフトレジスタ群となり、前記制御ユニットを介して２本のゲート線に接続され、前記制御ユニットは、それぞれ前記２本のゲート線に駆動信号を提供するように、前記シフトレジスタ群におけるシフトレジスタユニットを制御する。

図２は本発明によるゲート駆動回路の部分構造模式図を示した。図２に示すように、このゲート駆動回路は制御ユニット１０と複数のカスケードされたシフトレジスタユニット１１とを含み、２つの隣合うシフトレジスタユニットは１つのシフトレジスタ群となる。本実施例は、２つのシフトレジスタユニットＳＲ１〜ＳＲ２から構成される第１のシフトレジスタ群を模式的に示した。当業者であれば分かるように、その数は表示装置の画素アレイの大きさによって決められる。各シフトレジスタ群は２本の隣合うゲート線Ｇａｔｅ１〜Ｇａｔｅ２に対応し、前記制御ユニット１０は、それぞれ前記２本の隣合うゲート線Ｇａｔｅ１〜Ｇａｔｅ２に駆動信号を提供するように、前記シフトレジスタ群における２つのシフトレジスタユニットＳＲ１〜ＳＲ２を制御する。

そのうち、制御ユニット１０は、第１の制御線１０１と、第２の制御線１０２と、前記シフトレジスタユニットに繋がる複数の薄膜トランジスタ１０３とを含む。２つの隣合うシフトレジスタユニット１１は１つのシフトレジスタ群であり、且つ各シフトレジスタ群における各シフトレジスタユニットは２つの薄膜トランジスタを介してそれぞれ第１の制御線１０１及び第２の制御線１０２に接続される。そのうち、前記１つのシフトレジスタ群における第１のシフトレジスタユニットＳＲ１は隣合う第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２を介してそれぞれ前記第１の制御線１０１及び第２の制御線１０２に接続され、前記第１の薄膜トランジスタＴ１のゲート電極は第１の制御線１０１に接続され、また第２の薄膜トランジスタＴ２のゲート電極は第２の制御線１０２に接続され、前記第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２のドレイン電極はそれぞれ隣合う２本のゲート線Ｇａｔｅ１〜Ｇａｔｅ２に接続され、前記第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２のソース電極は前記第１のシフトレジスタＳＲ１の出力端に接続される。同様に、前記第１のシフトレジスタ群における第２のシフトレジスタユニットＳＲ２は隣合う第３の薄膜トランジスタＴ３及び第４の薄膜トランジスタＴ４を介してそれぞれ前記第１の制御線１０１及び第２の制御線１０２に接続され、前記第３の薄膜トランジスタＴ３のゲート電極は第２の制御線１０２に接続され、第４の薄膜トランジスタＴ４のゲート電極は第１の制御線１０１に接続され、前記第３の薄膜トランジスタＴ３及び第４の薄膜トランジスタＴ４のドレイン電極はそれぞれ２本の隣合うゲート線Ｇａｔｅ１〜Ｇａｔｅ２に接続され、前記第３の薄膜トランジスタＴ３及び第４の薄膜トランジスタＴ４のソース電極は前記第２のシフトレジスタユニットＳＲ２の出力端に接続される。このように、隣合う２つのシフトレジスタユニットは１つのシフトレジスタ群となり、それぞれのシフトレジスタ群は４つの薄膜トランジスタに対応し、且つ各シフトレジスタ群における各シフトレジスタユニットはそれぞれ２つの薄膜トランジスタを介して第１の制御線１０１及び第２の制御線１０２に接続される。

前記制御ユニット１０は、前記２本の隣合うゲート線における異なるゲート線に駆動信号を提供するように、シフトレジスタ群におけるシフトレジスタユニットを制御する。本発明の上記実施例によれば、第１の制御線１０１及び第２の制御線１０２は交互に高電位駆動信号を出力する。例えば、現在フレーム走査において、第１の制御線１０１は高電位駆動信号を出力し、第２の制御線１０２は低電位駆動信号を出力するが、次フレーム走査において、第１の制御線１０１は低電位駆動信号を出力し、第２の制御線１０２は高電位駆動信号を出力してもよい。

前記２本の隣合うゲート線Ｇａｔｅ１〜Ｇａｔｅ２はそれぞれ画素セルアレイにおける奇数列及び偶数列の画素セルに接続される。図３は本発明の選択的な実施例におけるゲート駆動回路と画素セルアレイとの接続模式図を示した。図３は４つのシフトレジスタ群、合計８つのカスケードされたシフトレジスタユニットＳＲ１〜ＳＲ８を示し、点線枠内に示された部分は図２に示すゲート駆動回路の部分構造と一致する。図３に示すように、第１のシフトレジスタ群における第１のシフトレジスタＳＲ１及び第２のシフトレジスタＳＲ２に接続される隣合う２本のゲート線Ｇａｔｅ１〜Ｇａｔｅ２は、それぞれ、画素セルアレイにおける奇数列画素セル及び偶数列画素セルに接続される。そのうち、第１のゲート線Ｇａｔｅ１は第１の画素セル薄膜トランジスタを介して画素セルアレイにおける第１行の奇数列画素セルと接続され、第２のゲート線Ｇａｔｅ２は第２の画素セル薄膜トランジスタを介して第１行の偶数列画素セルに接続され、前記画素セル薄膜トランジスタは、ゲート電極が相応のゲート線に接続され、ドレイン電極が相応の画素セルの画素電極に接続され、ソース電極がデータ線に接続される。本実施例において、２列の画素セルを１群として同じ１本のゲート線に接続し、即ち、画素セルの列数はゲート線の２倍である。そのうち、第１奇数列の画素セルと第１偶数列の画素セルは画素セル薄膜トランジスタを介して第１のデータ線に接続され、第２奇数列の画素セル及び第２偶数列の画素セルは画素セル薄膜トランジスタを介して第２のデータ線に接続される。ほかのゲート線がシフトレジスタ群におけるシフトレジスタユニット及び画素セルアレイにおける画素セルと接続する方式、画素セルが前記画素セル薄膜トランジスタを介してほかのゲート線と接続する方式は、類似であり、その説明を省略する。

以下、図２及び図３を参照しながら、本発明によるゲート駆動回路の稼動原理を説明する。

現在フレーム走査において、第１の制御線１０１は高電位を出力し、第２の制御線１０２は低電位を出力し、第１の薄膜トランジスタＴ１及び第４の薄膜トランジスタＴ４のゲート電極が第１の制御線１０１につながり、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３が第２の制御線１０２につながるため、第１の薄膜トランジスタＴ１及び第４の薄膜トランジスタＴ４はオンになる。フレーム走査が開始し、カスケードされたシフトレジスタユニットは逐一にオン・オフになる。現在フレームの第１の走査期間において、第１のシフトレジスタＳＲ１はオンになってパルス信号を出力し、その出力したパルス信号は第１の薄膜トランジスタＴ１を介して第１のゲート線Ｇａｔｅ１に出力され、第１のゲート線Ｇａｔｅ１と第１行の奇数列画素セルとの間の第１の画素セル薄膜トランジスタをオンにし、対応のゲート線は第１行の奇数列画素セルに対して充電を行う。現在フレームの第２の走査期間において、第１のシフトレジスタＳＲ１はオフになり、第２のシフトレジスタＳＲ２はオンになってパルス信号を出力し、その出力したパルス信号は第４の薄膜トランジスタＴ４を介して第２のゲート線Ｇａｔｅ２に出力され、第２のゲート線Ｇａｔｅ２と第１行の偶数列画素セルとの間の第２の画素セル薄膜トランジスタをオンにし、対応のゲート線は第１行の偶数列画素セルに対して充電を行う。このように、第３の走査期間において、第２のシフトレジスタＳＲ２はオフになり、第３のシフトレジスタユニットＳＲ３はオンになってパルス信号を出力し、出力したパルス信号は第３のゲート線Ｇａｔｅ３に出力され、第３のゲート線Ｇａｔｅ３と第２行の奇数列画素セルとの間の画素セル薄膜トランジスタをオンにし、対応のゲート線は第２行の奇数列画素セルに対して充電を行う。第４の走査期間において、第３のシフトレジスタＳＲ３はオフになり、而第４のシフトレジスタＳＲ４はオンになってパルス信号を出力し、その出力したパルス信号は第４のゲート線Ｇａｔｅ４に出力され、第４のゲート線Ｇａｔｅ４と第２行の偶数列画素セルとの間の画素セル薄膜トランジスタをオンにし、対応のゲート線は第２行の偶数列画素セルに対して充電を行う。その後、現在フレーム走査が完了するまで、第５の走査期間、第６の走査期間・・・において、第５のシフトレジスタユニットＳＲ５、第６のシフトレジスタユニットＳＲ６・・・は順にオンになってパルス信号を出力し、対応のゲート線と携動して対応の画素セルに充電する。このフレーム走査過程において、第１列及び第２列の画素セルを例として説明すると、その走査順序は、奇，偶，奇，偶，奇，偶・・・となり、正「Ｚ」字型走査の形となる。ほかの隣合う列は、同様な走査順序を有する。

次フレーム走査において、第１の制御線１０１及び第２の制御線１０２が出力する駆動信号電位は前フレームのと逆であり、第１の制御線１０１は低電位駆動信号を出力し、第２の制御線１０２は高電位駆動信号を出力する。第１の薄膜トランジスタＴ１及び第４の薄膜トランジスタＴ４のゲート電極が第１の制御線１０１につながり、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３が第２の制御線１０２につながるため、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３はオンになる。フレーム走査が開始し、カスケードされたシフトレジスタユニットは逐一にオン・オフになる。第１の走査期間において、第１のシフトレジスタＳＲ１はオンになってパルス信号を出力し、その出力したパルス信号は第２の薄膜トランジスタＴ２を介して第２のゲート線Ｇａｔｅ２に出力され、第２のゲート線Ｇａｔｅ２と第１行の偶数列画素セルとの間の第２の画素セル薄膜トランジスタをオンにし、対応のゲート線は第１行の偶数列画素セルに対して充電を行う。第２の走査期間において、第１のシフトレジスタＳＲ１はオフになり、第２のシフトレジスタＳＲ２はオンになってパルス信号を出力し、その出力したパルス信号は第３の薄膜トランジスタＴ３を介して第１のゲート線Ｇａｔｅ１に出力され、第１のゲート線Ｇａｔｅ１と第１行の奇数列画素セルとの間の第１の画素セル薄膜トランジスタをオンにし、対応のゲート線が第１行の奇数列画素セルに対して充電を行う。このように、第３の走査期間において、第２のシフトレジスタＳＲ２はオフになり、第３のシフトレジスタユニットＳＲ３はオンになってパルス信号を出力し、出力したパルス信号は第４のゲート線Ｇａｔｅ４に出力され、第４のゲート線Ｇａｔｅ４と第２行の偶数列画素セルとの間の画素セル薄膜トランジスタをオンにし、対応のゲート線は第２行の偶数列画素セルに対して充電を行う。第４の走査期間において、第３のシフトレジスタＳＲ３はオフになり、第４のシフトレジスタＳＲ４はオンになってパルス信号を出力し、その出力したパルス信号は第３のゲート線Ｇａｔｅ３に出力され、第３のゲート線Ｇａｔｅ３と第２行の奇数列画素セルとの間の画素セル薄膜トランジスタをオンにし、対応のゲート線は第２行の奇数列画素セルに対して充電を行う。その後、現在フレーム走査が完了するまで、第５の走査期間、第６の走査期間・・・において、第５のシフトレジスタユニットＳＲ５、第６のシフトレジスタユニットＳＲ６・・・は順にオンになってパルス信号を出力し、対応のゲート線と携動して対応の画素セルに充電する。このフレーム走査過程において、第１列及び第２列の画素セルを例として説明すると、その走査順序は、偶，奇，偶，奇，偶，奇・・・となり、反「Ｚ」字型走査の形となる。ほかの隣合う列は、同様な走査順序を有する。

したがって、本発明による上記ゲート駆動回路は、制御ユニットにより隣合う２列の画素セルの充電順序を変えることができ、均一に充電する目的を達し得る。以下、図２及び図３を参照しながら、本発明によるゲート駆動回路を用いて均一に充電する目的をどのように達し得たのかを説明する。画素の極性反転方式を１+２ドット反転とすることを例として説明する。

１+２ドット反転では、データ線は異なる極性のデータ信号を出力し、公衆電圧を基準とすると、電圧が公衆電圧より高いデータ信号を正極性のデータ信号とし、電圧が公衆電圧より低いデータ信号を負極性のデータ信号とする。第１の走査期間においてデータ線は負極性／正極性のデータ信号を出力し、そのデータ信号を受ける画素セルの充電後の極性は負／正であり、一方、第２の走査期間においてデータ線が出力するデータ信号の極性は反転し、そのデータ信号を受ける画素セルの充電後の極性は反転し、正／負となる。第３の走査期間においてデータ線が出力するデータ信号の極性は変わらず、そのデータ信号を受ける画素セルの充電後の極性も変わらず、正／負となり、第４の走査期間においてデータ線が出力するデータ信号の極性は反転し、そのデータ信号を受ける画素セルの充電後の極性も反転し、負／正となる。このように、第１の走査期間以外、２つの走査期間毎に、データ線が出力するデータ信号の極性は一回反転し、第２の走査期間においてデータ線が出力するデータ信号の極性は第１の走査期間のと異なる。また、同じ走査期間において、隣合う２本のデータ線が出力するデータ信号の極性は異なり、例えば、第１のデータ線は正極性のデータ信号を出力すれば、隣合う第２のデータ線は負極性のデータ信号を出力する。

本発明による上記ゲート駆動回路を１+２ドット反転駆動方式に応用し、且つ第１の制御線１０１が高電位駆動信号を出力し、第２の制御線１０２が低電位駆動信号を出力する場合、ワンフレーム走査が完成した後、画素セルアレイにおける画素セルの極性は図３に示される。そのうち、「+」の符号はこの画素セルの画素電極の極性が正であることを示し、「−」の符号はこの画素セルの画素電極の極性が負であることを示す。第１奇数列の画素セル及び第１偶数列の画素セルを例とすると、この場合は、第１行の偶数列画素セルの極性と第１行の奇数列画素セルの極性とは逆である。第１行の偶数列画素セルに充電するとき、その極性は反転し、このような反転過程において必ず一部の電子の紛失を招来するため、第１行の偶数列画素セルの充電は不充分となる。第２行の奇数列画素セルの極性と第１行の偶数列画素セルの極性とは同一であり、それらの充電は充分であるが、第２行の偶数列画素セルの極性と第２行の奇数列画素セルの極性とは逆であり、その充電は不充分である。このように、本フレーム走査が完成した後、全ての奇数列画素セルの充電は充分であり、偶数列画素セルの充電は不充分である。

次フレーム走査において、第１の制御線１０１及び第２の制御線１０２の電位駆動信号が変化する。即ち、第１の制御線１０１は低電位駆動信号を出力し、第２の制御線１０２は高電位駆動信号を出力する。この場合は、まず、偶数列に対して充電を行い、そして奇数列に対して充電を行い、データ線が出力するデータ信号の極性が前フレーム走査における出力と同じである場合、第１の走査期間において第１行の偶数列画素セルに対して充電を行い、且つその極性が正であり、第２の走査期間において第１行の奇数列画素セルに対して充電を行い、その極性が負であり、第３の走査期間において第２行の偶数列画素セルに対して充電を行い、その極性が負であり、第４の走査期間において第２行の奇数列画素セルに対して充電を行い、極性が正であり・・・。明らかに、本フレーム走査において、全ての奇数列画素セルの充電は不充分であり、偶数列画素セルの充電は充分である。したがって、隣合う両フレーム走査の後、画素セルの充電程度を均衡にすることができ、Ｖ−Ｌｉｎｅなどの表示不良現象を解消することができる。

上記は例示的な説明に過ぎない。充電を均衡にする目的を達成できれば、本発明のゲート駆動回路は、第１の制御線及び第２の制御線が交互に高低電位駆動信号を出力するように制御することにより、各列における奇偶画素セルの走査順序を異ならせてもよい。例えば、第１奇数列及び第１偶数列の画素セルを例とすると、第１奇数列におけるそれぞれの画素セルは上から下まで１,３,５,７，・・・と番号つけられ、第１偶数列におけるそれぞれの画素セルは上から下まで２,４,６,８，・・・と番号つけられる。そうすると、上記紹介した第１種の走査方式において、前フレームの走査順序は１,２,３,４,５,６,７,８，・・・であり、即ち正「Ｚ」字型走査であるが、次フレームの走査順序は２,１,４,３,６,５,８,７，・・・であり、即ち反「Ｚ」字型走査である。しかしながら、上記走査方式は第２種の走査方式に変形されてもよい：前フレームの走査順序は１,２,４,３,５,６,８,７，・・・であり、即ち正「弓」字型走査であるが、次フレームの走査順序は２,１,３,４,６,５,７,８，・・・であり、即ち反「弓」字型走査である。本発明では、ほかの走査順序、又は異なる走査方式の組合せを用いてもよく、例えば、第１、第２フレームでは第１種の走査方式を用い、第３、第４フレームでは第２種の走査方式を用いることが可能である。本発明による上記ゲート回路を用いて充電を均衡にする目的を実現できる技術案であれば、本発明の保護範囲内に含まれる。

本発明は、さらに、上記のような前記ゲート駆動回路を含む表示装置を提出した。前記表示装置は、さらに、Ｎ行×Ｍ列画素セル、２Ｎ本のゲート線及びＭ／２本のデータ線を含み、前記２Ｎ本のゲート線と前記Ｍ／２本のデータ線とは交差して前記画素セルを限定し、奇数ゲート線は奇数列画素セルに接続され、偶数ゲート線は偶数列画素セルに接続され、隣合う奇数画素セルと偶数画素セルは同じ１本のデータ線に接続され、前記２本のゲート線は隣合う奇数ゲート線と偶数ゲート線である。

依然として図３を例として説明する。本発明による表示装置はゲート駆動回路、Ｎ×Ｍ個の画素セルからなる画素セルアレイ、２Ｎ本のゲート線及びＭ／２本のデータ線を含む。図３は、４×８（Ｎ=４，Ｍ=８）個の画素セル、４本のゲート線、８本のゲート線Ｇａｔｅ１〜Ｇａｔｅ８を模式的に示した。そのうち、奇数ゲート線（Ｇａｔｅ１、Ｇａｔｅ３、Ｇａｔｅ５、Ｇａｔｅ７）は奇数列画素セルに接続され、偶数ゲート線（Ｇａｔｅ２、Ｇａｔｅ４、Ｇａｔｅ６、Ｇａｔｅ８）は偶数列画素セルに接続され、それぞれのゲート線は隣合う２列の画素セルを接続する。例えば、第１のデータ線は第１奇数列の画素セル及び第１偶数列の画素セルを接続し、第２のデータ線は第２奇数列の画素セル及び第２偶数列の画素セルを接続する。前記ゲート駆動回路中の各シフトレジスタ群におけるシフトレジスタユニットは制御ユニットを介して隣合う奇数ゲート線及び偶数ゲート線に接続される。例えば、第１のシフトレジスタユニットＳＲ１及び第２のシフトレジスタユニットＳＲ２は制御ユニットを介して第１のゲート線Ｇａｔｅ１及び第２のゲート線Ｇａｔｅ２に接続される。

ゲート駆動回路によるこの表示装置の稼動原理は既に上記において紹介されたため、ここではその説明を省略する。

本発明は、さらに、上記表示装置の駆動方法を提出した。それは、
カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットによりオンとされたシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線又は偶数ゲート線に駆動信号を提供する現在フレーム走査と、
カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットにより前記オンとされたシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線又は奇数ゲート線に駆動信号を提供する次フレーム走査と、を含む。

そのうち、前記現在フレーム走査は、
第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電することと、
第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電することと、を含む。

前記次フレーム走査は、
第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電することと、
第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電ことと、を含み、
そのうち、隣合う２行の画素セルの充電極性は逆であり、同じ１本のデータ線に接続される隣合う２列の画素セルの充電極性は逆であり、異なるデータ線に接続される隣合う２列の画素セルの充電極性は同じであり、ｎはＮ以下の自然数である。

前にゲート駆動回路を紹介したとき、ゲート駆動回路によって駆動される表示装置の稼動原理を詳しく紹介した。その詳細について前文を参照でき、ここでは詳しく説明しない。

前述の通り、本発明による上記ゲート駆動回路、表示装置及び駆動方法において、前フレーム走査のとき、奇数列画素セルの充電率は偶数列画素セルよりも充分であり、次フレーム走査のとき、偶数列画素セルは奇数列画素セルよりも充分に充電される。視覚効果を考えると、両者は、ある程度で補うことができるため、Ｖ−ｌｉｎｅ等の明暗線不良が発生する現象を改善することができる。

前記の具体的な実施例により、本発明の目的、技術案及び有益な効果を詳しく説明したが、なお、上述は本発明の具体的な実施例に過ぎず、本発明を制限するためのものではない。本発明の思想及び旨の内で行った如何なる補正、等価代替、改善なども、本発明の保護範囲内に含まれるはずである。

Claims (11)

1. カスケードされた複数のシフトレジスタユニットと制御ユニットとを含み、
   ２つの隣合うシフトレジスタユニットは、１つのシフトレジスタ群とされると共に、前記制御ユニットを介して２本のゲート線に接続され、
   前記制御ユニットは、それぞれ前記２本のゲート線に駆動信号を提供するように、前記シフトレジスタ群におけるシフトレジスタユニットを制御する、ゲート駆動回路。
2. 前記制御ユニットは、第１の制御線と、第２の制御線と、前記シフトレジスタユニットに繋がる薄膜トランジスタとを含む、請求項１に記載のゲート駆動回路。
3. 前記シフトレジスタ群におけるそれぞれのシフトレジスタユニットは、２つの薄膜トランジスタを介してそれぞれ前記第１の制御線及び第２の制御線に接続され、前記２つの薄膜トランジスタは、ゲート電極がそれぞれ前記第１の制御線及び第２の制御線に接続され、ドレイン電極がそれぞれ前記２本のゲート線に接続され、ソース電極がそれぞれ前記シフトレジスタユニットの出力端に接続される、請求項２に記載のゲート駆動回路。
4. 制御ユニットは、前記２本のゲート線における異なるゲート線に駆動信号を提供するように、シフトレジスタ群におけるシフトレジスタユニットを制御する、請求項１〜３のいずれかに記載のゲート駆動回路。
5. 前記第１の制御線及び第２の制御線は交互に高電位駆動信号を出力する、請求項３に記載のゲート駆動回路。
6. 前記２本のゲート線は、それぞれ、画素セルアレイにおける奇数列及び偶数列の画素セルに繋がる、請求項１〜３のいずれかに記載のゲート駆動回路。
7. 前記ゲート線と画素セルとは、画素セル薄膜トランジスタを介して繋がり、
   前記画素セル薄膜トランジスタは、ゲート電極が前記ゲート線に接続され、ドレイン電極が画素セルの画素電極に接続され、ソース電極がデータ線に接続される、請求項６に記載のゲート駆動回路。
8. 請求項１〜７のいずれかに記載のゲート駆動回路を含む表示装置。
9. 前記表示装置は、Ｎ行×Ｍ列画素セル、２Ｎ本のゲート線及びＭ／２本のデータ線を含み、
   前記２Ｎ本のゲート線と前記Ｍ／２本のデータ線とは交差して前記画素セルを限定し、奇数ゲート線は奇数列画素セルに接続され、偶数ゲート線は偶数列画素セルに接続され、隣合う奇数画素セルと偶数画素セルは同じ１本のデータ線に接続され、前記２本のゲート線は隣合う奇数ゲート線と偶数ゲート線である、請求項８に記載の表示装置。
10. 請求項９に記載の表示装置の駆動方法であって、
    カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットによりオンとされたシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線又は偶数ゲート線に駆動信号を提供する現在フレーム走査と、
    カスケードされたシフトレジスタユニットを順にオン・オフにし、前記制御ユニットにより前記オンとされたシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線又は奇数ゲート線に駆動信号を提供する次フレーム走査と、を含む、駆動方法。
11. 前記現在フレーム走査は、
    第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電することと、
    第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電ことと、を含み、
    前記次フレーム走査は、
    第ｎ個のシフトレジスタ群における第１のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第１のシフトレジスタユニットを制御し、オンとされた第１のシフトレジスタユニットに繋がる前記２本のゲート線における偶数ゲート線に駆動信号を提供し、データ線により第ｎ行の偶数列画素セルに充電することと、
    第ｎ個のシフトレジスタ群における第２のシフトレジスタユニットをオンにし、制御ユニットによりオンとされた第２のシフトレジスタユニットを制御し、前記２本のゲート線における奇数ゲート線に駆動信号を提供し、データ線により第ｎ行の奇数列画素セルに充電ことと、を含み、
    そのうち、隣合う２行の画素セルの充電極性は逆であり、同じ１本のデータ線に接続される隣合う２列の画素セルの充電極性は逆であり、異なるデータ線に接続される隣合う２列の画素セルの充電極性は同じであり、ｎはＮ以下の自然数である、請求項１０に記載の駆動方法。