JP2017502298A5 - - Google Patents

Description

強磁場用のシングルチップ基準ブリッジ磁気センサ

本発明は、磁場センサの技術分野に関し、とくには強磁場用のシングルチップ（ｓｉｎｇｌｅ ｃｈｉｐ）基準ブリッジ（ｒｅｆｅｒｅｎｃｅｄ ｂｒｉｄｇｅ）式磁場センサに関する。

磁場センサは、磁場の強度を感知することによって電流、位置、および方向などの物理的なパラメータを測定するために、最新の工業および電子製品に幅広く適用されている。先行技術において、ホール素子、異方性磁気抵抗（ＡＭＲ）素子、または巨大磁気抵抗（ＧＭＲ）素子を感知素子として使用する磁場センサなど、磁場および他のパラメータの測定に使用される多数の異なる種類のセンサが存在する。ホール磁場センサは、高強度の磁場において動作しうるが、感度がきわめて低い、電力の消費が大きいなどの欠点を有している。ＡＭＲ磁場センサは、ホールセンサよりも感度が高いが、ＡＭＲ磁場センサは、製造プロセスが複雑であり、電力消費が大きく、高強度の磁場には適用できない。ＧＭＲ磁場センサは、ホール磁場センサよりも高い感度を有するが、ＧＭＲ磁場センサは、線形性が低い範囲を有し、やはり高強度の磁場には適用できない。

ＴＭＲ（トンネル磁気抵抗）磁場センサが、近年において工業的に活用され始めている新規な磁気抵抗効果センサであり、磁場を感知するために磁気多層膜材料のトンネル磁気抵抗効果を利用し、ホール磁場センサ、ＡＭＲ磁場センサ、およびＧＭＲ磁場センサよりも高い感度および少ない電力消費を有している。しかしながら、既存のＴＭＲ磁場センサは、依然として高強度の磁場には適用できず、線形な範囲が充分には広くない。

本発明の目的は、先行技術に存在する上述の問題を克服し、高強度の磁場に適したシングルチップ基準ブリッジ式磁場センサを提供することにある。

上述の技術的な目的を実現し、上述の技術的効果を達成するために、本発明は、以下の技術的解決策を採用することによって実施される。

本発明は、高強度の磁場用のシングルチップ基準ブリッジ式磁場センサであって、
・基板と、
・前記基板上に配置され、１つまたは少なくとも２つの同一な電気的に相互接続された磁気抵抗感知素子を備える少なくとも１つの行または列の基準素子ストリングを備えている少なくとも１つの基準アームと、
・前記基板上に配置され、１つまたは少なくとも２つの同一な電気的に相互接続された磁気抵抗感知素子を備える少なくとも１つの行または列の感知素子ストリングを備えている少なくとも１つの感知アームと、
・少なくとも１つの減衰器および少なくとも２つの遮へい構造と、
を備えており、
前記減衰器および前記遮へい構造は、間隔を空けて互いに交互に配置され、前記減衰器および前記遮へい構造の形状は、同じであり、前記遮へい構造の幅および面積は、それぞれ前記減衰器の幅および面積よりも大きく、
前記基準アームおよび前記感知アームは、ブリッジを形成するように接続され、
各々の基準素子ストリングは、自身の上に遮へい構造を有するように設計され、各々の感知素子ストリングは、自身の上に減衰器を有するように設計され、前記基準素子ストリングは、前記遮へい構造の下方または上方に位置し、前記感知素子ストリングは、前記減衰器の下方または上方に位置し、
前記基準素子ストリングおよび前記感知素子ストリングは、行または列の数において同じであり、行方向または列方向に沿って間隔を空けて互いに交互に配置され、
前記感知素子ストリングの位置における磁場の利得係数が、前記基準素子ストリングの位置における磁場の利得係数よりも大きい、
シングルチップ基準ブリッジ式磁場センサを提供する。

好ましくは、基準素子ストリングおよび感知素子ストリングを形成する磁気抵抗感知素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子であってよい。

磁気抵抗感知素子は、ＧＭＲスピンバルブ構造、ＧＭＲ多層膜構造、ＴＭＲスピンバルブ構造、またはＴＭＲ３層膜構造であってよい。

好ましくは、ブリッジは、ハーフブリッジ、フルブリッジ、または疑似ブリッジである。

好ましくは、感知アームの磁気抵抗感知素子および基準アームの磁気抵抗感知素子は、数が同じである。

好ましくは、各々の感知素子ストリングおよび隣の基準素子ストリングは、間隔Ｌに離されており、減衰器の数が奇数である場合、２つの基準素子ストリングが中央において隣り合い、間に間隔２Ｌを有し、減衰器の数が偶数である場合には、２つの感知素子ストリングが中央において隣り合い、間に間隔２Ｌを有する。

好ましくは、減衰器の数Ｎは、感知素子ストリングの行または列の数よりも小さくなく、遮へい構造の数Ｍは、基準素子ストリングの行または列の数よりも小さくなく、Ｎ＜Ｍであって、ＮおよびＭは正の整数である。

好ましくは、基板は、集積回路を備えており、あるいは集積回路を備える他の基板に接続される。

好ましくは、集積回路は、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ、ＢＣＤＭＯＳ、およびＳＯＩのうちの１つであり、基準アームおよび感知アームは、基板の集積回路の上に直接設けられる。

好ましくは、基板は、ＡＳＩＣチップであり、ＡＳＩＣチップは、オフセット回路、利得回路、較正回路、温度補償回路、および論理回路のうちの任意の１つまたは少なくとも２つを備える。

好ましくは、論理回路は、デジタルスイッチング回路または回転角算出回路である。

好ましくは、遮へい構造および減衰器の形状は、列方向または行方向に沿って延びる長いバーのアレイである。

好ましくは、遮へい構造および減衰器は、軟強磁性合金である同一の材料で構成され、軟強磁性合金は、Ｎｉ、Ｆｅ、およびＣｏのうちの１つまたは少なくとも２つの元素を含む。

好ましくは、シングルチップ基準ブリッジ式磁場センサの入力／出力接続端子が、半導体パッケージの入力／出力接続端子へと電気的に接続され、半導体パッケージの方法は、パッド・ワイヤ・ボンディング、フリップチップ、ボール・グリッド・アレイ・パッケージ、ウエハ・レベル・パッケージ、またはチップ・オン・ボード・パッケージを含む。

好ましくは、シングルチップ基準ブリッジ式磁場センサの動作磁場強度は、２０〜５００［Ｏｅ］である。

好ましくは、遮へい構造は、基準素子ストリングを完全に覆う。

先行技術と比べ、本発明は、以下の有益な効果を有する。すなわち、電力消費が少なく、線形性が良好であり、動作範囲が広く、高強度の磁場に適用することができる。

本発明の実施形態における技術的解決策をより分かりやすく示すために、実施形態の説明において使用される必要がある図面を、以下で簡単に紹介する。当然ながら、以下で説明される図面は、本発明の一部の実施形態にすぎない。当業者であれば、いかなる独創的な苦労も捧げることなく、これらの図面に従って他の図面を得ることができる。

先行技術におけるシングルチップブリッジ式磁場センサの構造概略図である。 本発明によって提供されるシングルチップブリッジ式磁場センサの構造概略図である。 本発明によって提供されるシングルチップブリッジ式磁場センサの別の構造概略図である。 本発明における外部磁場内のシングルチップ基準ブリッジ式磁場センサの磁場の分布図である。 本発明における基準素子ストリングおよび感知素子ストリングの位置と対応する利得係数との間の関係曲線である。 先行技術における基準素子ストリングおよび感知素子ストリングの位置と対応する利得係数との間の関係曲線である。 ＴＭＲおよびＧＭＲスピンバルブ構造の磁気抵抗感知素子の応答曲線である。 ＴＭＲ３層膜構造およびＧＭＲ多層膜構造の磁気抵抗感知素子の応答曲線である。 ＡＭＲ ｂａｒｂｅｒ−ｐｏｌｅ構造の磁気抵抗感知素子の応答曲線である。 本発明の減衰器の有無におけるＴＭＲスピンバルブ構造の磁場センサの変換曲線である。 本発明の減衰器の有無におけるＴＭＲ３層膜構造の磁場センサの変換曲線である。

本発明を、図面および実施形態と併せて下記でさらに説明する。

図１は、先行技術において特許出願第２０１３１０２０３３１１．３号明細書によって開示されたシングルチップブリッジ式磁場センサの構造概略図である。センサは、基板１と、感知素子ストリング２と、基準素子ストリング３と、遮へい構造４と、電気接続導体６と、入力／出力の接続に使用され、電源端子Ｖｂｉａｓ、接地端子ＧＮＤ、ならびに電圧出力Ｖ＋およびＶ−としてそれぞれ使用される４つのパッド７〜１０とを備えており、感知素子ストリング２および基準素子ストリング３は、互いに交互に配置され、感知素子ストリング２が、２つの遮へい構造４の間のすき間に位置し、基準素子ストリング３が、遮へい構造４の下方に位置している。感知アーム、基準アーム、およびパッド７〜１０が、電気接続導体６を使用することによって接続されている。このセンサは、高い感度、良好な線形性、小さなオフセットなどの利点を有するが、容易に飽和してしまい、したがって約１００［Ｏｅ］の最大磁場強度の磁場には適用可能であるものの、高強度の磁場では使用できない。

実施形態
図２は、本発明によって提供されるシングルチップ基準ブリッジ式磁場センサの構造概略図である。図２のセンサは、センサが減衰器５をさらに備えており、減衰器５および遮へい構造４が間隔を空けて並べられ、減衰器５の数Ｎが感知素子ストリング２の行または列の数よりも小さくなく、遮へい構造４の数Ｍが基準素子ストリング３の行または列の数よりも小さくなく、Ｎ＜Ｍであって、ＮおよびＭは正の整数である点で、図１に示したセンサから相違する。図２において、Ｎは５であり、Ｍは６である。減衰器５および遮へい構造４の形状は、同じであり、好ましくは横断または長手方向に沿って延びる長いバーのアレイであり、Ｎｉ、Ｆｅ、およびＣｏのうちの１つまたはいくつかの元素からなる軟強磁性合金であり、非強磁性材料であってもよいが、上述の材料には限定されない同一の材料で構成される。感知素子ストリング２および基準素子ストリング３は、それぞれ１つまたは少なくとも２つの同一な電気的に相互接続された磁気抵抗感知素子を含む少なくとも１つの行または列からなり、好ましくは磁気抵抗感知素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子であり、感知素子ストリング２によって含まれる磁気抵抗感知素子および基準素子ストリング３によって含まれる磁気抵抗感知素子は、同じ数であり、それらのピン層の磁化方向も同じである。感知素子ストリング２および基準素子ストリング３は、互いに交互に配置され、各々の感知素子ストリング２および隣の基準素子ストリング３は、間隔Ｌに離されているが、図２に示されるとおりの奇数の減衰器５においては、２つの基準素子ストリング３が中央において隣り合い、間に間隔２Ｌを有し、図３に示されるとおりの偶数の減衰器５においては、２つの感知素子ストリング２が中央において隣り合い、間に間隔２Ｌを有する。間隔Ｌは、きわめて小さく、好ましくは２０〜１００ミクロンである。各々の感知素子ストリング２は、その上に減衰器５を有するように設計され、各々の基準素子ストリング３は、その上に遮へい構造４を有するように設計され、感知素子ストリング２および基準素子ストリング３を、それぞれ減衰器５および遮へい構造４の上方または下方に配置することができ、図２は下方に配置される状況を示している。遮へい構造４の幅および面積は、減衰器５の幅および面積よりも大きく、基準素子ストリング３の位置における磁場をきわめて大きく減衰させることができ、完全に遮へいすることさえ可能であるよう、基準素子ストリング３を完全に覆うように充分に大きい一方で、感知素子ストリング２によって感知することができる磁場は、減衰器５の作用のもとで減衰させられるが、減衰の大きさはきわめて大きくはなく、したがって感知素子ストリング２の位置における磁場の利得係数Ａｓｎｓが、基準素子ストリング３の位置における磁場の利得係数Ａｒｅｆよりも大きい。相互接続された感知素子ストリング２によって形成される感知アームおよび相互接続された基準素子ストリング３によって形成される基準アームが、ブリッジを形成するように電気的に接続され、ブリッジの入力／出力接続端子は、それぞれ電源端子Ｖｂｉａｓ ７、接地端子ＧＮＤ ８、ならびに電圧出力Ｖ＋ ９およびＶ− １０である。センサ上のすべての素子は、電気接続導体６によって接続される。

基板１は、基板上に印刷された集積回路をさらに有することができ、あるいは集積回路が印刷された別の基板に接続され、好ましくは、印刷された集積回路は、ＣＭＯＳ、ＢｉＣＭＯＳ（バイポーラ相補型金属酸化膜半導体）、バイポーラ、ＢＣＤＭＯＳ（バイポーラＣＭＯＳ−ＤＭＯＳ構造）、またはＳＯＩ（シリコン・オン・インシュレータ）であってよく、基準アームおよび感知アームは、基板１の集積回路の上に直接堆積させられる。加えて、基板１は、オフセット回路、利得回路、較正回路、温度補償回路、および論理回路のうちの任意の１つまたはいくつかを備えている特定用途向け集積回路（ＡＳＩＣ）チップであってもよく、論理回路は、デジタルスイッチング回路または回転角算出回路であってよいが、上述の回路に限られるわけではない。

この実施形態において、パッドは、入力／出力の接続に使用され、フリップチップ、ボール・グリッド・アレイ・パッケージ、ウエハ・レベル・パッケージ、およびチップ・オン・ボード・パッケージなどの半導体パッケージ法を採用することもできる。このセンサは、２０〜５００［Ｏｅ］の磁場に適用可能である。

図４は、本発明において外部から印加される磁場における感知素子ストリング２および基準素子ストリング３の磁場の分布図である。この図において、外部から印加される磁場の方向は１１である。感知素子ストリング２および基準素子ストリング３を形成している磁気抵抗感知素子は、ＴＭＲセンサ素子である。この図から、基準素子ストリング３の位置における磁場が、遮へい構造の作用のもとで大きく減衰させられている一方で、感知素子ストリング２の位置における磁場の減衰の大きさが、前者の位置における磁場の減衰の大きさよりも小さいことを、見て取ることができる。図５は、図４における対応する感知素子ストリング２および基準素子ストリング３の位置と、対応する位置における利得係数との間の関係曲線である。この図において、横軸によって表される位置は、縮尺された距離の形態にて反映されている。図５から、感知素子ストリング２の位置における磁場の大きさの利得係数Ａｓｎｓおよび基準素子ストリング３の位置における磁場の大きさの利得係数Ａｒｅｆが、０〜１の間であり、利得係数Ａｓｎｓが利得係数Ａｒｅｆよりも大きいことを、見て取ることができる。換言すると、基準素子ストリング３の位置における磁場の減衰の大きさが、感知素子ストリング２の位置における磁場の減衰の大きさよりも大きく、これは図４から得られる結論に一致している。

図６は、図１の対応するセンサ構造の感知素子ストリング２および基準素子ストリング３の位置と、対応する位置における利得係数との間の関係曲線である。比較を容易にするために、基準素子ストリング３および感知素子ストリング２の数は、図５における基準素子ストリング３および感知素子ストリング２の数と同じである。図５および図６の２つの曲線１２および１３を比較することによって、本発明においては感知素子ストリング２の位置における磁場の大きさが、大きく減衰させられており、したがってたとえ本発明のシングルチップ基準ブリッジ式磁場センサが高強度の磁場に配置されたとしても、センサによって感知される磁場は減衰させられた磁場であり、それがセンサの飽和範囲の範囲内である限りにおいて、センサが依然として正常に機能できることを、見て取ることができる。

図７は、ＴＭＲおよびＧＭＲスピンバルブ構造の磁気抵抗感知素子の応答曲線である。外部から印加される磁場１１の方向がピン層の磁化方向１９に平行であり、外部から印加される磁場の強度が−Ｂｓ＋Ｂｏ ２５よりも大きい場合、磁気フリー層の磁化方向１８は、外部から印加される磁場１１の方向に平行であり、さらにピン層の磁化方向１９に平行であり、この瞬間において、ＴＭＲ素子の磁気抵抗は最小であり、すなわちＲ_Ｌ ２１である。外部から印加される磁場１１の方向がピン層の磁化方向１９に逆平行であり、外部から印加される磁場の強度がＢｓ＋Ｂｏ ２６よりも大きい場合、磁気フリー層の磁化方向１８は、外部から印加される磁場１１の方向に平行であり、さらにピン層の磁化方向１９に逆平行であり、この瞬間において、ＴＭＲ素子の磁気抵抗は最大であり、すなわちＲ_Ｈ ２２である。外部から印加される磁場１１の強度がＢｏ ２３である場合、磁気フリー層の磁化方向１８は、ピン層の磁化方向１９に垂直であり、この瞬間において、ＴＭＲ素子の磁気抵抗はＲ_Ｌ ２１およびＲ_Ｈ ２２の中央の値であり、すなわち（Ｒ_Ｌ＋Ｒ_Ｈ）／２である。−Ｂｓ＋Ｂｏ ２５とＢｓ＋Ｂｏ ２６との間の磁場が、シングルチップ線形ブリッジ式磁場センサの測定範囲である。この図から、曲線２０が−Ｂｓ＋Ｂｏ ２５とＢｓ＋Ｂｏ ２６との間において線形であり、抵抗変化率が（Ｒ_Ｈ−Ｒ_Ｌ）／Ｒ_Ｌ×１００％＝ΔＲ／Ｒ_Ｌ×１００％であることを、見て取ることができる。

ＴＭＲスピンバルブについて、その抵抗変化率が最大で２００％になり得る一方で、ＧＭＲスピンバルブについては、その抵抗変化率は最大で１０％にすぎない。

図８は、ＴＭＲ３層膜構造およびＧＭＲ多層膜構造の磁気抵抗感知素子の応答曲線である。外部から印加される磁場１１の方向がピン層の磁化方向１９に平行であり、外部から印加される磁場の強度が−Ｂｓ ３１またはＢｓ ３２よりも大きい場合、磁気フリー層の磁化方向１８は、外部から印加される磁場１１の方向に平行であり、さらにピン層の磁化方向１９に平行であり、この瞬間において、ＭＴＪ素子の磁気抵抗は最小であり、すなわちＲ_Ｌ ２８である。外部から印加される磁場が０である場合、磁気フリー層の磁化方向１８は、ピン層の磁化方向１９に逆平行であり、この瞬間において、ＭＴＪ素子の磁気抵抗は最大であり、すなわちＲ_Ｈ ２７である。−Ｂｓ ３１とＢｓ ３２との間の磁場が、センサの測定範囲である。この図から、曲線２９および３０が、−Ｂｓ ３１とＢｓ ３２との間において線形であり、磁気抵抗素子の抵抗変化率が、やはり最大で２００％になり得ることを、見て取ることができる。

図９は、ＡＭＲ Ｂａｒｂｅｒ−ｐｏｌｅ構造の磁気抵抗感知素子の応答曲線である。この図から、磁気抵抗素子の抵抗変化率が約１％であることを、見て取ることができる。

図１０は、ＴＭＲスピンバルブ構造の磁気抵抗感知素子を備えるシングルチップ基準ブリッジ式センサについて、減衰器がある場合および減衰器がない場合の変換特性曲線である。曲線１５が、減衰器が存在しない状況を示し、曲線１６が、減衰器が使用されている状況を示しており、横軸は、外部から印加される磁場の大きさを表し、縦軸は、電源電圧に対するセンサ出力電圧の比を表している。２つの曲線を比較することによって、曲線１５に対応する磁場の線形性の範囲が約３５［Ｏｅ］である一方で、曲線１６に対応する磁場の線形性の範囲が約１５０［Ｏｅ］であり、したがってセンサの線形な動作範囲が、減衰器の使用後に明らかに広くなっていることを、見て取ることができる。

図１１は、ＴＭＲ３層膜構造の磁気抵抗感知素子を備えるシングルチップ基準ブリッジ式センサについて、減衰器がある場合および減衰器がない場合の変換特性曲線である。曲線３３が、減衰器が存在しない状況を示し、曲線３４が、減衰器が使用されている状況を示しており、横軸は、外部から印加される磁場の大きさを表し、縦軸は、電源電圧に対するセンサ出力電圧の比を表している。２つの曲線を比較することによって、センサの動作範囲が、減衰器の使用後に明らかに広くなっていることを、見て取ることができる。

上述の内容は、ブリッジがフルブリッジである状況である。ハーフブリッジおよび疑似ブリッジの動作原理は、フルブリッジの動作原理と同じであるため、ここでは動作原理を繰り返し説明することはしない。上記にて得られた結論は、ハーフブリッジおよび疑似ブリッジ構造のシングルチップ基準ブリッジ式磁場センサにも適用可能である。

上述の実施形態は、本発明の好ましい実施形態にすぎず、本発明を限定するために使用されるものではない。当業者にとって、本発明は、種々の変更および変形を有することができる。本発明の精神および原理の範囲内で行われるあらゆる修正、同等物による置き換え、改善なども、本発明の保護の範囲に含まれなければならない。

Claims (16)

1. シングルチップ基準ブリッジ式磁場センサであって、
   基板と、
   前記基板上に配置され、１つまたは少なくとも２つの同一な電気的に相互接続された磁気抵抗感知素子を備える少なくとも１つの行または列の基準素子ストリングを備えている少なくとも１つの基準アームと、
   前記基板上に配置され、１つまたは少なくとも２つの同一な電気的に相互接続された磁気抵抗感知素子を備える少なくとも１つの行または列の感知素子ストリングを備えている少なくとも１つの感知アームと、
   少なくとも１つの減衰器および少なくとも２つの遮へい構造と、を備えており、
   前記減衰器および前記遮へい構造は、間隔を空けて互いに交互に配置され、前記減衰器および前記遮へい構造の形状は、同じであり、前記遮へい構造の幅および面積は、それぞれ前記減衰器の幅および面積よりも大きく、
   前記基準アームおよび前記感知アームは、ブリッジを形成するように接続され、
   各々の基準素子ストリングは、自身の上に遮へい構造を有するように設計され、各々の感知素子ストリングは、自身の上に減衰器を有するように設計され、前記基準素子ストリングは、前記遮へい構造の下方または上方に位置し、前記感知素子ストリングは、前記減衰器の下方または上方に位置し、
   前記基準素子ストリングおよび前記感知素子ストリングは、行または列の数において同じであり、行方向または列方向に沿って間隔を空けて互いに交互に配置され、
   前記感知素子ストリングの位置における磁場の利得係数が、前記基準素子ストリングの位置における磁場の利得係数よりも大きい、ことを特徴とするシングルチップ基準ブリッジ式磁場センサ。
2. 前記基準素子ストリングおよび前記感知素子ストリングを形成する前記磁気抵抗感知素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子であってよい、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
3. 前記磁気抵抗感知素子は、ＧＭＲスピンバルブ構造、ＧＭＲ多層膜構造、ＴＭＲスピンバルブ構造、またはＴＭＲ３層膜構造であってよい、ことを特徴とする請求項２に記載のシングルチップ基準ブリッジ式磁場センサ。
4. 前記ブリッジは、ハーフブリッジまたはフルブリッジである、ことを特徴とする請求項１〜３のいずれか一項に記載のシングルチップ基準ブリッジ式磁場センサ。
5. 前記感知アームの前記磁気抵抗感知素子および前記基準アームの前記磁気抵抗感知素子は、数が同じである、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
6. 各々の感知素子ストリングおよび隣の基準素子ストリングは、間隔Ｌに離されており、前記減衰器の数が奇数である場合、２つの基準素子ストリングが中央において隣り合い、間に間隔２Ｌを有し、前記減衰器の数が偶数である場合には、２つの感知素子ストリングが中央において隣り合い、間に間隔２Ｌを有する、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
7. 前記減衰器の数Ｎは、前記感知素子ストリングの行または列の数よりも小さくなく、前記遮へい構造の数Ｍは、前記基準素子ストリングの行または列の数よりも小さくなく、Ｎ＜Ｍであり、かつＮおよびＭは正の整数である、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
8. 前記基板は、集積回路を備えている、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
9. 前記集積回路は、ＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラ、ＢＣＤＭＯＳ、およびＳＯＩのうちの１つであり、前記基準アームおよび前記感知アームは、前記基板の前記集積回路の上に直接設けられる、ことを特徴とする請求項８に記載のシングルチップ基準ブリッジ式磁場センサ。
10. 前記基板は、ＡＳＩＣチップであり、前記ＡＳＩＣチップは、オフセット回路、利得回路、較正回路、温度補償回路、および論理回路のうちの任意の１つまたは少なくとも２つを備える、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
11. 前記論理回路は、デジタルスイッチング回路または回転角算出回路である、ことを特徴とする請求項１０に記載のシングルチップ基準ブリッジ式磁場センサ。
12. 前記遮へい構造および前記減衰器の形状は、列方向または行方向に沿って延びる長いバーのアレイである、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
13. 前記遮へい構造および前記減衰器は、軟強磁性合金である同一の材料で構成され、前記軟強磁性合金は、Ｎｉ、Ｆｅ、およびＣｏのうちの１つまたは少なくとも２つの元素を含む、ことを特徴とする請求項１または１２に記載のシングルチップ基準ブリッジ式磁場センサ。
14. 当該シングルチップ基準ブリッジ式磁場センサの入力／出力接続端子が、半導体パッケージの入力／出力接続端子へと電気的に接続され、前記半導体パッケージの方法は、パッド・ワイヤ・ボンディング、フリップチップ、ボール・グリッド・アレイ・パッケージ、ウエハ・レベル・パッケージ、またはチップ・オン・ボード・パッケージを含む、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
15. 当該シングルチップ基準ブリッジ式磁場センサの動作磁場強度は、２０〜５００［Ｏｅ］である、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。
16. 前記遮へい構造は、前記基準素子ストリングを完全に覆う、ことを特徴とする請求項１に記載のシングルチップ基準ブリッジ式磁場センサ。