JP2017195659A - Electronic control device and motor control device - Google Patents
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Abstract
Description
本発明は、電子制御装置及びモータ制御装置に関する。 The present invention relates to an electronic control device and a motor control device.
制御対象の動作を制御するために制御信号を出力する電子制御装置として、例えば、特許文献1に記載のものがある。特許文献1には、モータを制御対象とし、モータの駆動を制御するために電流指令値の演算及びその出力をそれぞれ行う2つのマイコンを備えるモータ制御装置が開示されている。各マイコンは、同一の電流フィードバック演算を実行して電流指令値を演算し、駆動回路を構成する一対のスイッチングアームに出力する。各スイッチングアームは、その電流指令値に応じて独立して作動する。そして、各マイコンは、電流指令値と実電流との電流偏差が所定の閾値を超える場合、システムの異常を判定するようにしている。
As an electronic control device that outputs a control signal to control the operation of a control target, for example, there is one described in
このように、制御系統を2系統にして冗長性を有したモータ制御装置により、モータの駆動を制御することが近年行われている。このような制御装置では、2コア演算、ロックステップ、或いはマイコン内での2相演算が行われていて、自己監視機能を有する。 As described above, in recent years, driving of a motor is controlled by a motor control device having two control systems and having redundancy. In such a control device, a two-core operation, a lock step, or a two-phase operation in a microcomputer is performed and has a self-monitoring function.
上記特許文献1において、2つのマイコンは、各駆動回路を同期して制御することになるが、同期がずれた場合の対処の方法は開示されていない。こうした課題は、モータを制御対象にするものに限らず、電子制御によって制御対象を動作させるものであれば同様である。
In the above-mentioned
本発明は、こうした実情に鑑みてなされたものであり、その目的は、複数系統の間における同期ずれを抑制できる電子制御装置及びモータ制御装置を提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide an electronic control device and a motor control device capable of suppressing a synchronization shift among a plurality of systems.
上記課題を解決する電子制御装置は、制御対象の動作を制御するために制御信号を出力する制御部と、発振器から入力されるクロックに基づいて、制御部の処理タイミングを生成するタイマ生成部とを有する制御系統として、複数の制御系統が構成されるものである。この電子制御装置において、複数の制御系統のうち少なくとも一つの制御系統は、自身(上記少なくとも一つの制御系統)のクロックと、予め定められている基準クロックとの間で生じる時間的ずれに基づいて、他の制御系統との間における処理タイミングの時間的ずれが許容される範囲で予め定められているリセットタイミングを記憶するタイミング記憶部と、タイミング記憶部に記憶されているリセットタイミングに基づいて、自身(上記少なくとも一つの制御系統)の処理タイミングをリセットするために自身(上記少なくとも一つの制御系統)のタイマ生成部に対してリセット動作を開始させることを判定するリセット判定部とを有するようにしている。 An electronic control device that solves the above problems includes a control unit that outputs a control signal to control the operation of a control target, a timer generation unit that generates processing timing of the control unit based on a clock input from an oscillator, As a control system having a plurality of control systems, a plurality of control systems are configured. In this electronic control device, at least one control system of the plurality of control systems is based on a time lag that occurs between the clock of the own (the at least one control system) and a predetermined reference clock. Based on the reset storage stored in the timing storage unit, a timing storage unit that stores a preset reset timing within a range in which a time lag in processing timing with another control system is allowed, A reset determination unit that determines that the timer generation unit of itself (the at least one control system) starts a reset operation in order to reset the processing timing of itself (the at least one control system). ing.
上記構成によれば、電子制御装置は、その動作中において、内部に記憶しているリセットタイミングに基づいて、リセット動作の開始を判定するようにしている。この場合、リセットタイミングは、電子制御装置の内部に予め記憶されるものであるので、リセット動作の開始のために複数系統の間で処理タイミングの時間的ずれを通信を介して検出したり、複数系統の間でリセット動作の開始を通信を介して指示したりする必要がない。これにより、タイミング記憶部と、リセット判定部とを内部に有する電子制御装置は、複数の制御系統の間で通信を必要としないで、リセット動作を開始させることができる。したがって、リセット動作についても複数系統の冗長化を保ちつつ、複数系統の間における同期ずれを抑制することができる。 According to the above configuration, the electronic control device determines the start of the reset operation based on the reset timing stored therein during the operation. In this case, since the reset timing is stored in advance in the electronic control device, a time lag in processing timing among a plurality of systems is detected via communication to start a reset operation, There is no need to instruct the start of the reset operation between the systems via communication. Thereby, the electronic control apparatus which has a timing memory | storage part and a reset determination part inside can start reset operation | movement, without requiring communication between several control systems. Accordingly, it is possible to suppress the synchronization shift between the plurality of systems while maintaining the redundancy of the plurality of systems in the reset operation.
上記電子制御装置において、複数の制御系統は、タイミング記憶部と、リセット判定部とをそれぞれ有するものであり、基準クロックは、電子制御装置の設計上、最適とされる最適クロックであることが望ましい。 In the electronic control device, the plurality of control systems each include a timing storage unit and a reset determination unit, and the reference clock is preferably an optimal clock that is optimized in designing the electronic control device. .
上記構成によれば、複数の制御系統のそれぞれが同期ずれを抑制するように、それぞれのタイミング記憶部に記憶されているリセットタイミングに基づいて、リセット動作をそれぞれ開始させるようになる。この場合、各制御系統において、リセット動作を開始させるリセットタイミングは、最適クロックに基づいて予め定められているものであることから、最適クロックに対する各制御系統のクロックのずれが減少されるようにリセット動作される。その結果、各制御系統の処理タイミングをこれらの間で生じる時間的ずれが許容される範囲で維持することができ、より高い精度で同期ずれを抑制することができる。そして、より高い精度で同期ずれを抑制する場合であっても、リセット動作について複数系統の冗長化を好適に保つことができる。 According to the above configuration, the reset operation is started based on the reset timing stored in the respective timing storage units so that each of the plurality of control systems suppresses the synchronization shift. In this case, since the reset timing for starting the reset operation in each control system is predetermined based on the optimum clock, the reset is performed so that the deviation of the clock of each control system with respect to the optimum clock is reduced. Be operated. As a result, it is possible to maintain the processing timing of each control system within a range in which a time lag occurring between them is allowed, and to suppress synchronization lag with higher accuracy. And even if it is a case where a synchronization shift | offset | difference is suppressed with a higher precision, redundancy of multiple systems can be suitably maintained about reset operation.
その他、上記電子制御装置において、複数の制御系統には、タイミング記憶部とリセット判定部とを有さない第1の制御系統と、タイミング記憶部とリセット判定部とを有する第2の制御系統とが含まれており、第2の制御系統におけるタイミング記憶部には、第1の制御系統の発振器のクロックを基準クロックとしたリセットタイミングが記憶されるようにしてもよい。 In addition, in the electronic control apparatus, the plurality of control systems include a first control system that does not include a timing storage unit and a reset determination unit, and a second control system that includes a timing storage unit and a reset determination unit. The timing storage unit in the second control system may store the reset timing using the clock of the oscillator of the first control system as a reference clock.
上記構成によれば、第2の制御系統は、第1の制御系統に対する同期ずれを抑制するように、タイミング記憶部に記憶されているリセットタイミングに基づいて、リセット動作を開始させるようになる。第2の制御系統において、リセット動作を開始させるリセットタイミングは、第1の制御系統のクロックを基準として予め定められているものであることから、第2の制御系統の処理タイミングが第1の制御系統の処理タイミングに近付くようにリセット動作される。その結果、第1及び第2の制御系統の間で、第2の制御系統についてのみリセット動作させることによって、第1の制御系統についてはリセット動作を必要としないで、第1及び第2の制御系統の処理タイミングをこれらの時間的ずれが許容される範囲で維持することができる。そして、この場合であっても、リセット動作について複数系統の冗長化を好適に保つことができる。 According to the above configuration, the second control system starts the reset operation based on the reset timing stored in the timing storage unit so as to suppress the synchronization shift with respect to the first control system. In the second control system, the reset timing for starting the reset operation is predetermined based on the clock of the first control system, so that the processing timing of the second control system is the first control timing. Reset operation is performed so as to approach the processing timing of the system. As a result, the reset operation is performed only for the second control system between the first and second control systems, so that the first control system does not require the reset operation, and the first and second control systems The processing timing of the system can be maintained within a range in which these time lags are allowed. Even in this case, redundancy of a plurality of systems can be suitably maintained for the reset operation.
また、上記電子制御装置において、タイミング記憶部に記憶されているリセットタイミングは、出荷前の検査工程において記憶されるものであることが望ましい。
上記構成によれば、電子制御装置の出荷後の動作時においては、複数系統の間における同期ずれを抑制するための設定、すなわちリセット動作に必要な情報であるリセットタイミングの記憶が、電子制御装置の出荷前の検査工程で既に済んでいる。これにより、電子制御装置の動作に先立って、ユーザーによる調整や設定を何も必要としないで、複数系統の間における同期ずれを抑制することができる。
In the electronic control device, it is desirable that the reset timing stored in the timing storage unit is stored in an inspection process before shipment.
According to the above configuration, at the time of operation of the electronic control device after shipment, the setting for suppressing the synchronization shift among the plurality of systems, that is, the storage of the reset timing which is information necessary for the reset operation is stored in the electronic control device. Has already been completed in the pre-shipment inspection process. Thereby, prior to the operation of the electronic control unit, it is possible to suppress synchronization deviation among a plurality of systems without requiring any adjustment or setting by the user.
このような電子制御装置は、モータを制御対象とするモータ制御装置として用いられる場合もある。
上記構成によれば、モータ制御装置は、複数の制御系統を用いてモータの駆動を制御することによって、何れかの制御系統に故障が生じた場合でも、残りの制御系統がモータの駆動の制御を継続できるようにすることができ、モータの制御系統の冗長化を実現することができる。このようにモータの制御系統の冗長化を実現する場合においても、複数系統の間における同期ずれを抑制することができる。
Such an electronic control device may be used as a motor control device that controls a motor.
According to the above configuration, the motor control device controls the drive of the motor using a plurality of control systems, so that even if a failure occurs in any of the control systems, the remaining control system controls the drive of the motor. Thus, redundancy of the motor control system can be realized. As described above, even when the motor control system is made redundant, it is possible to suppress the synchronization shift between the plurality of systems.
本発明によれば、複数系統の間における同期ずれを抑制することができる。 ADVANTAGE OF THE INVENTION According to this invention, the synchronization shift between several systems can be suppressed.
(第1実施形態)
以下、電子制御装置及びモータ制御装置の第1実施形態について説明する。
図1に示すように、本実施形態の電子制御装置は、モータ11を制御対象として、当該モータ11の動作を制御するモータ制御装置10である。なお、モータ制御装置10は、モータ11の駆動を制御することによって、例えば、車両の操舵機構にモータトルクを付与し、ユーザーのステアリング操作を補助するパワステ制御等を実行する制御ユニット、所謂、「ECU(Electronic Control Unit)」である。
(First embodiment)
Hereinafter, a first embodiment of an electronic control device and a motor control device will be described.
As shown in FIG. 1, the electronic control device of this embodiment is a
モータ11は、表面磁石型のブラシレスDCモータである。モータ11は、その中心軸mを中心に回転するロータ12と、ロータ12の外周に配置されるステータ13とを備えている。ロータ12には、その表面に永久磁石が固定されている。永久磁石は、ロータ12の周方向に異なる極性(N極、S極)が交互に並んで配置されている。こうした永久磁石は、モータ11が回転する際に磁界、すなわち界磁を形成する。ステータ13には、3相(U相、V相、W相)の複数のコイル14が円環状に配されている。コイル14は、第1コイル群14Aと第2コイル群14Bとに分類される。第1コイル群14A及び第2コイル群14Bは、それぞれスター結線されたU相、V相、W相のコイル14を有している。モータ11には、モータ11の制御量である電流量を制御することによって、モータ11の駆動を制御するモータ制御装置10が接続されている。
The
図1に示すように、モータ制御装置10は、モータ11の第1コイル群14Aへの給電を制御する制御系統Aと、モータ11の第2コイル群14Bへの給電を制御する制御系統Bとを備えている。なお、各コイル群14A,14Bは、それぞれの各相のコイルがモータ11の周に沿って系統毎に交互に配置されたり、それぞれの各相のコイルがモータ11の周に沿って纏めて並べて配置されたり、同一ティースにモータ11の径方向に積層されて配置されたりする。
As shown in FIG. 1, the
本実施形態では、制御系統A及び制御系統Bを備えることによって、モータ11の駆動に関わる制御系統の冗長化が図られている。例えば、制御系統Aにモータ11への給電等の駆動に関わる制御を継続できない異常が生じる場合には、制御系統Aによるモータ11への給電等の制御が停止され、制御系統Bのみによってモータ11への給電等が制御されるフェールの状態へと移行する。一方、制御系統Bにモータ11への給電等の駆動に関わる制御を継続できない異常が生じる場合には、制御系統Bによるモータ11への給電等の制御が停止され、制御系統Aのみによってモータ11への給電等が制御されるフェールの状態へと移行する。
In the present embodiment, by providing the control system A and the control system B, the control system related to driving of the
制御系統Aは、第1制御演算部21、第1モータ駆動部23、第1電流センサ25、及び発振器27を備えている。また、制御系統Bは、第2制御演算部22、第2モータ駆動部24、第2電流センサ26、及び発振器28を備えている。なお、各モータ駆動部23,24は、複数のMOSFET等のスイッチング素子を有してなる、3相(U相、V相、W相)のインバータ回路である。各モータ駆動部23,24は、直列に接続された2つのFET(field-effect transistor)を1組とする3組のアーム(単相ハーフブリッジ)が、それぞれ直流電源の+端子と−端子との間に並列に接続されてなる。また、各電流センサ25,26は、各モータ駆動部23,24と各相のコイル14との間の給電経路に生じる各相の電流値Iを検出する。
The control system A includes a first
ここで、第1制御演算部21及び第2制御演算部22の機能について説明する。なお、第1制御演算部21と第2制御演算部22とは、同一構成のため、第1制御演算部21について説明し、第2制御演算部22の構成については、第1制御演算部21を構成する各部に付した符号を付してその詳細説明を省略する。
Here, functions of the first
図2に示すように、第1制御演算部21は、マイクロプロセスユニット(MPU)からなり、演算部(CPU)31、クロック発生部32a、タイマ生成部33、三角波生成部34、A/D変換部35、モータ駆動指令生成部36、リセット判定部37a、及びタイミング記憶部38aを有している。本実施形態において、第1制御演算部21及び第2制御演算部22の演算部31及びモータ駆動指令生成部36は制御部の一例である。
As shown in FIG. 2, the first
クロック発生部32aは、逓倍器であって、水晶素子等からなる発振器27から入力した基本周波数のクロックを所定倍数で逓倍し、これによって得られるクロックCLKaを演算部(CPU)31及びタイマ生成部33にそれぞれ出力する。なお、クロック発生部32aには、イグニッション信号IGが入力されることによって、発振器27への給電が開始された後から基本周波数のクロックが入力されるようになる。
The
タイマ生成部33は、公知の分周器及びアップダウンカウンタからなり、分周器で分周されたクロックCLKaをアップダウンカウンタでアップカウント及びダウンカウントし、そのカウント値を演算部31、三角波生成部34、及びA/D変換部35にそれぞれ出力する。また、タイマ生成部33は、クロックCLKaのカウントに基づいて、経過時間をカウントし、そのカウントの内容を示す情報であるタイマ値をリセット判定部37aに出力する。
The
三角波生成部34は、タイマ生成部33から入力したカウント値に基づいて、搬送波としての三角波を生成してモータ駆動指令生成部36に三角波を出力する。
また、三角波生成部34は、生成した三角波に基づいて、A/D変換部35に対して、AD変換実行タイミング信号を出力するとともに、演算部31に対して、処理タイミング信号を出力する。なお、AD変換実行タイミングとは、三角波における山(頂点)と谷(最下点)となる時点で、AD変換を実行するタイミングである。なお、AD変換実行タイミング信号が出力されるタイミングと、AD変換実行タイミングとは、同期する。
The triangular
Further, the triangular
また、処理タイミングとは、三角波における山(頂点)と谷(最下点)となる時点で、演算部31が各種の演算処理を実行するタイミングである。なお、処理タイミング信号が出力されるタイミングと、処理タイミング(演算部31が各種の演算処理を実行するタイミング)とは、同期する。したがって、処理タイミングの周期は、三角波の山(頂点)と谷(最下点)の期間である。
The processing timing is a timing at which the
A/D変換部35は、AD変換実行タイミング信号に基づいて、各種センサ(本実施形態では、電流センサ25及びセンサ40)から入力した検出信号(アナログ信号)をAD変換した後、演算部31に入力する。なお、演算部31は、A/D変換部35から入力した検出信号に基づいて、モータ駆動指令(Duty比)を生成してモータ駆動指令生成部36に出力する。
The A /
モータ駆動指令生成部36は、三角波生成部34から入力した三角波と、演算部31から入力したモータ駆動指令(Duty比)に基づいて、処理タイミングで制御信号(PWM信号)を生成して第1モータ駆動部23に出力する。第1モータ駆動部23は、処理タイミングで出力された制御信号(PWM信号)に基づいて、複数のスイッチング素子をオンオフすることによりバッテリなどの直流電源から供給される直流電力を三相交流電力に変換する。
The motor drive command generation unit 36 generates a control signal (PWM signal) at the processing timing based on the triangular wave input from the triangular
リセット判定部37aは、タイマ生成部33から入力したタイマ値に基づいて、カウント値のカウントのタイミングをリセットするリセット動作の開始を指示する信号として、リセットトリガ(トリガ信号)を生成してタイマ生成部33に出力する。
Based on the timer value input from the
タイミング記憶部38aは、不揮発性メモリであり、モータ制御装置10の出荷前の検査工程にて、リセット動作の開始を指示するリセットタイミングとして、リセット判定値を記憶している。リセット判定値は、前回のリセット動作の開始から次のリセット動作を開始させるまでの期間を示すものであり、この期間を示すタイマ値として予め設定される。リセット判定値については、後で詳しく説明する。
The
また、第1制御演算部21及び第2制御演算部22は、モータ11に設けられた回転角センサ40を通じて検出されるロータ12の回転角θ(回転位置)に基づいて、第1モータ駆動部23及び第2モータ駆動部24に対する制御信号をそれぞれ生成する。回転角センサ40としては、例えば、MRセンサやホールセンサが採用される。
The first
このように、第1制御演算部21及び第2制御演算部22は、第1モータ駆動部23及び第2モータ駆動部24の制御を通じて第1コイル群14A(制御系統A)及び第2コイル群14B(制御系統B)への給電を制御することによって、モータ11の駆動を制御する。
As described above, the first
本実施形態において、第1制御演算部21及び第2制御演算部22の両演算部31の演算、A/D変換部35のAD変換タイミング、及び両モータ駆動指令生成部36のスイッチタイミング(オンオフタイミング)は、各クロックCLKa,CLKbに基づいて生成される処理タイミングで行われる。
In this embodiment, the calculation of both the
例えば、図3に示すように、制御系統Aにおいて、三角波生成部34が生成した三角波Waの山(頂点)と谷(最下点)のタイミング(処理タイミングの周期)で、A/D変換部35がAD変換したり、モータ駆動指令生成部36がスイッチング素子をオンオフしたりする。なお、これは、制御系統Bにおいても同様である。そして、本実施形態において、第1制御演算部21及び第2制御演算部22の両演算部31は、その処理タイミングの周期は同じであり、同期して演算を行うように構成されている。一方、制御系統A及び制御系統Bでは、各発振器27,28がそれぞれ独立して処理タイミングの周期が同じとなるように各クロックCLKa,CLKbを生成する。
For example, as shown in FIG. 3, in the control system A, the A / D conversion unit at the timing (processing timing cycle) of the peak (vertex) and valley (bottom point) of the triangular wave Wa generated by the triangular
ただし、図4に示すように、各発振器27,28の間で、それぞれの発振子(例えば、水晶素子)にばらつきがある場合、それぞれのクロックが入力される各クロック発生部32a,32bが生成する各クロックCLKa,CLKbにずれが生ずる。こうした各クロックCLKa,CLKbのずれは、解消されるものではなく、タイマ生成部33のカウント値、さらには三角波生成部34の三角波へと波及し、最終的に制御系統A及び制御系統Bの間で、処理タイミングの時間的ずれを生じさせる。
However, as shown in FIG. 4, when each oscillator (for example, crystal element) varies between the
すなわち、図3に示すように、制御系統A及び制御系統Bの間における処理タイミングの時間的ずれは、時間経過とともに大きくなり、当該時間的ずれが予め定めた許容範囲を超えてしまう場合、第1制御演算部21及び第2制御演算部22の両演算部31は同期して演算を行うことができなくなる、非同期状態となる。この非同期状態となると、制御系統A及び制御系統Bの間における処理タイミングが時間的にずれることによって、制御系統Aにおけるスイッチタイミングと、制御系統BにおけるAD変換のタイミングとが重なるようになる。これにより、制御系統Aにおけるスイッチのオンオフに関わって生じるノイズが、制御系統BにおけるAD変換の値(データ)に重畳し、このノイズが重畳したデータに基づいて、第2モータ駆動部24が制御されるようになる。この場合、上記フェールの状態へと移行すべき異常が制御系統A及び制御系統Bの何れにも生じていないにもかかわらず、モータ11の駆動を正常に制御できなくなる。そこで、本実施形態では、上記非同期状態となることを事前に防ぐべく、処理タイミングの時間的ずれがある程度積算されるまでの期間を予め測定しておき、その期間の経過毎に処理タイミングのずれを解消するように、各制御演算部21,22が各リセット判定部37a,37b及び各タイミング記憶部38a,38bをそれぞれ有するようにしている。
That is, as shown in FIG. 3, the time lag of the processing timing between the control system A and the control system B becomes larger with the passage of time, and when the time lag exceeds a predetermined allowable range, Both the
ここで、第1制御演算部21のリセット判定部37a及びタイミング記憶部38aと、第2制御演算部22のリセット判定部37b及びタイミング記憶部38bの機能について、詳しく説明する。
Here, functions of the
まず、各タイミング記憶部38a,38bに対して、リセット判定値を設定する工程について説明する。なお、第1制御演算部21と第2制御演算部22とでは、同一工程のため、第1制御演算部21に対する工程について説明し、第2制御演算部22に対する工程については、その詳細説明を省略する。
First, a process of setting a reset determination value for each
図5は、モータ制御装置10の出荷前の検査工程を示しており、この検査工程の一部にリセット判定値を設定する工程が含まれている。モータ制御装置10の検査工場(出荷場)50において、検査工程前の第1制御演算部21のタイミング記憶部38aには、リセット判定値が記憶されていない。この場合、リセット判定部37aは、リセットタイミングを特定できず、リセット動作の開始をタイマ生成部33に対して指示することができない状態である。これは、第2制御演算部22においても同様である。
FIG. 5 shows an inspection process before shipment of the
そして、リセット判定値を設定する工程には、大きく5つの工程がある。
図5に示すように、リセット判定値を設定する第1の工程では、第1制御演算部21のクロック発生部32aに対して、モータ制御装置10の外部からオシロスコープ等の測定器51を接続した状態で、第1制御演算部21に対して外部電源を用いた給電を開始し、当該第1制御演算部21を起動させる。この場合、発振器27への給電も開始され、クロック発生部32aは、発振器27の基本周波数のクロックに基づいて、クロックCLKaの出力を開始する。
There are five major steps in setting the reset determination value.
As shown in FIG. 5, in the first step of setting the reset determination value, a measuring
続いて、第2の工程では、測定器51によって、接続されているクロック発生部32aから出力されるクロックCLKaを測定する。
続いて、第3の工程では、測定器51によって、接続されているクロック発生部32aのクロックCLKaと、最適クロックCLKsとを比較して、最適クロックCLKsに対するクロックCLKaの時間的ずれとして、クロックの周期差を測定する。最適クロックCLKsは、モータ制御装置10の設計上、最適なクロック周期を有するものであり、測定器51に予め記憶されている。本実施形態において、最適クロックCLKsは基準クロックの一例である。
Subsequently, in the second step, the measuring
Subsequently, in the third step, the measuring
続いて、第4の工程では、測定器51によって、第3の工程で測定したクロックの周期差を用いて、リセット判定値を算出する。このリセット判定値は、最適クロックCLKsに対するクロックCLKaの処理タイミングの時間的ずれが生じる結果、制御系統A及び制御系統Bの間における処理タイミングの時間的ずれが上記許容範囲を超えない範囲の期間として算出される。この測定器51によって算出されるリセット判定値が、第1制御演算部21用のリセット判定値Rsaとなる。その後、測定器51は、クロック発生部32aから外されて、接続解除される。このように、測定器51は、リセット判定値を設定する工程(検査工場50の検査工程)でのみ用いられるものである。
Subsequently, in the fourth step, the reset determination value is calculated by the measuring
続いて、第5の工程では、第1制御演算部21のタイミング記憶部38aに対して、モータ制御装置10の外部から携帯情報端末等の通信機器53を接続した状態で、第4の工程で算出されるリセット判定値Rsaを通信機器53を介して出力し、タイミング記憶部38aに書き込み記憶(設定)する。その後、通信機器53は、タイミング記憶部38aから外されて、接続解除される。このように、通信機器53は、リセット判定値Rsaを設定する工程(検査工場50の検査工程)でのみ用いられるものである。
Subsequently, in the fifth step, the
また、第2制御演算部22では、第1制御演算部21と同様、リセット判定値を設定するための第1〜第5の工程を通じて、第2制御演算部22用のリセット判定値Rsbが算出され、タイミング記憶部38bに書き込み記憶(設定)される。
In the second
このようにして、検査工程を終えて出荷されるモータ制御装置10は、イグニッション信号IGが入力された後の動作中(ユーザーの使用中)において、各制御演算部21,22の各タイミング記憶部38a,38bに記憶されている各リセット判定値Rsa,Rsbを用いて、それぞれのタイマ生成部33をリセット動作させる。
In this way, the
次に、各リセット判定部37a,37bが実行するリセット動作に関わる処理であるリセット処理について説明する。なお、各リセット判定部37a,37bは、所定周期毎に周期処理を実行することによって、以下のリセット処理を実行する。各リセット判定部37a,37bは、リセット処理をそれぞれ別々に実行する。以下では、便宜上、第1制御演算部21のリセット判定部37aが実行する処理を中心に説明し、第2制御演算部22のリセット判定部37bが実行する処理については、その詳細説明を省略する。
Next, a reset process that is a process related to the reset operation executed by each
図6に示すように、リセット判定部37aは、イグニッション信号IGが入力されることを契機に、タイミング記憶部38aからリセット判定値Rsaを読み出し、所定の一時記憶領域に設定する(S10)。S10にて、クロック発生部32aには、発振器27から基本周波数のクロックの入力が開始されるようになる。また、リセット判定部37aには、タイマ生成部33からタイマ値の入力が開始されるようになる。なお、タイマ値は、イグニッション信号IGが入力されることを契機に、零にリセットされ、その後からカウントが開始される。
As illustrated in FIG. 6, the
続いて、リセット判定部37aは、タイマ生成部33から入力されるタイマ値と、一時記憶領域に設定しているリセット判定値Rsaとを比較することによって、これらの値が一致するか否かを判定する(S20)。S20にて、リセット判定部37aは、イグニッション信号IGの入力後、タイマ生成部33から入力されるタイマ値に基づいて、定期的に到来するリセット動作を開始させるタイミングであるか否かを判定している。そして、リセット判定部37aは、タイマ値と、リセット判定値Rsaとが一致しない場合(S20:NO)、S20の処理を繰り返し実行する。
Subsequently, the
一方、リセット判定部37aは、タイマ値と、リセット判定値Rsaとが一致する場合(S20:YES)、タイマ生成部33に対してリセット動作を開始させることを判定し、リセットトリガ(トリガ信号)を生成して第1制御演算部21のタイマ生成部33に出力する(S30)。この場合、第1制御演算部21のタイマ生成部33は、リセットトリガが入力されるタイミングで、リセット動作を開始させ、カウント値を零にリセットするとともに、タイマ値を零にリセットする。S30の後、リセット判定部37aは、S20の処理に戻り、モータ制御装置10の動作中の間、S20及びS30の処理を繰り返し実行する。
On the other hand, when the timer value matches the reset determination value Rsa (S20: YES), the
また、第2制御演算部22のリセット判定部37bでは、第1制御演算部21のリセット判定部37aと同様、リセット処理を通じて、タイマ生成部33に対してリセット動作を開始させることを判定し、リセットトリガ(トリガ信号)を生成して第2制御演算部22のタイマ生成部33に出力する。この場合、第2制御演算部22のタイマ生成部33は、リセットトリガが入力されるタイミングで、リセット動作を開始させ、カウント値を零にリセットするとともに、タイマ値を零にリセットする。
Further, in the
このように、各リセット判定部37a,37bは、自身が属する制御系統のタイマ生成部33のカウント値のカウントのタイミングを個別にリセットすることによって、互いの制御系統の処理タイミングのずれを解消するように構成されている。すなわち、図3で示した、制御系統A及び制御系統Bの間における処理タイミングの時間的ずれが解消され、処理タイミングの時間的ずれがない最初(図3中、最も左側の時点)の状態が復元される。
Thus, each
以上に説明した本実施形態によれば、以下に示す作用及び効果を奏する。
(1)モータ制御装置10は、その動作中において、内部に記憶しているリセット判定値に基づいて、リセット動作の開始を判定するようにしている。この場合、リセット判定値は、モータ制御装置10の内部に予め記憶されるものであるので、リセット動作の開始のために各制御演算部21,22の間で処理タイミングの時間的ずれを通信を介して検出したり、各制御演算部21,22の間でリセット動作の開始を通信を介して指示したりする必要がない。これにより、タイミング記憶部と、リセット判定部とを内部に有するモータ制御装置10は、各制御演算部21,22の間で通信を必要としないで、リセット動作を開始させることができる。したがって、リセット動作についても制御系統A及び制御系統B(各制御演算部21,22)の冗長化を保ちつつ、制御系統A及び制御系統Bの間における同期ずれを抑制することができる。
According to the present embodiment described above, the following operations and effects are achieved.
(1) During the operation, the
そして、本実施形態のように、制御系統A及び制御系統Bを用いてモータ11の駆動を制御することによっては、何れかの制御系統に故障が生じた場合でも、残りの制御系統がモータ11の駆動の制御を継続することができ、モータ11の制御系統の冗長化を実現することができる。このようにモータ11の制御系統の冗長化を実現する場合においても、制御系統A及び制御系統Bの間における同期ずれを抑制することができる。
Then, by controlling the drive of the
(2)本実施形態では、制御系統A及び制御系統Bの各制御演算部21,22のそれぞれが同期ずれを抑制するように、それぞれの各タイミング記憶部38a,38bに記憶されている各リセット判定値Rsa,Rsbに基づいて、リセット動作を開始させるようになる。この場合、各制御演算部21,22において、リセット動作を開始させる各リセット判定値Rsa,Rsbは、最適クロックCLKsに基づいて予め定められているものであることから、最適クロックCLKsに対する各制御演算部21,22の各クロックCLKa,CLKbのずれが解消(減少)されるようにリセット動作される。その結果、各制御演算部21,22の処理タイミングをこれらの間で生じる時間的ずれが上記許容範囲で維持することができ、より高い精度で同期ずれを抑制することができる。そして、より高い精度で同期ずれを抑制する場合であっても、リセット動作について制御系統A及び制御系統Bの冗長化を好適に保つことができる。
(2) In the present embodiment, the resets stored in the respective
(3)リセット動作に必要な情報であるリセット判定値は、モータ制御装置10の出荷前の検査工程において記憶されるようにしている。
上記構成によれば、モータ制御装置10の出荷後の動作時においては、各制御演算部21,22の同期ずれを抑制するための設定、すなわちリセット動作に必要な情報であるリセット判定値の記憶が、モータ制御装置10の出荷前の検査工程で既に済んでいる。これにより、モータ制御装置10の動作に先立って、ユーザーによる調整や設定を何も必要としないで、制御系統A及び制御系統Bの間における同期ずれを抑制することができる。
(3) The reset determination value, which is information necessary for the reset operation, is stored in the inspection process before shipment of the
According to the above configuration, during the operation of the
(第2実施形態)
次に、モータ制御装置及び操舵制御装置の第2実施形態について説明する。なお、既に説明した実施形態と同一構成などは、同一の符号を付すなどして、その重複する説明を省略する。
(Second Embodiment)
Next, a second embodiment of the motor control device and the steering control device will be described. In addition, the same structure as embodiment already demonstrated attaches | subjects the same code | symbol, and the duplicate description is abbreviate | omitted.
図7に示すように、本実施形態の各制御演算部21,22は、これらのうち第2制御演算部22のみがリセット動作に関わる構成、すなわちリセット判定部37b及びタイミング記憶部38bを有している。すなわち、本実施形態の第1制御演算部21は、第1実施形態では有していたリセット判定部37a及びタイミング記憶部38aを有していない。本実施形態において、第1制御演算部21を備えている制御系統Aは第1の制御系統の一例であり、第2制御演算部22を備えている制御系統Bは第2の制御系統の一例である。
As shown in FIG. 7, each of the
ここで、本実施形態の第2制御演算部22のリセット判定部37b及びタイミング記憶部38bの機能について、詳しく説明する。
まず、タイミング記憶部38bに対して、リセット判定値を設定する工程について説明する。
Here, the functions of the
First, the process of setting the reset determination value for the
本実施形態のリセット判定値を設定する工程には、第1実施形態と同様、大きく5つの工程がある。
図7に示すように、リセット判定値を設定する第1の工程では、各制御演算部21,22の各クロック発生部32a,32bに対して、モータ制御装置10の外部からオシロスコープ等の測定器55を接続した状態で、各制御演算部21,22に対して外部電源を用いた給電を開始し、当該各制御演算部21,22を起動させる。この場合、各発振器27,28への給電も開始され、各クロック発生部32a,32bは、各発振器27,28の基本周波数のクロックに基づいて、各クロックCLKa,CLKbの出力を開始する。
As in the first embodiment, the process for setting the reset determination value according to the present embodiment includes five processes.
As shown in FIG. 7, in the first step of setting the reset determination value, a measuring instrument such as an oscilloscope is externally connected to the
続いて、第2の工程では、測定器55によって、接続されている各クロック発生部32a,32bから出力される各クロックCLKa,CLKbをそれぞれ測定する。
続いて、第3の工程では、測定器55によって、接続されているクロック発生部32aのクロックCLKaと、クロック発生部32bのクロックCLKbとを比較して、クロックCLKaに対するクロックCLKbの時間的ずれとして、クロックの周期差を測定する。本実施形態において、クロック発生部32aのクロックCLKaは基準クロックの一例である。
Subsequently, in the second step, the measuring
Subsequently, in the third step, the measuring
続いて、第4の工程では、測定器55によって、第3の工程で測定したクロックの周期差を用いて、リセット判定値を算出する。このリセット判定値は、クロックCLKaに対するクロックCLKbの処理タイミングの時間的ずれが生じる結果、制御系統A及び制御系統Bの間における処理タイミングの時間的ずれが上記許容範囲を超えない範囲の期間として算出される。この測定器55によって算出されるリセット判定値が、本実施形態における第2制御演算部22用のリセット判定値Rsbとなる。その後、測定器55は、各クロック発生部32a,32bから外されて、接続解除される。
Subsequently, in the fourth step, the reset determination value is calculated by the measuring
続いて、第5の工程では、第2制御演算部22のタイミング記憶部38bに対して、モータ制御装置10の外部から携帯情報端末等の通信機器56を接続した状態で、第4の工程で算出されるリセット判定値Rsbを通信機器56を介して出力し、タイミング記憶部38bに書き込み記憶(設定)する。その後、通信機器56は、タイミング記憶部38bから外されて、接続解除される。
Subsequently, in the fifth step, the
このようにして、検査工程を終えて出荷されるモータ制御装置10は、イグニッション信号IGが入力された後の動作中(ユーザーの使用中)において、第2制御演算部22のタイミング記憶部38bに記憶されているリセット判定値Rsbを用いて、第2制御演算部22のタイマ生成部33をリセット動作させる。
In this way, the
そして、本実施形態のリセット判定部37bは、リセット動作に関わる処理として、図6で示したリセット処理と同様の処理を実行する。なお、本実施形態において、リセット処理は、第2制御演算部22、すなわちリセット判定部37bでのみ実行されるものである。
And the
本実施形態のリセット判定部37bは、自身が属する制御系統B(第2制御演算部22)のタイマ生成部33のカウント値のカウントのタイミングをリセットすることによって、制御系統A及び制御系統Bの間における処理タイミングのずれを解消するように構成されている。すなわち、図3で示した、制御系統A及び制御系統Bの間における処理タイミングの時間的ずれが、第1制御演算部21の処理タイミングに対して第2制御演算部22の処理タイミングが一致するようにリセット動作することで解消され、処理タイミングの時間的ずれがない最初(図3中、最も左側の時点)の状態が復元される。
The
以上に説明した本実施形態によれば、上記第1実施形態の(1),(3)の作用及び効果に加えて、以下の作用及び効果を得ることができる。
(4)本実施形態において、第2制御演算部22は、第1制御演算部21に対する同期ずれを抑制するように、タイミング記憶部38bに記憶されているリセット判定値Rsbに基づいて、リセット動作を開始させるようになる。第2制御演算部22において、リセット動作を開始させるリセット判定値Rsbは、第1制御演算部21のクロックCLKaを基準として予め定められているものであることから、第2制御演算部22の処理タイミングが第1制御演算部21の処理タイミングに一致する(近付く)ようにリセット動作される。その結果、各制御演算部21,22の間で、第2制御演算部22についてのみリセット動作させることによって、第1制御演算部21についてはリセット動作を必要としないで、各制御演算部21,22の処理タイミングをこれらの時間的ずれが許容される範囲で維持することができる。そして、本実施形態であっても、リセット動作について制御系統A及び制御系統Bの冗長化を好適に保つことができる。
According to this embodiment described above, in addition to the actions and effects (1) and (3) of the first embodiment, the following actions and effects can be obtained.
(4) In the present embodiment, the second
なお、上記各実施形態は、以下の形態にて実施することもできる。
・上記第2実施形態では、基準クロックとして、上記第1実施形態と同様、最適クロックCLKsを用いるようにしてもよい。この場合であっても、上記(1),(3),(4)に準じた作用及び効果を奏することができる。
In addition, each said embodiment can also be implemented with the following forms.
In the second embodiment, the optimum clock CLKs may be used as the reference clock, as in the first embodiment. Even in this case, operations and effects according to the above (1), (3), and (4) can be achieved.
・上記第2実施形態において、リセット判定値を設定する第1の工程では、第1制御演算部21のクロック発生部32aと、第2制御演算部22のクロック発生部32bとで異なる測定器をそれぞれ接続し、各クロックCLKa,CLKbを個別に測定するようにしてもよい。
In the second embodiment, in the first step of setting the reset determination value, different measuring instruments are used for the
・上記第2実施形態において、第2制御演算部22がリセット判定部とタイミング記憶部を有する替わりに、第1制御演算部21がリセット判定部とタイミング記憶部を有するようにしてもよい。この場合であっても、上記(1),(3),(4)に準じた作用及び効果を奏することができる。
In the second embodiment, instead of the second
・各リセット判定値Rsa,Rsbは、モータ制御装置10の出荷後に記憶されるものであったり、ユーザーによって記憶されるものであったりしてよい。モータ制御装置10の動作中には、必要なリセット判定値(第1実施形態であれば各リセット判定値Rsa,Rsb、第2実施形態であればリセット判定値Rsb)が少なくとも記憶された状態であればよい。
The reset determination values Rsa and Rsb may be stored after the
・各リセット判定値Rsa,Rsbは、タイマ生成部33のカウント値のアップ及びダウンの回数として規定することもできる。この場合、例えば、リセット判定値に一致する数のカウント値のアップ及びダウンの後、予め定めた期間を空けてリセットトリガがタイマ生成部33に対して出力されるように構成すればよい。その他、リセット判定値は、各発振器27,28や各クロック発生部32a,32bのクロックのアップ及びダウンの回数として規定したり、三角波の山や谷の回数として規定したりしてもよい。この場合、必要なリセット判定部(第1実施形態であれば各リセット判定部37a,37b、第2実施形態であればリセット判定部37b)には、必要な情報としてクロックや三角波が入力されるように構成すればよい。
Each reset determination value Rsa and Rsb can be defined as the number of times the count value of the
・リセット判定値を設定する工程では、リセット判定値を算出するために、各発振器27,28のクロックを用いることもできるし、タイマ生成部33のカウント値を用いることもできるし、三角波生成部34の三角波やAD変換実行タイミング信号や処理タイミング信号の何れかを用いることもできる。
In the step of setting the reset determination value, the clocks of the
・処理タイミングのずれとは、処理タイミングの周期のずれとして捉えることもできる。この場合、上記各実施形態を用いることによっては、処理タイミングの周期のずれに伴う同期ずれを好適に抑制することができる。なお、処理タイミングの周期のずれは、例えば、処理側であるA/D変換部35や演算部31等の故障等に起因して生じうる。
The processing timing shift can be regarded as a processing timing cycle shift. In this case, by using each of the above-described embodiments, it is possible to suitably suppress a synchronization shift accompanying a shift in the processing timing cycle. Note that a shift in the processing timing cycle may be caused by, for example, a failure in the A /
・フェールでは、モータ11の制御が停止された制御系統分を残った制御系統で補うように演算部31がモータ11の駆動を制御するようにしてもよい。
・モータ制御装置10では、複数の制御系統が構成されていればよく、3系統や4系統以上の制御系統が構成されていればよい。
-In a failure, you may make it the calculating
In the
・モータ11は、独立した2つのモータであってもよい。
・上記各実施形態は、モータ11を制御対象とするモータ制御装置10の替わりに、発電機等、制御信号によって動作するものを制御対象とする電子制御装置として実現することもできる。
The
-Each above-mentioned embodiment can also be realized as an electronic control device which makes control object what operates by a control signal, such as a generator, instead of
10…モータ制御装置、11…モータ、12…ロータ、13…ステータ、14…コイル、14A…第1コイル群、14B…第2コイル群、21…第1制御演算部、22…第2制御演算部、23…モータ駆動部、24…モータ駆動部、31…演算部、27,28…発振器、32a,32b…クロック発生部、33…タイマ生成部、34…三角波生成部、35…A/D変換部、36…モータ駆動指令部、37a,37b…リセット判定部、38a,38b…タイミング記憶部、50…検査工場、51,52,55…測定器、53,54,56…通信機器、CLKa,CLKb…クロック、CLKs…最適クロック、Rsa,Rsb…リセット判定値。
DESCRIPTION OF
Claims (5)
前記複数の制御系統のうち少なくとも一つの制御系統は、
自身のクロックと、予め定められている基準クロックとの間で生じる時間的ずれに基づいて、他の制御系統との間における処理タイミングの時間的ずれが許容される範囲で予め定められているリセットタイミングを記憶するタイミング記憶部と、
前記タイミング記憶部に記憶されているリセットタイミングに基づいて、自身の処理タイミングをリセットするために自身のタイマ生成部に対してリセット動作を開始させることを判定するリセット判定部と、
を有していることを特徴とする電子制御装置。 As a control system having a control unit that outputs a control signal to control the operation of a control target and a timer generation unit that generates a processing timing of the control unit based on a clock input from an oscillator, a plurality of controls In the electronic control device that constitutes the system,
At least one control system of the plurality of control systems is:
Based on the time lag that occurs between your own clock and a predetermined reference clock, a reset that is determined in advance to the extent that time lag in processing timing with other control systems is allowed A timing storage unit for storing timing;
Based on the reset timing stored in the timing storage unit, a reset determination unit that determines to start a reset operation for its own timer generation unit in order to reset its own processing timing;
An electronic control device characterized by comprising:
前記基準クロックは、前記電子制御装置の設計上、最適とされる最適クロックである請求項1に記載の電子制御装置。 The plurality of control systems each include the timing storage unit and the reset determination unit,
The electronic control device according to claim 1, wherein the reference clock is an optimal clock that is optimized in designing the electronic control device.
前記第2の制御系統の前記タイミング記憶部には、前記第1の制御系統の発振器のクロックを前記基準クロックとした前記リセットタイミングが記憶されている請求項1に記載の電子制御装置。 The plurality of control systems include a first control system that does not include the timing storage unit and the reset determination unit, and a second control system that includes the timing storage unit and the reset determination unit. And
2. The electronic control device according to claim 1, wherein the reset timing using the clock of the oscillator of the first control system as the reference clock is stored in the timing storage unit of the second control system.
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