JP2017168923A - 半導体集積回路装置および無線通信装置 - Google Patents

半導体集積回路装置および無線通信装置 Download PDF

Info

Publication number
JP2017168923A
JP2017168923A JP2016050072A JP2016050072A JP2017168923A JP 2017168923 A JP2017168923 A JP 2017168923A JP 2016050072 A JP2016050072 A JP 2016050072A JP 2016050072 A JP2016050072 A JP 2016050072A JP 2017168923 A JP2017168923 A JP 2017168923A
Authority
JP
Japan
Prior art keywords
frequency
oscillation frequency
frequency divider
signal
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2016050072A
Other languages
English (en)
Inventor
洋昭 星野
Hiroaki Hoshino
洋昭 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2016050072A priority Critical patent/JP2017168923A/ja
Priority to US15/254,300 priority patent/US20170264333A1/en
Publication of JP2017168923A publication Critical patent/JP2017168923A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/20—Monitoring; Testing of receivers
    • H04B17/21—Monitoring; Testing of receivers for calibration; for correcting measurements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

【課題】分周器の消費電力を抑制しつつキャリブレーション動作を安定させることが可能な半導体集積回路装置を提供する。【解決手段】実施形態によれば、半導体集積回路装置は、発振器と、分周器と、制御回路とを備える。発振器は、可変の発振周波数で発振する。分周器は、可変の自走発振周波数で自ら発振し、分周範囲が自走発振周波数の変化に対応して遷移する。制御回路は、発振周波数を調整するキャリブレーション動作時に、発振周波数を変化させるように発振器を制御するとともに、発振周波数の変化量に基づいて分周範囲を遷移させるように分周器を制御する。【選択図】図２

Description

本発明の実施形態は、半導体集積回路装置および無線通信装置に関する。
無線通信装置には、種々の半導体集積回路装置が設けられている。このような半導体集積回路装置の一つとして、ＰＬＬ（Phase-Locked Loop）回路が知られている。ＰＬＬ回路は、発振器と、発振器の発振周波数を分周する分周器を備える。ＰＬＬ回路の動作の一つに、発振器の発振周波数を調整するキャリブレーション動作がある。
ＰＬＬ回路では、上記キャリブレーション動作時における発振周波数の変化量をカバーできるように、分周器の分周範囲は一般的に広くなっており、これが、分周器の消費電力の増大を招いている。その一方で、単に分周器の消費電力の抑制を図ると、分周器の分周範囲が狭まり、その結果、上記キャリブレーション動作が不安定になる可能性がある。
特開２０１３−８１０８４号公報
本実施形態は、分周器の消費電力を抑制しつつキャリブレーション動作を安定させることが可能な半導体集積回路装置および無線通信装置を提供することである。
本実施形態に係る半導体集積回路装置は、発振器と、分周器と、制御回路とを備える。発振器は、可変の発振周波数で発振する。分周器は、可変の自走発振周波数で自ら発振し、分周範囲が前記自走発振周波数の変化に対応して遷移する。制御回路は、前記発振周波数を調整するキャリブレーション動作時に、前記発振周波数を変化させるように前記発振器を制御するとともに、前記発振周波数の変化量に基づいて前記分周範囲を遷移させるように前記分周器を制御する。
第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。 発振器の構成の一例を示す回路図である。 図２に示す発振器の周波数特性を示すグラフである。 分周器の構成の一例を示す回路図である。 図４に示す分周器の周波数特性を示すグラフである。 自走発振周波数を調整するキャリブレーション動作の手順を示すフローチャートである。 図６に示すフローチャートの中で、ステップＳ１４からステップＳ１６までの動作を説明するための図である。 オフセットキャリブレーションを説明するための図である。 発振周波数を調整するキャリブレーション動作の手順を示すフローチャートである。 変形例に係る半導体集積回路装置の構成を示すブロック図である。 変形例に係る発振器の構成の一例を示す回路図である。 第２の実施形態に係る半導体集積回路装置の要部の構成を示すブロック図である。 第２の実施形態に係る半導体集積回路装置の動作手順を示すフローチャートである。 無線通信装置の概略的な構成を示すブロック図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第１の実施形態)
図１は、第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１に示す半導体集積回路装置１は、アナログＰＬＬ（Phase Locked Loop）回路に適用されている。このアナログＰＬＬ回路は、可変分周器の出力信号である分周信号ＤＩＶの位相を基準信号ＲＥＦの位相に同期させるようにフィードバック制御を実行する。基準信号ＲＥＦは、位相同期の基準となるパルス信号（クロック信号）であり、分周信号ＤＩＶは、基準信号ＲＥＦと位相比較の対象となる信号である。これらの信号の位相を同期させることによって、基準信号ＲＥＦの基準周波数に対応した周波数の信号が半導体集積回路装置１から安定して出力される。
半導体集積回路装置１は、位相周波数比較器１１と、チャージポンプ１２と、ループフィルタ１３と、発振器１４と、分周器１５と、可変分周器１６と、制御回路１７とを備える。
位相周波数比較器１１は、可変分周器１６の出力信号である分周信号ＤＩＶと、基準信号ＲＥＦとの間における位相差を検出する。また、位相周波数比較器１１は、この位相差に応じたパルス幅を有する信号をチャージポンプ１２へ出力する。
チャージポンプ１２は、位相周波数比較器１１から入力された信号に基づいて、ループフィルタ１３へ電流を供給するか、またはループフィルタ１３から電流を引き出す。
ループフィルタ１３は、チャージポンプ１２から供給または引き出された電流を電圧に変換し、かつ平滑化する。その結果、電圧制御信号Ｖｃｔｒｌが生成される。この電圧制御信号Ｖｃｔｒｌは、アナログ信号である。
発振器１４は、発振信号を生成して出力する。この発振信号の発振周波数は、可変である。ここで、図２を参照して、発振器１４の構成について説明する。
図２は、発振器１４の構成の一例を示す回路図である。図２に示す発振器１４は、電圧で発振周波数を制御するＶＣＯ（Voltage Controlled Oscillator）である。具体的には、この発振器１４は、共振回路１４１と、複数のスイッチＳＷ１(第１のスイッチ)と、一対のＮ型ＭＯＳトランジスタＭ１、Ｍ２と、を有する。
共振回路１４１は、インダクタＬと可変容量素子ＶＲと、複数のキャパシタＣ１と、複数のキャパシタＣ１と直列に接続された複数のスイッチＳＷ１とを有する。インダクタＬと可変容量素子ＶＲは、並列に接続されている。複数のキャパシタＣ１および複数のスイッチＳＷ１は、インダクタＬと可変容量素子ＶＲとで構成される回路に対して並列に接続されている。共振回路１４１では、ループフィルタ１３から入力された電圧制御信号Ｖｃｔｒｌによって、可変容量素子ＶＲのキャパシタンスが、また複数のスイッチＳＷ１によって複数のキャパシタＣ１および複数のスイッチＳＷ１の等価キャパシタンスが、それぞれ設定される。これらのキャパシタンスの設定によって、共振回路１４１の共振周波数が設定される。この共振周波数は、換言すると、発振器１４の発振周波数である。すなわち、可変容量素子ＶＲのキャパシタンスと、複数のキャパシタＣ１および複数のスイッチＳＷ１の等価キャパシタンスによって、発振器１４の発振周波数が設定される。
Ｎ型ＭＯＳトランジスタＭ１、Ｍ２は、共振回路１４１に対していわゆるクロスカップル接続されている。共振回路１４１では、インダクタＬの抵抗成分や可変容量素子ＶＲの抵抗成分に起因する抵抗損失によって、発振が停止する可能性がある。しかし、本実施形態では、クロスカップル接続されたＮ型ＭＯＳトランジスタＭ１、Ｍ２が、この抵抗損失を補償する、換言すると上記抵抗成分を打ち消す負性抵抗回路として構成されている。そのため、Ｎ型ＭＯＳトランジスタＭ１、Ｍ２によって、抵抗損失が補償され、発振が継続する。
複数のスイッチＳＷ１は、複数のキャパシタＣ１にそれぞれ直列に接続されている。各スイッチＳＷ１は、制御回路１７から入力された制御信号ＣＰＶＴに基づいて動作する。この制御信号ＣＰＶＴはディジタル信号である。
図３は、発振器１４の周波数特性を示すグラフである。図３では、横軸は電圧制御信号Ｖｃｔｒｌの大きさを示し、縦軸は発振周波数を示す。図３に示すように、発振周波数は、電圧制御信号Ｖｃｔｒｌの大きさに応じて変化する。また、スイッチＳＷ１に入力される制御信号ＣＰＶＴに基づいて、接地されるキャパシタＣ１の数が変化する。そのため、発振周波数は、スイッチＳＷ１の動作に応じても変化する。発振器１４では、発振周波数が所望周波数に設定される場合、発振周波数は、電圧制御信号Ｖｃｔｒｌによって微調されるとともに、制御信号ＣＰＶＴによって粗調される。ここで、微調とは、電圧制御信号Ｖｃｔｒｌを用いて可変容量素子ＶＲの容量値を設定することによって、発振器１４の発振周波数を細かく調整することである。また、粗調とは、電圧制御信号Ｖｃｔｒｌを用いて接地されるキャパシタＣ１を選定することによって、発振器１４の発振周波数を粗く調整することである。
再び図１に戻って、分周器１５は、発振器１４から入力された発振信号を分周し、Ｉ信号と、Ｉ信号の位相に直交するＱ信号と、位相および周波数のフィードバック制御に用いるＦＢ信号と、を出力する。Ｉ信号とＱ信号の両信号を示すＩ／Ｑ信号は、半導体集積回路装置１の出力信号に該当する。Ｉ／Ｑ信号は、例えば、アンテナで受信された受信信号を直交復調する際に用いられたり、アンテナから送信される送信信号を直交変調する際に用いられたりする。また、ＦＢ信号は、周期的な信号であり、可変分周器１６で分周信号ＤＩＶに変換される。
図４は、分周器１５の構成の一例を示す回路図である。図４に示す分周器１５は、分周回路１５１と、バイアス電流設定回路１５２と、を有する。分周回路１５１は、リングオシレーター等を有する。バイアス電流設定回路１５２は、複数の電流源Ｉｓと、複数のスイッチＳＷ２(第２のスイッチ)と、を有する。
複数の電流源Ｉｓは、分周回路１５１のバイアス回路として接続されている。各電流源Ｉｓは、自走発振周波数を変化させるバイアス電流を分周回路１５１へ供給する。複数のスイッチＳＷ２は、複数の電流源Ｉｓにそれぞれ直列に接続されている。各スイッチＳＷ２は、制御回路１７から入力された制御信号ＢＩＡＳに基づいて動作する。
発振器１４が動作している場合、分周回路１５１は、発振器１４の発振信号を分周し、Ｉ／Ｑ信号とＦＢ信号を出力する。反対に、発振器１４が停止している場合、分周回路１５１は、可変の自走発振周波数で自ら発振してＦＢ信号を出力する。このＦＢ信号の周波数が、自走発振周波数に該当する。
図５は、分周器１５の周波数特性を示すグラフである。図５では、横軸はバイアス電流の大きさを示し、縦軸は自走発振周波数を示す。図５に示すように、自走発振周波数は、バイアス電流の大きさに基づいて変化している。また、分周器１５の分周範囲は、自走発振周波数に対応して遷移している。
自走発振周波数は、リングオシレーターの各段の充放電時間に対応する。この充放電時間は、バイアス電流に対応する。このバイアス電流の大きさは、スイッチＳＷ２の状態に応じて変化する。例えば、オン状態のスイッチＳＷ２の数が増加すると、バイアス電流が大きくなる。その結果、充放電時間が短くなり、自走発振周波数は高くなる。
再び図１に戻って、可変分周器１６は、分周器１５から入力されたＦＢ信号を、制御回路１７によって設定された分周数で分周する。可変分周器１６の分周数Ｎと、基準信号ＲＥＦの基準周波数ｆ１と、Ｉ／Ｑ信号の周波数ｆ２との間には、下記の式（１）で示される関係が成り立つ。
ｆ２＝ｆ１×Ｎ （１）
制御回路１７は、制御信号ＬｏｏｐＥｎによって、ループフィルタ１３から発振器１４への電圧制御信号Ｖｃｔｒｌの入力を制御する。制御信号ＬｏｏｐＥｎが「０」に設定されると、電圧制御信号Ｖｃｔｒｌがループフィルタ１３から発振器１４へ入力されない。反対に、制御信号ＬｏｏｐＥｎが「１」に設定されると、電圧制御信号Ｖｃｔｒｌがループフィルタ１３から発振器１４へ入力される。
また、制御回路１７は、制御信号ＣＰＶＴによって、発振器１４の発振周波数を変化させる。さらに、制御回路１７は、制御信号ＢＩＡＳによって、分周器１５の自走発振周波数を変化させる。
次に、本実施形態に係る半導体集積回路装置１の動作について説明する。ここでは、発振周波数と自走発振周波数をそれぞれ調整するキャリブレーション動作について説明する。
図６は、自走発振周波数を調整するキャリブレーション動作の手順を示すフローチャートである。
まず、制御回路１７が、可変分周器１６の分周数を設定する（ステップＳ１１）。このとき、制御回路１７は、上述した式（１）に基づいて分周数を設定する。
続いて、制御回路１７は、「０」に設定された制御信号ＬｏｏｐＥｎを出力する(ステップＳ１２)。これにより、ループフィルタ１３から発振器１４への電圧制御信号Ｖｃｔｒｌの入力が中断される。その後、制御回路１７は、発振器１４を停止させる（ステップＳ１３）。例えば、制御回路１７は、インダクタＬと、このインダクタＬへ電流供給する経路との接続を解除することによって、発振器１４を停止させる。これにより、分周器１５は自走発振周波数で発振可能な状態となる。
図７は、図６に示すフローチャートの中で、ステップＳ１４からステップＳ１６までの動作を説明するための図である。以下、図６および図７を参照して、ステップＳ１４からステップＳ１６までの一連の動作について説明する。
制御回路１７は、制御信号ＢＩＡＳを設定する（ステップＳ１４）。具体的には、制御回路１７は、最初に、制御信号ＢＩＡＳの最上位ビット（ＭＳＢ）を判定対象ビットとして「０」に設定し、判定対象ビットよりも下位のビットを全て「１」に設定する。例えば、制御信号ＢＩＡＳが５ビットの場合、制御信号ＢＩＡＳのビットは、「０１１１１」となる。この制御信号ＢＩＡＳのビットは、各スイッチＳＷ２の状態を示している。すなわち、この制御信号ＢＩＡＳのビットは、バイアス電流の大きさを示している。
分周器１５では、ＦＢ信号が、上記制御信号ＢＩＡＳに基づいて生成され、このＦＢ信号は、可変分周器１６で分周信号ＤＩＶに分周される。その後、この分周信号ＤＩＶは、制御回路１７に入力される。このとき、基準信号ＲＥＦも、制御回路１７に入力される。
制御回路１７は、基準信号ＲＥＦの基準周波数ｆ１と、分周信号ＤＩＶの周波数ｆ３を比較する（ステップＳ１５）。周波数ｆ３が基準周波数ｆ１よりも低い場合、制御回路１７は、判定対象ビットを「１」に設定する(ステップＳ１６)。反対に、周波数ｆ３が周波数ｆ１よりも高い場合、制御回路１７は、判定対象ビットを「０」に維持する。
その後、制御回路１７は、判定対象ビットが最下位ビットであるか否か判定する（ステップＳ１７）。判定対象ビットが最下位ビットでない場合、上記ステップＳ１４の動作に戻る。このステップＳ１４では、制御回路１７は、制御信号ＢＩＡＳの最上位ビットよりも１つ下位のビットを判定対象ビットとして「０」に設定し、そのビットよりも下位のビットを全て「１」に設定する。
続いて、制御回路１７は、この制御信号ＢＩＡＳに基づく分周信号ＤＩＶの周波数ｆ３と、基準周波数ｆ１との比較結果に基づいて、判定対象ビットを「０」または「１」に設定する。判定対象ビットが最下位ビットに達するまで、制御回路１７は、制御信号ＢＩＡＳの設定動作と、基準周波数ｆ１と周波数ｆ３の比較動作を繰り返す。判定対象ビットが最下位ビットに達すると、自走発振周波数を調整するキャリブレーション動作が終了する。このキャリブレーション動作のターゲット周波数である第１ターゲット周波数は、後述する発振器１４のキャリブレーションの開始時の周波数である。このキャリブレーション動作後が終了した時、自走発振周波数は、この第１ターゲット周波数の付近に調整されている。
本実施形態では、分周器１５のキャリブレーション動作と、発振器１４のキャリブレーションの動作との間に、オフセットキャリブレーションを行う。以下、図８を参照して、オフセットキャリブレーションについて説明する。
図８は、オフセットキャリブレーションを説明するための図である。図８において、キャリブレーション比較回数とは、自走発振周波数のキャリブレーション動作時に基準周波数ｆ１と周波数ｆ３とを比較した回数に相当する。オフセットキャリブレーション比較回数は、オフセットキャリブレーション時に基準周波数ｆ１と周波数ｆ３とを比較した回数に相当する。
第１ターゲット周波数は、上述したように、オフセットキャリブレーション後に実行する発振器１４のキャリブレーションの開始時の周波数である。また、第２ターゲット周波数は、発振器１４のキャリブレーションの開始後に狙い目となる自走発振周波数である。第２ターゲット周波数は、第１ターゲット周波数にオフセット周波数を加えたものである。このオフセット周波数は、発振器１４のキャリブレーションにおいて、１回目の周波数比較後の発振周波数の変化量に相当する。例えば、制御信号ＣＰＶＴが５ビットであった場合、ＣＰＶＴが「０１１１１」から「１０１１１」、あるいは「０１１１１」から「００１１１」に変化したときの周波数変化量に相当する。なお、「０１１１１」から「１０１１１」への周波数変化量と、「０１１１１」から「００１１１」への周波数変化量は、ほぼ等しいものと仮定する。すなわち、第２ターゲット周波数は、発振周波数の変化量に対応したターゲット周波数である。
オフセット量ΔＢＩＡＳ＿ＤＩＶは、オフセットキャリブレーションの前後におけるバイアス電流の差であり、下記の式（２）で示される。
ΔＢＩＡＳ＿ＤＩＶ＝ＢＩＡＳ＿ＤＩＶ２−ＢＩＡＳ＿ＤＩＶ１ （２）
上記の式（２）において、ＢＩＡＳ＿ＤＩＶ１は、自走発振周波数のキャリブレーション動作後のバイアス電流を示す。ＢＩＡＳ＿ＤＩＶ２は、オフセットキャリブレーション後に設定されたバイアス電流を示す。
オフセットキャリブレーションでは、ステップＳ１４〜ステップＳ１７の動作と同様にして、制御回路１７は、分周器１５の自走発振周波数を第２ターゲット周波数に近づけるようにバイアス電流を調整する。ここでは、第２ターゲット周波数は、予め設定されている。
図９は、発振周波数を調整するキャリブレーション動作の手順を示すフローチャートである。
まず、制御回路１７が、発振器１４を動作させる(ステップＳ２１)。例えば、制御回路１７は、インダクタＬと、このインダクタＬへ電流供給する経路とを接続することによって、発振器１４を動作させる。
続いて、制御回路１７は、制御信号ＣＰＶＴを初期設定する（ステップＳ２２）。具体的には、制御回路１７は、制御信号ＣＰＶＴの最上位ビットを判定対象ビットとして「０」に設定し、判定対象ビットよりも下位のビットを全て「１」に設定する。この制御信号ＣＰＶＴのビットは、各スイッチＳＷ１の状態を示している。すなわち、この制御信号ＣＰＶＴのビットは、発振周波数の大きさを示している。
発振器１４は、初期設定された制御信号ＣＰＶＴに基づく発振信号を分周器１５へ出力する。分周器１５は、この発振信号をＦＢ信号に分周する。このとき、この発振信号の発振周波数が分周器１５の分周範囲に含まれるように、分周器１５の自走発振周波数は、オフセットキャリブレーション後の第２ターゲット周波数の付近ではなくて、オフセットキャリブレーション前の第１ターゲット周波数の付近である。
分周器１５から出力されたＦＢ信号は、可変分周器１６で分周信号ＤＩＶに分周される。その後、分周信号ＤＩＶは、制御回路１７に入力される。このとき、基準信号ＲＥＦも、制御回路１７に入力される。
制御回路１７は、基準信号ＲＥＦの基準周波数ｆ１と、分周信号ＤＩＶの周波数ｆ３を比較する（ステップＳ２３）。周波数ｆ３が基準周波数ｆ１よりも低い場合、制御回路１７は、判定対象ビットを「１」に設定する(ステップＳ２４)。反対に、周波数ｆ３が周波数ｆ１よりも高い場合、制御回路１７は、判定対象ビットを「０」に維持する。
その後、制御回路１７は、判定対象ビットが最下位ビットであるか否か判定する（ステップＳ２５）。判定対象ビットが最下位ビットでない場合、制御回路１７は、制御信号ＣＰＶＴを設定する（ステップＳ２６）。具体的には、制御回路１７は、制御信号ＣＰＶＴの最上位ビットよりも１つ下位のビットを判定対象ビットとして「０」に設定し、さらにそのビットよりも下位のビットを全て「１」に設定する。その結果、発振器１５の発振周波数は変化する。
続いて、変化後の発振周波数が分周器１５の分周範囲に含まれるように、制御回路１７は、分周器１５のバイアス電流を調整する（ステップＳ２７）。以下、このステップＳ２７の動作について説明する。
例えば、基準周波数ｆ１と周波数ｆ３の１回目の比較によって制御信号ＢＩＡＳの最上位ビットが「１」に設定された場合、２回目の比較時に、制御回路１７によって、バイアス電流は、ＢＩＡＳ＿ＤＩＶ１＋ΔＢＩＡＳ＿ＤＩＶに設定される。反対に、制御信号ＢＩＡＳの最上位ビットが「０」に設定された場合、バイアス電流は、ＢＩＡＳ＿ＤＩＶ１−ΔＢＩＡＳ＿ＤＩＶに設定される。このΔＢＩＡＳ＿ＤＩＶは、上述したオフセット量であり、オフセットキャリブレーション時に計算されている。これ以降、ｎ回目の比較時には、ΔＢＩＡＳ＿ＤＩＶ／（２（ｎー２））が、前回の比較結果に応じて、前回のバイアス電流に加えられるか、あるいは差し引かれる。
ステップＳ２７の動作が終了すると、ステップＳ２３の動作に戻って、制御回路１７は、ステップＳ２６で設定された制御信号ＣＰＶＴに基づく周波数ｆ３と、基準周波数ｆ１との比較結果に基づいて、制御信号ＣＰＶＴの判定対象ビットを「０」または「１」に設定する。制御信号ＣＰＶＴの判定対象ビットが最下位ビットに達するまで、制御回路１７は、制御信号ＢＩＡＳの設定動作と、バイアス電流の調整動作と、基準周波数ｆ１と周波数ｆ３の比較動作を繰り返す。
制御信号ＣＰＶＴの判定対象ビットが最下位ビットに達すると、制御回路１７は、設定された制御信号ＬｏｏｐＥｎを「０」から「１」に切り替える(ステップＳ２８)。これで、発振周波数を調整するキャリブレーション動作が終了する。このキャリブレーション動作後、半導体集積回路装置１は、Ｉ／Ｑ信号の位相が基準信号ＲＥＦの位相に等しくなるようにフィードバック制御する動作を実行する。
以上説明した本実施形態によれば、制御回路１７が、発振周波数を調整するキャリブレーション動作時に、制御信号ＣＰＶＴにて発振周波数を変化させるとともに、変化後の発振周波数が分周範囲に含まれるように制御信号ＣＰＶＴにて分周器１４のバイアス電流を制御している。そのため、分周範囲が狭い分周器、すなわち消費電力が小さい分周器を用いても、発振器のキャリブレーション動作を安定させることが可能となる。
(変形例)
図１０は、変形例に係る半導体集積回路装置のブロック図である。図１０に示す半導体集積回路装置２は、アナログＰＬＬ回路をディジタル化したＡＤＰＬＬ（All Digital Phase Locked Loop）回路に適用されている。
半導体集積回路装置２は、ディジタル位相検出器２１と、ディジタル比較器２２と、ローパスフィルタ２３と、発振器２４と、分周器２５と、制御回路２６と、を備える。
ディジタル位相検出器２１は、基準信号ＲＥＦに基づいて、分周器２５から出力されたＦＢ信号の位相を検出する。具体的には、ディジタル位相検出器２１は、基準信号ＲＥＦの１周期がＦＢ信号の何周期に該当するのか、小数部も含めて検出することで、ＦＢ信号の位相を検出する。
ディジタル比較器２２は、周波数制御コードＦＣＷを累積した基準位相と、ディジタル位相検出器２１から出力された位相を比較し、これらの位相差を示す信号を出力する。周波数制御コードＦＣＷは、基準周波数ｆ１の１周期が、所望周波数の何周期に該当するのか示すものである。
ローパスフィルタ２３は、ディジタル比較器２２から入力された信号に含まれる高周波成分を除去する。
発振器２４は、発振信号を生成して出力する。この発振信号の発振周波数は、可変である。以下、図１１を参照して、発振器１５の構成について説明する。
図１１は、発振器２４の構成の一例を示す回路図である。図１１に示す発振器２４は、ディジタル制御されるＤＣＯ（Digitally Controlled Oscillator）である。具体的には、この発振器２４は、共振回路２４１と、複数のキャパシタＣ１と、複数のスイッチＳＷ１と、一対のＮ型ＭＯＳトランジスタＭ１、Ｍ２と、を有する。共振回路２４１以外の構成要素は、上述した発振器１４と同様なので、説明を省略し、以下、共振回路２４１について説明する。
共振回路２４１は、インダクタＬと、複数のキャパシタＣ２と、複数のスイッチＳＷ３と、を有する。インダクタＬと、複数のキャパシタＣ２は、並列に接続されている。
複数のスイッチＳＷ３は、複数のキャパシタＣ２にそれぞれ直列に接続されている。複数のスイッチＳＷ３は、信号ＯＴＷに基づいて動作する。信号ＯＴＷは、ディジタル信号である。各スイッチＳＷ３の状態に基づいて、インダクタＬと接続されるキャパシタＣ２の数が決まり、このキャパシタＣ２の数によって、発振周波数が設定される。
再び図１０に戻って、分周器２５は、図４に示す分周器１５と同様に、発振器２４から入力された発振信号を分周し、Ｉ／Ｑ信号とＦＢ信号と、を出力する。分周器２５の構成は、図４に示す分周器１５の構成と同様なので、その説明を省略する。
制御回路２６は、ディジタル比較器２２から入力される信号に基づいて、発振器２４のキャリブレーション動作と分周器２５のキャリブレーション動作を実行する。これらのキャリブレーション動作は、第１の実施形態で説明したキャリブレーション動作と同様なので、その説明を省略する。
以上説明した本変形例によれば、第１の実施形態と同様に、制御回路２６が、発振周波数を調整するキャリブレーション動作時に、制御信号ＣＰＶＴにて発振周波数を変化させるとともに、変化後の発振周波数が分周範囲に含まれるように制御信号ＣＰＶＴにて分周器２４のバイアス電流を制御している。そのため、本変形例の半導体集積回路装置２を、ＡＤＰＬＬ回路に適用した場合も、分周器の消費電力を抑制しつつ発振器のキャリブレーション動作を安定させることが可能となる。
(第２の実施形態)
図１２は、第２の実施形態に係る半導体集積回路装置の要部の構成を示すブロック図である。図１２では、発振器１４よりも後段の構成が示されている。発振器１４よりも前段の構成は、第１の実施形態と同様なので、その説明は省略する。
図１２に示すように、本実施形態の半導体集積回路装置３は、分周器１５の代わりに第１の分周器１５ａと、第２の分周器１５ｂと、を備える点で、第１の実施形態の半導体集積回路装置１と異なる。
第１の分周器１５ａは、分周回路１５１ａと、バイアス電流設定回路１５２ａとを有する。分周回路１５１ａは、例えば、ＣＭＬ（Current Mode Logic）型分周回路で構成されている。バイアス電流設定回路１５２ａの構成は、第１の実施形態で説明したバイアス電流設定回路１５２と同様の構成である。
第２の分周器１５ｂは、分周回路１５１ｂと、バイアス電流設定回路１５２ｂとを有する。分周回路分周回路１５１ｂは、例えば、ＩＬＦＤ（Injection-Locked Frequency Divider）型分周回路で構成されている。分周回路１５１ｂの分周範囲は、分周回路１５１ａの分周範囲よりも狭い。その結果、第２の分周器１５ｂの消費電力は、第１の分周器１５ａの消費電力よりも小さい。バイアス電流設定回路１５２ｂの構成も、第１の実施形態で説明したバイアス電流設定回路１５２と同様の構成である。
以下、本実施形態に係る半導体装置３の動作について説明する。
図１３は、本実施形態に係る半導体集積回路装置３の動作手順を示すフローチャートである。
まず、制御回路１７は、第１の分周器１５ａを停止させるとともに、第２の分周器１５ｂを動作させる(ステップＳ３１)。例えば、制御回路１７は、分周回路１５１ｂを駆動させる信号ＳＥＬを出力する。この信号ＳＥＬは、分周回路１５１ａに向けても出力されるが、ＮＯＴ回路１８で反転されるので、分周回路１５１ａは駆動しない。
続いて、制御回路１７は、第２の分周器１５ｂの自走発振周波数を調整するキャリブレーション動作(第２のキャリブレーション動作)を実行する(ステップＳ３２)。このキャリブレーション動作は、第１の実施形態で説明したステップＳ１１〜ステップＳ１７の動作と同様の手順で実行される。
その後、制御回路１７は、第１の分周器１５ａを動作させるとともに、第２の分周器１５ｂを停止させる(ステップＳ３３)。例えば、制御回路１７は、分周回路１５１ｂを停止させる信号ＳＥＬを出力する。この信号ＳＥＬは、分周回路１５１ａに向けても出力されるが、ＮＯＴ回路１８で反転されるので、分周回路１５１ａは駆動する。
続いて、制御回路１７は、発振器１４の発振周波数を調整するキャリブレーション動作(第１のキャリブレーション動作)を実行する(ステップＳ３４)。このキャリブレーション動作は、第１の実施形態で説明したステップＳ２１〜ステップＳ２８の動作と同様の手順で実行される。ただし、本実施形態では、第１の分周器１５ａの分周範囲が広いので、制御信号ＣＰＶＴを設定する度に、第１の分周器１５ａのバイアス電流は、再調整されない。すなわち、ステップＳ２７の動作は実行されない。
その後、制御回路１７は、再び、第１の分周器１５ａを停止させるとともに、第２の分周器１５ｂを動作させる(ステップＳ３５)。これで、発振器１４の発振周波数を調整するキャリブレーション動作が終了する。このキャリブレーション動作の終了後、半導体集積回路装置３は、可変分周器の出力信号である分周信号ＤＩＶの位相が基準信号ＲＥＦの位相に等しくなるようにフィードバック制御する動作を実行する。このＩ／Ｑ信号は、第２の分周器１５ｂの分周回路１５１ｂで生成されて出力される。
以上説明した本実施形態によれば、制御回路１７が、自走発振周波数のキャリブレーション動作には分周範囲が狭い、換言すると消費電力が小さい第２の分周器１５ｂを選択し、発振周波数のキャリブレーション動作には分周範囲が広い第１の分周器１５ａを選択している。よって、分周器の消費電力を抑制しつつ発振器のキャリブレーションを安定させることが可能となる。
本実施形態では、自走発振周波数のキャリブレーション動作で用いられる分周器と、発振周波数のキャリブレーション動作に用いられる分周器が、異なっている。そのため、自走発振周波数のキャリブレーション動作よりも先に発振周波数のキャリブレーション動作を実行してもよい。このようにキャリブレーション動作が入れ替わっても、分周器の消費電力を抑制しつつ発振器のキャリブレーションを安定させることが可能となる。
また、本実施形態の半導体集積回路装置３を、変形例の半導体集積回路装置２、すなわち、ＡＤＰＬＬ回路に適用してもよい。
以下、図１４を参照して上述した半導体集積回路装置１〜３を無線通信装置に適用した形態について説明する。
図１４は、無線通信装置の概略的な構成を示すブロック図である。図１４に示す無線通信装置１０は、ＢＬＵＥＴＯＯＴＨ(登録商標)用の装置である。この無線通信装置１０は、半導体集積回路装置１〜３のいずれかに加えて、アンテナ１０１と、高周波フィルタ１０２と、低雑音増幅器１０３と、ミキサ１０４と、ベースバンドフィルタ１０５と、可変利得増幅器１０６と、アナログ−ディジタル変換器１０７と、ベースバンド処理部１０８と、ディジタル−アナログ変換器１０９と、ベースバンドフィルタ１１０と、可変利得増幅器１１１と、ミキサ１１２と、高周波フィルタ１１３と、電力増幅器１１４と、を備える。
上記構成要素のうち、高周波フィルタ１０２と、低雑音増幅器１０３と、ミキサ１０４と、ベースバンドフィルタ１０５と、可変利得増幅器１０６と、アナログ−ディジタル変換器１０７は、受信回路を構成する。また、ディジタル−アナログ変換器１０９と、ベースバンドフィルタ１１０と、可変利得増幅器１１１と、ミキサ１１２と、高周波フィルタ１１３と、電力増幅器１１４は、送信回路を構成する。
まず、受信回路について説明する。アンテナ１０１が第１の無線信号を受信して得られる受信信号は、高周波フィルタ１０２によって大まかなチャネル選択がなされた後、低雑音増幅器１０３に入力される。
低雑音増幅器１０３の出力信号は、ミキサ１０４に入力される。ミキサ１０４には、半導体集積回路装置１〜３からＩ／Ｑ信号も入力される。ミキサ１０４と半導体集積回路装置１〜３により復調器が構成される。
ベースバンドフィルタ１０５は、ミキサ１０４の出力信号から必要な周波数成分を選択的に取り出す。ベースバンドフィルタ１０５の出力信号は、可変利得増幅器１０６によってアナログ−ディジタル変換に適した振幅の信号に増幅された後、アナログ−ディジタル変換器１０７に入力される。アナログ−ディジタル変換器１０７は、ディジタルベースバンド信号を出力する。
ディジタルベースバンド信号は、ベースバンド処理部１０８に入力される。ベースバンド処理部１０８は、ディジタルベースバンド信号を復号する。これにより、受信データが得られる。
次に、送信回路について説明する。ベースバンド処理部１０８は、送信データに基づいて生成されるディジタルベースバンド信号を出力する。このディジタルベースバンド信号は、ディジタル−アナログ変換器１０９によってそれぞれアナログ信号に変換される。
ベースバンドフィルタ１１０は、上記アナログ信号から不要成分を除去する。その後、可変利得増幅器１１１は、不要成分が除去されたアナログ信号を増幅する。この増幅信号は、ミキサ１１２に入力される。ミキサ１１２には、半導体集積回路装置１〜３からＩ／Ｑ信号も入力される。ミキサ１１２とローカル信号生成器１０５により変調器が構成される。
高周波フィルタ１１３は、ミキサ１１２の出力信号から高調波成分を除去する。電力増幅器１１４は、高周波フィルタ１１３の出力信号を、送信に必要な電力まで増幅する。その後、アンテナ１０１が、電力増幅器１１４の増幅信号を第２の無線信号として送信する。
以上説明した無線通信装置１０は、半導体集積回路装置１〜３のいずれかを備えている。半導体集積回路装置１〜３は、いずれも低消費電力であり、かつ安定したキャリブレーション動作を実行する。そのため、半導体集積回路装置１〜３から出力されるＩ／Ｑ信号を用いる受信処理および送信処理を安定させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１４，２４ 発振器、１５，２５ 分周器、１５ａ 第１の分周器、１５ｂ 第２の分周器、１６ 可変分周器、１７，２６ 制御回路、２１ ディジタル位相検出器、２２ ディジタル比較器、１４１，２４１ 共振回路、１５１ 分周回路、Ｃ１ キャパシタ、Ｉｓ 電流源、ＳＷ１ 第１のスイッチ、ＳＷ２ 第２のスイッチ

Claims (9)

  1. 可変の発振周波数で発振する発振器と、
    可変の自走発振周波数で自ら発振し、分周範囲が前記自走発振周波数の変化に対応して遷移する分周器と、
    前記発振周波数を調整するキャリブレーション動作時に、前記発振周波数を変化させるように前記発振器を制御するとともに、前記発振周波数の変化量に基づいて前記分周範囲を遷移させるように前記分周器を制御する制御回路と、
    を備える半導体集積回路装置。
  2. 前記発振器が、
    前記発振周波数を変化させる複数のキャパシタと、
    前記複数のキャパシタにそれぞれ直列に接続された複数の第１のスイッチと、を有し、
    前記制御回路は、前記複数の第１のスイッチを制御することによって、前記発振周波数を変化させる、請求項１に記載の半導体集積回路装置。
  3. 前記分周器が、
    分周回路と、
    前記分周回路に並列に接続され、前記自走発振周波数を変化させるバイアス電流を前記分周回路へ供給する複数の電流源と、
    前記複数の電流源にそれぞれ直列に接続された複数の第２のスイッチと、を有し、
    前記制御回路は、前記複数の第２のスイッチを制御して前記バイアス電流を設定することによって、前記自走発振周波数を変化させる、請求項１または２に記載の半導体集積回路装置。
  4. 前記制御回路は、前記発振周波数の前記変化量に対応する前記自走発振周波数のターゲット周波数を設定し、設定したターゲット周波数に基づいて前記バイアス電流を設定する、請求項３に記載の半導体集積回路装置。
  5. 前記分周器から入力された信号を、前記制御回路によって設定された分周数で分周する可変分周器をさらに備え、
    前記制御回路は、前記可変分周器から入力された信号の周波数と、基準信号の周波数との差に基づいて、前記発振器と前記分周器を制御する、請求項１から４のいずれかに記載の半導体集積回路装置。
  6. 前記分周器から入力された信号の位相を検出する位相検出器と、
    前記位相検出器で検出された位相と、基準位相と比較し、これらの位相差を出力する比較器と、をさらに備え、
    前記制御回路は、前記位相差に基づいて前記発振器と前記分周器を制御する、請求項１から４のいずれかに記載の半導体集積回路装置。
  7. 可変の発振周波数で発振する発振器と、
    可変の自走発振周波数で自ら発振し、分周範囲が前記自走発振周波数に対応して遷移する第１の分周器と、
    前記自走発振周波数に対応する分周範囲が、前記第１の分周器の分周範囲よりも狭い第２の分周器と、
    前記発振周波数を調整する第１のキャリブレーション動作時に、前記第１の分周器を動作させるとともに前記第２の分周器を停止させた状態で、前記発振周波数を変化させるように前記発振器を制御し、前記自走発振周波数を調整する第２のキャリブレーション動作時に、前記第１の分周器を停止させるとともに前記第２の分周器を動作させる制御回路と、
    を備える半導体集積回路装置。
  8. 前記制御回路は、前記第２のキャリブレーション動作よりも先に前記第１のキャリブレーション動作を実行する、請求項７に記載の半導体集積回路装置。
  9. 請求項１から８のいずれかに記載の半導体集積回路装置と、
    第１の無線信号を受信し、第２の無線信号を送信するアンテナと、
    前記半導体集積回路装置の出力信号を用いて前記第１の無線信号を処理する受信回路と、
    前記半導体集積回路の前記出力信号を用いて前記第２の無線信号を生成する送信回路と、
    前記受信回路から出力された信号、前記送信回路へ入力される信号を生成するベースバンド処理部と、
    を備える無線通信装置。
JP2016050072A 2016-03-14 2016-03-14 半導体集積回路装置および無線通信装置 Abandoned JP2017168923A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016050072A JP2017168923A (ja) 2016-03-14 2016-03-14 半導体集積回路装置および無線通信装置
US15/254,300 US20170264333A1 (en) 2016-03-14 2016-09-01 Semiconductor integrated circuit device and wireless communication apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016050072A JP2017168923A (ja) 2016-03-14 2016-03-14 半導体集積回路装置および無線通信装置

Publications (1)

Publication Number Publication Date
JP2017168923A true JP2017168923A (ja) 2017-09-21

Family

ID=59787225

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016050072A Abandoned JP2017168923A (ja) 2016-03-14 2016-03-14 半導体集積回路装置および無線通信装置

Country Status (2)

Country Link
US (1) US20170264333A1 (ja)
JP (1) JP2017168923A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102493467B1 (ko) * 2017-08-16 2023-01-31 삼성전자 주식회사 버랙터 회로를 포함하는 발진장치 및 이의 동작 방법
US10873335B2 (en) 2019-05-02 2020-12-22 Apple Inc. Divider control and reset for phase-locked loops
US11959995B2 (en) * 2020-08-07 2024-04-16 Stmicroelectronics S.R.L. Phase-locked loop circuit, corresponding radar sensor, vehicle and method of operation
US10979059B1 (en) * 2020-10-26 2021-04-13 Ciena Corporation Successive approximation register analog to digital converter based phase-locked loop with programmable range
JP2023182368A (ja) * 2022-06-14 2023-12-26 キオクシア株式会社 半導体集積回路、ｐｌｌ回路及び信号処理装置

Also Published As

Publication number Publication date
US20170264333A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
JP2017168923A (ja) 半導体集積回路装置および無線通信装置
US7519140B2 (en) Automatic frequency correction PLL circuit
KR101012510B1 (ko) 자동적인 주파수 동조를 구비한 위상 고정 루프
KR101622542B1 (ko) 전하 펌프 전류 변조를 사용하여 폐 루프 곡선 검색을 실행하는 다중-곡선 vco를 갖는 pll 주파수 합성기
JP4629310B2 (ja) 位相同期回路
US20080238495A1 (en) Frequency synthesizer and wireless communication device utilizing the same
JP2010252289A (ja) 電圧制御発振器のための補償回路
JP5844795B2 (ja) 発振周波数調整装置、発振周波数調整方法及び無線通信装置
KR101622927B1 (ko) 폐루프 곡선 검색을 구현하는 다중-곡선 vco를 갖는 pll 주파수 합성기
JP4471849B2 (ja) Ｐｌｌ周波数シンセサイザ回路及びその周波数チューニング方法
KR100847799B1 (ko) 위상 동기 루프 및 그 온도 보상 방법
JP4355350B2 (ja) 発振周波数制御回路
JP2014212491A (ja) Ｐｌｌ回路、キャリブレーション方法及び無線通信装置
JP5659104B2 (ja) 周波数調整回路、位相同期回路、通信装置及び記憶装置
US8629728B2 (en) VCO control circuit and method thereof, fast locking PLL and method for fast locking PLL
US20090212876A1 (en) Oscillator controlling apparatus
JP2007158891A (ja) 周波数シンセサイザ及び無線通信機器並びに制御方法
JP2012075000A (ja) 位相同期回路及び無線機
JP2010081513A (ja) 信号処理装置及び信号処理方法
US10461758B2 (en) Ring oscillator having a flat frequency characteristic curve
JP2015154394A (ja) Ｖｃｏ回路及び周波数シンセサイザ
JP2005311594A (ja) 周波数シンセサイザ
JP6858064B2 (ja) Ｐｌｌ回路、受信装置および無線通信装置
JP2013058904A (ja) 位相同期回路及びテレビジョン信号受信回路
JPWO2018163405A1 (ja) Ｉｑ信号源

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170906

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170908

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170913

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20171122